KR100845135B1 - 불휘발성 메모리 장치에서의 프로그램 방법 및 이를 위한불휘발성 메모리 장치 - Google Patents

불휘발성 메모리 장치에서의 프로그램 방법 및 이를 위한불휘발성 메모리 장치 Download PDF

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Abstract

적어도 하나 이상의 펄스들을 선택 워드라인에 순차적으로 인가하는 불휘발성 메모리 장치에서의 프로그램을 위하여, 프리차지 전압 및 상기 프리차지 전압보다 높은 부우스트 전압이 교대하여 충전되도록 짝수 비트라인 및 홀수 비트라인으로 상기 프리차지 전압을 인가한다. 상기 짝수 비트라인 및 상기 홀수 비트라인 중 선택 비트라인으로 기입 데이터의 비트값에 상응하는 비트라인 전압을 인가한다. 따라서 프로그램 시간의 지연을 방지하면서 프로그램 교란을 감소할 수 있다.
용량성 결합(Capacitive Coupling), 프리차지(Precharge), 증가형 스텝 펄스프로그램(ISPP, Incremental Step Pulse Program), 부우스트(Boost)

Description

불휘발성 메모리 장치에서의 프로그램 방법 및 이를 위한 불휘발성 메모리 장치{METHOD OF PROGRAMMING IN A NON-VOLATILE MEMORY DEVICE AND NON-VOLATILE MEMORY DEVICE USING THE SAME}
도 1은 종래의 불휘발성 메모리 장치에서의 프로그램 방법을 나타내는 타이밍도이다.
도 2는 도 1의 종래의 불휘발성 메모리 장치에서의 프로그램 방법에 의한 비트라인과 채널의 전압 변화를 나타내는 도면이다.
도 3은 종래의 불휘발성 메모리 장치를 나타내는 회로도이다.
도 4는 도 3의 불휘발성 메모리 장치에서의 프로그램 방법에 의한 비트라인과 채널의 전압 변화를 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치에서의 프로그램 방법을 나타내는 흐름도이다.
도 6은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치를 나타내는 블록도이다.
도 7은 비트라인들 간의 용량성 결합을 나타내는 도면이다.
도 8 및 도 9는 도 6의 불휘발성 메모리 장치에서 순차적으로 인가되는 펄스들에 상응하는 비트라인의 전압을 나타내는 도면들이다.
도 10은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치에서의 프로그램 방법에 의한 비트라인과 채널의 전압 변화를 나타내는 도면이다.
도 11은 채널의 부우스트 효과를 설명하기 위한 메모리 셀의 단면도이다.
도 12 및 도 13은 도 5의 불휘발성 메모리 장치에서의 프로그램 방법을 설명하기 위한 타이밍도들이다.
도 14는 도 6의 불휘발성 메모리 장치를 나타내는 회로도이다.
도 15는 도 14의 프리차지 회로의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
110, 110a: 메모리 셀 어레이 120, 120a: 페이지 버퍼 블록
125: 페이지 버퍼 130, 130a: 프리차지 회로
140: 행 선택 회로 WL: 워드라인
BLe: 짝수 비트라인 BLo: 홀수 비트라인
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 불휘발성 메모리 장치에서의 프로그램 방법 및 이를 위한 불휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라, 휘발성 메모리 장치(volatile memory device)와 불휘발성 메모리 장치(non-volatile memory device)로 구분될 수 있다. 불휘발성 메모리 장치는 전기적으로 소거 및 프로그램이 가능한 EEPROM(Electrically Erasable and Programmable ROM)을 포함한다.
EEPROM의 동작 모드는 메모리 셀에 데이터를 기입(write)하는 프로그램 모드(program mode), 메모리 셀에 저장된 데이터를 판독하는 독출 모드(read mode), 및 저장된 데이터를 삭제하여 메모리 셀을 초기화하는 소거 모드(erase mode)로 구분될 수 있다. 일반적으로 증가형 스텝 펄스 프로그램(ISPP, Incremental Step Pulse Program) 방식에서는 복수의 펄스들을 순차적으로 선택 워드라인에 인가하면서 검증이 완료될 때까지 검증 동작과 검증 후의 재프로그램 동작이 반복된다.
플래시 메모리 장치는 EEPROM에 속하고, 소거 동작이 블록 또는 섹터 단위로 동시에 수행되며, 공통의 워드라인에 연결된 메모리 셀들에 대하여 페이지 단위로 프로그램 동작이 수행되는 특징을 갖는다. 플래시 메모리 장치는 메모리 셀 어레이의 구조에 따라, 비트라인과 접지 사이에 셀 트랜지스터들이 직렬로 배치된 NAND형 플래시 메모리 장치와, 병렬로 배치된 NOR형 플래시 메모리 장치로 구분된다. NOR형 플래시 메모리 장치와 비교할 때, NAND형 플래시 메모리 장치는 독출 동작 및 프로그램 동작시 바이트 단위의 접근이 불가능한 단점이 있으나, 프로그램 및 소거 속도가 빠른 장점이 있다.
도 1은 종래의 불휘발성 메모리 장치에서의 프로그램 방법을 나타내는 타이밍도이다.
도 1을 참조하면, 시간 t1에서 짝수 비트라인(BLe) 및 홀수 비트라인(BLo)으로 전원 전압(Vcc)이 동시에 인가된다. 시간 t2에서 스트링 선택 라인(SSL)에 전원 전압(Vcc)과 스트링 선택 트랜지스터의 문턱 전압(Vth)의 합에 상응하는 전압(Vcc+Vth)이 인가되고, 스트링 선택 트랜지스터가 턴온되어 메모리 셀의 채널은 전원 전압(Vcc)으로 프리차지된다.
시간 t3에서 선택된 워드라인으로 프로그램 전압(Vpgm)이 인가되고 비선택 워드라인들로 패스 전압(Vpass)이 인가되면 프로그램이 금지되는 메모리 셀들의 채널은 용량성 결합에 의하여 전원 전압(Vcc)보다 높은 전압(V1)으로 부우스트(boost)된다. 시간 t4에서 프로그램 전압(Vpgm)이 비활성되고 시간 t5에서 프로그램 동작이 종료된다.
도 1에는 프로그램이 금지되는 비트라인으로, 예를 들어, 전원 전압(Vcc)이 프로그램 금지 전압으로서 인가되고, 프로그램이 금지되는 비트라인에 연결된 메모리 셀의 채널이 전원 전압(Vcc)보다 높은 전압(V1)으로 부우스트되는 경우만 도시되어 있으나, 예를 들어, 접지 전압(0V))이 프로그램 허용 전압으로서 프로그램이 허용되는 비트라인으로 인가된다. 따라서 프로그램이 허용되는 비트라인에 연결된 메모리 셀에서는, 플로팅 게이트와 채널 간의 큰 전압차에 의해 F-N 터널링(Fowler-Nordheim Tunneling)이 발생하여 상기 메모리 셀(또는 메모리 셀의 문턱 전압)이 프로그램된다.
도 2는 도 1의 종래의 불휘발성 메모리 장치에서의 프로그램 방법에 의한 비트라인과 채널의 전압 변화를 나타내는 도면이다.
도 2에는 일정한 전압(ΔISPP)만큼 순차적으로 증가하는 증가형 스텝 펄스 프로그램(ISPP, Incremental Step Pulse Programming) 방식의 경우에 대하여, 프로그램이 금지되는 비트라인(BLe, BLo) 및 메모리 셀의 채널의 전압이 도시되어 있다.
(N-2)번째 내지 (N+2)번째 펄스가 순차적으로 워드라인에 인가되고, 각 펄스가 인가되기 전의 프리차지 동작시 짝수 비트라인 및 홀수 비트라인으로 프리차지 전압(예를 들어, 전원 전압(Vcc))이 동시에 인가된다. 따라서 프로그램이 금지되는 홀수 비트라인 및 짝수 비트라인의 전압은 항상 전원 전압(Vcc)이 되고, 이에 연결된 메모리 셀들의 채널은 전원 전압(Vcc)보다 높은 전압(V1)으로 부우스트된다.
예를 들어, 짝수 비트라인 및 홀수 비트라인 중에서 짝수 비트라인이 데이터가 기입되도록 선택된 경우에, 짝수 비트라인의 전압은 기입 데이터의 비트값에 따라 전원 전압(Vcc) 또는 접지 전압(0V)이 될 수 있다. 도 1 에는, 설명의 편의를 위하여 프로그램이 금지되는 경우(예를 들어, 상기 기입 데이터의 비트값이 논리 로우에 상응하는 경우)에 해당하는 짝수 비트라인의 전압만이 도시되어 있다. 선택되지 않은 홀수 비트라인은 데이터의 비트값에 관계없이 모두 프로그램이 금지되므로 홀수 비트라인의 전압은 모두 프로그램 금지 전압, 예를 들어, 전원 전압(Vcc)이 된다.
메모리 셀의 크기가 점점 작아지고 집적도가 증가할수록 채널과 플로팅 게이트 사이의 커패시턴스가 증가하고 채널로부터 기판 등으로의 누설전류(leakage current)가 증가한다. 이러한 커패시턴스 및 누설전류의 증가는 채널에 부우스트되는 전압(V1)의 감소를 유발하여, 결과적으로 프로그램 교란(program disturbance)이 증가한다. 여기서 프로그램 교란이란, 프로그램이 금지되어야 할 메모리 셀의 플로팅 게이트와 채널 사이에 형성된 전압차가 F-N터널링을 발생할 정도로 커서 원하지 않는 프로그램이 수행되는 것을 말한다.
또한, 낮은 레벨의 전원 전압(Vcc)을 프리차지 전압 등으로 사용하는 불휘발성 메모리 장치에서는, 상기 프로그램 교란이 더욱 증대된다. 상기 프로그램 교란을 감소시키기 위해 채널에 프리차지되는 전압을 증가시키기 위해서는 높은 전원 전압을 필요로 한다. 따라서 동일한 전원 전압을 사용하면서 부우스트 효율을 증가하여 높은 채널 전압을 얻는 방안이 모색되고 있다. 그 방안의 하나로서, 비트라인들 간의 용량성 결합을 이용하여 채널 전압을 증가시키는 방법이 일본공개특허 제1999-120779호에 개시되어 있다.
도 3은 종래의 불휘발성 메모리 장치를 나타내는 회로도이다.
도 3을 참조하면, 불휘발성 메모리 장치(50)는 짝수 비트라인(BLe)에 연결된 메모리 셀(11)과 홀수 비트라인(BLo)에 연결된 메모리 셀(12)을 포함하는 메모리 셀 어레이(10)를 포함한다. 한 쌍의 비트라인들(BLe, BLo)은 비트라인 선택 트랜지스터들(T11, T12)을 통하여 페이지 버퍼(20)에 공통으로 연결된다.
비트라인 선택 트랜지스터들(T11, T12)의 스위칭 동작은 게이트로 인가되는 선택 신호들(SS1, SS2)에 의해 제어된다. 또한, 각각의 비트라인(BLe, BLo)에는 프리차지 전압(VA1, VA2)을 인가하기 위한 트랜지스터들(T21, T22)이 접속되어 있 고, 상기 트랜지스터들(T21, T22)은 게이트로 인가되는 프리차지 신호들(PRA1, PRA2)에 의해 제어된다.
도 3의 불휘발성 메모리 장치(50)는 프리차지 제어 신호들(PRA1, PRA2)이 인가되는 타이밍을 조절하여 프리차지 전압(VA1, VA2)으로 충전된 비트라인을 부우스트 전압으로 충전한 후, 비트라인 선택 트랜지스터들(T11, T12)을 동시에 턴온시킨다. 따라서 짝수 비트라인(BLe) 및 홀수 비트라인(BLo)은 프리차지 동작이 완료되면 수학식 1에 표현된 전압으로 동일하게 충전된다.
Vbst = (Vcc + βVcc)/2 = (1 + β/2)Vcc
여기서, Vbst는 비트라인의 부우스트 전압이고 Vcc는 프리차지 전압으로 이용된 전원 전압이다. 비트라인 커플링 계수 β는 기판에 형성되는 메모리 셀의 구조에 따라 결정된다.
도 4는 도 3의 불휘발성 메모리 장치에서의 프로그램 방법에 의한 비트라인과 채널의 전압 변화를 나타내는 도면이다.
도 4에 도시된 바와 같이, 비트라인 커플링 계수 β는 양의 값이므로 프로그램이 금지되는 비트라인들의 전압은 전원 전압(Vcc)보다 큰 부우스트 전압(Vbst)으로 증가함을 알 수 있다. 따라서 도 4에 도시된 채널 전압(V1a)은 도 2에 도시된 채널 전압(V1)보다 큰 값이 된다.
도 3의 불휘발성 메모리 장치(50)는 인접한 비트라인들 간의 용량성 결합에 의하여 채널 전압을 증가시킬 수 있다. 그러나 인접한 짝수 비트라인(BLe) 및 홀수 비트라인(BLo) 사이의 전하 공유(charge sharing)를 위해 비트라인 선택 트랜지스터들(T11, T12)이 동시에 턴온되는 시간이 요구되므로 프로그램 시간이 증가하는 문제가 있다. 워드라인 프로그램 전압(Vpgm)으로서 증가형 스텝 펄스를 사용하는 경우에는 각각의 펄스에 대하여 비트라인 선택 트랜지스터들(T11, T12)들이 동시에 턴온되는 시간이 필요하므로 전체 프로그램 시간은 더욱 증가하게 된다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 프로그램 시간을 증가시키지 않고 메모리 셀의 프로그램 교란을 감소할 수 있는 불휘발성 메모리 장치에서의 프로그램 방법을 제공하는 것을 일 목적으로 한다.
또한, 본 발명은 프로그램 시간을 증가시키지 않고 메모리 셀의 프로그램 교란을 감소할 수 있는 불휘발성 메모리 장치를 제공하는 것을 일 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 불휘발성 메모리 장치에서의 프로그램 방법은, 적어도 하나 이상의 펄스들을 선택 워드라인에 순차적으로 인가한다. 프리차지 전압 및 상기 프리차지 전압보다 높은 부우스트 전압이 교대하여 충전되도록 짝수 비트라인 및 홀수 비트라인으로 상기 프리차지 전압을 인가하고, 상기 짝수 비트라인 및 상기 홀수 비트라인 중 선택 비트라인으로 기입 데이터의 비트값에 상응하는 비트라인 전압을 인가한다.
상기 짝수 비트라인 및 상기 홀수 비트라인으로 상기 프리차지 전압을 인가하는 단계는, 상기 프리차지 전압이 인가된 상기 짝수 비트라인을 플로팅시킨 후 상기 프리차지 전압을 상기 홀수 비트라인에 인가하는 단계, 및 상기 프리차지 전압이 인가된 상기 홀수 비트라인을 플로팅시킨 후 상기 프리차지 전압을 상기 짝수 비트라인에 인가하는 단계를 포함할 수 있다.
상기 짝수 비트라인을 플로팅시킨 후 상기 프리차지 전압을 상기 홀수 비트라인에 인가하는 단계 및 상기 홀수 비트라인을 플로팅시킨 후 상기 프리차지 전압을 상기 짝수 비트라인에 인가하는 단계는, 상기 데이터의 기입이 완료될 때까지 교대하여 반복될 수 있다.
상기 짝수 비트라인을 플로팅시킨 후 상기 프리차지 전압을 상기 홀수 비트라인에 인가하는 단계는, 상기 짝수 비트라인으로 상기 프리차지 전압을 인가하는 단계, 상기 짝수 비트라인 및 상기 짝수 비트라인에 연결된 메모리 셀의 채널이 상기 프리차지 전압으로 충전된 후 상기 짝수 비트라인을 플로팅시키는 단계, 및 상기 홀수 비트라인으로 상기 프리차지 전압을 인가하여 상기 플로팅된 짝수 비트라인을 상기 부우스트 전압으로 충전시키는 단계를 포함할 수 있다.
상기 홀수 비트라인을 플로팅시킨 후 상기 프리차지 전압을 상기 짝수 비트라인에 인가하는 단계는, 상기 홀수 비트라인으로 상기 프리차지 전압을 인가하는 단계, 상기 홀수 비트라인 및 상기 홀수 비트라인에 연결된 메모리 셀의 채널이 상기 프리차지 전압으로 충전된 후 상기 홀수 비트라인을 플로팅시키는 단계, 및 상기 짝수 비트라인으로 상기 프리차지 전압을 인가하여 상기 플로팅된 홀수 비트라 인을 상기 부우스트 전압으로 충전시키는 단계를 포함할 수 있다.
상기 부우스트 전압은 인접한 비트라인들 간의 용량성 결합에 의하여 유도될 수 있다. 상기 프리차지 전압으로 충전된 비트라인에 연결된 메모리 셀의 채널은 제 1 전압으로 부우스트되고, 상기 부우스트 전압으로 충전된 비트라인에 연결된 메모리 셀의 채널은 상기 제 1 전압보다 높은 제 2 전압으로 부우스트된다.
일 실시예에서, 상기 짝수 비트라인 및 상기 홀수 비트라인으로 상기 프리차지 전압을 인가하는 단계는, 상기 짝수 비트라인에 상기 프리차지 전압을 인가하는 타이밍을 제어하기 위한 제 1 트랜지스터를 연결하는 단계, 상기 홀수 비트라인에 상기 프리차지 전압을 인가하는 타이밍을 제어하기 위한 제 2 트랜지스터를 연결하는 단계, 및 상기 짝수 비트라인 및 상기 홀수 비트라인에 상기 프리차지 전압 및 상기 부우스트 전압이 교대하여 충전되도록 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 스위칭 타이밍을 제어하는 단계를 포함할 수 있다.
상기 스위칭 타이밍을 제어하는 단계는, 상기 제 1 트랜지스터를 턴오프시킨 후 상기 제 2 트랜지스터를 턴온시키는 단계, 및 상기 제 2 트랜지스터를 턴오프시킨 후 상기 제 1 트랜지스터를 턴온시키는 단계를 포함할 수 있다.
상기 제 1 트랜지스터를 턴오프시킨 후 상기 제 2 트랜지스터를 턴온시키는 단계 및 상기 제 2 트랜지스터를 턴오프시킨 후 상기 제 1 트랜지스터를 턴온시키는 단계는, 상기 데이터의 기입이 완료될 때까지 교대하여 반복될 수 있다.
상기 제 1 트랜지스터를 턴오프시킨 후 상기 제 2 트랜지스터를 턴온시키는 단계는, 상기 짝수 비트라인으로 상기 프리차지 전압을 인가하기 위하여 상기 제 1 트랜지스터를 턴온시키는 단계, 상기 짝수 비트라인 및 상기 짝수 비트라인에 연결된 메모리 셀의 채널이 상기 프리차지 전압으로 충전된 후 상기 제 1 트랜지스터를 턴오프시키는 단계, 및 상기 홀수 비트라인으로 상기 프리차지 전압을 인가하기 위하여 상기 제 2 트랜지스터를 턴온시키는 단계를 포함할 수 있다.
상기 제 2 트랜지스터를 턴오프시킨 후 상기 제 1 트랜지스터를 턴온시키는 단계는, 상기 홀수 비트라인으로 상기 프리차지 전압을 인가하기 위하여 상기 제 2 트랜지스터를 턴온시키는 단계, 상기 홀수 비트라인 및 상기 홀수 비트라인에 연결된 메모리 셀의 채널이 상기 프리차지 전압으로 충전된 후 상기 제 2 트랜지스터를 턴오프시키는 단계, 및 상기 짝수 비트라인으로 상기 프리차지 전압을 인가하기 위하여 상기 제 1 트랜지스터를 턴온시키는 단계를 포함할 수 있다.
일 실시예에서, 상기 적어도 하나 이상의 펄스들로서, 순차적으로 전압 레벨이 증가하는 증가형 스텝 펄스(Incremental Step Pulse)들을 이용할 수 있다.
한편, 상기 짝수 비트라인 및 상기 홀수 비트라인으로 상기 프리차지 전압을 인가하는 단계는, 상기 펄스들 중 N번째 펄스에 상응하는 프리차지 동작시, 상기 프리차지 전압이 인가된 상기 짝수 비트라인을 플로팅시킨 후 상기 프리차지 전압을 상기 홀수 비트라인에 인가하는 단계, 및 상기 펄스들 중 (N+1)번째 펄스에 상응하는 프리차지 동작시, 상기 프리차지 전압이 인가된 상기 홀수 비트라인을 플로팅시킨 후 상기 프리차지 전압을 상기 짝수 비트라인에 인가하는 단계를 포함할 수 있다.
상기 프리차지 전압으로서 상기 불휘발성 메모리 장치의 내부 전원 전압이 이용될 수 있다.
상기 비트라인 전압을 인가하는 단계는, 상기 기입 데이터의 비트값이 논리 로우인 경우 상기 선택 비트라인에 프로그램 허용 전압을 인가하는 단계, 및 상기 기입될 데이터의 비트값이 논리 하이인 경우 상기 선택 비트라인에 충전된 상기 프리차지 전압 및 상기 부우스트 전압 중 하나를 유지하는 단계를 포함할 수 있다. 상기 불휘발성 메모리 장치는 낸드형 플래시 메모리 장치일 수 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 불휘발성 메모리 장치는, 메모리 셀 어레이, 프리차지 회로, 페이지 버퍼 블록 및 행 선택 회로를 포함한다.
상기 메모리 셀 어레이는 복수의 워드라인들 및 복수의 비트라인들에 각각 연결된 복수의 메모리 셀들을 포함한다. 상기 프리차지 회로는 프리차지 전압 및 상기 프리차지 전압보다 높은 부우스트 전압이 교대하여 충전되도록 짝수 비트라인 및 홀수 비트라인으로 상기 프리차지 전압을 인가한다. 상기 페이지 버퍼 블록은 상기 짝수 비트라인 및 상기 홀수 비트라인 중 선택 비트라인으로 기입 데이터의 비트값에 상응하는 비트라인 전압을 인가한다. 상기 행 선택 회로는 적어도 하나 이상의 펄스들을 선택 워드라인에 순차적으로 인가한다.
일 실시예에서, 상기 행 선택 회로는, 순차적으로 전압 레벨이 증가하는 증가형 스텝 펄스(Incremental Step Pulse)들을 상기 선택 워드라인에 인가할 수 있다.
상기 프리차지 회로는, 상기 펄스들 중 N번째 펄스에 상응하는 프리차지 동 작시, 상기 프리차지 전압이 인가된 상기 짝수 비트라인을 플로팅시킨 후 상기 프리차지 전압을 상기 홀수 비트라인에 인가하고, 상기 펄스들 중 (N+1)번째 펄스에 상응하는 프리차지 동작시, 상기 프리차지 전압이 인가된 상기 홀수 비트라인을 플로팅시킨 후 상기 프리차지 전압을 상기 짝수 비트라인에 인가할 수 있다.
상기 프리차지 회로는, 프리차지 전압 공급 라인과 상기 짝수 비트라인 사이의 전기적 연결을 제어하는 제 1 트랜지스터, 및 상기 프리차지 전압 공급 라인과 상기 홀수 비트라인 사이의 전기적 연결을 제어하는 제 2 트랜지스터를 포함할 수 있다.
상기 펄스들 중 N번째 펄스에 상응하는 프리차지 동작시, 상기 제 1 트랜지스터가 턴오프된 후 상기 제 2 트랜지스터가 턴온되고, 상기 펄스들 중 (N+1)번째 펄스에 상응하는 프리차지 동작시, 상기 제 2 트랜지스터가 턴오프된 후 상기 제 1 트랜지스터가 턴온될 수 있다.
일 실시예에서, 상기 불휘발성 메모리 장치는 상기 제 1 트랜지스터의 게이트에 인가되는 제 1 프리차지 신호 및 상기 제 2 트랜지스터의 게이트에 인가되는 제 2 프리차지 신호를 발생하는 프리차지 제어 회로를 더 포함할 수 있다. 상기 펄스들 중 N번째 펄스에 상응하는 프리차지 동작시, 상기 제 1 프리차지 신호가 비활성화된 후 상기 제 2 프리차지 신호가 활성화되고, 상기 펄스들 중 (N+1)번째 펄스에 상응하는 프리차지 동작시, 상기 제 2 프리차지 신호가 비활성화된 후 상기 제 1 프리차지 신호가 활성화될 수 있다.
상기 부우스트 전압은 인접한 비트라인들 간의 용량성 결합에 의하여 유도될 수 있다. 상기 프리차지 전압으로 충전된 비트라인에 연결된 메모리 셀의 채널은 제 1 전압으로 부우스트되고, 상기 부우스트 전압으로 충전된 비트라인에 연결된 메모리 셀의 채널은 상기 제 1 전압보다 높은 제 2 전압으로 부우스트될 수 있다.
상기 프리차지 전압으로서 상기 불휘발성 메모리 장치의 내부 전원 전압이 이용될 수 있다. 상기 메모리 셀 어레이는, 적어도 하나 이상의 상기 메모리 셀이 직렬로 연결된 복수의 낸드 스트링을 포함할 수 있다.
상기 페이지 버퍼 블록은, 상기 기입 데이터의 비트값이 논리 로우인 경우 상기 선택 비트라인에 프로그램 허용 전압을 인가하고, 상기 기입될 데이터의 비트값이 논리 하이인 경우 상기 선택 비트라인에 충전된 상기 프리차지 전압 및 상기 부우스트 전압 중 하나를 유지할 수 있다.
따라서 프로그램 시간을 증가시키지 않으면서 불휘발성 메모리 장치에서의 프로그램 교란을 감소할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안될 것이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어 야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 5는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치에서의 프로그램 방법을 나타내는 흐름도이다.
도 5에는 적어도 하나 이상의 펄스들을 선택 워드라인에 순차적으로 인가하는 불휘발성 메모리 장치에서의 프로그램 방법이 도시되어 있다.
도 5를 참조하면, 프리차지 전압 및 상기 프리차지 전압보다 높은 부우스트 전압이 교대하여 충전되도록 짝수 비트라인 및 홀수 비트라인으로 상기 프리차지 전압을 인가한다(S100). 적어도 하나 이상의 펄스들을 선택 워드라인에 순차적으로 인가하는 프로그램 방법에서는 일반적으로 프로그램이 완료될 때까지 검증 및 재프로그램이 반복된다. 이와 같이 프로그램이 반복될 때마다 짝수 비트라인 및 홀수 비트라인이 교대하여 상기 부우스트 전압으로 충전되도록 프리차지 전압을 인가한다.
짝수 비트라인 및 홀수 비트라인이 프리차지 전압 및 부우스트 전압 중 하나로 각각 충전된 후에, 짝수 비트라인 및 홀수 비트라인 중에서 선택된 비트라인으로 기입 데이터의 비트값에 상응하는 비트라인 전압을 인가한다(S200). 불휘발성 메모리 장치에서는, 행 방향으로 배치되어 하나의 워드라인에 공통으로 연결된 복수의 메모리 셀들이 행 방향으로 교대하여 배치된 짝수 비트라인들과 홀수 비트라인들에 각각 연결된다.
짝수 비트라인들에 연결된 메모리 셀들은 하나의 페이지를 형성하고, 홀수 비트라인들에 연결된 메모리 셀들은 다른 하나의 페이지를 형성한다. 불휘발성 메모리 장치에서의 프로그램은 통상 페이지 단위로 수행되며, 짝수 비트라인과 홀수 비트라인 중 선택된 비트라인에는 데이터의 비트값에 상응하는 비트라인 전압이 인가되고 비선택 비트라인은 상기 충전된 프리차지 전압 또는 부우스트 전압을 유지한다.
이와 같이, 비트라인에 프로그램의 금지 또는 허용을 위한 전압이 안정화된 후에 적어도 선택 워드라인으로 프로그램 전압을 인가하고, 비선택 워드라인들로 패스 전압을 인가한다. 프로그램이 완료될 때까지 검증 및 재프로그램이 반복되고, 따라서, 적어도 하나 이상의 펄스들이 선택 워드라인으로 인가된다. 즉, 상기 설명한 프리차지 전압의 인가 단계(S100)와 기입 데이터의 비트값에 상응하는 비트라인 전압의 인가 단계(S100)는 적어도 한번 이상 반복된다. 선택 워드라인에 인가되는 펄스들의 수는 메모리 셀들의 특성에 따라 변경될 수 있다.
상기 짝수 비트라인 및 상기 홀수 비트라인으로 상기 프리차지 전압을 인가 하는 단계(S100)는, 상기 프리차지 전압이 인가된 상기 짝수 비트라인을 플로팅시킨 후 상기 프리차지 전압을 상기 홀수 비트라인에 인가하는 프리차지 동작과, 이와는 반대로 상기 프리차지 전압이 인가된 상기 홀수 비트라인을 플로팅시킨 후 상기 프리차지 전압을 상기 짝수 비트라인에 인가하는 프리차지 동작이 교대하여 수행될 수 있다. 이와 같은 두 가지의 프리차지 동작은 상기 데이터의 기입이 완료될 때까지 교대하여 반복될 수 있다.
도 6은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치를 나타내는 블록도이다.
도 6을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 페이지 버퍼 블록(120), 프리차지 회로(130) 및 행 선택 회로(140)를 포함한다.
메모리 셀 어레이(110)는 복수의 워드라인들(WL1, WL2,..., WLm) 및 복수의 비트라인들(BL1, BL2,...BLn)에 각각 연결된 복수의 메모리 셀들을 포함한다. 메모리 셀 어레이(110)는 적어도 하나 이상의 상기 메모리 셀들이 직렬로 연결된 복수의 낸드 스트링을 포함할 수 있다.
이 경우 도 6에 도시된 바와 같이 스트링 선택 라인(SSL)을 통하여 인가되는 신호에 의해 비트라인들(BL1, BL2,...BLn)과 상기 낸드 스트링 사이의 전기적인 연결이 제어되고 접지 선택 라인(GSL)을 통하여 인가되는 신호들에 의해 공통 소스 라인(CSL)과 상기 낸드 스트링 사이의 전기적인 연결이 제어된다.
프리차지 회로(130)는 프리차지 전압 및 상기 프리차지 전압보다 높은 부우스트 전압이 교대하여 충전되도록 짝수 비트라인(BLe) 및 홀수 비트라인(BLo)으로 상기 프리차지 전압을 인가한다. 예를 들어, 불휘발성 메모리 장치(100)의 내부 전원 전압이 상기 프리차지 전압으로 이용될 수 있다.
페이지 버퍼 블록(120)은 짝수 비트라인(BLe) 및 홀수 비트라인(BLo) 중 선택된 비트라인으로 기입 데이터의 비트값에 상응하는 비트라인 전압을 인가한다.
예를 들어, 페이지 버퍼 블록(120)은 기입 데이터의 비트값이 '0'인 경우 프로그램 허용 전압으로서 접지 전압(0V)을 상기 선택 비트라인으로 인가할 수 있다. 또한, 페이지 버퍼 블록(120)은 기입 데이터의 비트값이 '1'인 경우 프로그램 금지 전압으로서 전원 전압(Vcc)을 상기 선택 비트라인으로 인가하거나 상기 프리차지 회로(130)에 의해 상기 선택 비트라인에 충전된 상기 프리차지 전압 및 상기 부우스트 전압 중 하나를 유지할 수 있다.
행 선택 회로(140)는 적어도 하나 이상의 펄스들을 선택 워드라인에 순차적으로 인가한다. 즉, 행 선택 회로(140)는 프로그램 동작시 행 어드레스 신호에 응답하여 하나의 워드라인을 선택하여, 선택 워드라인으로는 프로그램 전압을 인가하고 비선택 워드라인들로는 패스 전압을 인가한다.
선택 워드라인에 인가되는 프로그램 전압으로서 복수의 펄스들이 이용될 수 있다. 예를 들면, 순차적으로 전압 레벨이 증가하는 증가형 스텝 펄스(Incremental Step Pulse)들을 프로그램 전압으로서 이용할 수 있다. 이 경우, 프로그램 강도를 증가시키면서 프로그램이 완료될 때까지 검증 및 재프로그램이 반복된다.
도 7은 비트라인들 간의 용량성 결합을 나타내는 도면이다.
도 7에 나타낸 바와 같이, 비트라인들 사이에 Cbl-bl로 표시된 기생 커패시턴스가 존재하고, 비트라인과 기판 사이에 Cbl-sub로 표시된 기생 커패시턴스가 존재한다.
예를 들어, 짝수 비트라인으로 전원 전압(Vcc)을 인가하고 플로팅시킨 후 인접한 홀수 비트라인으로 전원 전압(Vcc)을 인가하면, 비트라인들 사이의 용량성 결합(capacitive coupling)에 의하여 플로팅된 짝수 비트라인의 전압은 수학식 2에 나타낸 바와 같이 부우스트 전압으로 충전된다.
Vboost = Vcc + βVcc = (1+β)Vcc
여기서, Vboost는 비트라인의 부우스트 전압이고 Vcc는 프리차지 전압으로 사용된 전원 전압이다. 비트라인 커플링 계수 β는 기판에 형성되는 메모리 셀의 구조에 따라 결정되고 수학식 3으로 표현될 수 있다.
β = 2Cbl-bl / (2Cbl-bl + Cbl-sub)
메모리 셀 어레이의 집적도를 증가하기 위해 비트라인 사이의 간격이 더욱 작아지고, 이에 따라 비트라인 커플링 계수 β가 증가한다. 예를 들어, Cbl-bl 가 Cbl-sub의 약 2.3배인 경우 β는 약 0.82의 값을 갖는다.
이와 같은 비트라인들 간의 용량성 결합을 이용하여 비트라인에 공급되는 전원 전압(Vcc)보다 더 높은 부우스트 전압(Vboost)으로 비트라인을 충전시킬 수 있다.
도 8 및 도 9는 도 6의 불휘발성 메모리 장치에서 순차적으로 인가되는 펄스들에 상응하는 비트라인의 전압을 나타내는 도면들이다.
도 8 및 도 9에는, 프리차지 전압으로서 전원 전압(Vcc)이 이용되는 경우로서 순차적으로 선택 워드라인에 인가되는 N번째 펄스 및 (N+1)번째 펄스에 대하여 프로그램이 금지되는 비트라인의 전압이 각각 도시되어 있다. 도 8 및 도 9에 도시되지는 않았으나, 프로그램 허용 전압이 인가되는 비트라인은, 예를 들어, 접지 전압(0V)이 된다.
N번째 펄스가 인가되는 동안에는, 도 8에 도시된 바와 같이, 프로그램이 금지되는 홀수 비트라인(BLo)은 전원 전압(Vcc)으로 충전되고, 프로그램이 금지되는 짝수 비트라인(BLe)은 전원 전압(Vcc)보다 높은 부우스트 전압(Vboost), 즉 (1+β)Vcc로 충전된다.
이와는 반대로, (N+1)번째 펄스가 인가되는 동안에는, 도 9에 도시된 바와 같이, 프로그램이 금지되는 짝수 비트라인(BLe)은 전원 전압(Vcc)으로 충전되고, 프로그램이 금지되는 홀수 비트라인(BLo)은 전원 전압(Vcc)보다 높은 부우스트 전 압(Vboost)으로 충전된다.
이와 같이, 프리차지 전압(예를 들어, 전원 전압(Vcc)) 및 상기 프리차지 전압보다 높은 부우스트 전압(Vboost)이 프로그램이 금지되는 짝수 비트라인(BLe) 및 홀수 비트라인(BLo)에 교대하여 충전되도록 함으로써, 프로그램 시간을 증가시키지 않으면서 짝수 비트라인(BLe)과 홀수 비트라인(BLo)의 프로그램 교란을 균일하게 감소시킬 수 있다.
도 10은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치에서의 프로그램 방법에 의한 비트라인과 채널의 전압 변화를 나타내는 도면이다.
도 10에는 일정한 전압(ΔISPP)만큼 순차적으로 증가하는 증가형 스텝 펄스(ISP, Incremental Step Pulse)들을 프로그램 전압(Vpgm)으로 이용하는 경우에 대하여, 프로그램이 금지되는 짝수 비트라인(BLe)과 홀수 비트라인( BLo)에 충전되는 전압(Vcc, Vcc(1+β)) 및 채널의 부우스트 전압(V1, V2)이 도시되어 있다.
(N-2)번째 펄스부터 (N+2)번째 펄스까지 각각의 펄스가 워드라인에 순차적으로 인가될 때마다, 프로그램이 금지되는 짝수 비트라인(BLe) 및 홀수 비트라인(BLe)은 교대하여 전원 전압(Vcc) 및 부우스트 전압(Vcc(1+β))으로 충전된다. 이에 따라, 프로그램이 금지되는 메모리 셀의 채널 전압 역시 제 1 전압(V1) 및 제 2 전압(V2)으로 교대하여 부우스트된다.
도 10 에는 선택 비트라인 중에서 프로그램이 금지되는 경우(예를 들어, 상기 기입 데이터의 비트값이 논리 로우에 상응하는 경우)에 해당하는 선택 비트라인의 전압만이 도시되어 있다. 프로그램이 허용되는 선택 비트라인 및 이에 연결된 메모리 셀의 채널 전압은 프로그램 허용 전압(예를 들어, 접지 전압)이 되며 도 10에는 도시를 생략하였다. 선택되지 않은 비트라인은 데이터의 비트값에 관계없이 모두 프로그램이 금지되므로 비선택 비트라인의 전압은 모두 프로그램 금지 전압, 예를 들어, 전원 전압(Vcc) 또는 부우스트 전압(Vboost)이 된다.
도 11은 채널의 부우스트 효과를 설명하기 위한 메모리 셀의 단면도이다.
도 11을 참조하면, 메모리 셀을 형성하기 위하여, 기판(40)의 상부에 소스(S)와 드레인(D)이 형성되고, 소스(S)와 드레인(D) 사이의 기판 위에 제어 게이트(CG: Control Gate) 와 부유 게이트 또는 플로팅 게이트(FG: Floating Gate)가 적층된다. 제어 게이트(CG)와 부유 게이트(FG) 사이에는 ONO(oxide/nitride/oxide)막과 같은 유전층이 개재되고 부유 게이트(FG)와 기판 상면 사이에는 터널링 산화막이 개재된다. 유전층과 터널링 산화막은 각각의 커패시턴스(CONO, CT)를 갖는다.
제어 게이트(CG)에 프로그램 전압(Vpgm) 또는 패스 전압(Vpass)이 인가되면 소스(S)와 드레인(D) 사이의 기판 상부에 채널(41)이 형성된다. 기판 전압(VB)과 채널(41) 사이의 커패시턴스를 C1이라 하고, 채널(41)과 제어 게이트(CG) 사이의 등가 커패시턴스를 C2라 하면, 커플링 계수 r은 수학식 4와 같이 표현된다.
r = C2 / (C1+C2)
프로그램 전압(Vpgm) 및 패스 전압(Vpass)이 직렬로 연결되어 낸드 스트링을 형성하는 메모리 셀들의 게이트에 각각 인가되면 상기 직렬로 연결된 메모리 셀들의 용량성 결합에 의하여 채널의 전압이 부우스트된다. 채널의 부우스트 전압은 상기 커플링 계수 r, 낸드 스트링에 포함된 메모리 셀의 개수 및 메모리 셀의 게이트에 인가되는 전압에 의존한다.
프리차지 동작에 의해 메모리 셀의 채널에 충전되어 있는 전압이 클수록 채널은 더 높은 전압으로 부우스트된다. 도 10을 참조하면, 전원 전압(Vcc)보다 높은 전압((1+β)Vcc)으로부터 부우스트되는 채널의 제 2 전압(V2)은 전원 전압(Vcc)으로부터 부우스트되는 채널의 제 1 전압(V1)보다 크게 된다.
도 12 및 도 13은 도 5의 불휘발성 메모리 장치에서의 프로그램 방법을 설명하기 위한 타이밍도들이다.
예를 들어, 짝수 비트라인(BLe) 및 홀수 비트라인(BLo) 중에서 짝수 비트라인(BLe)이 프로그램되도록 선택된 비트라인인 경우에 대하여 설명한다.
도 12를 참조하면, 시간 t11에서 짝수 비트라인(BLe)으로 프리차지 전압, 예를 들어, 전원 전압(Vcc)이 인가된다. 이와 함께, 스트링 선택 라인(SSL)에 전원 전압(Vcc)과 스트링 선택 트랜지스터의 문턱 전압(Vth)의 합에 상응하는 전압(Vcc+Vth)이 인가되고, 스트링 선택 트랜지스터가 턴온되어 짝수 비트라인(BLe)에 연결된 메모리 셀의 채널은 전원 전압(Vcc)으로 프리차지된다.
시간 t11로부터 상기 짝수 비트라인(BLe) 및 이에 연결된 메모리 셀의 채널이 상기 프리차지 전압으로 충전되기 위한 시간이 경과한 후 상기 짝수 비트라 인(BLe)이 플로팅된다.
시간 t12에서 홀수 비트라인(BLo)으로 프리차지 전압이 인가되면, 플로팅된 짝수 비트라인(BLe)은 비트라인들 간의 용량성 결합에 의해 부우스트 전압으로 충전된다. 결과적으로, 짝수 비트라인(BLe)은 부우스트 전압(Vboost)으로 충전되고, 홀수 비트라인(BLo)은 전원 전압(Vcc)으로 충전된다.
시간 t13에서 선택 비트라인인 짝수 비트라인(BLe)으로 데이터의 비트값에 상응하는 비트라인 전압이 인가된다. 예를 들어, 상기 비트값이 '1'인 경우에 짝수 비트라인(BLe)은 프리차지 동작에 의해 충전된 부우스트 전압을 유지하고, 상기 비트값이 '0'인 경우에 짝수 비트라인(BLe)으로 프로그램 허용 전압(예를 들어, 접지 전압)이 인가될 수 있다.
또한, 시간 t13에서 선택 워드라인으로 프로그램 전압(Vpgm)의 N번째 펄스가 인가되고 비선택 워드라인들로 패스 전압(Vpass)이 인가된다. 따라서 시간 t13에서 프로그램이 금지되는 홀수 비트라인(BLo)에 연결된 메모리 셀의 채널 전압은 제 1 전압(V1)으로 부우스트되고 프로그램이 금지되는 짝수 비트라인(BLe)에 연결된 메모리 셀의 채널 전압은 제 1 전압(V1)보다 높은 제 2 전압(V2)으로 부우스트된다.
시간 t14에서 프로그램 전압(Vpgm) 및 패스 전압(Vpass)이 비활성화되고 시간 t15에서 N번째 펄스에 의한 프로그램 동작이 종료된다. 프로그램 동작 중 접지 선택 라인(GSL)의 신호는 비활성화되어 낸드 스트링과 공통 접지 라인은 전기적으로 차단된다.
도 13을 참조하면, 도 12의 N번째 펄스에 의한 프로그램 동작과는 반대로, (N+1)번째 펄스에 의한 프로그램 동작에서는 프리차지된 홀수 비트라인(BLo)이 플로팅된 후 짝수 비트라인(BLe)에 프리차지 전압이 인가된다.
시간 t21에서 홀수 비트라인(BLo)으로 프리차지 전압, 예를 들어, 전원 전압(Vcc)이 인가되고, 시간 t21로부터 상기 홀수 비트라인이 상기 프리차지 전압으로 충전되기 위한 시간이 경과한 후 홀수 비트라인(BLo)이 플로팅된다.
시간 t22에서 짝수 비트라인(BLe)으로 프리차지 전압이 인가되면, 플로팅된 홀수 비트라인(BLo)은 비트라인들 간의 용량성 결합으로 인하여 부우스트 전압으로 충전된다. 결과적으로, 홀수 비트라인(BLo)은 부우스트 전압(Vboost)으로 충전되고, 짝수 비트라인(BLe)은 전원 전압(Vcc)으로 충전된다.
시간 t23에서 선택된 짝수 비트라인(BLe)으로 데이터의 비트값에 상응하는 비트라인 전압이 인가된다. 또한, 시간 t23에서 선택 워드라인으로 프로그램 전압(Vpgm)의 (N+1)번째 펄스가 인가되고 비선택 워드라인들로 패스 전압(Vpass)이 인가된다.
따라서 시간 t23에서 프로그램이 금지되는 짝수 비트라인(BLe)에 연결된 메모리 셀의 채널 전압은 제 1 전압(V1)으로 부우스트되고 프로그램이 금지되는 홀수 비트라인(BLe)에 연결된 메모리 셀의 채널 전압은 제 1 전압(V1)보다 높은 제 2 전압(V1)으로 부우스트된다.
시간 t24에서 프로그램 전압(Vpgm) 및 패스 전압(Vpass)이 비활성화되고 시간 t25에서 (N+1)번째 펄스에 의한 프로그램 동작이 종료된다. 접지 선택 라인(GSL)은 계속 비활성화되어 낸드 스트링과 공통 접지 라인은 전기적으로 차단된다.
이와 같이, 비트라인들 간의 용량성 결합을 이용하여 프로그램이 완료될 때까지 각각의 펄스마다 짝수 비트라인(BLe) 및 홀수 비트라인(BLo)이 교대하여 부우스트 전압(Vboost)으로 충전된다.
도 14는 도 6의 불휘발성 메모리 장치를 나타내는 회로도이다.
도 14에 도시된 바와 같이, 메모리 셀 어레이(110a)는 열 방향으로 신장된 복수의 낸드 스트링으로 구성될 수 있다. 낸드 스트링은 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에 직렬로 연결된 복수의 메모리 셀들(M1 내지 Mm)로 이루어지고, 서로 다른 낸드 스트링들에 속하는 복수의 메모리 셀들이 각각의 워드라인(WL1, WL2,..., WLm)에 공통으로 연결된다.
스트링 선택 트랜지스터(SST)들은 스트링 선택 라인(SSL)에 공통으로 연결되고, 접지 선택 트랜지스터(GST)들은 접지 선택 라인(GSL)에 공통으로 연결된다. 각 스트링 선택 트랜지스터(SST)는 열 방향으로 신장된 비트라인(BLe, BLo)과 각각 연결되고 각 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
도 14에는 NAND형 메모리 셀 어레이(110a)가 도시되어 있으나, 본 발명은 NAND형 플래시 메모리 장치에만 한정되는 것은 아니며, 홀수 비트라인과 짝수 비트라인이 각각 하나의 페이지를 형성하고 프로그램 전압으로서 복수의 펄스를 사용하는 불휘발성 메모리 장치에 적용될 수 있다.
도 6에 도시된 행 선택 회로(140)는 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 복수의 워드라인들(WL1, WL2,..., WLm)을 통하여 상기 메모리 셀 어레 이(110)와 연결된다.
행 선택 회로(140)는 프로그램 동작시 행 어드레스 신호에 의해 선택된 워드라인에 프로그램 전압을 인가하고 선택되지 않은 워드라인들에 패스 전압을 인가한다. 예를 들어, 행 선택 회로(140)는, 순차적으로 전압 레벨이 증가하는 증가형 스텝 펄스(Incremental Step Pulse)들을 프로그램 전압으로서 상기 선택 워드라인에 인가할 수 있다.
페이지 버퍼 블록(120a)은 한 쌍의 비트라인들(BLe, BLo)에 각각 연결된 복수의 페이지 버퍼들(125)을 포함한다. 짝수 비트라인(BLe)들에 연결된 하나의 페이지에 해당하는 메모리 셀들과 홀수 비트라인(BLo)들에 연결된 다른 하나의 페이지에 해당하는 메모리 셀들은 선택 신호(BSL1, BSL2)에 응답하여 스위칭 동작하는 트랜지스터들(S1, S2)에 의하여 택일적으로 선택된다.
컨트롤러(미도시)는 프로그램 동작을 위한 전압 레벨을 제어하고, 메모리 셀 어레이(110), 페이지 버퍼 블록(120) 및 행 선택 회로(140)의 동작 타이밍을 제어한다.
프리차지 회로(130a)는, 프리차지 전압 및 상기 프리차지 전압보다 높은 부우스트 전압이 교대하여 충전되도록 짝수 비트라인 및 홀수 비트라인으로 상기 프리차지 전압을 인가한다.
프리차지 회로(130a)는 선택 워드라인으로 인가되는 펄스들 중 N번째 펄스에 상응하는 프리차지 동작시, 프리차지 전압이 인가된 짝수 비트라인(BLo)을 플로팅시킨 후 상기 프리차지 전압을 홀수 비트라인(BLe)에 인가한다. 이와는 반대로, 프리차지 회로(130a)는 상기 펄스들 중 (N+1)번째 펄스에 상응하는 프리차지 동작시, 상기 프리차지 전압이 인가된 홀수 비트라인(BLe)을 플로팅시킨 후 상기 프리차지 전압을 상기 짝수 비트라인(BLe)에 인가한다.
프리차지 회로(130a)는, 프리차지 전압 공급 라인(VPL)과 상기 짝수 비트라인(BLe) 사이의 전기적 연결을 제어하는 제 1 트랜지스터(P1) 및 프리차지 전압 공급 라인(VPL)과 홀수 비트라인(BLo) 사이의 전기적 연결을 제어하는 제 2 트랜지스터(P2)를 포함할 수 있다.
선택 워드라인으로 인가되는 펄스들 중 N번째 펄스에 상응하는 프리차지 동작시, 제 1 트랜지스터(P2)가 턴오프된 후 제 2 트랜지스터(P1)가 턴온되고, 상기 펄스들 중 (N+1)번째 펄스에 상응하는 프리차지 동작시, 제 2 트랜지스터(P1)가 턴오프된 후 제 1 트랜지스터(P2)가 턴온된다.
즉, 프리차지 회로(130a)는 각 펄스마다 짝수 비트라인(BLe) 및 홀수 비트라인(BLo)이 교대하여 부우스트 전압(Vboost)으로 충전될 수 있도록, 프리차지 전압의 공급 타이밍을 제어한다.
도면에 도시하지는 않았으나, 불휘발성 메모리 장치(100a)는 제 1 트랜지스터의 게이트에 인가되는 제 1 프리차지 신호(PRe) 및 상기 제 1 트랜지스터의 게이트에 인가되는 제 2 프리차지 신호(PRo)를 발생하는 프리차지 제어 회로를 더 포함할 수 있다. 이와 같은 프리차지 제어 회로는 프리차지 회로(130a)에 포함될 수도 있고, 전체 프로그램 동작을 제어하는 컨트롤러(미도시)의 일부로 구성될 수도 있다.
도 15는 도 14의 프리차지 회로의 동작을 설명하기 위한 타이밍도이다.
도 15에는 프리차지 신호들(PRe, PRo) 및 프리차지 신호들(PRe, PRo)의 천이에 따른 비트라인들(BLe, BLo)의 전압이 도시되어 있다.
시간 t31 내지 시간 t34는 N번째 펄스에 상응하는 프로그램 구간이고, 시간 t41 내지 시간 t44는 (N+1)번째 펄스에 상응하는 프로그램 구간이다.
시간 t31에서 제 1 프리차지 신호(PRe)가 활성화되면 제 1 트랜지스터(P1)가 턴온되어 짝수 비트라인(BLe)에 프리차지 전압, 예를 들어, 전원 전압(Vcc)이 인가된다.
시간 t31로부터 프로그램이 금지되는 짝수 비트라인(BLe) 및 이에 연결된 메모리 셀의 채널이 전원 전압(Vcc)으로 충전된 후 제 1 프리차지 신호(PRe)가 비활성화되어 짝수 비트라인(BLe)이 플로팅된다.
시간 t32에서 제 2 프리차지 신호(PRo)가 활성화되면 제 2 트랜지스터(P2)가 턴온되어 홀수 비트라인(BLe)에 전원 전압(Vcc)이 인가된다.
따라서 시간 t32에서 짝수 비트라인(BLe)은 부우스트 전압(Vcc(1+β))으로, 홀수 비트라인(BLo)은 전원 전압(Vcc)으로 충전된다.
시간 t33에서 제 2 프리차지 신호가 비활성화되면, 선택 워드라인으로 N번째 펄스가 인가되어 프로그램이 수행된다.
이와는 반대로, 시간 t41에서 제 2 프리차지 신호(PRo)가 먼저 활성화되고, 홀수 비트라인(BLo) 및 여기에 연결된 메모리 셀의 채널이 전원 전압(Vcc)으로 안정화된 후 제 2 프리차지 신호가 비활성화된다. 그 후, 시간 t42에서 제 1 프리차 지 신호(PRe)가 활성화되고, 시간 T43에서 제 1 프리차지 신호(PRe)가 비활성화된 후 선택 워드라인으로 (N+1)번째 펄스가 인가된다.
따라서 N번째 펄스에 상응하는 프로그램과는 반대로, 짝수 비트라인(BLe)은 전원 전압(Vcc)으로, 홀수 비트라인(BLo)은 부우스트 전압(Vcc(1+β))으로 충전된다.
상기에서는, NAND형 플래시 메모리 장치를 예로 들어 본 발명을 설명하였으나, 본 발명은 NAND형 플래시 메모리 장치에만 한정되는 것은 아니며, 홀수 비트라인과 짝수 비트라인이 각각 하나의 페이지를 형성하고 프로그램 전압으로서 복수의 펄스를 사용하는 불휘발성 메모리 장치에 적용될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 불휘발성 메모리 장치에서의 프로그램 방법 및 이를 위한 불휘발성 메모리 장치는, 비트라인들 간의 용량성 결합을 이용하여 메모리 셀의 프로그램 교란을 감소할 수 있고, 패스 전압의 윈도우 마진을 증가할 수 있다.
또한, 본 발명의 실시예들에 따른 불휘발성 메모리 장치에서의 프로그램 방법 및 이를 위한 불휘발성 메모리 장치는, 기존의 장치를 크게 변경시키지 않고 프로그램 시간을 증가시키지 않으면서 프로그램 교란을 감소할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이 다.

Claims (28)

  1. 적어도 하나 이상의 펄스들을 선택 워드라인에 순차적으로 인가하는 불휘발성 메모리 장치에서의 프로그램 방법으로서,
    프리차지 전압 및 상기 프리차지 전압보다 높은 부우스트 전압이 교대하여 충전되도록 짝수 비트라인 및 홀수 비트라인으로 상기 프리차지 전압을 인가하는 단계; 및
    상기 짝수 비트라인 및 상기 홀수 비트라인 중 선택 비트라인으로 기입 데이터의 비트값에 상응하는 비트라인 전압을 인가하는 단계를 포함하는 불휘발성 메모리 장치에서의 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 짝수 비트라인 및 상기 홀수 비트라인으로 상기 프리차지 전압을 인가하는 단계는,
    상기 프리차지 전압이 인가된 상기 짝수 비트라인을 플로팅시킨 후 상기 프리차지 전압을 상기 홀수 비트라인에 인가하는 단계; 및
    상기 프리차지 전압이 인가된 상기 홀수 비트라인을 플로팅시킨 후 상기 프리차지 전압을 상기 짝수 비트라인에 인가하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치에서의 프로그램 방법.
  3. 제 2 항에 있어서,
    상기 짝수 비트라인을 플로팅시킨 후 상기 프리차지 전압을 상기 홀수 비트라인에 인가하는 단계 및 상기 홀수 비트라인을 플로팅시킨 후 상기 프리차지 전압을 상기 짝수 비트라인에 인가하는 단계는,
    상기 데이터의 기입이 완료될 때까지 교대하여 반복되는 것을 특징으로 하는 불휘발성 메모리 장치에서의 프로그램 방법.
  4. 제 2 항에 있어서,
    상기 짝수 비트라인을 플로팅시킨 후 상기 프리차지 전압을 상기 홀수 비트라인에 인가하는 단계는,
    상기 짝수 비트라인으로 상기 프리차지 전압을 인가하는 단계;
    상기 짝수 비트라인 및 상기 짝수 비트라인에 연결된 메모리 셀의 채널이 상기 프리차지 전압으로 충전된 후 상기 짝수 비트라인을 플로팅시키는 단계; 및
    상기 홀수 비트라인으로 상기 프리차지 전압을 인가하여 상기 플로팅된 짝수 비트라인을 상기 부우스트 전압으로 충전시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치에서의 프로그램 방법.
  5. 제 2 항에 있어서,
    상기 홀수 비트라인을 플로팅시킨 후 상기 프리차지 전압을 상기 짝수 비트라인에 인가하는 단계는,
    상기 홀수 비트라인으로 상기 프리차지 전압을 인가하는 단계;
    상기 홀수 비트라인 및 상기 홀수 비트라인에 연결된 메모리 셀의 채널이 상기 프리차지 전압으로 충전된 후 상기 홀수 비트라인을 플로팅시키는 단계; 및
    상기 짝수 비트라인으로 상기 프리차지 전압을 인가하여 상기 플로팅된 홀수 비트라인을 상기 부우스트 전압으로 충전시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치에서의 프로그램 방법.
  6. 제 1 항에 있어서,
    상기 부우스트 전압은 인접한 비트라인들 간의 용량성 결합에 의하여 유도되는 것을 특징으로 하는 불휘발성 메모리 장치에서의 프로그램 방법.
  7. 제 1 항에 있어서,
    상기 프리차지 전압으로 충전된 비트라인에 연결된 메모리 셀의 채널은 제 1 전압으로 부우스트되고, 상기 부우스트 전압으로 충전된 비트라인에 연결된 메모리 셀의 채널은 상기 제 1 전압보다 높은 제 2 전압으로 부우스트되는 것을 특징으로 하는 불휘발성 메모리 장치에서의 프로그램 방법.
  8. 제 1 항에 있어서,
    상기 짝수 비트라인 및 상기 홀수 비트라인으로 상기 프리차지 전압을 인가하는 단계는,
    상기 짝수 비트라인에 상기 프리차지 전압을 인가하는 타이밍을 제어하기 위한 제 1 트랜지스터를 연결하는 단계;
    상기 홀수 비트라인에 상기 프리차지 전압을 인가하는 타이밍을 제어하기 위한 제 2 트랜지스터를 연결하는 단계; 및
    상기 짝수 비트라인 및 상기 홀수 비트라인에 상기 프리차지 전압 및 상기 부우스트 전압이 교대하여 충전되도록 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 스위칭 타이밍을 제어하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치에서의 프로그램 방법.
  9. 제 8 항에 있어서, 상기 스위칭 타이밍을 제어하는 단계는,
    상기 제 1 트랜지스터를 턴오프시킨 후 상기 제 2 트랜지스터를 턴온시키는 단계; 및
    상기 제 2 트랜지스터를 턴오프시킨 후 상기 제 1 트랜지스터를 턴온시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치에서의 프로그램 방법.
  10. 제 9 항에 있어서,
    상기 제 1 트랜지스터를 턴오프시킨 후 상기 제 2 트랜지스터를 턴온시키는 단계 및 상기 제 2 트랜지스터를 턴오프시킨 후 상기 제 1 트랜지스터를 턴온시키는 단계는,
    상기 데이터의 기입이 완료될 때까지 교대하여 반복되는 것을 특징으로 하는 불휘발성 메모리 장치에서의 프로그램 방법.
  11. 제 9 항에 있어서,
    상기 제 1 트랜지스터를 턴오프시킨 후 상기 제 2 트랜지스터를 턴온시키는 단계는,
    상기 짝수 비트라인으로 상기 프리차지 전압을 인가하기 위하여 상기 제 1 트랜지스터를 턴온시키는 단계;
    상기 짝수 비트라인 및 상기 짝수 비트라인에 연결된 메모리 셀의 채널이 상기 프리차지 전압으로 충전된 후 상기 제 1 트랜지스터를 턴오프시키는 단계; 및
    상기 홀수 비트라인으로 상기 프리차지 전압을 인가하기 위하여 상기 제 2 트랜지스터를 턴온시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치에서의 프로그램 방법.
  12. 제 9 항에 있어서,
    상기 제 2 트랜지스터를 턴오프시킨 후 상기 제 1 트랜지스터를 턴온시키는 단계는,
    상기 홀수 비트라인으로 상기 프리차지 전압을 인가하기 위하여 상기 제 2 트랜지스터를 턴온시키는 단계;
    상기 홀수 비트라인 및 상기 홀수 비트라인에 연결된 메모리 셀의 채널이 상기 프리차지 전압으로 충전된 후 상기 제 2 트랜지스터를 턴오프시키는 단계; 및
    상기 짝수 비트라인으로 상기 프리차지 전압을 인가하기 위하여 상기 제 1 트랜지스터를 턴온시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치에서의 프로그램 방법.
  13. 제 1 항에 있어서,
    상기 적어도 하나 이상의 펄스들은, 순차적으로 전압 레벨이 증가하는 증가형 스텝 펄스(Incremental Step Pulse)들인 것을 특징으로 하는 불휘발성 메모리 장치에서의 프로그램 방법.
  14. 제 1 항에 있어서,
    상기 짝수 비트라인 및 상기 홀수 비트라인으로 상기 프리차지 전압을 인가하는 단계는,
    상기 펄스들 중 N번째 펄스에 상응하는 프리차지 동작시, 상기 프리차지 전압이 인가된 상기 짝수 비트라인을 플로팅시킨 후 상기 프리차지 전압을 상기 홀수 비트라인에 인가하는 단계; 및
    상기 펄스들 중 (N+1)번째 펄스에 상응하는 프리차지 동작시, 상기 프리차지 전압이 인가된 상기 홀수 비트라인을 플로팅시킨 후 상기 프리차지 전압을 상기 짝수 비트라인에 인가하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치에서의 프로그램 방법.
  15. 제 1 항에 있어서,
    상기 프리차지 전압은 상기 불휘발성 메모리 장치의 내부 전원 전압인 것을 특징으로 하는 불휘발성 메모리 장치에서의 프로그램 방법.
  16. 제 1 항에 있어서, 상기 비트라인 전압을 인가하는 단계는,
    상기 기입 데이터의 비트값이 논리 로우인 경우 상기 선택 비트라인에 프로그램 허용 전압을 인가하는 단계; 및
    상기 기입될 데이터의 비트값이 논리 하이인 경우 상기 선택 비트라인에 충전된 상기 프리차지 전압 및 상기 부우스트 전압 중 하나를 유지하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치에서의 프로그램 방법.
  17. 제 1 항에 있어서,
    상기 불휘발성 메모리 장치는 낸드형 플래시 메모리 장치인 것을 특징으로 하는 불휘발성 메모리 장치에서의 프로그램 방법.
  18. 복수의 워드라인들 및 복수의 비트라인들에 각각 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    프리차지 전압 및 상기 프리차지 전압보다 높은 부우스트 전압이 교대하여 충전되도록 짝수 비트라인 및 홀수 비트라인으로 상기 프리차지 전압을 인가하는 프리차지 회로;
    상기 짝수 비트라인 및 상기 홀수 비트라인 중 선택 비트라인으로 기입 데이터의 비트값에 상응하는 비트라인 전압을 인가하는 페이지 버퍼 블록; 및
    적어도 하나 이상의 펄스들을 선택 워드라인에 순차적으로 인가하는 행 선택 회로를 포함하는 불휘발성 메모리 장치.
  19. 제 18 항에 있어서,
    상기 행 선택 회로는, 순차적으로 전압 레벨이 증가하는 증가형 스텝 펄스(Incremental Step Pulse)들을 상기 선택 워드라인에 인가하는 것을 특징으로 하는 불휘발성 메모리 장치.
  20. 제 18 항에 있어서, 상기 프리차지 회로는,
    상기 펄스들 중 N번째 펄스에 상응하는 프리차지 동작시, 상기 프리차지 전압이 인가된 상기 짝수 비트라인을 플로팅시킨 후 상기 프리차지 전압을 상기 홀수 비트라인에 인가하고,
    상기 펄스들 중 (N+1)번째 펄스에 상응하는 프리차지 동작시, 상기 프리차지 전압이 인가된 상기 홀수 비트라인을 플로팅시킨 후 상기 프리차지 전압을 상기 짝수 비트라인에 인가하는 것을 특징으로 하는 불휘발성 메모리 장치.
  21. 제 18 항에 있어서, 상기 프리차지 회로는,
    프리차지 전압 공급 라인과 상기 짝수 비트라인 사이의 전기적 연결을 제어 하는 제 1 트랜지스터; 및
    상기 프리차지 전압 공급 라인과 상기 홀수 비트라인 사이의 전기적 연결을 제어하는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  22. 제 21 항에 있어서,
    상기 펄스들 중 N번째 펄스에 상응하는 프리차지 동작시, 상기 제 1 트랜지스터가 턴오프된 후 상기 제 2 트랜지스터가 턴온되고,
    상기 펄스들 중 (N+1)번째 펄스에 상응하는 프리차지 동작시, 상기 제 2 트랜지스터가 턴오프된 후 상기 제 1 트랜지스터가 턴온되는 것을 특징으로 하는 불휘발성 메모리 장치.
  23. 제 21 항에 있어서,
    상기 제 1 트랜지스터의 게이트에 인가되는 제 1 프리차지 신호 및 상기 제 2 트랜지스터의 게이트에 인가되는 제 2 프리차지 신호를 발생하는 프리차지 제어 회로를 더 포함하고,
    상기 펄스들 중 N번째 펄스에 상응하는 프리차지 동작시, 상기 제 1 프리차지 신호가 비활성화된 후 상기 제 2 프리차지 신호가 활성화되고,
    상기 펄스들 중 (N+1)번째 펄스에 상응하는 프리차지 동작시, 상기 제 2 프리차지 신호가 비활성화된 후 상기 제 1 프리차지 신호가 활성화되는 것을 특징으로 하는 불휘발성 메모리 장치.
  24. 제 18 항에 있어서,
    상기 부우스트 전압은 인접한 비트라인들 간의 용량성 결합에 의하여 유도되는 것을 특징으로 하는 불휘발성 메모리 장치.
  25. 제 18 항에 있어서,
    상기 프리차지 전압으로 충전된 비트라인에 연결된 메모리 셀의 채널은 제 1 전압으로 부우스트되고, 상기 부우스트 전압으로 충전된 비트라인에 연결된 메모리 셀의 채널은 상기 제 1 전압보다 높은 제 2 전압으로 부우스트되는 것을 특징으로 하는 불휘발성 메모리 장치.
  26. 제 18 항에 있어서,
    상기 프리차지 전압은 상기 불휘발성 메모리 장치의 내부 전원 전압인 것을 특징으로 하는 불휘발성 메모리 장치.
  27. 제 18 항에 있어서,
    상기 메모리 셀 어레이는, 적어도 하나 이상의 상기 메모리 셀들이 직렬로 연결된 복수의 낸드 스트링을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  28. 제 18 항에 있어서, 상기 페이지 버퍼 블록은,
    상기 기입 데이터의 비트값이 논리 로우인 경우 상기 선택 비트라인으로 프로그램 허용 전압을 인가하고,
    상기 기입될 데이터의 비트값이 논리 하이인 경우 상기 선택 비트라인에 충전된 상기 프리차지 전압 및 상기 부우스트 전압 중 하나를 유지하는 것을 특징으로 하는 불휘발성 메모리 장치.
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