KR20220068541A - 비휘발성 메모리 장치 및 이의 동작 방법 - Google Patents

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KR20220068541A
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Abstract

본 개시의 기술적 사상에 따른 복수의 비트라인들 및 복수의 워드라인들에 각각 연결된 복수의 메모리 셀들을 포함하는 비휘발성 메모리 장치의 동작 방법에 있어서, 상기 복수의 비트라인들 또는 상기 복수의 워드라인들에 인가될 적어도 하나의 신호의 전압 레벨, 또는 인가 시간에 상응하는 제1 조건에 기초하여, 기판에 수직하게 형성된 상기 복수의 메모리 셀들에 제1 프로그램 동작 및 제1 베리파이 동작을 수행하는 단계 및 상기 제1 조건과 다른 제2 조건에 기초하여, 상기 복수의 비트라인들 및 상기 복수의 워드라인들을 통해 상기 복수의 메모리 셀들에 제2 프로그램 동작 및 제2 베리파이 동작을 수행하는 단계를 포함하고, 상기 비휘발성 메모리 장치는, 제1 메탈 패드 및 상기 복수의 메모리 셀들을 포함하는 메모리 셀 영역 및 제2 메탈 패드 및 상기 복수의 메모리 셀들에 제공되는 전압을 생성하는 전압 생성기를 포함하고, 상기 제1 메탈 패드 및 상기 제2 메탈 패드에 의해 상기 메모리 셀과 연결된 주변 영역을 포함하는 것을 특징으로 할 수 있다.

Description

비휘발성 메모리 장치 및 이의 동작 방법{NONVOLATILE MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 개시의 기술적 사상은 메모리 장치에 관한 것으로서, 더욱 상세하게는 문턱 전압 산포가 개선된 제1 프로그램 동작 및 제2 프로그램 동작을 수행하는 비휘발성 메모리 장치에 관한 것이다.
메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 비휘발성 메모리 장치의 일 예로서, 플래쉬 메모리 장치는 휴대폰을 포함하는 이동식 전자 장치, 및 컴퓨터를 포함하는 고정식 전자 장치 및 이동식 전자 장치와 고정식 전자 장치를 지원하는 보조 저장 장치에서 사용될 수 있다.
최근, 플래시 메모리 장치의 고 집적도 요구를 충족시키기 위하여, 종래의 플로팅 게이트 메모리 셀이 CTF(Charge Trap Flash) 메모리 셀로 대체되고 있다. CTF 메모리 셀은 단순한 구조로 인해 3D 플래시 메모리 장치에 적합하다. 그러나, CTF 메모리 셀은 메모리 셀의 프로그램 직후 전하 손실이 발생하는 문제점을 갖는다.
본 개시의 기술적 사상은 문턱 전압 산포가 개선된 메모리 장치 및 이의 동작 방법에 관한 것으로서, 보다 구체적으로는 서로 다른 조건이 적용되는 제1 프로그램 동작 및 제2 프로그램 동작을 수행하는 비휘발성 메모리 장치 및 이의 동작 방법에 관한 것이다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상에 따른 복수의 비트라인들 및 복수의 워드라인들에 각각 연결된 복수의 메모리 셀들을 포함하는 비휘발성 메모리 장치의 동작 방법에 있어서, 상기 복수의 비트라인들 또는 상기 복수의 워드라인들에 인가될 적어도 하나의 신호의 전압 레벨, 또는 인가 시간에 상응하는 제1 조건에 기초하여, 기판에 수직하게 형성된 상기 복수의 메모리 셀들에 제1 프로그램 동작 및 제1 베리파이 동작을 수행하는 단계 및 상기 제1 조건과 다른 제2 조건에 기초하여, 상기 복수의 비트라인들 및 상기 복수의 워드라인들을 통해 상기 복수의 메모리 셀들에 제2 프로그램 동작 및 제2 베리파이 동작을 수행하는 단계를 포함하고, 상기 비휘발성 메모리 장치는, 제1 메탈 패드 및 상기 복수의 메모리 셀들을 포함하는 메모리 셀 영역 및 제2 메탈 패드 및 상기 복수의 메모리 셀들에 제공되는 전압을 생성하는 전압 생성기를 포함하고, 상기 제1 메탈 패드 및 상기 제2 메탈 패드에 의해 상기 메모리 셀과 연결된 주변 영역을 포함하는 것을 특징으로 할 수 있다.
본 개시의 다른 일 측면에 따른 복수의 비트라인들 및 복수의 워드라인들에 각각 연결된 복수의 메모리 셀들을 포함하는 비휘발성 메모리 장치의 동작 방법은, 상기 비휘발성 메모리 장치로서, 제1 메탈 패드 및 기판에 수직하게 형성된 상기 복수의 메모리 셀들을 포함하는 메모리 셀 영역 및 제2 메탈 패드, 제어 로직, 및 상기 복수의 메모리 셀들에 제공되는 전압을 생성하는 전압 생성기를 포함하며, 상기 제1 메탈 패드 및 상기 제2 메탈 패드에 의해 상기 메모리 셀과 연결된 주변 영역을 포함하고, 프로그램 대상이 되는 선택 메모리 셀과 연결된 선택 비트라인에 적어도하나의 비트라인 전압을 인가하고, 상기 선택 메모리 셀과 연결된 선택 워드라인에 제1 프로그램 전압을 인가하고, 상기 선택 워드라인에 바로 인접한 인접 워드라인에 적어도 하나의 인접 전압을 인가하며, 상기 인접 워드라인을 포함하지 않는 비선택 워드라인에 적어도 하나의 패스 전압을 인가함으로써 제1 프로그램 동작을 수행하는 단계, 상기 선택 워드라인에 적어도 하나의 베리파이 전압을 인가함으로써 제1 베리파이 동작을 수행하는 단계, 상기 선택 비트라인에 상기 적어도 하나의 비트라인 전압을 인가하고, 상기 선택 워드라인에 제2 프로그램 전압을 인가하고, 상기 인접 워드라인에 상기 적어도 하나의 인접 전압을 인가하며, 상기 비선택 워드라인에 상기 적어도 하나의 패스 전압을 인가함으로써 제2 프로그램 동작을 수행하는 단계 및 상기 선택 워드라인에 상기 적어도 하나의 베리파이 전압을 인가함으로써 제2 베리파이 동작을 수행하는 단계를 포함하고, 상기 제1 프로그램 동작에서 상기 복수의 비트라인들 또는 상기 복수의 워드라인들에 인가되는 적어도 하나의 신호의 전압 레벨, 또는 전압 인가 시간은, 상기 제2 프로그램 동작에서 상기 복수의 비트라인들 또는 상기 복수의 워드라인들에 인가될 신호의 전압 레벨, 또는 전압 인가 시간과 서로 다른 것을 특징으로 할 수 있다.
본 개시의 다른 일 측면에 따른 비휘발성 메모리 장치는, 제1 메탈 패드를 포함하는 메모리 셀 영역 및 제2 메탈 패드를 포함하고, 상기 제1 메탈 패드 및 상기 제2 메탈 패드에 의해 상기 메모리 셀 영역과 연결된 주변 영역을 포함하고, 상기 메모리 셀 영역은, 복수의 스트링 선택 라인들, 상기 복수의 스트링 선택 라인들에 각각 연결되고, 기판과 수직하게 형성된 복수의 메모리 셀들을 구비하는 복수의 셀 스트링들 및 상기 복수의 메모리 셀들과 연결되는 복수의 워드라인들을 포함하는 메모리 셀 어레이를 포함하고, 상기 주변 영역은, 상기 복수의 메모리 셀들에 대한 제1 프로그램 동작 및 제2 프로그램 동작을 제어하도록 구성된 제어 로직, 상기 제어 로직의 전압 제어 신호에 기초하여, 전압 레벨, 또는 전압 인가 시간이 서로 상이한 복수의 신호들을 생성하도록 구성된 전압 생성기 및 상기 제어 로직의 제어에 기초하여 상기 복수의 신호들을 상기 복수의 스트링 선택 라인들 및 상기 복수의 워드라인들을 통해 메모리 셀 어레이에 제공하도록 구성된 로우 디코더를 포함하고, 상기 제어 로직은, 상기 복수의 워드라인들 또는 복수의 스트링 선택 라인들에 인가되는 상기 복수의 신호들의 상기 전압 레벨, 또는 상기 전압 인가 시간을, 상기 제1 프로그램 동작 구간과 상기 제2 프로그램 동작 구간에서 서로 상이하게 제어하도록 구성된 프로그램 로직을 포함하는 것을 특징으로 할 수 있다.
본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는 데이터를 기입하는제1 프로그램 동작에서의 조건과, 차지 로스(Charge Loss)를 방지하기 위한 제2 프로그램 동작에서의 조건을 상이하게 적용함으로써 프로그램된 셀 산포 특성을 개선시키고, 프로그램 동작의 신뢰성을 증가시킬 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 전자 장치를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따라, 도 1의 메모리 장치를 상세하게 나타내는 블록도이다.
도 3a, 도 3b 및 도 3c는 본 개시의 예시적 실시예에 따른 전자 장치의 동작 방법을 설명하는 흐름도이다.
도 4는 본 개시의 예시적 실시예에 따라, 도 2의 메모리 셀 어레이를 나타낸다.
도 5는 본 개시의 예시적 실시예에 따라, 도 3의 제1 메모리 블록을 나타내는 등가 회로도이다.
도 6은 본 개시의 예시적 실시예에 따라 도 3의 제1 메모리 블록을 나타내는 사시도이다.
도 7a 및 도 7b는 본 개시의 예시적 실시 예에 따른 프로그램 동작 시 형성되는 메모리 셀의 문턱 전압 산포의 일 예시를 나타내는 그래프이다.
도 8a는 제1 및 제2 프로그램 동작들 각각에 따른 메모리 셀들의 문턱 전압 산포를 예시적으로 나타내고, 도 8b는 도 8a의 문턱 전압 산포를 형성하기 위한 프로그램 방법을 예시적으로 나타낸다.
도 9는 본 개시의 예시적 실시예에 따른 메모리 장치의 워드라인에 인가되는 신호들을 도시하는 타이밍도이다.
도 10은 본 개시의 예시적 실시예에 따라, 도 2의 페이지 버퍼를 설명하기 위한 블록도이다.
도 11은 본 개시의 예시적 실시예에 따른 복수의 페이지의 데이터를 센싱하고 출력하는 방법을 설명하기 위한 데이터 흐름도이다.
도 12는 본 개시의 예시적 실시예에 따른 워드라인에 인가되는 전압의 레벨을 도시하는 그래프이다.
도 13은 본 개시의 예시적 실시예에 따른 메모리 장치의 워드라인 및 비트라인에 인가되는 신호들을 도시하는 타이밍도이다.
도 14는 본 개시의 예시적 실시예에 따른 프로그램 동작에 따른 메모리 셀의 문턱 전압 산포를 나타내는 그래프이다.
도 15는 본 개시의 예시적 실시예에 따른 프리차지 시 셀 스트링을 보여주는 도면이다.
도 16은 본 개시의 예시적 실시예에 따른 전자 장치에 적용되는 프리차지 방법을 설명하는 흐름도이다.
도 17은 본 개시의 예시적 실시예에 따른 메모리 장치(400)에 적용된 BVNAND(Bonding V-NAND) 구조를 설명하기 위한 도면이다.
도 18은 본 개시의 실시예들에 따른 메모리 장치를 SSD 시스템(1000)에 적용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 전자 장치(10)를 나타내는 블록도이다.
도 1을 참조하면, 전자 장치(10)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
전자 장치(10)는 하나 이상의 플래시 메모리 칩들을 포함하는 플래시 메모리 장치에 해당할 수 있다. 일부 실시예들에서, 전자 장치(10)는 전자 시스템에 내장되는 임베디드(embedded) 메모리일 수 있다. 예를 들어, 전자 장치(10)는 eMMC 또는 임베디드 UFS 메모리 장치일 수 있다. 일부 실시예들에서, 전자 장치(10)는 전자 장치(10)에 착탈 가능한 외장(external) 메모리일 수 있다. 예를 들어, 전자 장치(10)는 UFS 메모리 카드, CF(Compact Flash), SD(Secure Digital), Micro-SD(Micro Secure Digital), Mini-SD(Mini Secure Digital), xD(extreme Digital) 또는 메모리 스틱(Memory Stick)일 수 있다.
전자 장치(10)가 플래시 메모리를 포함할 때, 상기 플래시 메모리는 2D NAND 메모리 어레이나 3D(또는 수직형, Vertical) NAND(VNAND) 메모리 어레이를 포함할 수 있다. 상기 3D 메모리 어레이에 관하여는 도 3을 참조하여 후술된다. 전자 장치(10)는 예를 들어, PC(personal computer), 데이터 서버, 네트워크-결합 스토리지(network-attached storage, NAS), IoT(Internet of Things) 장치, 또는 휴대용 전자 기기로 구현될 수 있다. 휴대용 전자 기기는, 랩탑 컴퓨터, 이동 전화기, 스마트폰, 태블릿 PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라, 디지털 비디오 카메라, 오디오 장치, PMP(portable multimedia player), PND(personal navigation device), MP3 플레이어, 휴대용 게임 콘솔(handheld game console), e-북(e-book), 웨어러블 기기 등일 수 있으나, 이에 제한되지 않는다.
메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 전압 생성기(130), 및 제어 로직(160)를 포함할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)로부터 제어 신호(CTRL), 커맨드(CMD), 및 어드레스(ADDR)를 수신할 수 있고, 메모리 컨트롤러(200)와 데이터를 통신할 수 있다. 예시적인 실시예에서, 메모리 장치(100)는 프로그램 커맨드(CMD)를 수신함으로써 데이터(DATA)를 기입할 수 있고, 독출 커맨드(CMD)를 수신함으로써 데이터(DATA)를 독출할 수 있으며, 소거 커맨드(CMD)를 수신함으로써 데이터를 소거할 수 있다. 예시적인 실시예에서, 메모리 장치(100)는 어드레스(ADDR)에 기초하여 데이터(DATA)가 기입, 독출, 또는 소거될 물리적인 저장 장소(예를 들어, 메모리 셀)에 접근할 수 있다. 예시적인 실시예에서, 메모리 장치(100)는 제어 신호(CTRL)에 기초하여 데이터(DATA)를 저장 장소(예를 들어, 메모리 셀)에 저장하기 위한 복수의 전압 신호들, 및/또는 복수의 로직 신호들을 생성할 수 있다. 예를 들어, 메모리 장치(100)는 복수의 전압 신호로서 워드라인 전압, 비트라인 전압을 생성할 수 있다.
메모리 셀 어레이(110)는 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 예시적인 실시예에서, 복수의 메모리 셀들은 플래쉬 메모리 셀들, MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torgue MRAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase RAM), 저항 메모리(Resistive RAM) 및 다른 다양한 종류의 메모리일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다.
로우 디코더(120)는 전압 생성기(130)로부터 생성된 복수의 전압 신호에 기초하여 메모리 셀 어레이(110)에 전압 신호들을 제공할 수 있다. 예시적인 실시예에서, 로우 디코더(120)는 어드레스(ADDR)에 기초하여 전압 신호를 복수의 메모리 셀들 중 특정 메모리 셀에 전압 신호를 제공할 수 있다.
제어 로직(160)은 제어 신호(CTRL), 어드레스(ADDR) 및 커맨드(CMD)에 기초하여 메모리 장치(100)를 전반적으로 제어할 수 있다. 예시적인 실시예에서, 제어 로직(160)은 제어 신호(CTRL)에 기초하여 전압 생성기(130)에 전압 제어 신호를 제공할 수 있고, 전압 생성기(130)는 적어도 하나의 전압 신호을 생성할 수 있다. 예시적인 실시예에서, 제어 로직(160)은 로우 디코더(120)에 메모리 셀의 행 위치에 상응하는 행 어드레스를 제공함으로써 데이터를 프로그램할 수 있고, 제어 로직(160)은 페이지 버퍼(미도시)에 메모리 셀의 열 위치에 상응하는 열 어드레스를 제공함으로써 데이터를 독출할 수 있다.
제어 로직(160)은 프로그램 로직(161)을 포함할 수 있다. 예시적인 실시예에 따르면, 프로그램 로직(161)은 제1 프로그램 동작 및 제2 프로그램 동작을 수행할 수 있다. 예를 들어, 메모리 장치(100)가 CTF(Charge Trap Flash) 메모리 장치인 경우, 메모리 장치(100)는 제1 프로그램 동작 이후 일정 시간 동안, 전하 트랩층으로 트랩된 전하의 손실(Charge Loss; 이하, 차지 로스)의 경험한다. 전하의 손실은 대부분 전하 트랩층에서 쉽게 탈출하는 쉘로우(shallow) 트랩된 전하들에 의해 야기되며, 메모리 셀들의 문턱 전압을 원래 프로그램된 전압 레벨보다 작게 만드는 문턱 전압 드리프트(drift)를 유발함으로써 메모리 장치(100)의 신뢰성을 저하시킨다. 대부분의 쉘로우 트랩된 전하들은 수 밀리 초 내에 프로그램된 상태를 탈출하므로, 전하 손실 현상은 단지 수 밀리 초 동안만 지속되고, 메모리 셀들의 문턱 전압은 그 시간이 지나면 안정화된다. 이러한 문턱 전압 드리프트를 해결하기 위해서, 제1 프로그램 동작으로부터 충분히 긴 시간 후에, 프로그램 로직(161)은 제2 프로그램 동작을 수행할 수 있다.
예시적인 실시예에 따르면, 프로그램 로직(161)은 블록 인터리빙 프로그래밍 방식에 따라, 데이터가 복수의 메모리 블록들에 프로그램되도록 메모리 셀 어레이(110)에 대한 프로그램 동작을 제어할 수 있다. 블록 인터리빙 프로그래밍 방식은, 제1 메모리 블록의 선택 워드라인에 연결된 메모리 셀들에 대한 제1 프로그램 동작을 수행하고, 이어서, 제2 메모리 블록의 선택 워드라인에 연결된 메모리 셀들에 대한 제1 프로그램 동작을 수행하고, 이어서, 제1 메모리 블록의 선택 워드라인에 연결된 메모리 셀들에 대한 제2 프로그램 동작을 수행하는 방식이다. 그러나, 프로그램 로직(161)이 적용하는 프로그래밍 방식은 이에 제한되지 않고, 복수의 메모리 블록 및 복수의 워드라인들에 대한 프로그램 동작을 다양하게 조합하는 여러 프로그래밍 방식을 적용할 수 있다.
예시적인 실시예에 따르면, 프로그램 로직(161)은 제1 프로그램 동작 후, 메모리 셀에 데이터가 제대로 기입되었는지 확인하는 제1 베리파이 동작을 수행할 수 있다. 마찬가지로, 프로그램 로직(161)은 제2 프로그램 동작 후, 메모리 셀에 데이터가 제대로 기입되었는지 확인하는 제2 베리파이 동작을 수행할 수 있다.
본 개시의 예시적인 실시예에 따르면, 제1 프로그램 동작 및 제1 베리파이 동작이 수행되는 조건(즉, 제1 조건)과, 제2 프로그램 동작 및 제2 프로그램 동작이 수행되는 조건(즉, 제2 조건)은 서로 상이할 수 있다. 예시적인 실시예에 따르면, 프로그램 로직(161)은 제1 프로그램 동작을 수행하기 위한 신호의 전압 레벨, 신호의 인가 시간을, 제2 프로그램 동작을 수행하기 위한 신호의 전압 레벨, 신호의 인가 시간과 상이하게 적용할 수 있다. 예를 들어, 프로그램 로직(161)은 제2 프로그램 동작에서의 워드라인 전압의 레벨이 제1 프로그램 동작에서의 워드라인 전압의 레벨보다 높도록 제어 로직(160)에서 생성되는 신호들을 조절시킬 수 있다. 예를 들어, 프로그램 로직(161)은 제2 베리파이 동작에서의 베리파이 전압 레벨을, 제1 베리파이 동작에서의 베리파이 전압 레벨과 상이하게 조절할 수 있다.
본 개시의 기술적 사상에 따른 메모리 장치(100)는 프로그램 로직(161)을 포함함으로써, 데이터를 기입하는 제1 프로그램 동작에서의 조건과, 차지 로스(Charge Loss)를 방지하기 위한 제2 프로그램 동작에서의 조건을 상이하게 적용할 수 있다. 본 개시의 기술적 사상에 따라 각 프로그램(및 베리파이) 동작마다 서로 상이한 조건이 적용됨으로써 프로그램된 셀 산포 특성은 개선될 수 있고, 프로그램 동작의 신뢰성은 증대될 수 있다. 프로그램 로직(161)이 제1 프로그램 동작 및 제1 베리파이 동작에서의 제1 조건과, 제2 프로그램 동작에서의 제2 조건을 상이하게 적용하는 방법에 관하여는 도 2 이하에서 상세히 후술된다.
프로그램 로직(161)은 로직 회로를 포함하는 하드웨어와 같은 처리 회로로서 구현될 수 있거나, 메모리 셀에 프로그램 동작을 수행하는 소프트웨어를 실행하는 프로세서와 같이 하드웨어와 소프트웨어의 조합으로 구현 될 수 있다. 특히, 상기 처리 회로는 중앙 처리 장치(Central Procesing Unit; CPU), 산술 및 논리 연산, 비트 쉬프트 등을 수행하는 ALU(Arithmetic Logic Unit), DSP(Digital Signal Processor), 마이크로프로세서(microprocessor), ASIC(Application Specific Integrated Circuit) 등으로 구현될 수 있으나, 이에 제한되지 않는다.
본 개시에서, 프로그램 로직(161)은 컨트롤 로직(160)에 포함된 것으로 도시되었으나, 본 개시의 기술적 사상은 이에 제한되지 않는다. 예를 들어, 본 개시의 기술적 사상은 프로그램 로직(161)이 수행하는 기능이 메모리 컨트롤러(200) 내의 프로그램 로직(161)에서 수행되는 것을 배제하지 않는다. 메모리 장치(100)에 관하여는 도 2를 참조하여 후술된다.
메모리 컨트롤러(200)는 호스트(HOST)로부터의 읽기/쓰기 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하도록 또는 메모리 장치(100)에 데이터를 프로그램하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램, 독출 및 소거 동작을 제어할 수 있다. 또한, 프로그램하기 위한 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
메모리 컨트롤러(200)는 프로그램 컨트롤러(201)를 포함할 수 있다. 프로그램 컨트롤러(201)는 전술한 바와 같이, 메모리 셀에 제1 프로그램 동작을 수행하기 위한 신호의 전압 레벨, 신호의 인가 시간을, 제2 프로그램 동작을 수행하기 위한 신호의 전압 레벨, 신호의 인가 시간과 서로 상이하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 컨트롤러(201)가 수행하는 기능은 메모리 컨트롤러(201)에 포함되거나, 또는 메모리 장치에 포함되거나(예를 들어, 프로그램 로직(161)), 또는 메모리 컨트롤러(201) 및 메모리 장치(100) 양 측 모두에서 수행될 수도 있다.
호스트(HOST)는 사용자로부터 수신된 명령을 처리하기 위해 다양한 연산을 수행할 수 있고, 호스트(HOST)의 사용자에게 연산 결과를 제공할 수 있다. 예시적 실시예에 따른 호스트(HOST)는 운영 체제, 또는 어플리케이션 등을 포함할 수 있다. 예시적 실시예에 따른 호스트 장치(100)는 UFS(Universal Flash Storage) 프로토콜을 지윈하기 위한 UFS 호스트 컨트롤 드라이버를 포함할 수 있다. 그러나, 본 개시는 이에 제한되지 않고, eMMC(embedded Multi-Media Card) 프로토콜, 또는 NVMe(Non Volatile Memory express) 프로토콜을 지원하기 위한 드라이버를 포함할 수 있다.
도 2는 본 개시의 예시적 실시예에 따라, 도 1의 메모리 장치(100)를 상세하게 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 전압 생성기(130), 페이지 버퍼 회로(140), 입출력 회로(150), 및 제어 로직(160)을 포함할 수 있고, 제어 로직(160)은 프로그램 로직(161)을 포함할 수 있다. 도시되지는 않았으나, 메모리 장치(100)는 입출력 인터페이스를 더 포함할 수 있다.
메모리 셀 어레이(110)는 워드라인들(WLs), 스트링 선택 라인들(SSLs) 및 접지 선택 라인접지 선택 라인들(GSLs)을 통해 로우 디코더(120)에 연결될 수 있고, 비트라인들(BLs)을 통해 페이지 버퍼 회로(140)에 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있고, 각 메모리 블록(BLK1 내지 BLKz)은 복수의 메모리 셀들을 포함할 수 있다. 각 메모리 셀은 하나 또는 그 이상의 비트들을 저장할 수 있으며, 구체적으로, 각 메모리 셀은 SLC(Single Level Cell), MLC(Multi Level Cell), TLC(Triple Level Cell) 또는 QLC(Quadruple Level Cell)로 이용될 수 있다. 예시적인 실시예에서, 복수의 메모리 블록들(BLK1 내지 BLKz) 중 일부 메모리 블록은 SLC 블록일 수 있고, 다른 메모리 블록들은 MLC, TLC 또는 QLC 블록일 수 있다. 메모리 블록들(BLK1 내지 BLKz)는 도 3을 참조하여 후술된다.
메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들 중, 스트링 선택 라인(SSL)과 연결되고, 복수의 메모리 셀들이 직렬로 연결된 메모리 셀 그룹을 스트링이라고 지칭할 수 있다. 스트링의 일 단은 비트라인(BL)과 연결될 수 있다. 스트링은 도 5 및 도 15를 참조하여 후술된다.
메모리 셀에 저장된 비트들의 수가 증가함에 따라 인접한 프로그램 상태 간의 문턱 전압 차이가 줄어들 수 있고, 이에 따라, 프로그램 과정에서 문턱 전압 변동에 대한 제어가 요구된다.
로우 디코더(120)는 워드라인들(WLs), 스트링 선택 라인들(SSLs) 및 접지 선택 라인접지 선택 라인들(GSLs)을 통해 메모리 셀 어레이(110)에 복수의 신호들을 제공할 수 있다. 예를 들어, 로우 디코더(120)는 워드라인 전압(Vwl)을 복수의 워드라인들(WLs)에 제공할 수 있다.
예시적인 실시예에 따르면, 워드라인 전압(Vwl)은 프로그램 전압, 인접 전압, 패스 전압 등을 포함할 수 있다. 예를 들어, 프로그램 전압은 복수의 메모리 셀들 중 데이터가 기입되도록 선택된 메모리 셀에 데이터를 프로그램시키는 전압 신호이고, 인접 전압은 선택된 메모리 셀이 포함된 선택 워드라인과 바로 인접한 인접 워드라인을 통해 제공되는 전압 신호이며, 패스 전압은 선택 워드라인 및 인접 워드라인이 아닌 나머지 워드라인들에 제공되는 전압일 수 있다. 상기 프로그램 전압, 상기 인접 전압, 및 상기 패스 전압은 각기 다른 전압 레벨, 전압 인가 시간을 가질 수 있다.
로우 디코더(120)는 제어 로직(160)으로부터 수신한 행 어드레스(X_ADDR)에 기초하여 복수의 메모리 셀들 중 데이터가 기입될 메모리 셀에 복수의 신호들을 제공할 수 있다. 예시적인 실시예에서, 로우 디코더(120)는 선택 메모리 셀과 연결된 선택 워드라인에 워드라인 전압을 제공할 수 있고, 선택 워드라인과 바로 인접한 인접 워드라인에 인접 전압을 제공할 수 있으며, 선택 워드라인 및 인접 워드라인이 아닌 나머지 워드라인들에 패스 전압을 제공할 수 있다.
전압 생성기(130)는 메모리 셀 어레이(110)에 제공되는 다양한 전압 신호들을 생성할 수 있다. 예시적인 실시예에서, 전압 생성기(130)는 제어 로직(160)으로부터 전압 제어 신호(VC)를 수신함으로써, 메모리 장치(100)를 동작시키는 다양한 전압 신호들을 생성할 수 있다. 예를 들어, 전압 생성기(130)는 프로그램 명령에 상응하는 전압 제어 신호(VC)에 기초하여 메모리 셀에 데이터를 프로그램시키기 위한 전압 신호들(예를 들어, 프로그램 전압, 인접 전압, 및 패스 전압)을 생성할 수 있다. 유사한 방식으로, 전압 생성기(130)는 독출 명령에 상응하는 전압 제어 신호(VC)에 기초하여 메모리 셀에 기입된 데이터를 독출하기 위한 전압 신호들(예를 들어, 독출 전압, 패스 전압, 및 그라운드 전압)을 생성할 수 있다. 마찬가지로, 전압 생성기(130)는 소거 명령에 상응하는 전압 제어 신호(VC)에 기초하여 메모리 셀에 기입된 데이터를 소거하기 위한 전압 신호들(예를 들어, 소거 전압)을 생성할 수 있다.
본 개시의 예시적인 실시예에 따르면, 전압 생성기(130)는 비트라인 전압(Vbl)을 생성할 수 있다. 본 개시에서는 비트라인 전압(Vbl)이 전압 생성기(130)에 의해 메모리 셀 어레이(110)에 직접 제공되는 것으로 도시되었으나, 본 개시의 기술적 사상은 이에 제한되지 않는다. 예를 들어, 비트라인 전압(Vbl)은 로우 디코더(120)을 통하여 메모리 셀 어레이(110)에 간접적으로 제공되거나, 페이지 버퍼 회로(140)를 통해 비트라인들(BLs)에 제공될 수 있음이 이해되어야 한다. 즉, 비트라인 전압(Vbl)은 다양한 회로 설계 기법에 따라, 메모리 셀 어레이(110)에 연결된 복수의 비트라인들(BLs)에 제공될 수 있다.
페이지 버퍼 회로(140)는 복수의 페이지 버퍼들을 포함할 수 있고, 각 페이지 버퍼는 센스 래치, 데이터 래치 및 캐시 래치를 포함할 수 있다. 예시적 실시예에서, 각 페이지 버퍼는 하나의 비트라인(BL)에 연결될 수 있다. 예시적 실시예에서, 각 페이지 버퍼는 하나의 비트라인 그룹에 연결될 수 있고, 하나의 비트라인 그룹에 포함된 복수의 비트라인들(BLs)은 하나의 페이지 버퍼를 공유할 수 있다.
페이지 버퍼 회로(140)는 열 어드레스(Y_ADDR)에 기초하여, 복수의 비트라인들(BLs) 중 선택된 비트라인에 전압을 제공할 수 있다. 이로써, 페이지 버퍼 회로(140)는 동작 모드에 따라 라이트 드라이버(write driver)로서 동작하거나, 또는 감지 증폭기(Sense Amplifier)로서 동작할 수 있다. 프로그램 동작시, 페이지 버퍼 회로(140)는 비트라인(BL)에 프로그램 될 데이터에 대응하는 비트라인 전압을 제공할 수 있다. 순차적 리드(sequential read) 동작 및 랜덤 리드(random read)동작을 포함하는 리드 동작시, 페이지 버퍼 회로(140)는 선택된 메모리 셀에 저장된 데이터를 비트라인(BL)을 통해서 센싱할 수 있다. 페이지 버퍼 회로(140)는 센싱된 데이터를 래치할 수 있다. 예시적인 실시예에서, 페이지 버퍼 회로(140)는 복수의 데이터 라인들(DLs)을 통해 입출력 회로(150)에 센싱된 데이터를 전송할 수 있다. 데이터를 페이지 버퍼 회로(140)에 관하여는 도 10을 참조하여 후술된다. 입출력 회로(150)는 센싱된 데이터, 또는 래치된 데이터(DAT)를 외부로 출력할 수 있다.
제어 로직(160)은 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로, 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출 또는 소거하기 위한 각종 제어 신호를 출력할 수 있다. 예시적인 실시예에 따라, 제어 로직(160)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다. 예시적인 실시예에서, 제어 로직(160)은 메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들에 대해 페이지 단위로 읽기, 쓰기 동작을 수행하고, 메모리 블록 단위로 소거 동작을 수행하도록 전압 제어 신호(VC), 행 어드레스(X_ADDR) 및 열 어드레스(Y_ADDR)를 제공할 수 있다.
프로그램 로직(161)은 메모리 셀에 데이터를 기입하기 위해 적어도 한번의 프로그램 동작을 수행하도록 복수의 신호들을 생성할 수 있다. 예시적 실시예에 따라, 메모리 장치(100)는 프로그램 로직(161)의 제어에 기초하여 제1 프로그램 동작을 통해 소거(ERASE)된 상태의 메모리 셀에 데이터를 기입할 수 있다. 예시적인 실시예에 따라, 메모리 장치(100)는 프로그램 로직(161)의 제어에 기초하여 제2 프로그램 동작을 통해 데이터가 기입된 메모리 셀의 차지 로스를 방지하는 추가 기입 동작을 수행할 수 있다.
프로그램 로직(161)은 복수의 프로그램 동작들 사이마다, 메모리 셀에 데이터가 제대로 기입되었는지 확인하는 적어도 한번의 베리파이 동작을 수행하도록 복수의 신호들을 생성할 수 있다. 예시적 실시예에 따라, 메모리 장치(100)는 프로그램 로직(161)의 제어에 기초하여 제1 프로그램 동작 후 제1 베리파이 동작을 수행할 수 있고, 제2 프로그램 동작 후 제2 베리파이 동작을 수행할 수 있다.
본 개시의 예시적인 실시예에 따라, 프로그램 로직(161)은 제1 프로그램 동작 및 제1 베리파이 동작을 제어하기 위해 생성하는 신호들에 적용되는 조건(제1 조건)이, 제2 프로그램 동작 및 제2 베리파이 동작을 제어하기 위해 생성하는 신호들에 적용되는 조건(제2 조건)과 상이하도록 제어할 수 있다. 본 개시의 예시적인 실시예에 따라, 프로그램 동작 및 베리파이 동작에 적용되는 조건에는 신호의 전압 레벨, 신호의 인가 시간 등이 포함될 수 있다. 그러나, 본 개시의 기술적 사상은 이에 제한되지 않고, 메모리 셀에 데이터를 기입하거나, 기입된 데이터를 독출하기 위해 워드라인 또는 비트라인을 통해 인가되는 신호를 구성하는 다양한 전기적 변수가 조건에 포함될 수 있다.
본 개시의 예시적 실시예에 따르면, 프로그램 로직(161)은 복수의 메모리 셀들 중 데이터가 기입될 메모리 셀에 연결된 선택 워드라인, 선택 워드라인과 바로 인접한 인접 워드라인, 선택 워드라인에 인접하지 않은 비선택 워드라인, 또는 비트라인에 인가되는 전압 신호를 조절할 수 있다. 본 개시의 예시적 실시예에 따르면, 프로그램 로직(161)은 제1 프로그램 동작에서의 전압 신호를 제2 프로그램 동작에서의 전압 신호와 상이하도록 조절할 수 있다. 본 개시의 예시적 실시예에 따르면, 프로그램 로직(161)은 제1 베리파이 동작에서의 전압 신호를 제2 베리파이 동작에서의 전압 신호와 상이하도록 조절할 수 있다.
예시적인 실시예에서, 프로그램 로직(161)의 전압 신호 조절 결과, 제1 프로그램 동작에서의 전압 레벨은 제2 프로그램 동작에서의 전압 레벨이 상이할 수 있다. 예시적인 실시예에서, 제1 베리파이 동작에서의 전압 레벨은 제2 베리파이 동작에서의 전압 레벨이 상이할 수 있다. 예시적인 실시예에서, 제1 베리파이 동작에서의 전압 인가 시간은 제2 베리파이 동작에서의 전압 인가 시간과 상이할 수 있다. 예시적인 실시예에서, 제1 프로그램 및 제1 베리파이 동작에서 전압이 인가되는 비트라인은 제2 프로그램 및 제2 베리파이 동작에서 전압이 인가되는 비트라인과 상이할 수 있다.
프로그램 로직(161)이 서로 상이한 조건으로 프로그램 동작 및 베리파이 동작을 두 번 이상 수행하도록(즉, 재프로그램) 제어함에 따라, 메모리 셀의 문턱 전압 산포는 서로 동일한 조건으로 재프로그램될 때보다 개선될 수 있다. 메모리 장치(100)가 서로 다른 조건으로 재프로그램하는 동작에 관하여는 도 9 내지 도 16을 참조하여 후술된다.
도 3a, 도 3b 및 도 3c는 본 개시의 예시적 실시예에 따른 메모리 장치(100)의 동작 방법을 설명하는 흐름도이다. 도 1 및 도 2가 함께 참조된다.
도 3a를 참조하면, 단계 S110에서, 메모리 장치(100)는 제1 조건에 기초하여 제1 프로그램 동작 및 제1 베리파이 동작을 수행할 수 있다. 제1 조건은 프로그램 동작 및 베리파이 동작을 제어하기 위해 생성하는 신호들에 적용되는 전기적 변수에 상응할 수 있다.
단계 S120에서, 메모리 장치(100)는 제2 조건에 기초하여 제2 프로그램 동작 및 제2 베리파이 동작을 수행할 수 있다. 제2 조건은 프로그램 동작 및 베리파이 동작을 제어하기 위해 생성하는 신호들에 적용되는 전기적 변수에 상응하며, 제1 조건과 다를 수 있다.
본 개시의 예시적인 실시예에 따르면, 제1 조건 및 제2 조건의 변동에 따라, 전압 신호의 레벨, 및/또는 전압의 인가 시간이 달라질 수 있다.
도 3b를 참조하면, 단계 S110의 프로그램 동작 및 베리파이 동작, 또는 단계 S120의 프로그램 동작 및 베리파이 동작의 구체적인 동작 방법이 도시된다. 도 3b는 메모리 장치(도 2, 100)에 프로그램 로직(도 2, 161)이 포함된 경우의 동작을 도시한다.
단계 S130에서, 선택 메모리 셀에 연결된 비트라인에 비트라인 전압이 인가될 수 있다. 예시적인 실시예에서, 비트라인 전압은 메모리 셀에 데이터를 기입하기 위해, 복수의 메모리 셀들 중 데이터가 기입될 메모리 셀이 연결된 비트라인을 선택하기 위한 신호일 수 있다. 예시적인 실시예에서, 비트라인 전압은 전압 생성기(도 2의 130)에서 생성될 수 있고, 비트라인을 통해 메모리 셀 어레이(110)에 제공될 수 있다. 비트라인 전압은 전압 생성기(130)에서 직접 공급되거나, 페이지 버퍼(도 2의 140)를 통해 복수의 비트라인들(BLs)에 공급될 수 있다.
단계 S140에서, 선택 메모리 셀이 연결된 워드라인에 프로그램 전압이 인가될 수 있다. 예시적인 실시예에서, 프로그램 전압은 메모리 셀에 데이터를 기입하기 위한 신호일 수 있다. 예시적인 실시예에서, 프로그램 전압은 전압 생성기(도 2의 130)에서 생성될 수 있고, 프로그램 전압은 복수의 워드라인들(WLs)을 통해 메모리 셀 어레이(110)에 제공될 수 있다.
단계 S150에서, 선택 워드라인과 바로 인접하게 배치된 인접 워드라인에, 인접 전압이 인가될 수 있다. 예시적인 실시예에서, 인접 전압은 선택 워드라인과 바로 인접한 인접 워드라인에 공급됨으로써, 프로그램 동작 시 주변 워드라인의 전압 차에 의한 프로그램 간섭을 방지하는 신호일 수 있다. 예시적인 실시예에서, 인접 전압은 전압 생성기(도 2의 130)에서 생성될 수 있다.
단계 S160에서, 선택 워드라인에 인접하지 않은 비선택 워드라인에 패스 전압이 인가될 수 있다. 예시적인 실시예에서, 패스 전압은 비선택 워드라인에 공급됨으로써, 프로그램 동작 시 주변 워드라인의 전압 차에 의한 프로그램 간섭을 방지할 수 있다. 예시적인 실시예에 따라, 패스 전압은 인접 전압과 다른 레벨이거나 같은 레벨일 수 있다. 예시적인 실시예에서, 인접 전압은 전압 생성기(도 2의 130)에서 생성될 수 있다.
도 3b에는 단계 S130 내지 단계 S160가 순차적으로 도시되어 있지만, 본 개시의 기술적 사상은 각 단계의 순서에 기속되지 않는다. 예시적인 실시예에 따라 단계 S130 내지 단계 S160의 순서는 자유롭게 변화할 수 있거나, 실질적으로 동일한 시구간 내에서 수행될 수도 있다.
도 3c를 참조하면, 단계 S110의 프로그램 동작 및 베리파이 동작, 또는 단계 S120의 프로그램 동작 및 베리파이 동작의 구체적인 동작 방법이 메모리 컨트롤러(도 1, 200)에 프로그램 로직(도 1, 201)에 의해 제어됨이 도시되어 있다. 도 3b와 중복되는 설명은 생략된다.
단계 S210에서, 메모리 컨트롤러(200)는 제1 조건이 적용된 제1 프로그램 및 제1 베리파이 명령을 발행할 수 있다. 단계 S220에서, 제1 프로그램 및 제1 베리파이 명령은 메모리 장치(100)에 전송될 수 있다. 예시적인 실시예에 따라, 메모리 장치는 비휘발성 메모리 장치(Non-Volatile Memory, NVM)로 구현될 수 있다.
단계 S230에서, 메모리 장치(100)는 제1 조건에 기초하여 제1 프로그램 및 제1 베리파이 동작을 수행할 수 있다. 예시적인 실시예에서 제1 프로그램 동작 및 제1 베리파이 동작은 별개로 수행될 수 있거나, 순차적으로 수행될 수 있으나, 제1 조건이 적용됨은 공통적이다. 메모리 장치(100)는 제1 조건에 따라, 미리 정해진 전압 레벨, 미리 정해진 전압 인가 시간으로 데이터를 메모리 셀에 프로그램하거나, 기입된 데이터를 검증할 수 있다.
단계 S240에서, 제1 프로그램 동작에 따른 데이터 기입 결과가 메모리 컨트롤러(200)에 전송될 수 있다. 제1 프로그램 결과는 메모리 셀의 기입 검증 결과, 메모리 셀들의 문턱 전압에 상응하는 정보를 포함할 수 있다.
단계 S250에서, 메모리 컨트롤러(200)는 제1 프로그램 결과에 기초하여 제2 조건을 생성할 수 있다. 예시적인 실시예에 따른 메모리 컨트롤러(200)는 복수의 조건들을 미리 저장할 수 있다. 메모리 컨트롤러(200)는 제1 조건에 따른 프로그램 결과에 따라 메모리 셀의 산포 상태를 확인할 수 있고, 문턱 전압 산포를 개선하기 위해 제2 조건을 로딩하거나, 별도로 생성할 수 있다. 그러나, 단계 S250는 메모리 장치가 복수의 프로그램 동작 및/또는 베리파이 동작을 수행하기 위해 반드시 수행되어야 하는 동작이라고 제한될 수 없다. 메모리 컨트롤러(200)는 제1 프로그램 결과와 무관하게, 제1 프로그램 및 제1 베리파이 동작이 완료됨을 확인하고, 미리 예정된 알고리즘에 따라 제2 조건에 따른 제2 프로그램 및 제2 베리파이 동작을 지시할 수 있다.
단계 S260에서, 메모리 컨트롤러(200)는 제2 조건이 적용된 제2 프로그램 및 제2 베리파이 명령을 발행할 수 있다. 제2 프로그램 및 제2 베리파이 명령은 메모리 장치(100)에 재프로그램 동작을 지시할 수 있다. 단계 S270에서, 제2 프로그램 및 제2 베리파이 명령은 메모리 장치(100)로 전송될 수 있다.
단계 S280에서, 메모리 장치(100)는 제2 조건에 기초하여 제2 프로그램 및 제2 베리파이 동작을 수행할 수 있다. 예시적인 실시예에서 제2 프로그램 동작 및 제2 베리파이 동작은 별개로 수행될 수 있거나, 순차적으로 수행될 수 있으나, 제2 조건이 적용됨은 공통적이다. 메모리 장치(100)는 제2 조건에 따라, 미리 정해진 전압 레벨, 미리 정해진 전압 인가 시간으로 데이터를 메모리 셀에 프로그램하거나, 기입된 데이터를 검증할 수 있다. 전압 신호에 적용된 제2 조건은 제1 조건과 상이함에 따라, 문턱 전압의 산포는 동일한 조건으로 재프로그램되는 것에 비해 더욱 개선될 수 있다.
단계 S290에서, 제2 프로그램 동작에 따른 데이터 기입 결과가 메모리 컨트롤러(200)에 전송될 수 있다. 제2 프로그램 결과는 메모리 셀의 기입 검증 결과, 메모리 셀들의 문턱 전압에 상응하는 정보를 포함할 수 있다.
도 4는 본 개시의 예시적 실시예에 따라, 도 2의 메모리 셀 어레이(110)를 나타낸다. 도 4를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함하고, 각 메모리 블록(BLK1 내지 BLKz)은 3차원 구조를 가질 수 있고, 이에 따라, 메모리 셀 어레이(110)는 3차원 메모리 셀 어레이라고 지칭할 수 있다.
예시적인 실시예에서, 3차원 메모리 셀 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판 상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성된다. 상기 용어 "모놀리식"은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미한다.
예시적인 실시예에서, 3차원 메모리 셀 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 낸드 스트링들을 포함한다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3차원 메모리 어레이가 복수 레벨로 구성되고 워드라인들 및/또는 비트라인들이 레벨들 간에 공유되어 있는 3차원 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다.
도 5는 본 개시의 예시적 실시예에 따라, 도 3의 제1 메모리 블록(BLK1)을 나타내는 등가 회로도이다. 본 개시에서는 제1 메모리 블록(BLK1)만을 예시하나, 메모리 셀 어레이(도 2의 110)에 포함된 다른 메모리 블록들(예를 들어, 제2 메모리 블록(BLK2), 제z 메모리 블록(BLKz))도 제1 메모리 블록(BLK1)의 등가 회로와 다르지 않다.
도 5를 참조하면, 제1 메모리 블록(BLK1)은 낸드 스트링들(NS11 내지 NS33), 워드라인들(WL1 내지 WL8), 비트라인들(BL1 내지 BL3), 접지 선택 라인들(GSL1 내지 GSL3), 스트링 선택 라인들(SSL1 내지 SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MCs) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다.
도 6은 본 개시의 예시적 실시예에 따라 도 3의 제1 메모리 블록(BLK1)을 나타내는 사시도이다.
도 6을 참조하면, 제1 메모리 블록(BLK1)은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 도 6에서는, 제1 메모리 블록(BLK1)이 4개의 선택 라인들(GSL, SSL1~SSL3), 8개의 워드라인들(WL1~WL8), 그리고 3개의 비트라인들(BL1~BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다. 또한 다른 예로서, 제1 메모리 블록(BLK1)은 제1 워드라인(WL1)과 접지 선택 라인(GSL) 사이 및/또는 제8 워드라인(WL8)과 스트링 선택 라인(SSL1~SSL3) 사이에 하나 이상의 더미 워드라인을 포함할 수도 있다.
기판(SUB)은 제1 도전형(예를 들어, p 형)으로 도핑된 폴리실리콘막 일 수 있다. 기판(SUB)은 벌크 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다. 기판(SUB)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다.
기판(SUB)에는, 기판(SUB) 상에 제1 방향을 따라 신장되고, 제2 도전형(예를 들어, n 형)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공될 수 있다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 신장되는 복수의 절연막들(IL)이 제3 방향을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격될 수 있다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며, 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공될 수 있다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 수 있다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 도전형으로 도핑된 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공될 수 있다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드라인들(WL1 ~ WL8)과 같은 게이트 전극(GE)이 제공될 수 있다.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공될 수 있다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인 컨택들(DR) 상에, 제2 방향으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트라인들(BL1~BL3)이 제공될 수 있다.
기판(SUB) 상에 제1 방향을 따라 신장되는 공통 소스 라인(CSL)이 제공된다. 인접한 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에 절연막들(IL)이 제공되며, 절연막들(IL)은 제2 방향을 따라 특정 거리만큼 이격된다. 인접한 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제2 방향을 따라 절연막들(IL)을 관통하는 필라들(pillars)(P)이 제공된다. 예를 들어, 각 필라(P)의 표면층(S)은 제1 타입(예를 들어, p 타입)을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(CS)이 제공된다. 전하 저장층(CS)은 터널링 절연층, 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드라인들(WL1 내지 WL8)과 같은 게이트 전극(GE)이 제공된다. 복수의 필라들(P) 상에는 드레인 컨택들(DR)이 각각 제공된다. 드레인 컨택들(DR) 상에, 제3 방향으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트라인들(BL1 내지 BL3)이 제공된다.
도 7a 및 도 7b는 예시적 실시 예에 따른 프로그램 동작 시 형성되는 메모리 셀의 문턱 전압 산포의 일 예시를 나타내는 그래프이다. 도 7a 및 도 7b는 메모리 셀이 MLC 방식에 따라 프로그램 되는 것을 설명하나, 이는 설명의 편의를 위한 하나의 예시일 뿐 이에 한정되는 것은 아니다. 본 개시의 기술적 사상은 TLC, QLC, 또는 그 이상의 멀티 레벨 셀에도 적용될 수 있다.
도 7a를 참조하면, 제1 조건에 따른 제1 프로그램 동작 수행 후 제1 워드라인에 연결된 메모리 셀들의 문턱전압 산포가 도시된다. 제1 프로그램 동작이 수행됨에 따라, 메모리 셀들은 4개의 문턱전압 산포들을 가질 수 있다. 일 예로서, 소거 상태(E)의 문턱전압 산포와 함께 제1 내지 제3 프로그램 상태(P1~P3)의 문턱전압 산포를 포함할 수 있다. 제1 프로그램 동작 수행이 완료된 메모리 셀들은 거친 문턱 전압 산포를 가질 수 있다. 도시되지는 않았으나, 각 프로그램 상태의 산포들은 인접한 다른 산포들과 중첩되는 영역이 발생할 수 있다. 도시되지는 않았으나, 제2 워드라인에 제1 프로그램 동작이 수행됨에 따라, 제1 워드라인에 연결된 메모리 셀들의 문턱전압 산포간 중첩 영역은 더 넓어질 수 있다. 예시적인 실시에 따르면, 베리파이 동작시 인접 워드라인에 인가되는 인접 워드라인 전압은 독출 워드라인 전압보다 낮은 전압 레벨을 가질 수 있고, 비트라인에 인가되는 비트라인 전압은 비트라인 센싱 전압보다 높은 전압 레벨을 가질 수 있다. 이에 따라서, 선택 메모리 셀의 산포는 인접 워드라인과 연결된 인접 메모리 셀의 프로그램 상태에 따라 서로 다르게 결정될 수 있다.
도 7a의 점선 그래프를 참조하면, 프로그램 동작 후 베리파이 동작에 있어서 인접 메모리 셀이 저레벨 프로그램 상태를 갖기 때문에 선택 메모리 셀에 대해 더 높은 레벨로 셀 산포를 형성시킬 수 있다. 일정한 시간이 경과됨에 따라 리텐션이 진행되면, 인접 워드라인과 선택 워드라인의 문턱 전압 레벨 차이에 의한 차지 로스가 비교적 많이 발생할 수 있고, 셀 산포도는 왼쪽(즉, 저전압)으로 도 7b의 경우보다 더 많이 이동하여 실선 그래프와 같이 형성될 수 있다.
도 7b를 참조하면, 제1 조건과 상이한 제2 조건에 따라 제2 프로그램 동작까지 수행된 후 제1 워드라인에 연결된 메모리 셀들의 문턱전압 산포가 도시된다. 1 프로그램 동작에 적용된 제1조건과 다른 제2 조건을 적용한 제2 프로그램 동작이 수행됨에 따라, 메모리 셀들은 상호 중첩된 영역이 없는 독립적인 최종 문턱전압 산포들을 가질 수 있다. 도 7a와 7b를 함께 참조하면, 제2 프로그램 동작이 수행됨에 따라 문턱 전압은 전반적으로 상승할 수 있다. 예를 들어, 제1 프로그램 후의 소거 상태(E)의 문턱 전압(Vth1)에 비해, 제2 프로그램 후의 소거 상태(E)의 문턱 전압(Vth2)가 더 클 수 있다. 예시적 실시 예에 따라, 열화 스트링 선택 라인에 연결된 메모리 셀들의 프로그램 인터벌은 타 스트링 선택 라인에 연결된 메모리 셀들의 프로그램 인터벌보다 긴 간격을 가질 수 있다. 이에 따라, 메모리 셀들은 더욱 개선된 문턱전압 산포를 형성하게 되고, 메모리 장치에 저장된 데이터의 신뢰성이 향상될 수 있다.
도 7b의 점선 그래프를 참조하면, 제2 프로그램 동작 후 제2 베리파이 동작에 있어서 인접 메모리 셀이 고레벨 프로그램 상태를 갖기 때문에 메모리 장치(100)는 이에 대한 영향으로 선택 메모리 셀에 대해 비교적 낮은 레벨로 셀 산포를 형성할 수 있다.
본 개시의 예시적인 실시예에 따라, 제1 프로그램 동작에서와 다른 전압 레벨, 다른 전압 인가 시간이 적용된 제2 프로그램 동작 후, 일정한 기간이 경과됨에 따라 리텐션이 진행되면, 인접 워드라인과 선택 워드라인의 문턱 전압 레벨 차이에 의한 차지 로스가 비교적 적게 발생할 수 있고, 셀 산포도는 왼쪽(즉, 저전압)으로 도 7a의 경우보다 더 적게 이동하여 실선 그래프와 같이 형성될 수 있다. 요컨대, 복수의 프로그램 동작들 수행시, 매 프로그램 동작에 최적화된 조건을 적용함에 따라, 메모리 셀의 문턱 전압 산포는 더욱 개선될 수 있다. 본 개시의 예시적인 실시예에서, 매 프로그램 동작마다 적용되는 각 조건들은, 전압 레벨, 전압 인가 시간 등이 프로그램 동작 수행 횟수에 따라 각기 최적화됨으로써 적용될 수 있다.
본 실시 예에서는, 프로그램 동작이 제1 프로그램 동작 및 제2 프로그램 동작의 두 단계로 수행되는 것으로 설명되나, 이는 하나의 예시일 뿐 이에 한정되는 것은 아니다. 예를 들어, 프로그램 동작은 세 단계 이상으로 수행될 수도 있다. 또한, MLC, TLC 등 멀티 비트 메모리 셀에 대한 프로그램 동작 시, 비트 단위로 단계적인 프로그램 동작이 수행될 수도 있다.
도 8a는 제1 및 제2 프로그램 동작들 각각에 따른 메모리 셀들의 문턱 전압 산포를 예시적으로 나타내고, 도 8b는 도 8a의 문턱 전압 산포를 형성하기 위한 프로그램 방법을 예시적으로 나타낸다.
도 8a를 참조하면, 가로축은 메모리 셀의 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 예시적인 실시예에 따르면, 프로그램 동작 또는 베리파이 동작은 프로그램 동작 또는 베리파이 동작이 반복적으로 수행되는 적어도 하나의 루프를 포함할 수 있다. 소거 상태(E, 101)의 메모리 셀들은 제1 동작 루프(Loop1)에 의해 제1 예비 프로그램 상태(102a)로 프로그램되고, 제1 예비 프로그램 상태(102a)의 메모리 셀들은 제2 동작 루프(Loop2)에 의해 제2 예비 프로그램 상태(102b)로 프로그램되며, 제2 예비 프로그램 상태(102b)의 메모리 셀들은 제3 동작 루프(Loop3)에 의해 제3 예비 프로그램 상태(102c)로 프로그램되고, 제3 예비 프로그램 상태(102c)로 프로그램된 메모리 셀들은 제4 동작 루프(Loop4)에 의해 제4 예비 프로그램 상태(102d)로 프로그램되며, 제4 예비 프로그램 상태(102d)의 메모리 셀들은 제5 동작 루프(Loop5)에 의해 목표 프로그램 상태(102e)로 프로그램될 수 있다.
제1 예비 프로그램 상태(102a)의 문턱 전압과 제2 예비 프로그램 상태(102b)의 문턱 전압 산포 변화치는 프로그램 증분값(
Figure pat00001
Vpgm)일 수있다. 유사하게, 제2 예비 프로그램 상태(102b)의 문턱 전압과 제3 예비 프로그램 상태(102c)의 문턱 전압 산포 변화치는 프로그램 증분값(
Figure pat00002
Vpgm)일 수 있으며, 제3 예비 프로그램 상태(102c)의 문턱 전압과 제4 예비 프로그램 상태(102d)의 문턱 전압 산포 변화치는 프로그램 증분값(
Figure pat00003
Vpgm)일 수 있다. 또한, 목표 프로그램 상태(102e)의 문턱 전압 산포 폭 역시 프로그램 증분값(
Figure pat00004
Vpgm)일 수 있다. 즉, 매 동작 루프에 따른 문턱 전압 산포 변화치와 목표 프로그램 상태(102e)의 문턱 전압 산포 폭은 모두 일정하게 프로그램 증분값(
Figure pat00005
Vpgm)일 수 있다.
목표 프로그램 상태(102e)의 문턱 전압 산포 중 하한값을 확인함으로서 메모리 셀에 데이터가 제대로 프로그램이 되었는지를 검증할 수 있다. 따라서 목표 프로그램 상태(102e)의 문턱 전압 산포 중 하한값은 베리파이 전압(Vvrf)으로 이용될 수 있다.
도 8b를 참조하면, 가로축은 시간을 나타내고, 세로축은 워드라인 전압을 나타낸다. 메모리 장치는 복수의 동작 루프들을 수행하여 메모리 셀들이 소거 상태 및 적어도 하나의 프로그램 상태 중 하나를 갖도록 프로그램할 수 있다. 일 실시예에서, 동작 루프들은 제1 내지 제5 동작 루프들(Loop1 내지 Loop5)을 포함할 수 있고, 제1 내지 제4 동작 루프들(Loop1 내지 Loop4) 각각은 프로그램 펄스(Vpgm1 내지 Vpgm4)를 인가하는 프로그램 단계와 베리파이 전압(Vvrf)을 인가하는 검증 단계를 포함할 수 있다. 제1 동작 루프(Loop1)에서, 제1 프로그램 펄스(Vpgm1)가 선택 워드라인에 인가되고, 이어서, 베리파이 전압(Vvrf)이 선택 워드라인에 인가될 수 있다. 제2 동작 루프(Loop2)에서, 프로그램 패스된 메모리 셀들을 제외한 나머지 메모리 셀들을 프로그램하기 위하여 제1 프로그램 펄스(Vpgm1)보다 프로그램 전압 증가량(ΔVpgm) 만큼 높은 제2 프로그램 펄스(Vpgm2)가 선택 워드라인에 인가되고, 이어서, 베리파이 전압(Vvrf)이 선택 워드라인에 인가될 수 있다. 제1 프로그램 동작 시의 베리파이 전압(Vvrf)의 전압 레벨은 제2 프로그램 동작 시의 베리파이 전압(Vvrf)의 전압 레벨보다 낮을 수 있으나, 이에 제한되지는 않는다.
도 9는 본 개시의 예시적 실시예에 따른 메모리 장치(10)의 워드라인에 인가되는 신호들을 도시하는 타이밍도이다. 도 9를 참조하여, 제1 프로그램(PROGRAM1) 또는 제2 프로그램(PROGRAM2) 동작 시 메모리 셀 어레이의 각 워드라인에 인가되는 전압의 레벨에 대한 일 예가 도시된다. 도 2, 및 도 7a가 함께 참조된다.
도 9을 참조하면, 제1 또는 제2 프로그램(PROGRAM2) 동작 시, n번째 워드라인(WLn)에 포함된 메모리 셀이 데이터 기입 대상으로 선택될 수 있다. 선택된 메모리 셀이 포함된 워드라인은 선택 워드라인(SelWL)으로 지칭될 수 있다. 선택 워드라인(SelWL)과 바로 인접한 n-1번째 워드라인(WLn-1) 및 n+1번째 워드라인(WLn+1)은 인접 워드라인(AdjWL)으로 지칭될 수 있다. 선택 워드라인(SelWL)에 인접하지 않은 워드라인들인 제n-2번째 워드라인(WLn-2) 및 제n+2번째 워드라인(WLn+2) 워드라인은 비선택 워드라인(UnselWL)으로 지칭될 수 있다. 예시적인 실시예에 따라, 선택 워드라인(SelWL), 인접 워드라인(AdjWL), 및 비선택 워드라인(UnselWL)에는 서로 상이한 전압들이 복수의 프로그램 동작 단계들마다 각각 공급될 수 있다.
예시적인 실시예에 따라, 선택 워드라인(SelWL)에는 프로그램 전압(Vpgm)이 인가될 수 있고, 인접 워드라인(AdjWL)에는 인접 전압(Vps)이 인가될 수 있으며, 비선택 워드라인(UnselWL)에는 패스 전압(Vrdps)이 인가될 수 있다. 예시적인 실시예에 따르면, 인접 전압(Vpass), 및 패스 전압(Vrdps)은 프로그램 전압(Vpgm)보다 낮을 수 있다.
예시적인 실시예에 따르면, 각 프로그램 동작은 적어도 하나의 동작 루프를 포함할 수 있다. 동작 루프는, 프로그램 동작을 반복적으로 수행하는 부분적 프로그램 단위일 수 있다. 적어도 하나의 동작 루프에는 동일한 조건이 적용될 수 있고, 매 동작 루프는 동일한 조건으로 생성된 전압 신호를 통해 메모리 셀에 프로그램 동작을 반복적으로 수행할 수 있다. 도 9에는 3개의 동작 루프가 각 프로그램 동작에 포함된 것으로 도시되었으나 이는 설명의 편의를 위함이며, 동작 루프의 개수는 다양할 수 있다.
본 개시의 예시적인 실시예에 따른 메모리 장치(도 2, 100)는 전압에 적용되는 조건으로서, 제1 프로그램(PROGRAM1) 동작에서의 전압 레벨을 제2 프로그램(PROGRAM2) 동작에서의 전압 레벨과 상이하게 조절할 수 있다.
예시적인 실시예에 따르면, 검증 동작을 위한 베리파이 전압(Vvrf)이 프로그램 전압(Vpgm)이 인가됨에 따라 추가적으로 인가될 수 있다. 또한, 예시적인 실시예에 따르면, 제1 프로그램(PROGRAM1) 동작에서, 선택 워드라인(SelWL)에 인가되는 프로그램 전압들(Vpgm11, Vpgm12, Vpgm13)의 전압 레벨은 동작 루프의 차수가 높아질 수록 높아질 수 있다.
제1 프로그램 동작의 제1 동작 루프에 포함되는 시점 t01에서, 제1 전압 레벨(Vpgm11)을 가지는 프로그램 전압(Vpgm)이 인가될 수 있다. 시점 t02에서, 프로그램 전압(Vpgm)은 다시 로직 로우로 천이할 수 있다. 시점 t03에서, 베리파이 전압(Vvrf)이 인가될 수 있고, 메모리 셀에 데이터가 기입되었는지 검증될 수 있다. 시점 t04에서, 베리파이 전압(Vvrf)은 다시 로직 로우로 천이할 수 있다.
제1 프로그램 동작에 포함된 제2 동작 루프에 따라, 시점 t05에서 제2 전압 레벨(Vpgm12)을 가지는 프로그램 전압(Vpgm)이 인가될 수있다. 제2 전압 레벨(Vpgm12)는 제1 전압 레벨(Vpgm11)에 비해 높을 수 있고, 제2 전압 레벨(Vpgm12)과 제1 전압 레벨(Vpgm11)의 차이는 프로그램 증분값(
Figure pat00006
Vpgm)만큼 클 수 있다. 프로그램 증분값(
Figure pat00007
Vpgm) 및 베리파이 전압(Vvrf)은 도 8a에서 도시된 프로그램 증분값(
Figure pat00008
Vpgm) 및 베리파이 전압(Vvrf)과 동일한 원리로 결정될 수 있다. 시점 t06에서, 프로그램 전압(Vpgm)은 다시 로직 로우로 천이할 수 있다. 시점 t07에서, 베리파이 전압(Vvrf)이 인가됨으로써 제2 동작 루프에 따른 데이터 기입이 검증될 수 있다. 시점 t08에서, 베리파이 전압(Vvrf)은 다시 로직 로우로 천이할 수 있다.
제1 프로그램 동작에 포함된 제3 동작 루프에 따라, 시점 t09에서 제3 전압 레벨(Vpgm13)을 가지는 프로그램 전압(Vpgm)이 인가될 수있다. 제3 전압 레벨(Vpgm13)는 제2 전압 레벨(Vpgm12)에 비해 높을 수 있고, 제3 전압 레벨(Vpgm13)과 제2 전압 레벨(Vpgm12)의 차이는 프로그램 증분값(
Figure pat00009
Vpgm)만큼 클 수 있다. 시점 t10에서, 프로그램 전압(Vpgm)은 다시 로직 로우로 천이할 수 있다. 시점 t11에서, 베리파이 전압(Vvrf)이 인가됨으로써 제3 동작 루프에 따른 데이터 기입이 검증될 수 있다. 시점 t12에서, 베리파이 전압(Vvrf)은 다시 로직 로우로 천이할 수 있다.
예시적인 실시예에서, 제2 프로그램(PROGRAM2) 동작은 제1 프로그램(PROGRAM1) 과 유사할 수 있으나, 인가되는 전압의 레벨은 더 높을 수 있다.
제2 프로그램 동작의 제4 동작 루프에 포함되는 시점 t21에서, 제4 전압 레벨(Vpgm21)을 가지는 프로그램 전압(Vpgm)이 인가될 수 있다. 시점 t22에서, 프로그램 전압(Vpgm)은 다시 로직 로우로 천이할 수 있다. 시점 t23에서, 베리파이 전압(Vvrf)이 인가될 수 있고, 메모리 셀에 데이터가 기입되었는지 검증될 수 있다. 시점 t24에서, 베리파이 전압(Vvrf)은 다시 로직 로우로 천이할 수 있다.
제2 프로그램 동작에 포함된 제5 동작 루프에 따라, 시점 t25에서 제5 전압 레벨(Vpgm22)을 가지는 프로그램 전압(Vpgm)이 인가될 수있다. 제5 전압 레벨(Vpgm22)는 제4 전압 레벨(Vpgm21)에 비해 높을 수 있고, 제5 전압 레벨(Vpgm22)과 제4 전압 레벨(Vpgm21)의 차이는 프로그램 증분값(
Figure pat00010
Vpgm)만큼 클 수 있다. 시점 t26에서, 프로그램 전압(Vpgm)은 다시 로직 로우로 천이할 수 있다. 시점 t27에서, 베리파이 전압(Vvrf)이 인가됨으로써 제5 동작 루프에 따른 데이터 기입이 검증될 수 있다. 시점 t28에서, 베리파이 전압(Vvrf)은 다시 로직 로우로 천이할 수 있다.
제2 프로그램 동작에 포함된 제6 동작 루프에 따라, 시점 t29에서 제6 전압 레벨(Vpgm23)을 가지는 프로그램 전압(Vpgm)이 인가될 수있다. 제6 전압 레벨(Vpgm23)는 제5 전압 레벨(Vpgm22)에 비해 높을 수 있고, 제6 전압 레벨(Vpgm23)과 제5 전압 레벨(Vpgm22)의 차이는 프로그램 증분값(
Figure pat00011
Vpgm)만큼 클 수 있다. 시점 t30에서, 프로그램 전압(Vpgm)은 다시 로직 로우로 천이할 수 있다. 시점 t31에서, 베리파이 전압(Vvrf)이 인가됨으로써 제6 동작 루프에 따른 데이터 기입이 검증될 수 있다. 시점 t32에서, 베리파이 전압(Vvrf)은 다시 로직 로우로 천이할 수 있다.
본 개시의 예시적인 실시예에 따르면, 제1 프로그램(PROGRAM1) 동작에서의 인접 전압(Vps11, Vps12, Vps13)의 전압 레벨은 제2 프로그램(PROGRAM2) 동작에서의 인접 전압(Vps21, Vps22, Vps23)의 전압 레벨과 서로 다를 수 있다. 예를 들어, 제1 프로그램(PROGRAM1) 동작에서의 인접 전압(Vps11, Vps12, Vps13)의 전압 레벨각각은 제2 프로그램(PROGRAM2) 동작에서의 인접 전압(Vps21, Vps22, Vps23) 각각의 전압 레벨보다 낮을 수 있다. 제2 프로그램(PROGRAM2) 동작 후의 메모리 셀의 문턱 전압은 제1 프로그램(PROGRAM1) 동작 후의 메모리 셀의 문턱 전압보다 높아지기 때문에(도 7a 참조), 제2 프로그램(PROGRAM2) 동작에서 인가되는 전압의 레벨은 제1 프로그램(PROGRAM1) 동작에서의 전압 레벨보다 높을 수 있다. 인접 전압들(Vps11, Vps12, Vps13, Vps21, Vps22, Vps22)는 각각 프로그램 전압들(Vpgm11, Vpgm12, Vpgm13, Vpgm21, Vpgm22, Vpgm23) 각각과 실질적으로 동일한 시점에 인가될 수 있다.
본 개시의 예시적 실시예에 따르면, 제1 프로그램 동작에서의 인접 전압(Vps11, Vps12, Vps13)의 전압 레벨 증가 정도인 인접 전압 증분량(
Figure pat00012
Vps1)은 일정할 수 있다. 예를 들어, 제1 인접 전압(Vps11)과 제2 인접 전압(Vps12)의 전압 레벨 차는 인접 전압 증분량(
Figure pat00013
Vps1)만큼 일 수 있고, 제2 인접 전압(Vps12)과 제3 인접 전압(Vps13)의 전압 레벨 차이는 마찬가지로 인접 전압 증분량(
Figure pat00014
Vps1)만큼일 수 있다.
유사하게, 제2 프로그램 동작에서의 인접 전압(Vps21, Vps22, Vps23)의 전압 레벨 증가 정도인 인접 전압 증분량(
Figure pat00015
Vps2)은 일정할 수 있다. 예를 들어, 제4 인접 전압(Vps21)과 제5 인접 전압(Vps22)의 전압 레벨 차는 인접 전압 증분량(
Figure pat00016
Vps2)만큼 일 수 있고, 제5 인접 전압(Vps22)과 제6 인접 전압(Vps23)의 전업 레벨 차이는 마찬가지로 인접 전압 증분량(
Figure pat00017
Vps2)만큼일 수 있다.
본 개시의 예시적 실시예에 따르면, 선택 워드라인(SelWL)에 비교적 높은 전압 레벨을 가지는 프로그램 전압(Vpgm)이 인가될 때, 인접 워드라인(AdjWL)에는 비교적 낮은 전압 레벨을 갖는 인접 전압이 인가됨으로써, 선택 워드라인(SelWL)에 대한 인접 워드라인(AdjWL)의 영향이 최소화될 수 있고, 프로그램 동작에 대한 왜곡(Program disturb)가 방지될수 있다.
본 개시의 예시적인 실시예 따르면, 제2 프로그램(PROGRAM2)에서의 특정 동작 루프 차수에 인가되는 인접 전압(Vps)은 제1 프로그램(PROGRAM1)에서의 동일한 동작 루프 차수에 인가되는 인접 전압(Vps)보다 높은 전압 레벨일 수 있다. 예를 들어, 제1 인접 전압(Vps11)의 레벨은 제4 인접 전압(Vps21)의 레벨보다 낮을 수 있고, 제2 인접 전압(Vps12)의 레벨은 제5 인접 전압(Vps22)의 레벨보다 낮을 수 있으며, 제3 인접 전압(Vps13)의 레벨은 제6 인접 전압(Vps23)의 레벨보다 낮을 수 있다. 본 개시의 예시적인 실시예에 따르면, 제1 프로그램(PROGRAM1) 동작에서의 인접 전압 레벨보다 제2 프로그램(PROGRAM2) 동작에서의 인접 전압 레벨이 높기 때문에, 메모리 셀의 문턱 전압 산포는 개선될 수 있다.
본 개시의 예시적인 실시예에 따르면, 제2 프로그램(PROGRAM2)에서 동작 루프의 차수가 높아질수록 증가하는 인접 전압(Vps)의 전압 레벨 차이인 인접 전압 증분량(
Figure pat00018
Vps2)은 제1 프로그램(PROGRAM2)에서 동작 루프의 차수가 높아질수록 증가하는 인접 전압 증분량(
Figure pat00019
Vps1)보다 작을 수 있다(
Figure pat00020
Vps1>
Figure pat00021
Vps2). 예시적인 실시예에서, 제4 인접 전압(Vps21)의 전압 레벨은 제1 인접 전압(Vps11)의 전압 레벨 보다는 높으나, 인접 전압 레벨의 증가율은 작을 수 있다. 예를 들어, 제1 인접 전압(Vps11)의 전압 레벨은 7 볼트(volt, V)일 때, 제 4 인접 전압(Vps21)의 전압 레벨은 8V일 수 있고, 제2 인접 전압(Vps12)의 전압 레벨은 7.5V일 때, 제5 인접 전압(Vps22)의 전압 레벨은 8.2V일 수 있다. 다시 말해, 제1 인접 전압(Vps11)과 제2 인접 전압(Vps12)의 전압 레벨의 차이인 인접 전압 증분량(
Figure pat00022
Vps1)은 0.5V이나, 제4 인접 전압(Vps21)과 제5 인접 전압(Vps22)의 전압 레벨의 차이인 인접 전압 증분량(
Figure pat00023
Vps2)는 0.2V일 수 있다. 즉, 제1 프로그램 동작에서의 인접 전압 증분량(
Figure pat00024
Vps1)은 제2 프로그램 동작에서의 인접 전압 증분량(
Figure pat00025
Vps2)보다 클 수 있다. 그러나, 본 개시의 기술적 사상은 언급된 수치에 제한되지 않는다.
본 개시의 예시적인 실시예에 따르면, 제1 프로그램(PROGRAM1) 동작에서의 패스 전압(Vrdps11, Vrdps12, Vrdps13)의 전압 레벨은 제2 프로그램(PROGRAM2) 동작에서의 패스 전압(Vrdps21, Vrdps22, Vrdps23)의 전압 레벨과 서로 다를 수 있다. 예를 들어, 제1 프로그램(PROGRAM1) 동작에서의 패스 전압(Vrdps11, Vrdps12, Vrdps13)의 전압 레벨 각각은 제2 프로그램(PROGRAM2) 동작에서의 패스 전압(Vrdps21, Vrdps22, Vrdps23) 각각의 전압 레벨보다 낮을 수 있다. 제2 프로그램(PROGRAM2) 동작 후의 메모리 셀의 문턱 전압은 제1 프로그램(PROGRAM1) 동작 후의 메모리 셀의 문턱 전압보다 높아지기 때문에(도 7a 참조), 제2 프로그램(PROGRAM2) 동작에서 인가되는 전압의 레벨은 제1 프로그램(PROGRAM1) 동작에서의 전압 레벨보다 높을 수 있다. 패스 전압들(Vrdps11, Vrdps12, Vrdps13, Vrdps21, Vrdps22, Vrdps22)는 각각 프로그램 전압들(Vpgm11, Vpgm12, Vpgm13, Vpgm21, Vpgm22, Vpgm23) 각각과 실질적으로 동일한 시점에 인가될 수 있다.
본 개시의 예시적 실시예에 따르면, 제1 프로그램 동작에서의 패스 전압(Vrdps11, Vrdps12, Vrdps13)의 전압 레벨 증가 정도인 패스 전압 증분량(
Figure pat00026
Vrdps1)은 일정할 수 있다. 예를 들어, 제1 패스 전압(Vrdps11)과 제2 패스 전압(Vrdps12)의 전압 레벨 차는 패스 전압 증분량(
Figure pat00027
Vrdps1)만큼 일 수 있고, 제2 패스 전압(Vrdps12)과 제3 패스 전압(Vrdps13)의 전압 레벨 차이는 마찬가지로 패스 전압 증분량(
Figure pat00028
Vrdps1)만큼일 수 있다. 유사하게, 제2 프로그램 동작에서의 패스 전압(Vrdps21, Vrdps22, Vrdps23)의 전압 레벨 증가 정도인 패스 전압 증분량(
Figure pat00029
Vrdps2)은 일정할 수 있다. 예를 들어, 제4 패스 전압(Vrdps21)과 제5 패스 전압(Vrdps22)의 전압 레벨 차는 패스 전압 증분량(
Figure pat00030
Vrdps2)만큼 일 수 있고, 제5 패스 전압(Vrdps22)과 제6 패스 전압(Vrdps23)의 전업 레벨 차이는 마찬가지로 패스 전압 증분량(
Figure pat00031
Vrdps2)만큼일 수 있다.
예시적 실시예에 따르면, 선택 워드라인(SelWL)에 비교적 높은 전압 레벨을 가지는 프로그램 전압(Vpgm)이 인가될 때, 비선택 워드라인(UnselWL)에는 비교적 낮은 전압 레벨을 갖는 패스 전압이 인가됨으로써, 선택 워드라인(SelWL)에 대한 비선택 워드라인(UnselWL)의 영향이 최소화될 수 있고, 프로그램 동작에 대한 왜곡(Program disturb)가 방지될수 있다.
본 개시의 예시적인 실시예 따르면, 제2 프로그램(PROGRAM2)에서의 특정 동작 루프 차수에 인가되는 패스 전압(Vrdps)은 제1 프로그램(PROGRAM1)에서의 동일한 동작 루프 차수에 인가되는 패스 전압(Vrdps)보다 높은 전압 레벨일 수 있다. 예를 들어, 제1 패스 전압의 레벨(Vrdps11)은 제4 패스 전압의 레벨(Vrdps21)보다 낮을 수 있고, 제2 패스 전압의 레벨(Vrdps12)은 제5 패스 전압의 레벨(Vrdps22)보다 낮을 수 있으며, 제3 패스 전압의 레벨(Vrdps13) 은 제6 패스 전압의 레벨(Vrdps23)보다 낮을 수 있다. 본 개시의 예시적인 실시예에 따르면, 제1 프로그램(PROGRAM1) 동작에서의 패스 전압 레벨보다 제2 프로그램(PROGRAM2) 동작에서의 패스 전압 레벨이 높기 때문에, 메모리 셀의 문턱 전압 산포는 개선될 수 있다.
본 개시의 예시적인 실시예에 따르면, 제2 프로그램(PROGRAM2)에서 동작 루프의 차수가 높아질수록 증가하는 패스 전압(Vrdps)의 전압 레벨 차이인 패스 전압 증분량(
Figure pat00032
Vrdps2)은 제1 프로그램(PROGRAM2)에서 동작 루프의 차수가 높아질수록 증가하는 패스 전압 증분량(
Figure pat00033
Vrdps1)보다 작을 수 있다(
Figure pat00034
Vrdps1>
Figure pat00035
Vrdps2). 예시적인 실시예에서, 제4 패스 전압(Vrdps21)의 전압 레벨은 제1 패스 전압(Vrdps11)의 전압 레벨 보다는 높으나, 패스 전압 레벨의 증가율은 작을 수 있다. 예를 들어, 제1 패스 전압(Vrdps11)의 전압 레벨은 7 볼트(volt, V)일 때, 제 4 패스 전압(Vrdps21)의 전압 레벨은 8V일 수 있고, 제2 패스 전압(Vrdps12)의 전압 레벨은 7.5V일 때, 제5 패스 전압(Vrdps22)의 전압 레벨은 8.2V일 수 있다. 다시 말해, 제1 패스 전압(Vrdps11)과 제2 패스 전압(Vrdps12)의 전압 레벨의 차이인 패스 전압 증분량(
Figure pat00036
Vrdps1)은 0.5V이나, 제4 패스 전압(Vrdps21)과 제5 패스 전압(Vrdps22)의 전압 레벨의 차이인 패스 전압 증분량(
Figure pat00037
Vrdps2)는 0.2V일 수 있다. 즉, 제1 프로그램 동작에서의 패스 전압 증분량(
Figure pat00038
Vrdps1)은 제2 프로그램 동작에서의 패스 전압 증분량(
Figure pat00039
Vrdps2)보다 클 수 있다. 그러나, 본 개시의 기술적 사상은 언급된 수치에 제한되지 않는다.
도 10은 본 개시의 예시적 실시예에 따라, 도 2의 페이지 버퍼 회로(140)를 설명하기 위한 블록도이다. 도 2가 함께 참조된다.
페이지 버퍼 회로(도 2, 140)는 적어도 하나의 페이지 버퍼(PB)를 포함할 수 있다. 각각의 페이지 버퍼는 메모리 셀 어레이(도 2, 110)에 저장된 데이터를 매 페이지마다 순차적 리드 동작을 수행할 수 있다. 예컨대, 제1 페이지 버퍼 및 제2 페이지 버퍼는 제1 페이지(PAG1)에 저장된 데이터를 센싱하여 출력하고, 제2 페이지(PAG2)에 저장된 데이터를 센싱하여 출력할 수 있다.
도 10을 참조하면, 페이지 버퍼(PB)는 센스 래치(SL), 데이터 래치(DL) 및 캐시 래치(CL)를 포함하며, 비트라인 커넥터(BLC) 및 프리차지 회로(PC)를 더 포함할 수 있다. 페이지 버퍼(PB)에 포함된 구성들은 센스아웃 노드(SO)로부터 분기된 도선을 통해 연결될 수 있다.
예시적인 실시예에 따르면, 센스 래치(SL)는 비트라인(BL)과 전기적으로 연결될 수 있다. 센스 래치(SL)는 센싱 래치 제어 신호(LTCH_S)에 기초하여, 센스아웃 노드(SO)의 센스아웃 전압으로부터 메모리 셀에 저장된 데이터를 센싱하여 저장할 수 있다. 또한, 센스 래치(SL)는 센싱 래치 제어 신호(LTCH_S)에 기초하여, 캐시 래치(CL1)로 데이터를 덤핑(DP)할 수 있다. 캐시 래치(CL)는 캐시 래치 제어 신호(LTCH_C1)에 기초하여, 덤프된 데이터를 데이터 입출력 회로(150)로 전송(즉, 데이터 출력(DO))할 수 있다. 데이터 입출력 회로(150)는 캐시 래치(CL1)로부터 수신한 데이터를 출력할 수 있다.
예시적인 실시예에 따르면, 센스 래치(SL)는 센스아웃 노드(SO)의 전위 변화를 센싱하여, 전위 변화에 대응하는 데이터를 저장할 수 있다. 즉, 센스 래치(SL)는 선택된 메모리 셀의 데이터를 비트라인(BL)을 통해 센싱하여 저장할 수 있다. 제어 로직(160)은 센스 래치(SL)에 저장된 데이터를 데이터 래치(DL)로 덤핑하도록 센스 래치 제어 신호(LTCH_S)를 전송할 수 있다. 이 경우, 센스 래치(SL)는 제1 전류 경로(C1)를 경유하여 데이터 래치(DL)로 데이터를 덤핑할 수 있다. 한편, 제어 로직(160)은 데이터 래치(DL)에 저장된 데이터를 캐시 래치(CL)로 덤핑하도록 데이터 래치 제어 신호(LTCH_D)를 전송할 수 있다. 이 경우, 데이터 래치(DL)는 제2 전류 경로(C2)를 경유하여 캐시 래치(CL)로 데이터를 덤핑할 수 있다.
예시적인 실시예에서, 페이지 버퍼 회로(140)에 포함된 센스 래치(SL)는 제1 페이지의 메모리 셀에 저장된 데이터를 센싱하고, 캐시 래치(CL)로 덤핑할 수 있다. 한편, 캐시 래치(CL)가 덤프된 제1 페이지(PAG1)의 데이터를 출력하는 동안, 센스 래치(SL)는 제2 페이지의 데이터를 센싱할 수 있다. 비트라인을 센싱하는 동작과 데이터를 출력하는 동작은 서로 다른 래치에서 수행되기 때문이다.
예시적인 실시예에 따르면, 센스 래치(SL)는 센스 아웃 전압(VSO)으로부터 제1 페이지(PAG1)의 데이터를 센싱할 수 있다. 이 후, 센스 래치(SL)는 데이터 래치(DL)로 제1 페이지의 데이터를 덤핑할 수 있다. 데이터 래치(DL)는 덤프된 데이터를 캐시 래치(CL)로 덤핑할 수 있다. 데이터 래치(DL)가 덤핑하는 동안, 센스 래치(SL)는 제2 페이지(PAG2)의 데이터를 센싱할 수 있다. 즉, 서로 다른 래치들(SL, DL)이 관여되는 센싱 동작 및 덤핑 동작은 병렬적으로 수행될 수 있다. 한편, 캐시 래치(CL)는 데이터 래치(DL)로부터 덤프된 데이터를 출력(DO)할 수 있다.
본 개시의 예시적인 실시예에 따른 프로그램 동작에 후속하는 베리파이 동작 동안, 제어 로직(도 2, 160)은 비트라인(BL)을 프리차지할 수 있다. 예를 들어, 로드 신호(LD) 및 제어 신호(BLSHF)가 활성화되면, 비트라인(BL)은 특정 레벨(VPC)로 프리차지 될 수 있다. 이 경우, 비트라인 선택 신호(BLSLT)에 의해 비트라인 커넥터(BLC)는 턴 온 상태를 유지할 수 있다. 이 후, 로드 신호(LD)가 비활성화 되면, 센스아웃 노드(SO)에 충전된 전하가 제어 신호(BLSHF)에 의해서 턴 온된 비트라인 커넥터(BLC)를 통해서 비트라인(BL)으로 흐를 수 있다.
선택된 메모리 셀이 온-셀(On Cell)인 경우, 센스아웃 노드(SO)에 충전된 전하가 비트라인(BL)과 스트링의 채널을 통해 공통 소스 라인(CSL)으로 방전 될 수 있다. 이 경우, 센스아웃 노드(SO)에서 비트라인(BL)으로 흐르는 전류가 상대적으로 크기 때문에, 센스아웃 노드(SO)의 전압 강하의 속도는 상대적으로 빠르다. 반면, 선택된 메모리 셀이 오프-셀(Off Cell)인 경우, 센스아웃 노드(SO)에 충전된 전하는 비트라인(BL)을 통해서 공통 소스 라인(CSL)으로 방전되기 어렵다. 따라서, 센스아웃 노드(SO)에서 비트라인(BL)으로 흐르는 전류가 상대적으로 작기 때문에, 센스아웃 노드(SO)의 전압 강하의 속도는 상대적으로 느리다.
도 11은 본 개시의 예시적 실시예에 따른 페이지의 데이터를 센싱하고 출력하는 방법을 설명하기 위한 데이터 흐름도이다. 도 2 및 도 10이 함께 참조된다.
메모리 셀에 기입된 데이터를 검증하기 위해, 프리차지 동작, 디벨롭 동작,센스 동작, 덤프 동작, 및 데이터 출력 동작이 순차적으로 수행될 수 있다. 도 11에서 언급되는 프리차지 동작, 센스 동작, 덤프 동작, 및 데이터 출력 동작은 도 10과 동일한 원리가 적용되므로 중복되는 설명은 생략된다.
예시적인 실시예에서, 디벨롭 동작은 디스차지 동작 및 차지 동작을 포함할 수 있다. 디벨롭 동작 동안, 워드라인에 미리 채워진 전압이 디스차지됨으로써 메모리 셀의 프로그램 여부가 확인될 수 있다.
예시적인 실시예에 따르면, 비트라인 전압이 디스차지됨으로써, 메모리 셀에 데이터가 기입된 메모리 셀과 데이터가 기입되지 않은 메모리 셀이 구분될 수 있다. 예시적인 실시예에서, 데이터가 기입되지 않은 메모리 셀은 상대적으로 출력 전압의 레벨이 클 수 있으나, 데이터가 기입된 메모리 셀은 비트라인 전압을 디스차지시킴에도 상대적으로 출력 전압의 레벨이 작을 수 있다.
예시적인 실시예에서, 차지 동작은 센싱 노드에 연결된 커패시터를 충전시킴으로써, 비트라인 전압은 유지하되 센스아웃 노드(SO)만을 재충전시킬 수 있다. 차지 동작을 통해, 비트라인을 프리차지하는 시간이 절감될 수 있다. 이와 같이 하나의 디벨롭 동작에서 디스차지 동작 및 차지 동작이 수행되는 것은 더블 센싱 기술이라고 지칭될 수 있다.
예시적인 실시예에 따르면, 제1 프로그램(PROGRAM1) 단계에서, 프로그램 로직(161)은 제1 프리차지(PRECHARGE1) 동작을 통해 비트라인의 전압 레벨을 미리 상승시킬 수 있다. 프리차지 동작을 위해, 모든 비트라인들에 프리차지 전압이 인가될 수 있다. 그 후, 프로그램 로직(161)은 제1 디벨롭(DEVELOP1) 동작을 통해 메모리 셀을 독출할 수 있다. 제1 디벨롭(DEVELOP1) 동작에 수행되는 시간은 제1 디벨롭 시간(tDEV1)으로 지칭될 수 있다. 그후, 센싱 동작, 덤프 동작, 및 데이터 출력 동작이 순차적으로 수행될 수 있다. 유사하게, 제2 프로그램(PROGRAM2) 단계에서, 프로그램 로직(161)은 제2 프리차지(PRECHARGE) 동작을 통해 비트라인의 전압 레벨을 미리 상승시킬 수 있다. 프리차지 동작을 위해, 모든 비트라인들에 프리차지 전압이 인가될 수 있다. 그 후, 프로그램 로직(161)은 제2 디벨롭(DEVELOP2) 동작을 통해 메모리 셀을 독출할 수 있다. 제2 디벨롭(DEVELOP2) 동작에 수행되는 시간은 제2 디벨롭 시간(tDEV2)으로 지칭될 수 있다.
본 개시의 예시적인 실시예에 따르면, 프로그램 로직(도 2, 161)은 제1 프로그램(PROGRAM1) 동작 동안에 인가되는 비트라인 전압의 디스차지 시간(즉, 전압 인가 시간)을 제2 프로그램(PROGRAM2) 동작 동안에 인가되는 비트라인 전압의 디스차지 시간과 상이하도록 제어할 수 있다.
비트라인의 전압을 디스차지하기 위해 인가되는 신호의 인가 시간이 너무 짧으면, 비트라인의 메모리 셀은 실제 메모리 셀의 상태와 무관하게 대부분 오프-셀로 판단될 수 있고, 인가 시간이 너무 길면 비트라인의 메모리 셀들 대부분은 실제 메모리 셀의 상태와 무관하게 온-셀로 판단될 수 있다. 본 개시의 예시적인 실시예에 따르면, 비트라인 전체를 디스차지하기 위해 비트라인에 인가되는 비트라인 전압의 디스차지 시간(즉, 전압 인가 시간)이, 제1 프로그램(PROGRAM1) 단계에 비해 제2 프로그램(PROGRAM2)이 길기 때문에, 메모리 셀의 프로그램 상태는 보다 정확히 판단될 수 있으며, 그에 따라 메모리 셀의 문턱 전압 산포도 보다 정밀해질 수 있다. 그러나, 본 개시의 기술적 사상은 제2 디벨롭 시간(Tdev2)이 제1 디벨롭 시간(tDEV1)보다 큰 것에 제한되지 않고, 제2 디벨롭 시간(tDEV2)이 제1 디벨롭 시간(tDEV1)보다 작은 경우에도 적용될 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 워드라인에 인가되는 전압의 레벨을 도시하는 그래프이다. 도 12에 도시된 그래프의 가로축은 동작 루프의 차수(LoopCount)를, 세로 축은 베리파이 전압(Vvrf)의 전압 레벨이다. 도 12를 참조하면, 하나의 프로그램 스테이지(제1 프로그램)에는 데이터를 기입하는 프로그램 동작뿐만 아니라, 프로그램 동작이 제대로 수행되었는지를 검증하는 베리파이 동작이 포함될 수 있다. 또한, 프로그램 동작 및 베리파이 동작은 각각 프로그램 동작 또는 베리파이 동작을 반복적으로 수행하는 동작 루프를 가질 수 있다. 예를 들어, 첫번째 프로그램 스테이지인 제1 프로그램에서, 메모리 셀에 데이터를 기입하는 적어도 한 번의 프로그램 동작, 및 메모리 셀에 기입된 데이터를 검증하는 적어도 한 번의 베리파이 동작이 모두 수행될 수 있다. 예를 들어, 두번째 프로그램 스테이지인 제2 프로그램에서, 메모리 셀에 데이터를 기입하는 적어도 한 번의 프로그램 동작, 및 메모리 셀에 기입된 데이터를 검증하는 적어도 한 번의 베리파이 동작이 모두 수행될 수 있다.
예시적인 실시예에 따르면, 하나의 프로그램 스테이지 내에서, 베리파이 전압(Vvrf)는 프로그램 동작을 반복하는 동안, 프로그램 동작 차수가 높아질수록 전압 레벨이 점차적으로 높아질 수 있다. 예를 들어, 제1 프로그램 동작의 베리파이 전압(Vvrf) 레벨에 비해, 제2 프로그램 동작 의 베리파이 전압(Vvrf) 레벨이 높을 수 있다. 매 프로그램 동작을 거침에 따라, 프로그램된 메모리 셀의 개수는 증가할 수 있고, 프로그램된 메모리 셀은 상대적으로 전자를 많이 포함할 수 있으므로, 프로그램 수행 차수가 높아질수록 베리파이 전압(Vvrf)의 레벨은 높아질 필요가 있다.
본 개시의 예시적인 실시예에서, 프로그램 동작을 수행하는 동작 루프의 차수가 높아질 수록, 베리파이 전압(Vvrf)은 점차 낮아질 수 있다. 이때, 동작 루프의 차수가 높아질수록 베리파이 전압(Vvrf)의 레벨이 낮아지는 정도는 베리파이 전압 쉬프트 오프셋(Voffset)이라고 지칭될 수 있다.
도 12를 참조하면, 본 개시의 예시적인 실시예에 따른 제1 프로그램 동작(Program1)과 제2 프로그램 동작(Program2)의 베리파이 전압 쉬프트 오프셋(Voffset)의 정도는 서로 상이할 수 있다.
본 개시의 예시적인 실시예에서, 매 프로그램 단계에서의 베리파이 전압(Vvrf)은 일정하다가, 점차적으로 감소될 수 있다. 예를 들어, 제1 프로그램 동작(Program1)에서는 동작 루프의 차수가 증가함에 따라 베리파이 전압(Vvrf)이 일정한 레벨을 유지하다가, 시점 ta 이후로 일정한 기울기를 가지며 감소될 수 있다. 제1 프로그램 동작(Program1)에서의 전압 레벨의 동작 루프 차수당 감소율은 제1 오프셋(Voffset1)으로 지칭될 수 있다. 시간이 지날수록 동작 루프 차수는 증가하므로, 동작 루프 차수당 감소율은 시간당 감소율과 상응할 수 있다. 유사하게, 제2 프로그램 동작(Program2)에서 동작 루프의 차수가 증가함에 따라 베리파이 전압(Vvrf)이 일정한 레벨을 유지하다가, 시점 tb 이후로 일정한 기울기를 가지며 감소될 수 있다. 제2 프로그램 동작(Program2)에서의 전압 레벨의 동작 루프 차수당 감소율(또는 시간당 감소율)은 제2 오프셋(Voffset2)으로 지칭될 수 있다.
본 개시의 예시적 실시예에 따르면, 제1 오프셋(Voffset1)은 제2 오프셋(Voffset2)와 다를 수 있다. 일부 실시예에서, 제1 오프셋(Voffset1)은 제2 오프셋(Voffset2)보다 클 수 있다. 일부 실시예에서, 제1 오프셋(Voffset1)은 제2 오프셋(Voffset2)보다 작을 수 있다. 제1 오프셋(Voffset1)은 제2 오프셋(Voffset2)이 서로 상이함에도 불구하고, 제2 프로그램 동작(Program2)에서의 베리파이 전압(Vvrf)의 전압 레벨은 제1 프로그램 동작(Program1)에서의 베리파이 전압(Vvrf)의 전압 레벨보다 높을 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 메모리 장치의 워드라인 및 비트라인에 인가되는 신호들을 도시하는 타이밍도이고, 도 14는 본 개시의 예시적 실시예에 따른 프로그램 동작에 따른 메모리 셀의 문턱 전압 산포를 나타내는 그래프이다.
도 13이 도시하는 그래프의 가로축은 시간을, 세로축은 전압 레벨이다. 도 13을 참조하면, n번째 워드라인(WLn)은 데이터가 기입될 메모리 셀(SelMC)을 포함하는 선택 워드라인(SelWL)일 수 있다. 선택 워드라인(SelWL)에는 프로그램 전압이 인가될 수 있다. m번째 비트라인(BLm)은 데이터가 기입될 메모리 셀(SelMC)을 포함할 수 있다. m번째 비트라인(BLm)에는 비트라인 전압이 인가될 수 있다. 제어 신호(BLSHF)는 비트라인 커넥터(BLC)에 인가됨으로써, 비트라인에 인가되는 전압이 센스아웃 노드(SO)에 전달됨을 제어할 수 있다.
예시적인 실시예에 따라, 제1 시점(t1)부터 제4 시점(t4)까지, 제1 프로그램(PROGRAM1) 동작이 수행될 수 있다. 제1 시점(t1)에서, 비트라인 전압은 로직 로우에서 제1 비트라인 레벨(Vbl1)로 천이할 수 있고, 프로그램 전압은 로직 로우에서 제1 프로그램 레벨(Vpgm1)로 천이할 수 있으며, 제어 신호(BLSHF)는 제1 제어 레벨(Vblshf1)로 천이할 수 있다.
제2 시점(t2)에서, 비트라인 전압, 프로그램 전압 및 제어 신호(BLSHF)는 다시 로직 로우로 천이할 수 있다. 제3 시점(t3)에서, 선택 워드라인(SelWL)에는 베리파이 전압(Vvrf)이 인가될 수 있다. 제4 시점(t4)에서, 베리파이 전압(Vvrf)은 로직 로우로 천이할 수 있다.
예시적인 실시예에 따라, 제5 시점(t5)부터 제8 시점(t8)까지, 제2 프로그램(PROGRAM2) 동작이 수행될 수 있다. 제5 시점(t5)에서, 비트라인 전압은 로직 로우에서 제2 비트라인 레벨(Vbl2)로 천이할 수 있고, 프로그램 전압은 로직 로우에서 제2 프로그램 레벨(Vpgm2)로 천이할 수 있으며, 제어 신호(BLSHF)는 제2 제어 레벨(Vblshf2)로 천이할 수 있다.
제6 시점(t6)에서, 비트라인 전압, 프로그램 전압 및 제어 신호(BLSHF)는 다시 로직 로우로 천이할 수 있다. 제7 시점(t7)에서, 선택 워드라인(SelWL)에는 베리파이 전압(Vvrf)이 인가될 수 있다. 제8 시점(t7)에서, 베리파이 전압(Vvrf)은 로직 로우로 천이할 수 있다.
본 개시의 예시적인 실시예에 따르면, 비트라인에 인가되는 전압의 레벨은 제1 프로그램(PROGRAM1) 동작에 비해 제2 프로그램(PROGRAM1) 동작에서 더 클 수 있다. 예를 들어, 제2 비트라인 전압 레벨(Vbl2)은 제1 비트라인 전압 레벨(Vbl1)에 비해 더 높을 수 있다.
도 14가 참조된다. 도 13이 도시하는 그래프의 가로축은 문턱 전압 레벨을, 세로축은 프로그램된 메모리 셀의 수이다. 예시적인 실시예에 따르면, 선택 메모리 셀(SelMC)에 데이터가 기입될 때, 주변 메모리 셀로 인한 프로그램 간섭이 유발될 수 있다. 이를 해소하기 위하여, 선택 메모리 셀(SelMC)에 인접한 메모리 셀들의 비트라인 레벨을 높이면 프로그램 전압 갭이 줄어듬에 따라 문턱 전압 산포가 좁아질 수 있다. 따라서 제2 프로그램 동작 시, 제1 프로그램 동작시에 비해 비트라인 전압 레벨을 높임으로써 메모리 셀의 문턱 전압을 개선시킬 수 있다.
도 15는 본 개시의 예시적 실시예에 따른 프리차지 시 셀 스트링을 보여주는 도면이다. 도 15는, 예를 들어 도 6의 A 부분을 도시할 수 있다.
도 15을 참조하면, 임의의 스트링 선택 라인에 연결된 셀 스트링에 대한 복수의 프로그램 방향이 개시된다.
예시적인 실시예에서, 도 6의 제3 비트라인(BL3)을 통해 프리차지 전압이 인가될 수 있다. 프리차지 전압이 인가됨에 따라, 선택 워드라인(SelWL, WL6)에 인접한 제5 워드라인(WL5) 또는 제7 워드라인(WL7)에 턴-온 전압이 인가될 수 있다. 이에 따라, 인접 워드라인은 턴-온 되어 채널을 형성할 수 있으므로, 선택 워드라인(SelWL, WL6)에 연결된 메모리 셀까지 프리차지 전압이 도달할 수 있다. 이로써, 차후 프로그램 동작 시 비선택 셀 스트링의 부스팅 효율이 증가할 수 있다. 인접 워드라인에 턴-온 전압이 인가됨에 따라, 차후 제k 메모리 셀(MCk)에 대한 프로그램 동작 시 핫 캐리어 인젝션(Hot Carrier Injection) 현상 등의 발생이 방지될 수 있다.
이와 같이, 프로그램 되지 않는 셀 스트링에 초기 프리차지 전압을 인가하는 동작은 비선택 스트링 초기화 프리차지(Unselect String Initial Precharge; USIP)로 지칭될 수 있다. USIP 동작에서, 워드라인에 순차적으로 전압 신호가 인가될 때, 메모리 셀의 패턴값에 의해 핫 캐리어 인젝션이 발생할 수 있고, 결과적으로 메모리 셀의 문턱 전압 산포가 악화될 수 있다.
본 개시의 예시적인 실시예에 따라, 제1 프로그램 동작에서의 USIP는 제2 프로그램 동작에서의 USIP와 상이할 수 있다. 구체적으로, 제1 프로그램 동작에서, 메모리 셀을 프리차지 하기 위해 셀 스트링에 인가되는 프리차지 전압이 인가될 수 있고, 제2 프로그램 동작에서는 셀 스트링에 인가되는 프리차지 전압의 레벨이 상대적으로 낮거나, 실질적으로 0에 가깝도록 프리차지 전압을 인가할 수 있다.
예시적인 실시예에 따르면, 제3 비트라인(BL3)과 연결된 셀 스트링에 포함된 메모리 셀들이, 스트링 선택 라인(SSL)으로부터 접지 선택 라인(GSL) 방향(방향①)으로 프로그램될 수 있다. 예를 들어, 제8 워드라인(WL8)에 프로그램 전압이 인가 된 후, 제7 워드라인(WL7)에 프로그램 전압이 인가될 수 있다.
스트링 선택 라인(SSL)부터 데이터가 기입된다면 프로그램된 메모리 셀의 프로그램 패턴값에 의해 영향을 받지 않기 위해 데이터가 아직 기입되지 않은 영역부터 프리차지될 필요가 있다. 따라서, 프리차지 전압은 접지 선택 라인(GSL)으로부터 스트링 선택 라인(SSL) 방향(방향②)으로 인가될 수 있다. 예를 들어 제1 워드라인(WL1)에 프리차지 전압이 인가된 후, 제2 워드라인(WL2)에 프리차지 전압이 인가될 수 있다. 접지 선택 라인(GSL)으로부터 스트링 선택 라인(SSL) 방향으로 프리차지하는 방식은 GUSIP(제1 프리차지)로 지칭된다.
본 개시의 예시적인 실시예에 따라, 메모리 셀들이 접지 선택 라인(GSL)으로부터 스트링 선택 라인(SSL) 방향(방향②)으로 프리차지(즉, 제1 프리차지(GUSIP))된다면, 셀 스트링의 전압 레벨이 상승함에 따라 차후 프로그램 동작시 비선택 셀 스트링의 부스팅 효율이 증대될 수 있으며, 비선택 워드라인들은 상대적으로 인접 전자에 의한 왜곡(Disturb) 효과에 민감하지 않아 문턱 전압 산포가 개선될 수 있다. 그러나, 선택 워드라인(SelWL)에는 양 단에 높은 전위차가 발생하므로 핫 캐리어 인젝션(HCI)에 의한 왜곡이 유발될 수 있다.
본 개시의 예시적인 실시예에 따르면, 메모리 셀들이 접지 선택 라인(GSL)으로부터 스트링 선택 라인(SSL) 방향(방향②)으로 한번 더 프리차지될 수 있다. 이 때의 프리차지 전압은 첫 번째 프리차지 전압에 비해 낮거나, 실질적으로 전압 레벨이 0일 수 있다. 접지 선택 라인(GSL)으로부터 스트링 선택 라인(SSL) 방향(방향②)으로 첫 번째 프리차지 전압에 비해 낮거나, 실질적으로 전압 레벨이 0인 프리차지 전압을 인가하는 방식은 0V USIP(제2 프리차지)로 지칭된다. 요컨대, 제1 프리차지와 제2 프리차지에서의 프리차지 전압 레벨은 서로 상이할 수 있다.
본 개시의 예시적인 실시예에 따르면, 제2 프리차지(0V USIP)에서 메모리 셀의 문턱 전압 산포는 보다 최적화될 수 있다. 따라서, 제1 프리차지(GUSIP)에서 핫 캐리어 인젝션(HCI)에 의해 선택 워드라인(SelWL)에 유발된 왜곡은 개선될 수 있다.
본 개시의 예시적인 실시예에 따라, 제1 프리차지(GUSIP)에서 비선택 워드라인의 문턱 전압 산포가 개선될 수 있고, 제2 프리차지(0V USIP)에서 선택 워드라인의 문턱 전압 산포가 개선됨으로써, 메모리 셀들의 문턱 전압 산포는 전반적으로 개선될 수 있다.
도 16은 본 개시의 예시적 실시예에 따른 전자 장치에 적용되는 프리차지 방법을 설명하는 흐름도이다.
예시적인 실시예에 따르면 메모리 셀에 데이터가 기입되었는지를 검증하는 베리파이 방법에는 모든 비트라인을 프리차지하는 일반 프리차지 방법, 및 검증 대상 비트라인만을 프리차지하는 선택 프리차지 방법이 존재할 수 있다. 일반 프리차지 방법은 메모리 장치(100)의 독출과 그 원리가 유사하므로 문턱 전압 산포 측면에서 유리하나, 모든 비트라인을 프리차지하므로 전류 관리 측면에서 트레이드오프가 발생할 수 있다. 반대로, 선택 프리차지 방법은 전류 관리 측면에서 유리하나, 문턱 전압 산포는 불리할 수 있다. 그러나, 베리파이 방법은 이에 제한되지 않고 다양한 데이터 기입을 검증하기 위한 방법이 존재할 수 있다.
본 개시의 예시적인 실시예에 따르면, 제1 프로그램 동작 및 제1 베리파이 동작에서의 프리차지 방법과, 제2 프로그램 동작 및 제2 베리파이 동작에서의 프리차지 방법을 서로 상이하도록 제어함으로써, 메모리 장치(100)는 문턱 전압 산포를 개선시킬 수 있다.
도 16를 참조하면, 프로그램 동작 및 베리파이 동작이 메모리 컨트롤러(도 1, 200)에 프로그램 로직(도 1, 201)에 의해 제어됨이 도시되어 있다. 그러나, 이는 일 예시에 불과하고, 메모리 컨트롤러(200)가 아닌 메모리 장치(100) 내부의 프로그램 로직(161)에서 유사한 동작이 수행되는 것이 배제되지 않는다.
단계 S310에서, 메모리 컨트롤러(200)는 프리차지 계획(scheme)을 결정할 수 있다. 프리차지 계획에는 일반 프리차지 방법, 또는 선택 프리차지 방법이 포함될 수 있고, 그 외에도 다양한 프리차지 방법이 더 포함될 수 있다.
단계 S315에서, 메모리 컨트롤러(200)는 제1 프리차지 계획이 적용된 제1 프로그램 및 제1 베리파이 명령을 발행할 수 있다. 단계 S320에서, 제1 프로그램 및 제1 베리파이 명령은 메모리 장치(100)에 전송될 수 있다. 예시적인 실시예에 따라, 메모리 장치는 비휘발성 메모리 장치(Non-Volatile Memory, NVM)로 구현될 수 있다.
단계 S230에서, 메모리 장치(100)는 제1 프리차지 방법에 기초하여 제1 프로그램 및 제1 베리파이 동작을 수행할 수 있다. 예시적인 실시예에서 제1 프로그램 동작 및 제1 베리파이 동작은 별개로 수행될 수 있거나, 순차적으로 수행될 수 있으나, 동일한 프리차지 방법이 적용됨은 공통적이다. 예시적인 실시예에서, 제1 프리차지 방법에 따라 모든 비트라인을 프리차지 하는 일반 프리차지 방법, 또는 검증 대상 비트라인만을 프리차지하는 선택 프리차지 방법 중 어느 하나가 적용될 수 있다.
단계 S335에서, 제1 프로그램 동작 및 제1 베리파이 동작에 따른 데이터 기입 결과가 메모리 컨트롤러(200)에 전송될 수 있다. 제1 프로그램 결과는 메모리 셀의 기입 검증 결과, 메모리 셀들의 문턱 전압에 상응하는 정보를 포함할 수 있다.
단계 S340에서, 메모리 컨트롤러(200)는 제2 프리차지 계획이 적용된 제2 프로그램 및 제2 베리파이 명령을 발행할 수 있다. 제2 프리차지 계획은 모든 비트라인을 프리차지 하는 일반 프리차지 방법, 또는 검증 대상 비트라인만을 프리차지하는 선택 프리차지 방법 중 제1 프리차지 계획이 아닌 다른 어느 하나일 수 있다. 제2 프로그램 및 제2 베리파이 명령은 메모리 장치(100)에 재프로그램 동작을 지시할 수 있다. 단계 S345에서, 제2 프로그램 및 제2 베리파이 명령은 메모리 장치(100)로 전송될 수 있다.
단계 S350에서, 메모리 장치(100)는 제2 프리차지 계획에 기초하여 제2 프로그램 및 제2 베리파이 동작을 수행할 수 있다. 예시적인 실시예에서 제2 프로그램 동작 및 제2 베리파이 동작은 별개로 수행될 수 있거나, 순차적으로 수행될 수 있으나, 제2 조건이 적용됨은 공통적이다.
단계 S360에서, 제2 프로그램 동작에 따른 데이터 기입 결과가 메모리 컨트롤러(200)에 전송될 수 있다. 제2 프로그램 결과는 메모리 셀의 기입 검증 결과, 메모리 셀들의 문턱 전압에 상응하는 정보를 포함할 수 있다.
본 개시의 예시적 실시예에 따르면, 프리차지 계획이 서로 상이함에 따라, 비트라인에 제공되는 전압은 서로 상이할 수 있다. 예를 들어, 검증 대상이 아닌 비트라인은 로직 로우의 신호, 또는 로우 레벨의 전압이 인가되는 신호라고 이해될 수 있다. 본 개시의 기술적 사상에 따라, 문턱 전압의 산포는 동일한 조건으로 재프로그램되는 것에 비해 더욱 개선될 수 있다.
도 17은 본 개시의 예시적 실시예에 따른 메모리 장치(400)에 적용된 BVNAND(Bonding V-NAND) 구조를 설명하기 위한 도면이다. 도 1의 메모리 장치(100)는 도 17의 메모리 장치(400)에 적용될 수 있다.
도 17을 참조하면, 메모리 장치(400)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
메모리 장치(400)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(210), 층간 절연층(215), 제1 기판(210)에 형성되는 복수의 회로 소자들(220a, 220b, 220c), 복수의 회로 소자들(220a, 220b, 220c) 각각과 연결되는 제1 메탈층(230a, 230b, 230c), 제1 메탈층(230a, 230b, 230c) 상에 형성되는 제2 메탈층(240a, 240b, 240c)을 포함할 수 있다. 예시적 실시예에서, 제1 메탈층(230a, 230b, 230c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(240a, 240b, 240c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(230a, 230b, 230c)과 제2 메탈층(240a, 240b, 240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(240a, 240b, 240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(240a, 240b, 240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(240a, 240b, 240c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(215)은 복수의 회로 소자들(220a, 220b, 220c), 제1 메탈층(230a, 230b, 230c), 및 제2 메탈층(240a, 240b, 240c)을 커버하도록 제1 기판(210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(271b, 272b)과 상부 본딩 메탈(371b, 372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(310)과 공통 소스 라인(320)을 포함할 수 있다. 제2 기판(310) 상에는, 제2 기판(310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(331-338; 330)이 적층될 수 있다. 워드라인들(330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(310)의 상면에 수직하는 방향으로 연장되어 워드라인들(330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(350c) 및 제2 메탈층(360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(350c)은 비트라인 컨택일 수 있고, 제2 메탈층(360c)은 비트라인일 수 있다. 예시적 실시예에서, 비트라인(360c)은 제2 기판(310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 17에 도시한 예시적 실시예에서, 채널 구조체(CH)와 비트라인(360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(393)를 제공하는 회로 소자들(220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(371c, 372c)과 연결되며, 상부 본딩 메탈(371c, 372c)은 페이지 버퍼(393)의 회로 소자들(220c)에 연결되는 하부 본딩 메탈(271c, 272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(330)은 제2 기판(310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(341-347; 340)와 연결될 수 있다. 워드라인들(330)과 셀 컨택 플러그들(340)은, 제2 방향을 따라 워드라인들(330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(330)에 연결되는 셀 컨택 플러그들(340)의 상부에는 제1 메탈층(350b)과 제2 메탈층(360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(340)은 주변 회로 영역(PERI)에서 로우 디코더(394)를 제공하는 회로 소자들(220b)과 전기적으로 연결될 수 있다. 예시적 실시예에서, 로우 디코더(394)를 제공하는 회로 소자들(220b)의 동작 전압은, 페이지 버퍼(393)를 제공하는 회로 소자들(220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(393)를 제공하는 회로 소자들(220c)의 동작 전압이 로우 디코더(394)를 제공하는 회로 소자들(220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(380) 상부에는 제1 메탈층(350a)과 제2 메탈층(360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(380), 제1 메탈층(350a), 및 제2 메탈층(360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(205, 305)이 배치될 수 있다. 도 17을 참조하면, 제1 기판(210)의 하부에는 제1 기판(210)의 하면을 덮는 하부 절연막(201z) 이 형성될 수 있으며, 하부 절연막(201z) 상에 제1 입출력 패드(205)가 형성될 수 있다. 제1 입출력 패드(205)는 제1 입출력 컨택 플러그(203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결되며, 하부 절연막(201z)에 의해 제1 기판(210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(203)와 제1 기판(210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(203)와 제1 기판(210)을 전기적으로 분리할 수 있다.
도 17을 참조하면, 제2 기판(310)의 상부에는 제2 기판(310)의 상면을 덮는 상부 절연막(301)이 형성될 수 있으며, 상부 절연막(301) 상에 제2 입출력 패드(305)가 배치될 수 있다. 제2 입출력 패드(305)는 제2 입출력 컨택 플러그(303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(303)가 배치되는 영역에는 제2 기판(310) 및 공통 소스 라인(320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(305)는 제3 방향(Z축 방향)에서 워드라인들(330)과 오버랩되지 않을 수 있다. 도 17을 참조하면, 제2 입출력 컨택 플러그(303)는 제2 기판(310)의 상면에 평행한 방향에서 제2 기판(310)과 분리되며, 셀 영역(CELL)의 층간 절연층(315)을 관통하여 제2 입출력 패드(305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(205)와 제2 입출력 패드(305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(400)는 제1 기판(210)의 상부에 배치되는 제1 입출력 패드(205)만을 포함하거나, 또는 제2 기판(310)의 상부에 배치되는 제2 입출력 패드(305)만을 포함할 수 있다. 또는, 메모리 장치(400)가 제1 입출력 패드(205)와 제2 입출력 패드(305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(400)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(371a, 372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(372a)과 동일한 형태의 하부 메탈 패턴(273a)을 형성할 수 있다. 비트라인(360a)은 상부 메탈 패턴(371a, 372a)과 연결되며, 상부 메탈 패턴(371a, 372a)은 하부 메탈 패턴(273a)과 연결될 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에는 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(252)과 동일한 형태의 상부 메탈 패턴(392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(392) 상에는 콘택을 형성하지 않을 수 있다.
도 18은 본 개시의 실시예들에 따른 메모리 장치를 SSD 시스템(1000)에 적용한 예를 나타내는 블록도이다.
도 18을 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터를 통해 호스트(1100)와 신호를 주고 받으며, 전원 커넥터를 통해 전원을 입력 받는다. SSD(1200)는 SSD 컨트롤러(1210), 보조 전원 장치(1220) 및 메모리 장치들(1230, 1240, 1250)을 포함할 수 있다. 메모리 장치들(1230, 1240, 1250)은 수직 적층형 NAND 플래시 메모리 장치일 수 있다. 이때, SSD(1200)는 도 1 내지 도 34를 참조하여 상술된 실시예들을 이용하여 구현될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 복수의 비트라인들 및 복수의 워드라인들에 각각 연결된 복수의 메모리 셀들을 포함하는 비휘발성 메모리 장치의 동작 방법에 있어서,
    상기 복수의 비트라인들 또는 상기 복수의 워드라인들에 인가될 적어도 하나의 신호의 전압 레벨, 또는 인가 시간에 상응하는 제1 조건에 기초하여, 기판에 수직하게 형성된 상기 복수의 메모리 셀들에 제1 프로그램 동작 및 제1 베리파이 동작을 수행하는 단계; 및
    상기 제1 조건과 다른 제2 조건에 기초하여, 상기 복수의 비트라인들 및 상기 복수의 워드라인들을 통해 상기 복수의 메모리 셀들에 제2 프로그램 동작 및 제2 베리파이 동작을 수행하는 단계를 포함하고,
    상기 비휘발성 메모리 장치는,
    제1 메탈 패드 및 상기 복수의 메모리 셀들을 포함하는 메모리 셀 영역; 및
    제2 메탈 패드 및 상기 복수의 메모리 셀들에 제공되는 전압을 생성하는 전압 생성기를 포함하고, 상기 제1 메탈 패드 및 상기 제2 메탈 패드에 의해 상기 메모리 셀과 연결된 주변 영역을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 제1 조건 및 상기 제2 조건은 프로그램 대상이 되는 선택 메모리 셀과 연결된 선택 워드라인에 인가될 신호에 적용되는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  3. 제1항에 있어서,
    상기 제1 조건 및 상기 제2 조건은 프로그램 대상이 되는 선택 메모리 셀과 연결된 선택 워드라인과 바로 인접한 인접 워드라인에 인가될 신호에 적용되는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  4. 제1항에 있어서,
    상기 제1 조건 및 상기 제2 조건은 프로그램 대상이 되는 선택 메모리 셀과 연결된 선택 워드라인과 바로 인접하지 않은 비선택 워드라인에 인가될 신호에 적용되는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  5. 제1항에 있어서,
    상기 제1 조건 및 상기 제2 조건은 프로그램 대상이 되는 선택 메모리 셀과 연결된 비트라인에 인가될 신호에 적용되는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  6. 제1항에 있어서,
    상기 제1 조건 및 상기 제2 조건은 프로그램 대상이 되는 선택 메모리 셀과 연결된 상기 복수의 워드라인들, 스트링 선택 라인, 및 접지 선택 라인에 인가될 신호의 상기 전압 레벨에 적용되는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  7. 제1항에 있어서,
    상기 제2 조건이 적용된 신호의 전압 레벨은 상기 제1 조건이 적용된 전압의 레벨보다 큰 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  8. 제1항에 있어서,
    상기 제1 베리파이 동작은 검증 동작을 반복적으로 수행하는 제1 동작 루프 및 제2 동작 루프를 포함하고, 상기 제2 베리파이 동작은 제3 동작 루프 및 제4 동작 루프를 포함하며,
    상기 제3 동작 루프에서의 상기 전압 레벨은 상기 제1 동작 루프에서의 상기 전압 레벨보다 높고,
    상기 제4 동작 루프에서 상기 제2 조건이 적용된 신호의 전압 레벨의 시간당 감소율은, 상기 제2 동작 루프에서 상기 제1 조건이 적용된 신호의 전압 레벨의 시간당 감소율과 상이한 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  9. 제1항에 있어서,
    상기 제1 조건이 적용된 신호는 상기 복수의 비트라인들에 인가되고,
    상기 제2 조건이 적용된 신호는 검증 대상 메모리 셀에 연결된 비트라인에 인가되는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  10. 비휘발성 메모리 장치에 있어서,
    제1 메탈 패드를 포함하는 메모리 셀 영역; 및
    제2 메탈 패드를 포함하고, 상기 제1 메탈 패드 및 상기 제2 메탈 패드에 의해 상기 메모리 셀 영역과 연결된 주변 영역을 포함하고,
    상기 메모리 셀 영역은,
    복수의 스트링 선택 라인들, 상기 복수의 스트링 선택 라인들에 각각 연결되고, 기판과 수직하게 형성된 복수의 메모리 셀들을 구비하는 복수의 셀 스트링들 및 상기 복수의 메모리 셀들과 연결되는 복수의 워드라인들을 포함하는 메모리 셀 어레이를 포함하고,
    상기 주변 영역은,
    상기 복수의 메모리 셀들에 대한 제1 프로그램 동작 및 제2 프로그램 동작을 제어하도록 구성된 제어 로직;
    상기 제어 로직의 전압 제어 신호에 기초하여, 전압 레벨, 또는 전압 인가 시간이 서로 상이한 복수의 신호들을 생성하도록 구성된 전압 생성기; 및
    상기 제어 로직의 제어에 기초하여 상기 복수의 신호들을 상기 복수의 스트링 선택 라인들 및 상기 복수의 워드라인들을 통해 메모리 셀 어레이에 제공하도록 구성된 로우 디코더를 포함하고,
    상기 제어 로직은,
    상기 복수의 워드라인들 또는 복수의 스트링 선택 라인들에 인가되는 상기 복수의 신호들의 상기 전압 레벨, 또는 상기 전압 인가 시간을, 상기 제1 프로그램 동작 구간과 상기 제2 프로그램 동작 구간에서 서로 상이하게 제어하도록 구성된 프로그램 로직을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
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