KR100645055B1 - 플래시 메모리 장치 및 그것의 프로그램 방법 - Google Patents

플래시 메모리 장치 및 그것의 프로그램 방법 Download PDF

Info

Publication number
KR100645055B1
KR100645055B1 KR1020040086669A KR20040086669A KR100645055B1 KR 100645055 B1 KR100645055 B1 KR 100645055B1 KR 1020040086669 A KR1020040086669 A KR 1020040086669A KR 20040086669 A KR20040086669 A KR 20040086669A KR 100645055 B1 KR100645055 B1 KR 100645055B1
Authority
KR
South Korea
Prior art keywords
voltage
program
pass
program voltage
word line
Prior art date
Application number
KR1020040086669A
Other languages
English (en)
Other versions
KR20060037648A (ko
Inventor
채동혁
변대석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040086669A priority Critical patent/KR100645055B1/ko
Priority to US11/205,245 priority patent/US7269068B2/en
Publication of KR20060037648A publication Critical patent/KR20060037648A/ko
Application granted granted Critical
Publication of KR100645055B1 publication Critical patent/KR100645055B1/ko
Priority to US11/833,546 priority patent/US7567460B2/en
Priority to US12/489,641 priority patent/US7911850B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

여기에 개시되는 플래시 메모리 장치 및 그것의 프로그램 방법에서는, ISPP 방식에 따라 단계적으로 상승된 전압 레벨을 갖는 프로그램 전압(Vpgm_ramp)을 발생한다. 프로그램을 수행하기 위해서는, 먼저 프로그램될 블록의 모든 워드라인들로 패스 전압(Vpass)을 인가하여, 상기 워드라인들을 소정의 레벨로 프리챠지시킨다. 그리고 나서, 프로그램될 셀의 워드라인으로 프로그램 전압(Vpgm_ramp)을 인가하여 실질적인 프로그램을 수행한다. 본 발명에서는, 프로그램 전압(Vpgm_ramp)을 인가함에 있어서, 프로그램 전압(Vpgm_ramp)의 레벨이 패스 전압(Vpass) 보다 낮을 때에는 선택된 워드라인에게 프로그램 전압(Vpgm_ramp) 대신 패스 전압(Vpass)을 인가해 준다. 그리고, 프로그램 전압(Vpgm_ramp)의 레벨이 패스 전압(Vpass) 보다 높을 경우에만 선택된 워드라인으로 프로그램 전압(Vpgm_ramp)을 인가해 준다. 그 결과, 선택된 워드라인으로 인가되는 프로그램 전압(Vpgm_ramp)이 패스 전압(Vpass) 보다 일시적으로 낮아지게 되는 문제가 방지되어, 부스팅 효율을 높일 수 있고, 프로그램의 신뢰성을 높일 수 있게 된다.

Description

플래시 메모리 장치 및 그것의 프로그램 방법{FLASH MEMORY DEVICE AND PROGRAM METHOD THEREOF}
도 1은 일반적인 프로그램 방법에 따른 워드라인 전압 변화를 보여주는 도면;
도 2는 프로그램시 목표로 하는 워드라인 전압의 레벨에 따른 워드라인 전압의 변화를 보여주는 도면;
도 3은 본 발명의 바람직한 실시예에 따른 플래시 메모리 장치의 블록도;
도 4는 도 3에 도시된 메모리 셀 어레이의 회로도;
도 5는 도 3에 도시된 워드라인 드라이브 회로의 상세 블록도;
도 6은 본 발명에 따른 프로그램시의 각 제어 신호와 고전압의 타이밍도; 그리고
도 7은 본 발명에 따른 프로그램시, 목표 워드라인 전압 레벨에 따른 워드라인 전압의 변화를 보여주는 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 메모리 셀 어레이 20 : Y-게이트
30 : 페이지 버퍼회로 40 : Y-디코더
50 : X-디코더 60 : 워드라인 드라이브 회로
70 : 고전압 램프회로 80 : 고전압 발생회로
90 : 프로그램 제어부 100 : 불휘발성 반도체 메모리
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로서, 좀 더 구체적으로는 높은 프로그램 신뢰도를 갖는 낸드형 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
불휘발성 메모리 장치는 전원이 공급되지 않아도 셀에 기록된 데이터가 소멸되지 않고 남아있다. 불휘발성 메모리들 중에서도 플래시 메모리는 전기적으로 셀의 데이터를 일괄적으로 소거하는 기능을 가지고 있기 때문에, 컴퓨터 및 메모리 카드 등에 널리 사용되고 있다.
플래시 메모리는 셀과 비트라인의 연결 상태에 따라 노어형과 낸드형으로 구분된다. 일반적으로, 노어형 플래시 메모리는 전류 소모가 크기 때문에 고집적화에는 불리하지만, 고속화에 용이하게 대처할 수 있는 장점이 있다. 그리고, 낸드형 플래시 메모리는 노어형 플래시 메모리에 비해 적은 셀 전류를 사용하기 때문에, 고집적화에 유리한 장점이 있다.
낸드 플래시 메모리는, 정보를 저장하기 위한 저장 영역으로서 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 복수 개의 블록으로 구성되고, 각각의 블록은 복수 개의 셀 스트링들(또는 낸드 스트링(NAND string)이라 불림)로 구성된다. 메모리 셀 어레이에 데이터를 저장하거나, 그것으로부터 데이터를 읽기 위해서 플래시 메모리에는 페이지 버퍼 회로가 제공된다. 잘 알려진 바와 같이, 낸드형 플래시 메모리의 메모리 셀은 F-N 터널링 전류(Fowler-Nordheim tunneling current)를 이용하여 소거 및 프로그램된다. 낸드형 플래시 EEPROM의 소거 및 프로그램 방법들은 미국특허공보 5,473,563호에 "Nonvolatile Semiconductor Memory"라는 제목으로, 미국특허공보 5,696,717호에 "Nonvolatile Integrated Circuit Memory Devices Having Adjustable Erase/Program Threshold Voltage Verification Capability"라는 제목으로 각각 게재되어 있다.
도 1은 일반적인 프로그램 방법에 따른 워드라인 전압 변화를 보여주는 도면이다.
도 1을 참조하면, 플래시 메모리 셀들의 문턱 전압 산포를 정확하게 제어하기 위해, 플래시 메모리 셀들은 증가형 스텝 펄스 프로그래밍(incremental step pulse programming: ISPP) 방식에 의해 프로그램 된다. ISPP 방식에 따라 프로그램 전압을 생성하는 회로는, 미국특허공보 5,642,309호에 "AUTO-PROGRAM CIRCUIT IN A NONVOLATILE SEMICONDUCTOR MEMORY DEVICE"라는 제목으로 게재되어 있다.
ISPP 프로그래밍 방식에 따른 프로그램 전압(Vpgm)은, 도 1에 도시된 바와 같이 프로그램 사이클의 프로그램 루프들이 반복됨에 따라 단계적으로 증가된다. 각 프로그램 루프는, 잘 알려진 바와 같이, 프로그램 구간과 프로그램 검증 구간으로 이루어진다. 프로그램 전압(Vpgm)은 정해진 증가분(△Vpgm)만큼 증가하게 되며, 프로그램 시간은 각 프로그램 루프에 대하여 일정하게 유지된다.
하지만, 각 프로그램 단계별로 수직적으로 증가된 프로그램 전압(Vpgm)이 발생하는 경우에는, 커플링 노이즈가 증가하게 된다. 커플링 노이즈는, 메모리 장치의 집적도가 증가하고 인접한 신호 라인들간의 간격이 감소함에 따라, 인접한 신호 라인들(예컨대, 인접한 워드라인들, 스트링 선택 라인(SSL), 또는 그라운드 선택 트랜지스터들(GST)) 사이에 커패시턴스 커플링(Capacitance Coupling)이 증가함에 따라 발생된다. 이와 같은 문제를 해결하기 위해, 플래시 메모리 장치에서는 수직적으로 증가된 프로그램 전압(Vpgm)을 발생하는 대신, 고전압 램프 회로(high voltage ramping circuit)을 이용하여 순차적으로 상승된 프로그램 전압(Vpgm_ramp)을 발생한다.
도 2는 프로그램시 목표로 하는 워드라인 전압의 레벨에 따른 워드라인 전압의 변화를 보여주는 도면이다. 도 2에는 셀프 부스팅 스킴(Self-Boosting Scheme)을 이용한 프로그램 방지(program inhibit) 기법이 적용된 경우의 워드라인 전압의 변화가 도시되어 있다.
도 2를 참조하면, 셀프 부스팅 스킴을 이용한 프로그램 방지 기법에 따르면, 먼저 프로그램될 블록을 선택하고, 선택된 블록의 모든 워드라인들로 패스 전압(Vpass)을 인가한다. 워드라인들로 인가된 패스 전압(Vpass)에 의해 상기 블록에 포함된 메모리 셀들은 모두 소정의 레벨로 프리챠지 된다. 그리고 나서, 상기 메모리 셀들 중 프로그램될 셀의 워드라인으로 단계적으로 상승된 프로그램 전압(Vpgm_ramp)이 인가된다. 이 때 인가되는 프로그램 전압(Vpgm_ramp)은 도 1에 도시된 바와 같은 ISPP 스킴에 따라 단계적으로 발생된다. 그리고, ISPP의 각 단계별로 목표로 하는 프로그램 전압(Target Vpgm)은 고전압 램프 회로에 의해 계단 형태로 순차적으로 상승된다.
도 2에서는 목표로 하는 프로그램 전압(Target Vpgm)의 레벨이 14V인 경우와 20V인 경우가 각각 도시되어 있다. 목표로 하는 프로그램 전압들(Target Vpgm)은 각각 5 단계에 걸친 램핑(ramping) 과정을 통해 발생된다. 바람직하게는, 램핑된 프로그램 전압(Vpgm_ramp)의 레벨은 워드라인들로 인가된 패스 전압(Vpass) 보다는 높아야 한다. 그러나, 도 2에 도시되어 있는 바와 같이, 목표로 하는 프로그램 전압(Target Vpgm)의 레벨이 낮아짐에 따라, 램핑된 프로그램 전압(Vpgm_ramp)이 오히려 패스 전압(Vpass)의 레벨 보다 낮아지게 되는 문제가 발생한다(도 2의 점선으로 표시된 부분 참조). 이와 같은 문제는, 목표로 하는 프로그램 전압(Target Vpgm)의 레벨이 낮음에도 불구하고, 고전압 램프 회로에서 램핑하는 단계는 소정의 레벨로 정해져 있기 때문에 발생된다. 이처럼 램핑된 프로그램 전압(Vpgm_ramp)이 패스 전압(Vpass)의 레벨 보다 낮아지게 되는 경우에는, 부스팅 효율이 떨어지게 되고, 이로 인해 프로그램의 신뢰성이 낮아지게 되는 문제점이 있다.
본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 높은 프로그램 신뢰도를 갖는 낸드형 플래시 메모리 장치 및 그것의 프로그램 방법을 제공하는데 있다.
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 플래시 메모리 장치의 프로그램 방법은, 프로그램될 메모리 블록의 모든 워드라인들로 패스 전압을 인가하는 단계; 그리고 상기 워드라인들 중 프로그램될 메모리 셀에 연결된 워드라인으로 프로그램 전압을 인가하는 단계를 포함하되, 상기 프로그램 전압은 항상 상기 패스전압 보다 높은 값을 갖도록 제어되는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 패스 전압 인가 단계는, 상기 패스 전압을 소정의 문턱 전압만큼 강하시키는 단계; 그리고 상기 강하된 패스 전압을 상기 워드라인들로 인가하는 단계를 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 프로그램 전압 인가 단계는, 상기 프로그램 전압과 상기 강하된 패스 전압을 비교하는 단계; 그리고 상기 프로그램 전압이 상기 강하된 패스 전압 보다 낮을 경우, 상기 프로그램 전압 대신 상기 강하된 패스 전압을 상기 워드라인으로 출력하는 단계를 포함하는 것을 특징으로 한다.
상술한 목적을 달성하기 위한 본 발명의 다른 특징에 따르면, 플래시 메모리 장치의 프로그램 방법은, 패스 전압과 프로그램 전압을 발생하는 단계; 프로그램될 메모리 블록의 모든 워드라인들로 상기 패스 전압을 인가하는 단계; 상기 패스 전압과 상기 프로그램 전압의 레벨을 비교하는 단계; 그리고 상기 비교 결과에 응답해서, 상기 워드라인들 중 프로그램될 메모리 셀에 연결된 워드라인으로 상기 패스 전압 및 상기 프로그램 전압 중 어느 하나를 인가하는 단계를 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 패스 전압 인가 단계는, 상기 패스 전압을 소정의 문턱 전압만큼 강하시키는 단계; 그리고 상기 강하된 패스 전압을 상기 워 드라인들로 인가하는 단계를 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 비교 단계는, 상기 프로그램 전압과 상기 강하된 패스 전압을 비교하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 프로그램 전압 인가 단계에서는, 상기 프로그램 전압이 상기 강하된 패스 전압 보다 낮을 경우, 상기 프로그램 전압 대신 상기 강하된 패스 전압을 상기 워드라인으로 출력하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 프로그램 전압 인가 단계에서는, 상기 프로그램 전압이 상기 강하된 패스 전압 보다 높을 경우, 상기 프로그램 전압을 상기 워드라인으로 출력하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 프로그램 전압은, 프로그램 루프별로 단계적으로 증가되는 증가형 스텝 펄스 프로그래밍(ISPP) 방식에 의해 발생되는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 프로그램 루프별 프로그램 전압은, 복수 회의 램핑 동작을 통해 소정의 전압 레벨까지 단계적으로 상승하는 것을 특징으로 한다.
상술한 목적을 달성하기 위한 본 발명의 다른 특징에 따르면, 플래시 메모리 장치는, 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이; 상기 메모리 셀들에 대한 프로그램을 제어하는 프로그램 제어부; 상기 프로그램 제어부의 제어에 의해 패스 전압 및 프로그램 전압을 발생하는 고전압 발생부; 그리고 상기 프로그램 제어부의 제어에 의해 상기 패스 전압 및 상기 프로그램 전압 중 어느 하나를 메모리 셀 어레이의 해당 워드라인으로 출력하는 워드라인 드라이브 회로를 포함하되, 상기 워드라인으로 인가되는 상기 프로그램 전압은 항상 상기 패스전압 보다 높은 값을 갖도록 제어되는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 고전압 발생부는 상기 프로그램 제어부의 제어에 의해 상기 패스 전압 및 상기 프로그램 전압을 발생하는 고전압 발생회로; 그리고 상기 고전압 발생회로로부터 발생된 상기 프로그램 전압을 단계적으로 상승시키는 고전압 램핑 회로를 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 워드라인 드라이브 회로는, 상기 프로그램 제어부로부터 입력된 패스 전압 활성화 신호에 응답해서 상기 패스 전압을 출력하는 제 1 스위치; 상기 프로그램 제어부로부터 입력된 프로그램 전압 활성화 신호에 응답해서 상기 프로그램 전압을 상기 워드라인으로 출력하는 제 2 스위치; 그리고 상기 프로그램 전압이 항상 상기 패스전압 보다 높은 값을 갖도록 상기 프로그램 전압의 출력을 제어하는 전압 보상부를 포함하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 전압 보상부는, 상기 제 1 스위치의 출력단과 상기 제 2 스위치의 출력단 사이에 연결된 다이오드인 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 전압 보상부는 상기 제 1 스위치로부터 출력되는 상기 패스 전압을 소정의 문턱 전압 만큼 강하시켜 상기 워드라인으로 출력하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 전압 보상부는 상기 프로그램 전압 활성화 신호가 입력되었을 때, 상기 제 2 스위치로부터 출력되는 상기 프로그램 전압이 상 기 강하된 패스 전압 보다 낮으면, 상기 프로그램 전압 대신 상기 강하된 패스 전압을 출력하는 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 전압 보상부는 프로그램 전압 활성화 신호가 입력되었을 때, 상기 제 2 스위치로부터 출력되는 상기 프로그램 전압이 상기 강하된 패스 전압 보다 높으면, 셧 오프되어 상기 강하된 패스 전압의 공급을 차단하는 것을 특징으로 한다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
본 발명의 신규한 플래시 메모리 장치 및 그것의 프로그램 방법에서는, 프로그램될 블록의 모든 워드라인들로 패스 전압(Vpass)을 인가하여 프리챠지시킨 후, 프로그램될 셀의 워드라인으로 단계적으로 상승된 프로그램 전압(Vpgm_ramp)을 인가하여 프로그램을 수행한다. 본 발명에서는 프로그램 전압(Vpgm_ramp)을 인가함에 있어서, 프로그램 전압(Vpgm_ramp)의 레벨이 패스 전압(Vpass) 보다 낮을 경우에는 선택된 워드라인에게 프로그램 전압(Vpgm_ramp) 대신 패스 전압(Vpass)을 인가해 준다. 그리고, 프로그램 전압(Vpgm_ramp)의 레벨이 패스 전압(Vpass) 보다 높을 경우에는 선택된 워드라인으로 프로그램 전압(Vpgm_ramp)을 인가해 준다. 그 결과, 선택된 워드라인으로 인가되는 프로그램 전압(Vpgm_ramp)이 패스 전압(Vpass) 보다 일시적으로 낮아지게 되는 문제가 방지되어, 부스팅 효율을 높일 수 있고, 프로그램의 신뢰성을 높일 수 있게 된다.
도 3은 본 발명의 바람직한 실시예에 따른 플래시 메모리 장치(100)의 블록 도이다. 도 3에 도시된 플래시 메모리 장치(100)는 낸드형 플래시 메모리 장치이다. 도 3에서는 플래시 메모리 장치(100)에 구비된 복수 개의 어레이 블록들 중 하나의 어레이 블록과, 이와 관련된 주변 회로들(특히, 프로그램에 관련된 주변회로들)만을 도시하였다.
도 3을 참조하면, 본 발명에 따른 플래시 메모리 장치(100)는, 메모리 셀 어레이(memory cell array ; 10), Y-게이트 회로(Y-gate circuit ; 20), 페이지 버퍼회로(page buffer circuit ; 30), Y-디코더(40), X-디코더(50), 워드라인 드라이브 회로(word line drive circuit ; 60), 고전압 램프회로(70), 고전압 발생회로(80) 및 프로그램 제어부(90)를 포함한다.
메모리 셀 어레이(10)는 복수의 메모리 블록들로 구성된다. 복수 개의 메모리 블록들에는 복수 개의 비트라인들(BL1-BLm)이 병렬로 배열된다. 각 메모리 블록에는, 상기 비트라인들(BL1-BLm)에 각각 대응되는 복수의 스트링들이 포함된다. 각 메모리 블록에 포함된 각 스트링의 구성은 도 4를 참조하여 상세히 설명될 것이다.
페이지 버퍼회로(30)는 복수 개의 비트라인을 통해 메모리 셀 어레이(10)와 연결된다. 페이지 버퍼회로(30) 내에는 복수 개의 페이지 버퍼들이 포함된다. Y-게이트(20)와 Y-디코더(40)는, 외부로부터 입력된 Y-어드레스(Y_Add)에 응답해서 페이지 버퍼회로(30)에 포함된 복수 개의 버퍼들 중 일부를 선택한다. 선택된 페이지 버퍼에는 프로그램될 데이터가 저장된다. 상기 데이터(DQi)는 Y-게이트(20)를 통해 해당 페이지 버퍼로 전달된다.
한편, 고전압 발생회로(80)는 트랜지스터들(미 도시됨)과 펌핑 커패시터(미 도시됨)로 구성된 고전압 펌핑 회로이다. 고전압 발생회로(80)는 프로그램 제어부(90)로부터 발생된 프로그램 활성화 신호(PGM_EN)에 응답해서 프로그램에 사용될 고전압(Vpgm)과, 패스 전압(Vpass)을 발생한다. 고전압 발생회로(80)로부터 발생된 고전압(Vpgm)은 고전압 램프 회로(70)로 인가되고, 패스 전압(Vpass)은 워드라인 드라이브 회로(60)로 인가된다.
고전압 램프 회로(70)는 제어부(90)로부터 발생된 램프 활성화 신호(Ramp_EN)와, 고전압 발생회로(80)로부터 발생된 고전압(Vpgm)에 응답해서, 계단 형태로 순차적으로 증가된 프로그램 전압(Vpgm_ramp)을 발생한다. 고전압 램프 회로(70)는, 예컨대 직렬로 연결된 복수 개의 다이오드를 이용하여 고전압(Vpgm)을 순차적으로 분배하는 회로로 구성된다. 그 결과, 고전압 램프 회로(70)는 다이오드의 문턱 전압(Vth) 만큼씩 순차적으로 증가된 전압 레벨을 갖는 프로그램 전압(Vpgm_ramp)을 발생할 수 있게 된다. 이와 같은 순차적인 고전압의 발생 기능을 램핑(ramping)이라 한다. 고전압 램프 회로(70)로부터 발생된 프로그램 전압(Vpgm_ramp)은, 워드라인 드라이브 회로(60)를 통해 프로그램될 셀의 워드라인으로 인가된다.
워드라인 드라이브 회로(60)는 고전압 램프 회로(70)로부터 프로그램 전압(Vpgm_ramp)을 받아들이고, 고전압 발생회로(80)로부터 패스 전압(Vpass)을 받아들인다. 그리고, 워드라인 드라이브 회로(60)는 제어로직(90)으로부터 발생된 인에이블 신호(Vpgm_EN, Vpass_EN)에 응답해서 프로그램 전압(Vpgm_ramp)과 패스 전압(Vpass)을 X-디코더(50)에게 선택적으로 제공한다. 이 때, 워드라인 드라이브 회로 (60)로부터 출력되는 패스 전압은, 고전압 발생회로(80)로부터 발생된 패스전압(Vpass)의 레벨을 Vpass라 할 때, Vpass-Vth의 전압 레벨을 갖게 된다. 이와 같은 Vth 만큼의 전압 강하는, 워드라인 드라이브 회로(60)에 구비된 다이오드의 문턱 전압(Vth)에 기인한다.
X-디코더(50)는, 외부로부터 입력된 X-어드레스(X_Add)에 응답해서 프로그램될 셀의 워드라인을 선택한다. 그리고, X-디코더(50)는 워드라인 드라이브 회로(60)로부터 전달된 프로그램 전압(Vpgm_ramp) 또는 패스 전압(Vpass)을 선택된 워드라인에게 인가한다.
이와 같은 일련의 동작은 프로그램 제어부(90)의 제어에 의해 수행된다. 프로그램 제어부(90)는 외부로부터 입력된 프로그램 커맨드(PGM_CMD)와 어드레스 정보(X_Add, Y_Add)에 응답해서, 플래시 메모리장치(100)에 대한 프로그램 동작을 제어한다. 프로그램 제어부(90)는 ISPP 프로그래밍 방식에 따라 각 프로그램 루프별 프로그램 전압(Target Vpgm)이 발생될 수 있도록, 고전압 발생회로(80)의 고전압 발생 동작을 제어한다. 그리고, 인접한 신호 라인들간의 커플링 현상을 방지하기 위해, 각 프로그램 루프별 프로그램 전압(Target Vpgm)의 라이징 슬롭을 제어한다. 이를 위해, 프로그램 제어부(90)는 고전압 램프 회로(70)의 램핑 동작을 제어한다. 고전압 램프 회로(70)는 프로그램 제어부(90)로부터 발생된 램핑 활성화 신호(Ramp_EN)에 응답해서 계단 형태로 증가하는 프로그램 전압(Vpgm_ramp)을 발생한다.
또한, 프로그램 제어부(90)는 프로그램시 동일한 워드라인에 연결되어 있는 메모리 셀들 중 원하지 않는 셀들이 프로그램되지 않도록 하기 위해서, 셀프-부스팅 스킴에 따라 워드라인에게 전압을 인가한다. 이를 위해, 프로그램 제어부(90)는 먼저 프로그램을 위해 선택된 블록의 모든 워드라인으로 패스 전압(Vpass)을 인가하여 상기 워드라인들을 프리챠지 시킨다. 그리고 나서, 프로그램될 셀의 워드라인으로 프로그램 전압(Vpgm_ramp)을 인가한다. 프로그램될 메모리 셀 어레이의 구조를 살펴보면 다음과 같다.
도 4는 도 3에 도시된 메모리 셀 어레이(10)의 회로도이다.
도 4를 참조하면, 메모리 셀 어레이(10)는 복수의 메모리 블록들로 구성된다. 각 메모리 블록에는 복수 개의 비트라인들(BL1-BLm)이 병렬로 배열된다. 또한, 각 메모리 블록에는 상기 복수 개의 비트라인들(BL1-BLm)에 각각 대응되는 복수의 스트링들이 포함된다.
도 4에 도시된 바와 같이, 각각의 스트링은 스트링 선택 트랜지스터(SST), 그라운드 선택 트랜지스터(GST), 그리고 상기 스트링 선택 트랜지스터(SST)의 소오스와 상기 그라운드 선택 트랜지스터(GST)의 드레인 사이에 직렬 연결된 복수 개의 플래시 EEPROM 셀 트랜지스터들(예를 들면, 16개의 플래시 EEPROM 셀 트랜지스터들(M15-M0))로 구성된다. 도 4에는 각각의 스트링이 16개의 플래시 EEPROM 셀 트랜지스터들(M15-M0)로 구성되는 경우가 도시되어 있으나, 이는 일 예에 불과하며, 스트링을 구성하는 플래시 EEPROM 셀 트랜지스터들의 개수는 조절 가능하다.
각 스트링의 스트링 선택 트랜지스터(GST)의 드레인은, 대응하는 비트라인에 연결된다. 그리고, 각 스트링의 그라운드 선택 트랜지스터(GST)의 소오스는, 공통 소오스 라인(common source line; CSL)에 연결된다. 각 스트링 내의 스트링 선택 트랜지스터들(SST)의 게이트들은 스트링 선택 라인(SSL)에 공통으로 연결되고, 그라운드 선택 트랜지스터들(GST)의 게이트들은 그라운드 선택 라인(GSL)에 공통으로 연결된다. 각 스트링의 플래시 EEPROM 셀 트랜지스터들의 제어 게이트들은, 워드라인들(WL0-WL15) 중 대응하는 워드라인에 공통으로 연결된다. 각 비트라인(BL1-BLm)은 도 3에 도시된 페이지 버퍼 회로(30)에 포함된 해당 페이지 버퍼(미 도시됨)에 전기적으로 연결된다.
상기 그라운드 선택 라인(GSL), 상기 워드라인들(WL0-WL15), 및 상기 스트링 선택 라인(SSL)은, 대응하는 블럭 선택 트랜지스터들(BS0-BS17)을 통해 대응하는 선택 신호 라인들(GS, Si0-Si15, SS)에 각각 연결된다. 상기 블럭 선택 트랜지스터들(BS0-BS17)은 도 3의 X-디코더(50)에 포함되며, 블럭 선택 제어 신호(BS)에 의해서 공통으로 제어되도록 연결되어 있다.
상기 선택 신호 라인들(GS, Si0-Si15, SS)은, 프로그램 동작이 수행될 때 각각 대응하는 선택 회로들(또는, 구동 회로들)에 의해서 요구되는 전압들로 구동된다. 여기서, 선택된 블럭 선택 제어 신호(BS)는, 선택 신호 라인들(Si0-Si15)을 통해 전달되는 프로그램 전압(Vpgm_ramp) 또는 패스 전압(Vpass)이 해당 워드라인들(WL0-WL15)로 충분히 전달될 수 있도록, 고전압 레벨을 갖는다. 상기 신호 라인들(Si0-Si15)에게 워드라인(WL0-WL15)으로 전달되는 신호(즉, 프로그램 전압(Vpgm_ramp) 또는 패스 전압(Vpass))를 출력하는 워드라인 드라이브 회로(60)의 구성은 다음과 같다.
도 5는 도 3에 도시된 워드라인 드라이브 회로(60)의 상세 블록도이다.
도 5를 참조하면, 워드라인 드라이브 회로(60)는 선택된 블록의 각 워드라인에 대응되는 선택 신호 라인들(Sii-Sij)로 프로그램 전압(Vpgm_ramp) 또는 패스 전압(Vpass)을 선택적으로 인가하는 복수 개의 워드라인 드라이버들(60i-60j)을 포함한다.
각각의 워드라인 드라이버(60i-60j)는, 패스 전압(Vpass)의 출력을 제어하는 제 1 스위치(61)와, 프로그램 전압(Vpgm_ramp)의 출력을 제어하는 제 2 스위치(63), 그리고 출력되는 프로그램 전압(Vpgm_ramp)이 항상 패스 전압(Vpass)의 레벨 보다 높도록 상기 프로그램 전압(Vpgm_ramp)의 레벨을 보상하는 전압 보상부(65)를 포함한다.
제 1 스위치(61)는 제어로직(90)으로부터 발생된 패스 전압 인에이블 신호(Vpass_EN)에 응답해서, 대응되는 선택 신호 라인들(Sii-Sij)에게 패스 전압(Vpass)을 출력한다. 제 2 스위치(63)는 제어로직(90)으로부터 발생된 프로그램 전압 인에이블 신호(Vpgm_EN)에 응답해서, 대응되는 선택 신호 라인들(Sii-Sij)에게 프로그램 전압(Vpgm_ramp)을 출력한다.
전압 보상부(65)는 제 1 스위치(61)와 제 2 스위치(63)의 출력단 사이에 연결된다. 전압 보상부(65)는 소정의 문턱 전압 값(Vth)을 갖는 다이오드로 구성되며, 제 1 스위치(61)와 제 2 스위치(63) 사이에 순방향 전류 통로를 갖도록 연결된다. 선택된 블록의 워드라인으로 패스 전압(Vpass)을 인가하기 위해 제 1 스위치(61)가 턴 온되면, 전압 보상부(65)는 제 1 스위치(61)로부터 출력되는 패스 전압 (Vpass)을 소정의 문턱 전압 값(Vth) 만큼 강하시킨다. 전압 보상부(65)를 통해 일정 레벨 강하된 패스 전압(Vpass)은, 대응되는 선택 신호 라인들(Sii-Sij)로 출력된다. 이어서, 선택된 워드라인으로 프로그램 전압(Vpgm_ramp)을 인가하기 위해 제 2 스위치(63)가 턴 온되면, 전압 보상부(65)는 제 1 스위치(61) 및 제 2 스위치(63)로부터 출력되는 전압들(Vpass, Vpgm_ramp)의 레벨에 따라 상기 전압들(Vpass, Vpgm_ramp) 중 어느 하나를 선택하여, 대응되는 선택 신호 라인(Sii-Sij)으로 출력한다. 이 경우, 제 1 및 제 2 스위치들(61, 63)은 모두 턴 온 되어 있는 상태이며, 상기 전압들(Vpass, Vpgm_ramp)에 대한 실질적인 스위칭 동작은 전압 보상부(65)에서 수행된다. 프로그램 전압(Vpgm_ramp)을 인가하기 위해 제 2 스위치(63)가 턴 온되었을 때, 전압 보상부(65)에서 수행되는 스위칭 동작은 다음과 같다.
예를 들어, 제 2 스위치(63)를 통해 출력되는 프로그램 전압(Vpgm_ramp)이 패스 전압(Vpass) 보다 낮을 경우(보다 정확히 말하면, "프로그램 전압(Vpgm_ramp)"의 레벨이 "패스 전압(Vpass)-전압 강하분(Vth)" 보다 낮을 경우), 전압 보상부(65)는 프로그램 전압(Vpgm_ramp) 대신 패스 전압(Vpass)을 문턱 전압 값(Vth) 만큼 강하시켜 출력한다. 그리고, 제 2 스위치(63)를 통해 출력되는 프로그램 전압(Vpgm_ramp)의 레벨이 패스 전압(Vpass) 보다 높을 경우(보다 정확히 말하면, "프로그램 전압(Vpgm_ramp)"의 레벨이 "패스 전압(Vpass)-전압 강하분(Vth)" 보다 높을 경우), 전압 보상부(65)는 셧 오프 된다. 그 결과, 제 2 스위치(63)를 통해 출력되는 프로그램 전압(Vpgm_ramp)이 직접 해당 선택 신호 라인(Sii-Sij)으로 제공될 수 있게 된다. 이와 같은 전압 보상부(65)의 동작 특성으로 인해, 선택 신호 라인(Sii-Sij)으로 제공되는 프로그램 전압(Vpgm_ramp)은 항상 패스 전압(Vpass) 보다 높은 레벨을 갖게 된다.
이 때, 제 1 및 제 2 스위치들(61, 63)은 모두 턴 온되어 있기 때문에, 어떠한 이유로 인해 워드라인으로 인가되는 프로그램 전압(Vpgm)이 패스 전압(Vpass) 보다 일시적으로 낮아지게 되더라도, 출력 경로를 전환하여 낮아진 프로그램 전압(Vpgm) 대신 패스 전압(Vpass)을 즉각적으로 제공할 수 있게 된다.
도 6은 본 발명에 따른 프로그램시의 각 제어 신호와 고전압의 타이밍도이다. 그리고, 도 7은 본 발명에 따른 프로그램시, 목표 워드라인 전압 레벨에 따른 워드라인 전압의 변화를 보여주는 도면이다.
도 6 및 도 7을 참조하면, 먼저 활성화된 패스전압 인에이블 신호(Vpass_EN)에 응답해서 프로그램될 블록의 모든 워드라인들에게 패스 전압(Vpass)이 인가된다. 이 때 인가되는 패스 전압(Vpass)의 레벨은 바람직하게는 Vpass - Vth의 전압 레벨을 갖는다. 패스 전압(Vpass)에서 발생되는 Vth 만큼의 전압 강하는, 전압 보상부(65)를 구성하는 다이오드의 문턱 전압의 크기에 따라 결정된다. 소정 구간 동안 제공된 패스 전압(Vpass)에 의해, 선택된 블록의 모든 워드라인이 프리챠지 되고 나면, 고전압 램프 회로(70)는 제어부(90)로부터 발생된 램프 활성화 신호(Ramp_EN<0>-Ramp_EN<4>)에 응답해서, 램핑된 프로그램 전압(Vpgm_ramp)을 단계적으로 발생하게 된다. 이 때 발생된 상기 램핑된 프로그램 전압(Vpgm_ramp)은, 제어로직(90)으로부터 발생된 프로그램 전압 인에이블 신호(Vpgm_EN)에 응답해서, 대응되는 선택 신호 라인들(Sii-Sij)로 제공된다.
본 발명에서, 워드라인으로 인가되는 패스 전압(Vpass)의 레벨은 전압 보상부(65)에 의한 전압 강하로 인해, Vpass - Vth의 전압 레벨을 갖지만, 이는 일 예에 불과하다. 예를 들면, 전압 보상부(65)에 의한 전압 강하를 미리 고려하여, 고전압 발생회로(8)로 하여금 Vpass + Vth의 전압 레벨을 갖는 패스 전압(Vpass)을 발생하도록 함으로써, Vpass의 전압 레벨을 갖는 패스 전압(Vpass)을 워드라인으로 인가할 수 있다. 그리고, 전압 보상부(65)에 의한 전압 강하의 폭 또한 조절 가능하다.
앞에서 설명한 바와 같이, 각각의 워드라인 드라이버(60i-60j)로부터 제공되는 프로그램 전압(Vpgm_ramp)은, 전압 보상부(65)의 전압 보상 기능으로 인해, 항상 패스 전압(Vpass) 보다 높게 된다. 그 결과, 선택된 워드라인으로 인가되는 프로그램 전압(Vpgm_ramp)이 패스 전압(Vpass) 보다 일시적으로 낮아지게 되는 문제가 방지되어, 부스팅 효율을 높일 수 있고, 프로그램의 신뢰성을 높일 수 있게 된다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
이상과 같은 본 발명에 의하면, 선택된 워드라인으로 인가되는 프로그램 전압이 패스 전압 보다 일시적으로 낮아지게 되는 문제가 방지되어, 부스팅 효율을 높일 수 있고, 프로그램의 신뢰성을 높일 수 있게 된다.

Claims (21)

  1. 패스 전압을 소정의 문턱 전압만큼 강하시키는 단계;
    상기 강하된 패스 전압을 프로그램될 메모리 블록의 모든 워드라인들로 인가하는 단계; 그리고
    상기 워드라인들 중 프로그램될 메모리 셀에 연결된 워드라인에게 단계적으로 증가된 프로그램 전압을 인가하는 단계를 포함하되,
    상기 프로그램 전압을 인가하는 단계는,
    상기 프로그램 전압과 상기 강하된 패스 전압을 비교하는 단계; 그리고
    상기 프로그램 전압이 상기 강하된 패스 전압 보다 낮을 경우, 상기 프로그램 전압 대신 상기 강하된 패스 전압을 상기 워드라인으로 출력하는 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 프로그램 전압을 인가하는 단계는, 상기 프로그램 전압이 상기 강하된 패스 전압 보다 높으면, 상기 프로그램 전압을 상기 워드라인으로 출력하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 방법.
  5. 제 1 항에 있어서,
    상기 프로그램 전압은, 프로그램 루프별로 단계적으로 증가되는 증가형 스텝 펄스 프로그래밍(incremental step pulse programming: ISPP) 방식에 의해 발생되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 방법.
  6. 제 5 항에 있어서,
    상기 프로그램 루프별 프로그램 전압은, 복수 회의 램핑 동작을 통해 소정의 전압 레벨까지 단계적으로 상승하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 방법.
  7. 패스 전압과 프로그램 전압을 발생하는 단계;
    프로그램될 메모리 블록의 모든 워드라인들로 상기 패스 전압을 인가하는 단계;
    상기 패스 전압과 상기 프로그램 전압의 레벨을 비교하는 단계; 그리고
    상기 비교 결과에 응답해서, 상기 워드라인들 중 프로그램될 메모리 셀에 연결된 워드라인으로 상기 패스 전압 및 상기 프로그램 전압 중 어느 하나를 인가하는 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 방법.
  8. 제 7 항에 있어서, 상기 패스 전압 인가 단계는,
    상기 패스 전압을 소정의 문턱 전압만큼 강하시키는 단계; 그리고
    상기 강하된 패스 전압을 상기 워드라인들로 인가하는 단계를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 방법.
  9. 제 8 항에 있어서,
    상기 비교 단계는, 상기 프로그램 전압과 상기 강하된 패스 전압을 비교하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 방법.
  10. 제 9 항에 있어서,
    상기 프로그램 전압 인가 단계에서는, 상기 프로그램 전압이 상기 강하된 패스 전압 보다 낮을 경우, 상기 프로그램 전압 대신 상기 강하된 패스 전압을 상기 워드라인으로 출력하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 방법.
  11. 제 9 항에 있어서,
    상기 프로그램 전압 인가 단계에서는, 상기 프로그램 전압이 상기 강하된 패스 전압 보다 높을 경우, 상기 프로그램 전압을 상기 워드라인으로 출력하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 방법.
  12. 제 7 항에 있어서,
    상기 프로그램 전압은, 프로그램 루프별로 단계적으로 증가되는 증가형 스텝 펄스 프로그래밍(ISPP) 방식에 의해 발생되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 방법.
  13. 제 12 항에 있어서,
    상기 프로그램 루프별 프로그램 전압은, 복수 회의 램핑 동작을 통해 소정의 전압 레벨까지 단계적으로 상승하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 방법.
  14. 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이;
    상기 메모리 셀들에 대한 프로그램을 제어하는 프로그램 제어부;
    상기 프로그램 제어부의 제어에 의해 패스 전압 및 프로그램 전압을 발생하는 고전압 발생부; 그리고
    상기 프로그램 제어부의 제어에 의해 상기 패스 전압 및 상기 프로그램 전압 중 어느 하나를 메모리 셀 어레이의 해당 워드라인으로 출력하는 워드라인 드라이브 회로를 포함하되,
    상기 워드라인으로 인가되는 상기 프로그램 전압은 항상 상기 패스전압 보다 높은 값을 갖도록 제어되는 것을 특징으로 하는 플래시 메모리 장치.
  15. 제 14 항에 있어서, 상기 고전압 발생부는
    상기 프로그램 제어부의 제어에 의해 상기 패스 전압 및 상기 프로그램 전압을 발생하는 고전압 발생회로; 그리고
    상기 고전압 발생회로로부터 발생된 상기 프로그램 전압을 단계적으로 상승시키는 고전압 램핑 회로를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  16. 제 14 항에 있어서,
    상기 프로그램 전압은, 프로그램 루프별로 단계적으로 증가되는 증가형 스텝 펄스 프로그래밍(ISPP) 방식에 의해 발생되는 것을 특징으로 하는 플래시 메모리 장치.
  17. 제 14 항에 있어서, 상기 워드라인 드라이브 회로는
    상기 프로그램 제어부로부터 입력된 패스 전압 활성화 신호에 응답해서 상기 패스 전압을 출력하는 제 1 스위치;
    상기 프로그램 제어부로부터 입력된 프로그램 전압 활성화 신호에 응답해서 상기 프로그램 전압을 상기 워드라인으로 출력하는 제 2 스위치; 그리고
    상기 프로그램 전압이 항상 상기 패스전압 보다 높은 값을 갖도록 상기 프로그램 전압의 출력을 제어하는 전압 보상부를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 방법.
  18. 제 17 항에 있어서,
    상기 전압 보상부는, 상기 제 1 스위치의 출력단과 상기 제 2 스위치의 출력단 사이에 연결된 다이오드인 것을 특징으로 하는 플래시 메모리.
  19. 제 17 항에 있어서,
    상기 전압 보상부는, 상기 제 1 스위치로부터 출력되는 상기 패스 전압을 소정의 문턱 전압만큼 강하시켜 상기 워드라인으로 출력하는 것을 특징으로 하는 플래시 메모리.
  20. 제 19 항에 있어서,
    상기 전압 보상부는, 상기 프로그램 전압 활성화 신호가 입력되었을 때, 상기 제 2 스위치로부터 출력되는 상기 프로그램 전압이 상기 강하된 패스 전압 보다 낮으면, 상기 프로그램 전압 대신 상기 강하된 패스 전압을 출력하는 것을 특징으로 하는 플래시 메모리 장치.
  21. 제 19 항에 있어서,
    상기 전압 보상부는, 프로그램 전압 활성화 신호가 입력되었을 때, 상기 제 2 스위치로부터 출력되는 상기 프로그램 전압이 상기 강하된 패스 전압 보다 높으면, 셧 오프되어 상기 강하된 패스 전압의 공급을 차단하는 것을 특징으로 하는 플래시 메모리 장치.
KR1020040086669A 2004-10-28 2004-10-28 플래시 메모리 장치 및 그것의 프로그램 방법 KR100645055B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020040086669A KR100645055B1 (ko) 2004-10-28 2004-10-28 플래시 메모리 장치 및 그것의 프로그램 방법
US11/205,245 US7269068B2 (en) 2004-10-28 2005-08-16 Flash memory device and method of programming the same
US11/833,546 US7567460B2 (en) 2004-10-28 2007-08-03 Method of programming flash memory device
US12/489,641 US7911850B2 (en) 2004-10-28 2009-06-23 Method of programming flash memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040086669A KR100645055B1 (ko) 2004-10-28 2004-10-28 플래시 메모리 장치 및 그것의 프로그램 방법

Publications (2)

Publication Number Publication Date
KR20060037648A KR20060037648A (ko) 2006-05-03
KR100645055B1 true KR100645055B1 (ko) 2006-11-10

Family

ID=36261622

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040086669A KR100645055B1 (ko) 2004-10-28 2004-10-28 플래시 메모리 장치 및 그것의 프로그램 방법

Country Status (2)

Country Link
US (3) US7269068B2 (ko)
KR (1) KR100645055B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11901021B2 (en) 2020-11-19 2024-02-13 Samsung Electronics Co., Ltd. Non-volatile memory device and method for programming the same using multiple program operations under different conditions

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7466590B2 (en) * 2004-02-06 2008-12-16 Sandisk Corporation Self-boosting method for flash memory cells
US7161833B2 (en) 2004-02-06 2007-01-09 Sandisk Corporation Self-boosting system for flash memory cells
KR100684873B1 (ko) * 2004-11-22 2007-02-20 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 워드라인 전압 제어 방법
KR100739241B1 (ko) * 2005-06-24 2007-07-12 주식회사 하이닉스반도체 플래시 메모리 장치의 블록 워드라인 프리챠지 회로
KR100714485B1 (ko) * 2005-08-23 2007-05-07 삼성전자주식회사 비휘발성 반도체 메모리 장치
KR100655430B1 (ko) * 2005-11-17 2006-12-08 삼성전자주식회사 플래시 메모리 장치 및 그것의 워드 라인 인에이블 방법
US7436703B2 (en) 2005-12-27 2008-10-14 Sandisk Corporation Active boosting to minimize capacitive coupling effect between adjacent gates of flash memory devices
US7362615B2 (en) * 2005-12-27 2008-04-22 Sandisk Corporation Methods for active boosting to minimize capacitive coupling effect between adjacent gates of flash memory devices
KR100725373B1 (ko) * 2006-01-20 2007-06-07 삼성전자주식회사 플래쉬 메모리 장치
KR100694977B1 (ko) * 2006-03-27 2007-03-14 주식회사 하이닉스반도체 스위칭 동작 속도를 증가시키는 부스팅 회로를 포함하는고전압 스위치 회로와 이를 포함하는 플래시 메모리 장치
US7511995B2 (en) * 2006-03-30 2009-03-31 Sandisk Corporation Self-boosting system with suppression of high lateral electric fields
US7428165B2 (en) 2006-03-30 2008-09-23 Sandisk Corporation Self-boosting method with suppression of high lateral electric fields
US7567459B2 (en) * 2006-04-06 2009-07-28 Hynix Semiconductor Inc. Method of measuring a channel boosting voltage in a NAND flash memory device
JP4191202B2 (ja) * 2006-04-26 2008-12-03 エルピーダメモリ株式会社 不揮発性記憶素子を搭載した半導体記憶装置
US7286408B1 (en) 2006-05-05 2007-10-23 Sandisk Corporation Boosting methods for NAND flash memory
US7436709B2 (en) * 2006-05-05 2008-10-14 Sandisk Corporation NAND flash memory with boosting
US20070297247A1 (en) * 2006-06-26 2007-12-27 Gerrit Jan Hemink Method for programming non-volatile memory using variable amplitude programming pulses
KR100764053B1 (ko) 2006-08-10 2007-10-08 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
JP4960050B2 (ja) * 2006-09-19 2012-06-27 株式会社東芝 不揮発性半導体記憶装置、及び不揮発性半導体記憶装置のデータ書き込み方法
KR100829791B1 (ko) * 2006-10-12 2008-05-19 삼성전자주식회사 플래시 메모리 장치의 전압 공급 회로, 이를 포함하는 플래시 메모리 장치 및 플래시 메모리 장치의 프로그램 전압 공급 방법
KR100770754B1 (ko) * 2006-10-12 2007-10-29 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
US7616490B2 (en) * 2006-10-17 2009-11-10 Sandisk Corporation Programming non-volatile memory with dual voltage select gate structure
US7691710B2 (en) * 2006-10-17 2010-04-06 Sandisk Corporation Fabricating non-volatile memory with dual voltage select gate structure
US7586157B2 (en) * 2006-10-17 2009-09-08 Sandisk Corporation Non-volatile memory with dual voltage select gate structure
KR100771520B1 (ko) 2006-10-23 2007-10-30 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
KR100780773B1 (ko) * 2006-11-03 2007-11-30 주식회사 하이닉스반도체 플래시 메모리소자의 프로그램 시작 바이어스 설정방법 및이를 이용한 프로그램 방법
KR100824203B1 (ko) * 2007-04-03 2008-04-21 주식회사 하이닉스반도체 플래시 메모리 소자의 프로그램 방법
WO2008136826A1 (en) * 2007-05-04 2008-11-13 Micron Technology, Inc. Word line voltage boost system and method for non-volatile memory devices and memory devices and processor-based system using same
KR101358752B1 (ko) * 2007-08-06 2014-02-06 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및그것의 프로그램 방법
KR100885785B1 (ko) 2007-09-10 2009-02-26 주식회사 하이닉스반도체 플래시 메모리 소자의 프로그램 방법
US7701784B2 (en) * 2007-11-02 2010-04-20 Kabushiki Kaisha Toshiba Semiconductor memory device which includes memory cell having charge accumulation layer and control gate
KR100933852B1 (ko) * 2007-12-28 2009-12-24 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 그 동작 방법
JP4640658B2 (ja) * 2008-02-15 2011-03-02 マイクロン テクノロジー， インク． マルチレベル抑制スキーム
KR101347287B1 (ko) * 2008-02-20 2014-01-03 삼성전자주식회사 프로그램 전압을 가변적으로 제어할 수 있는 플래쉬 메모리장치 및 그 프로그래밍 방법
KR101448851B1 (ko) * 2008-02-26 2014-10-13 삼성전자주식회사 비휘발성 메모리 장치에서의 프로그래밍 방법
KR100933838B1 (ko) * 2008-03-10 2009-12-24 주식회사 하이닉스반도체 불휘발성 메모리 소자의 테스트 방법
US7800956B2 (en) * 2008-06-27 2010-09-21 Sandisk Corporation Programming algorithm to reduce disturb with minimal extra time penalty
US7715235B2 (en) * 2008-08-25 2010-05-11 Sandisk Corporation Non-volatile memory and method for ramp-down programming
US7903461B2 (en) * 2008-09-22 2011-03-08 Micron Technology, Inc. Sensing for memory read and program verify operations in a non-volatile memory device
JP2010080007A (ja) * 2008-09-26 2010-04-08 Toshiba Corp 不揮発性半導体記憶装置
US7944754B2 (en) * 2008-12-31 2011-05-17 Sandisk Corporation Non-volatile memory and method with continuous scanning time-domain sensing
KR101005165B1 (ko) * 2009-05-29 2011-01-04 주식회사 하이닉스반도체 전압 발생 회로 및 이를 이용한 불휘발성 메모리 장치
JP5259505B2 (ja) * 2009-06-26 2013-08-07 株式会社東芝 半導体記憶装置
US8139419B2 (en) * 2009-12-08 2012-03-20 Micron Technology, Inc. Programming methods and memories
JP5204825B2 (ja) * 2010-09-17 2013-06-05 シャープ株式会社 半導体記憶装置
US8638632B2 (en) 2010-09-23 2014-01-28 Micron Technology, Inc. Access line management in a memory device
KR101716713B1 (ko) * 2011-05-23 2017-03-15 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
KR101733620B1 (ko) * 2011-05-25 2017-05-11 삼성전자주식회사 기판에 적층된 복수의 메모리 셀들을 포함하는 불휘발성 메모리
US8854891B2 (en) * 2011-07-06 2014-10-07 SK Hynix Inc. Method of operating semiconductor device
JP5249394B2 (ja) * 2011-09-28 2013-07-31 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
KR102089532B1 (ko) 2013-02-06 2020-03-16 삼성전자주식회사 메모리 컨트롤러, 메모리 시스템 및 메모리 시스템의 동작 방법
TWI496148B (zh) * 2013-02-08 2015-08-11 Macronix Int Co Ltd 快閃記憶體的可程式方法
KR102318561B1 (ko) * 2014-08-19 2021-11-01 삼성전자주식회사 스토리지 장치, 스토리지 장치의 동작 방법
US9412463B1 (en) * 2015-06-02 2016-08-09 Sandisk Technologies Llc Reducing hot electron injection type of read disturb in 3D non-volatile memory for edge word lines
US9892791B2 (en) * 2015-06-16 2018-02-13 Sandisk Technologies Llc Fast scan to detect bit line discharge time
US9947418B2 (en) * 2016-04-12 2018-04-17 Micron Technology, Inc. Boosted channel programming of memory
KR102663261B1 (ko) 2016-09-08 2024-05-03 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102595291B1 (ko) * 2016-09-23 2023-10-30 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US9703494B1 (en) * 2016-09-26 2017-07-11 Intel Corporation Method and apparatus for protecting lower page data during programming in NAND flash
KR20190023893A (ko) * 2017-08-30 2019-03-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102545174B1 (ko) * 2018-10-05 2023-06-19 삼성전자주식회사 차지 펌프 회로를 포함하는 메모리 장치
US11069415B2 (en) 2018-10-05 2021-07-20 Samsung Electronics Co., Ltd. Memory device including charge pump circuit
US10748618B2 (en) * 2018-11-26 2020-08-18 Wuhan Xinxin Semiconductor Manufacturing Co., Ltd. Local X-decoder and related memory system with a voltage clamping transistor
CN113823347A (zh) 2020-04-15 2021-12-21 长江存储科技有限责任公司 3d nand闪存及其操作方法
CN112435704B (zh) * 2020-12-07 2021-08-27 长江存储科技有限责任公司 非易失性存储器及其读取方法
KR20230098341A (ko) 2021-10-30 2023-07-03 양쯔 메모리 테크놀로지스 씨오., 엘티디. 메모리 장치 및 그 프로그램 동작
US11894072B2 (en) * 2022-04-20 2024-02-06 Sandisk Technologies Llc Two-side staircase pre-charge in sub-block mode of three-tier non-volatile memory architecture

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960000616B1 (ko) * 1993-01-13 1996-01-10 삼성전자주식회사 불휘발성 반도체 메모리 장치
KR0142368B1 (ko) * 1994-09-09 1998-07-15 김광호 불휘발성 반도체 메모리장치의 자동프로그램 회로
JP2000040382A (ja) * 1998-07-23 2000-02-08 Sony Corp 不揮発性半導体記憶装置およびそのデータ書き込み方法
JP2000048581A (ja) 1998-07-28 2000-02-18 Sony Corp 不揮発性半導体記憶装置
JP2000048584A (ja) 1998-07-31 2000-02-18 Sony Corp 不揮発性半導体記憶装置
JP4154771B2 (ja) * 1998-11-10 2008-09-24 ソニー株式会社 不揮発性半導体記憶装置およびそのデータ書き込み方法
JP2000251485A (ja) 1999-02-26 2000-09-14 Sony Corp 不揮発性半導体記憶装置およびそのデータ書き込み方法
KR100328359B1 (ko) * 1999-06-22 2002-03-13 윤종용 기판 전압 바운싱을 최소화할 수 있는 플래시 메모리 장치 및그것의 프로그램 방법
US6504757B1 (en) * 2000-08-11 2003-01-07 Advanced Micro Devices, Inc. Double boosting scheme for NAND to improve program inhibit characteristics
KR100385226B1 (ko) * 2000-11-22 2003-05-27 삼성전자주식회사 프로그램 디스터브를 방지할 수 있는 플래시 메모리 장치및 그것을 프로그램하는 방법
US6522580B2 (en) * 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
KR100465064B1 (ko) * 2002-05-17 2005-01-06 주식회사 하이닉스반도체 플래시 메모리 소자의 프로그램 워드라인 전압 발생회로
KR100502412B1 (ko) * 2002-10-23 2005-07-19 삼성전자주식회사 불 휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
US20050128807A1 (en) * 2003-12-05 2005-06-16 En-Hsing Chen Nand memory array incorporating multiple series selection devices and method for operation of same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11901021B2 (en) 2020-11-19 2024-02-13 Samsung Electronics Co., Ltd. Non-volatile memory device and method for programming the same using multiple program operations under different conditions

Also Published As

Publication number Publication date
US20060092703A1 (en) 2006-05-04
US7269068B2 (en) 2007-09-11
US7567460B2 (en) 2009-07-28
US20090262582A1 (en) 2009-10-22
US20080019183A1 (en) 2008-01-24
US7911850B2 (en) 2011-03-22
KR20060037648A (ko) 2006-05-03

Similar Documents

Publication Publication Date Title
KR100645055B1 (ko) 플래시 메모리 장치 및 그것의 프로그램 방법
KR100805839B1 (ko) 고전압 발생기를 공유하는 플래시 메모리 장치
US7545680B2 (en) Flash memory device and word line enable method thereof
US7672166B2 (en) Method of programming in a non-volatile memory device and non-volatile memory device for performing the same
US9508442B2 (en) Non-volatile semiconductor storage device
JP4199497B2 (ja) 不揮発性半導体メモリ装置及びそれのプログラム方法。
US7376017B2 (en) Flash memory device and program method thereof
JP3821579B2 (ja) プレートセル構造の電気的に消去及びプログラムができるセルを具備したフラッシュメモリ装置及び不揮発性半導体メモリ装置及びそのプログラム方法
US6469933B2 (en) Flash memory device capable of preventing program disturb and method for programming the same
US8363466B2 (en) Nonvolatile semiconductor memory device and method of reading data from nonvolatile semiconductor memory device
US7800955B2 (en) Programming method of a non-volatile memory device
US8085600B2 (en) Program and verify method of nonvolatile memory device
KR20070013601A (ko) 낸드 플래시 메모리 장치 및 그것의 프로그램 방법
KR19990057230A (ko) 반도체 메모리 장치의 프로그램 방법
US9466339B2 (en) Semiconductor memory device and method of operating the same
KR100691379B1 (ko) 프로그램 동작 안정성이 향상된 불휘발성 반도체 메모리장치 및 이에 대한 프로그램 구동방법
US20120281487A1 (en) Semiconductor memory device and method of controlling the same
JP4988264B2 (ja) ワードライン電圧の勾配を制御する不揮発性メモリ装置及びそのプログラム方法
US8730735B2 (en) Method of programming a semiconductor memory device
KR100805838B1 (ko) 엑스아이피 플래시 메모리 장치 및 그 프로그램 방법
KR100842758B1 (ko) 낸드 플래시 메모리 소자의 프로그램 방법 및 이를구현하기 위한 프로그램 바이어스 전압 발생장치
KR100591772B1 (ko) 플래시 메모리 장치 및 그것의 프로그램 전압 인가 방법
KR20140091298A (ko) 행 디코더를 포함하는 반도체 메모리 장치 및 그것의 프로그램 방법
JP2010160866A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121031

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131031

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141031

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151030

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20181031

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20191031

Year of fee payment: 14