JP5204825B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、電気的ストレスの印加により電気抵抗が変化する電気的動作特性に基づき情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する半導体記憶装置に関し、より詳細には、可変抵抗素子の書込み及び消去動作に伴う電気的動作特性の劣化の防止及び抑制技術に関する。
フラッシュメモリに代表される不揮発性半導体記憶装置は、大容量で小型の情報記録媒体としてコンピュータ、通信、計測機器、自動制御装置、及び、個人の周辺に用いられる生活機器等の広い分野において用いられており、より安価で大容量の不揮発性半導体記憶装置に対する需要は非常に大きい。これは、電気的に書き換えが可能で、しかも電源を切ってもデータが消えない不揮発性であることから、容易に持ち運びの可能なメモリカードや携帯電話機等、或いは、装置稼動の初期設定として不揮発的に記憶しておくデータストレージ、プログラムストレージ等としての機能を発揮することが可能であること等が主たる理由と想定される。
フラッシュメモリの代表的な応用機器として携帯電話機が挙げられる。携帯電話機のように極めて強い小型化要求により、容量に制約が大きい電源を強いられる条件下では、長時間の待ち受け期間でも情報保持のためのバックアップ電源を必要としない不揮発性のフラッシュメモリが適している。また、フラッシュメモリ自身の記憶容量の拡大により、多くのアプリケーションプログラムやデータを格納し、これらを切り替えて実行することが可能となり携帯電話機の多機能化に寄与している。
上述した半導体記憶装置では、アプリケーションプログラムやデータ自身が肥大化の傾向にあることにより、今後、半導体記憶装置に格納されているソフトウェアを書き換え可能で、バグの修正や機能のアップグレードが可能なシステムの実用化が望まれている。しかしながら、従来のフラッシュメモリでは、データの書き換えのために非常に長時間を要し、そのため、一度に書き換えられるデータ量に制限がある。更に、ファイルをバッファリングするための余分な記憶領域をも確保しなければならない等、データの書き換え手順が非常に煩雑なものとなるという問題がある。
またフラッシュメモリは、原理的に微細化の限界に突き当たることが予測されており、フラッシュメモリに代わる新型の不揮発半導体記憶装置が広く研究されている。中でも金属酸化膜に電圧を印加することで電気抵抗が変化する現象を利用した抵抗変化型半導体メモリは、微細化限界の点でフラッシュメモリに比べ有利であり、また高速のデータ書き換えが可能であることから近年研究開発が盛んに行われている。
一例を挙げると、米国ヒューストン大のＳ．ＬｉｕやＡ．Ｉｇｎａｔｉｅｖ等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法が下記の特許文献１及び非特許文献１に開示されている。これは超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温においても数桁にわたる抵抗変化が現れるという極めて画期的なものである。この現象を利用した可変抵抗素子を用いた抵抗性不揮発性メモリであるＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＲＲＡＭはシャープ株式会社の登録商標）は、ＭＲＡＭと異なり磁場を一切必要としないため消費電力が極めて低く、微細化、高集積化も容易であり、抵抗変化のダイナミックレンジがＭＲＡＭに比べ格段に広いため多値記憶が可能であるという優れた特徴を有する。実際のデバイスにおける基本構造は極めて単純で、この構成を図３１に示す。
図３１に示されるように、可変抵抗素子は、下部電極１０３と可変抵抗体１０２と上部電極１０１とが順に積層された構造となっており、上部電極１０１及び下部電極１０３間に電圧パルスを印加することにより、抵抗値を可逆的に変化させることができる性質を有する。この可逆的な抵抗変化動作（以下では「スイッチング動作」と称する）によって変化する抵抗値を読み出すことによって、新規な半導体記憶装置が実現できる構成である。
また、他の可変抵抗素子としては、酸化チタン（ＴｉＯ２）膜、ニッケル酸化（ＮｉＯ）膜、酸化亜鉛（ＺｎＯ）膜、酸化ニオブ（Ｎｂ２Ｏ５）膜などの遷移金属元素の酸化物を用いた素子についても、可逆的な抵抗変化を示すことが特許文献２及び非特許文献２などから知られている。また、ＮｉＯを用いたスイッチング動作の現象が非特許文献３に詳細に報告されている。
上記可変抵抗体で構成される可変抵抗素子を備え、可変抵抗素子の電気抵抗の変化により情報を記憶するメモリセルを、行方向及び列方向に夫々複数、マトリクス状に配列してメモリセルアレイを形成して、該メモリセルアレイの周辺に、メモリセルアレイの各メモリセルに対するデータの書込み、消去、及び、読み出しを制御する回路を配置して、半導体記憶装置を構成することができる。
この半導体記憶装置は、可変抵抗素子を備える複数のメモリセル夫々を行方向及び列方向にマトリクス状に配列してメモリセルアレイを形成するとともに、このメモリセルアレイの各メモリセルに対するデータの書込み、消去、及び読み出し動作を制御する周辺回路を配置して構成される。そして、このメモリセルとしては、その構成要素の違いから、１つのメモリセルが１つの選択トランジスタＴと１つの可変抵抗素子Ｒとから構成される（「１Ｔ／１Ｒ型」と称される）メモリセルや、１つの可変抵抗素子Ｒのみから構成される（「１Ｒ型」と称される）メモリセル等が存在する。このうち、１Ｔ／１Ｒ型メモリセルの構成例を図３２に示す。また、１Ｔ／１Ｒ型メモリセルは、可変抵抗素子と選択トランジスタの何れがビット線側に接続するかで２通りの構成が考えられる（例えば、下記の特許文献３及び４参照）。
図３２は、１Ｔ／１Ｒ型メモリセルのメモリセルアレイ１５ｂの一構成例を模式的に示したものである。このメモリセルアレイ構成において、メモリセルアレイ１５ｂは列方向に延伸するｍ本のビット線（ＢＬ１〜ＢＬｍ）と行方向に延伸するｎ本のワード線（ＷＬ１〜ＷＬｎ）の交点にメモリセル２がｍ×ｎ個配置した構成となっている。また、ソース線がｎ本（ＳＬ１〜ＳＬｎ）で、ワード線と平行に配置される構成となっている。各メモリセルは、可変抵抗素子１２の上部電極と選択トランジスタ１３のドレインが接続され、可変抵抗素子１２の下部電極がビット線に接続され、選択トランジスタ１３のゲート電極がワード線に接続され、選択トランジスタ１３のソースがソース線に接続されてなる。
このように、メモリセル１４ｂを選択トランジスタ１３と可変抵抗素子１２の直列回路で構成することにより、ワード線の電位によって選択されたメモリセル１４ｂの選択トランジスタ１３がオン状態となり、更に、ビット線の電位によって選択されたメモリセル１４ｂの可変抵抗素子１２にのみ選択的に書込み或いは消去電圧が印加され、可変抵抗素子２の抵抗値を変化可能にする構成となっている。
１Ｔ／１Ｒ型メモリセルで構成されたメモリセルアレイでは、データの読み出し、書込み、消去の対象となるメモリセルを選択する際に、選択ワード線と選択ビット線へ夫々所定のバイアス電圧を印加し、選択ワード線と選択ビット線の両方に接続する選択メモリセルに含まれる選択トランジスタだけをオン状態にすることによって、選択メモリセルに含まれる可変抵抗素子だけに読み出し及び書込み／消去電流を流すことができる。従って、メモリセルに選択トランジスタが含まれることで、従来のフラッシュメモリと類似の周辺回路の構成が利用できる。
次に、１Ｒ型メモリセルによりメモリセルアレイを形成して、大容量の半導体記憶装置を構成した場合の構成例を、図面を用いて説明する。
図３３に示すように、メモリセル１４ａは、選択トランジスタと可変抵抗素子の直列回路で構成せずに、可変抵抗素子１２の単体で構成し、当該１Ｒ型メモリセル１４ａをマトリクス状に配列してメモリセルアレイ１５ａが構成されている。これは、例えば下記の特許文献２に開示されているものと同様である。具体的には、メモリセルアレイ１５ａは列方向に延伸するｍ本のビット線（ＢＬ１〜ＢＬｍ）と行方向に延伸するｎ本のワード線（ＷＬ１〜ＷＬｎ）の交点にメモリセル１４ａがｍ×ｎ個配置した構成となっている。各メモリセル１４ａは、可変抵抗素子３の上部電極がワード線に接続され、可変抵抗素子３の下部電極がビット線に接続されてなる。
１Ｒ型メモリセル１４ａで構成されたメモリセルアレイ１５ａでは、データの読み出し対象となるメモリセルを選択する際に、読み出し対象メモリセルと共通のワード線、ビット線に接続する選択メモリセルにも、同様のバイアス電圧が印加されるので、読み出し対象メモリセル以外にも読み出し電流が流れる。行単位または列単位で選択された選択メモリセルを流れる読み出し電流は、列選択或いは行選択によって、読み出し対象メモリセルの読み出し電流として検知される。１Ｒ型メモリセル１４で構成されたメモリセルアレイ１５では、読み出し対象メモリセル以外にも読み出し電流が流れることになるが、メモリセル構造が単純であり、メモリセル面積とメモリセルアレイ面積が小さくなるという利点がある。
図３４に、１Ｒ型メモリセル１４で構成されたメモリセルアレイ１５におけるデータ読み出し動作時の各部への電圧印加手順の従来例を示す。選択メモリセルのデータを読み出す際には、選択メモリセルに接続する選択ワード線を接地電位Ｖｓｓに維持し、読み出し期間Ｔｒｅａｄの間、他の非選択ワード線と全てのビット線には、全て、読み出し電圧Ｖｒを印加する。読み出し期間Ｔｒｅａｄの間、選択ワード線と全ビット線の間に、読み出し電圧Ｖｒの電圧差が生じるので、選択メモリセルの可変抵抗素子にその電気抵抗、つまり、記憶状態に応じた読み出し電流が流れ、選択メモリセルに記憶されたデータを読み出すことができる。この場合、選択ワード線に接続する選択メモリセルの記憶状態に応じた読み出し電流が各ビット線に流れるため、ビット線側において、所定の選択ビット線を流れる読み出し電流を選択的に読み出すことで、特定の選択メモリセルのデータを読み出すことができる。ここで、ビット線とワード線の関係を入れ換えて、ワード線側で各ワード線を流れる読み出し電流を選択的に読み出すようにしても構わない。
図３５に、１Ｒ型メモリセル１４ａのメモリセルアレイ１５ａを備えた半導体記憶装置の一構成例を示す。アドレス線１８から制御回路２０に入力されたアドレス入力に対応したメモリセルアレイ１５内の特定のメモリセルが、ビット線デコーダ１６、及び、ワード線デコーダ１７によって選択され、データの書込み、消去、読み出しの各動作が実行され、選択されたメモリセルにデータが記憶され、且つ、読み出される。外部装置（図示せず）との間のデータの入出力は、データ線１９を介して行われる。
ワード線デコーダ１７は、アドレス線１８に入力された信号に対応するメモリセルアレイ１５ａのワード線を選択し、ビット線デコーダ１６は、アドレス線１８に入力されたアドレス信号に対応するメモリセルアレイ１５のビット線を選択する。制御回路２０は、メモリセルアレイ１５の書込み、消去、読み出しの各動作における制御を行う。制御回路２０は、アドレス線１８から入力されたアドレス信号、データ線１９から入力されたデータ入力（書込み時）、制御信号線２１から入力された制御入力信号に基づいて、ワード線デコーダ１７、ビット線デコーダ１６、電圧スイッチ回路２２、メモリセルアレイ１５ａの読み出し、書込み、及び、消去動作を制御する。図３５に示す例では、制御回路２０は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
電圧印加回路２２は、メモリセルアレイ１５の読み出し、書込み、消去時に必要なワード線、ビット線及びソース線の各電圧を動作モードに応じて切り替え、メモリセルアレイ１５に供給する。ここで、Ｖｃｃは半導体記憶装置の電源電圧、Ｖｓｓは接地電圧、Ｖｗｒｔ、Ｖｒｓｔは書込み及び消去用の電圧、Ｖｒは読み出し電圧である。また、データの読み出しは、メモリセルアレイ１５ａからビット線デコーダ１６、読み出し回路２３を介して実行される。読み出し回路２３は、データの状態を判定し、その結果を制御回路２０に転送し、データ線１９へ出力する。
米国特許第６２０４１３９号明細書 特表２００２−５３７６２７号公報 特開２００４−１８５７５５号公報 特開２００４−１８５７５４号公報
Ｌｉｕ，Ｓ．Ｑ．ほか、"Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ ｒｅｖｅｒｓｉｂｌｅ Ｒｅｓｉｓｔａｎｃｅ ｃｈａｎｇｅ ｅｆｆｅｃｔｉｎ ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｆｉｌｍｓ"，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ， Ｖｏｌ．７６，ｐｐ．２７４９−２７５１，２０００年 Ｈ．Ｐａｇｎｉａほか、"Ｂｉｓｔａｂｌｅ Ｓｗｉｔｃｈｉｎｇｉｎ Ｅｌｅｃｔｒｏｆｏｒｍｅｄ Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−ＭｅｔａｌＤｅｖｉｃｅｓ"，Ｐｈｙｓ．Ｓｔａｔ．Ｓｏｌ．（ａ），ｖｏｌ．１０８，ｐｐ．１１−６５，１９８８年 Ｂａｅｋ，Ｉ．Ｇ．ほか、"Ｈｉｇｈｌｙ Ｓｃａｌａｂｌｅ Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｙ ｕｓｉｎｇ Ｓｉｍｐｌｅ Ｂｉｎａｒｙ Ｏｘｉｄｅ Ｄｒｉｖｅｎ ｂｙ Ａｓｙｍｍｅｔｒｉｃ Ｕｎｉｐｏｌａｒ Ｖｏｌｔａｇｅ Ｐｕｌｓｅｓ"，ＩＥＤＭ２００４，ｐｐ．５８７−５９０，２００４年
ここで、可変抵抗素子は、電圧印加条件により、前記可変抵抗素子に流れ込む電流による熱上昇によって前記可変抵抗体中に局所的に抵抗率が低下した領域（以下、適宜「フィラメントパス」と称する）が形成されたり、フィラメントパスが分解されたりすることで、低抵抗状態や高抵抗状態となる現象に基づくものであるとされている。
また、スイッチング動作を得るためには、最初に通常のスイッチング動作よりも大きな電圧を要する電圧を製造直後の可変抵抗素子に印加してフィラメントパスを形成（以下では「フォーミングプロセス」と称する）する必要がある。このフォーミングプロセスでは、例えば、可変抵抗体を金属酸化物で構成する場合であれば、もともとほぼ絶縁体である金属酸化物に通常の動作電圧の数倍から１０倍もの大きな電圧を一定時間以上印加する。これにより、絶縁体中に半ば強引に電流経路が形成されると考えられている。これは、フォーミング前の素子が基本的に絶縁体であること、或いは少なくとも電極界面付近など当該電流経路の一部が元来絶縁体であるために生じるものである。
かかるフォーミングプロセスは、強引に絶縁体中に電流パスを形成するプロセスであるため、このようなプロセスを経て実現される可変抵抗素子のスイッチング特性は、ともすれば不安定なものとなり、抵抗値制御が困難となる。
即ち、可変抵抗素子の抵抗値が前記フィラメントパスの形成に依存するため、スイッチング動作回数の増加によりフィラメントパスの径や、フィラメント密度が変化することによって可変抵抗素子の抵抗値が変動し、低抵抗状態の素子には面積依存性が見られないなどの課題があり、スイッチング動作回数が大きくなるにつれ、抵抗値のばらつきが大きくなり、可変抵抗素子の抵抗値制御が困難となる。
本発明は、上記問題点に鑑みてなされたもので、その目的は、多数回のスイッチング動作による可変抵抗素子の抵抗値のばらつきを低減し、かつ安定な書き換え動作が行なえる半導体記憶装置を提供することである。
先ず、本願発明者により新規に発見された可変抵抗素子のスイッチング現象について説明する。
本願発明者らは、多数回のスイッチング動作によりばらつきが大きくなり、抵抗値制御が困難となった可変抵抗素子に対し、スイッチング動作に要する電圧パルス（書き換え電圧パルス）の何れとも異なる電圧パルス（以降、適宜「リフォーミング電圧パルス」と称する）を印加すると、スイッチング特性が回復し、その後の書き換え電圧パルスの印加により良好なスイッチング特性を示すことを見出した。
遷移金属酸化物の一種である、可変抵抗体としてのＨｆ酸化物膜（ＨｆＯｘ）と、その上部電極としてＰｔと、下部電極としてＴｉＮを設けた可変抵抗素子を形成し、当該可変抵抗素子に書き換え及びリフォーミング動作を行った場合の結果を図２８及び図２９に示す。尚、当該可変抵抗素子のＨｆ酸化膜は、室温でスパッタリング法を用いて成膜した。素子形成後、書込み電圧Ｖｐｐ＝＋３Ｖ、パルス幅１μｓの書込み電圧パルスを上部電極に印加してフォーミングを行なっている。尚、上部電極に対する電圧印加は下部電極を基準として行っている。
図２８（Ａ）に示すように、可変抵抗素子の上部電極に、書込み電圧パルス（電圧＋４Ｖ、パルス幅５０ｎｓ、パルスの立ち上げ／立ち下り時間５ｎｓ）及び消去電圧パルス（電圧−１．６Ｖ、パルス幅５０ｎｓ、パルスの立ち上げ／立ち下り時間５ｎｓ）を交互に印加すると、電圧印加の初期には低抵抗状態と高抵抗状態の抵抗値の比（以下、「抵抗変化比」と称する）が１０倍以上であったが、電圧印加サイクルが１０の５乗を超えた辺りから明白に小さくなり始め、その後、１０の７乗回の印加では抵抗変化比が２倍程度にまで小さくなってしまっている。
その後、書き込み電圧パルスに代えて対応するリフォーミング電圧パルス（電圧＋１．５Ｖ、パルス幅５０ｎｓ、パルスの立ち上げ／立ち下り時間１ｍｓ）、消去電圧パルスに代えて対応するリフォーミング電圧パルス（電圧−１．２Ｖ、パルス幅５０ｎｓ、パルスの立ち上げ／下り時間１ｍｓ）を交互に３サイクル印加した。その後のスイッチング動作の結果を図２８（Ｂ）に示す。図２８（Ｂ）に示すように、同一の書込み電圧パルス及び同一の消去電圧パルスを用いて、１０倍以上の抵抗変化比をもつ多数回のスイッチング動作を、少なくとも１０の５乗回の書き換え電圧パルスの印加時において確認できた。
以上より、多数回スイッチング動作によって、抵抗変化比が小さくなった可変抵抗素子に、リフォーミング電圧パルスを印加することで、抵抗変化比が大きく、多数回のスイッチング動作が再び可能になることが分かる。
尚、上記図２８は、書き込み電圧パルスに対応するリフォーミング電圧パルスと、消去電圧パルスに対応するリフォーミング電圧パルスを交互に印加した場合の結果であるが、必ずしも複数のリフォーミング電圧パルスを、交互に、複数回印加する必要はない。リフォーミング電圧パルスの印加条件や可変抵抗素子の特性にも依存するが、少なくとも一つの特定の書き換え電圧パルスに対応するリフォーミング電圧パルスを一回だけ印加することで、可変抵抗素子を当該特定の書き換え電圧パルスの印加により遷移するべき抵抗状態の初期抵抗状態へ戻すことが可能であり、その場合には、その後の任意の書き換え電圧パルスの印加により、可変抵抗素子の抵抗状態は、当該書き換え電圧パルス印加により遷移すべき抵抗状態の初期抵抗状態へ戻ることができる。
図２８に示される素子とは別の可変抵抗素子を上述の方法で作製し、当該可変抵抗素子に書き換え及びリフォーミング動作を行った場合の結果を図２９に示す。図２８と同様、可変抵抗素子の上部電極に、書込み電圧パルス（電圧＋４Ｖ、パルス幅５０ｎｓ、パルスの立ち上げ／立ち下り時間５ｎｓ）及び消去電圧パルス（電圧−１．６Ｖ、パルス幅５０ｎｓ、パルスの立ち上げ／立ち下り時間５ｎｓ）を交互に印加すると、図２９（Ａ）に示すように、電圧印加の初期には低抵抗状態と高抵抗状態の抵抗値の比（以下、「抵抗変化比」と称する）が１０倍以上であったが、１０の７乗回の印加では抵抗変化比が数倍程度にまで小さくなってしまった。
しかしながら、その後、書き込み電圧パルスに代えて対応するリフォーミング電圧パルス（電圧＋１．５Ｖ、パルス幅５０ｎｓ、パルスの立ち上げ／立ち下り時間１ｍｓ）を一回だけ印加した。その後のスイッチング動作の結果を図２９（Ｂ）に示す。図２９（Ｂ）に示すように、同一の書込み電圧パルス及び同一の消去電圧パルスを用いて、１０倍以上の抵抗変化比をもつ多数回のスイッチング動作を、少なくとも１０の４乗回の書き換え電圧パルスの印加時において確認できた。
上記リフォーミング電圧パルスは、フィラメントパスを修復するためのパルスであり、短い書き換え電圧パルス印加では書き換えができなくなったスイッチング特性が劣化した可変抵抗素子に対して、当該書き換え電圧パルスよりも長時間の電圧パルス印加を行うことでスイッチング特性が回復されると考えられる。
尚、書き換え動作と同様に、上記のリフォーミング動作にも閾値電圧が存在し、電圧振幅の絶対値が閾値以上のリフォーミング電圧パルスを印加することで、可変抵抗素子のスイッチング特性を回復できることが分かっている。尚、当該リフォーミング動作における閾値電圧は、対応する書き換え動作における閾値電圧と同程度であると考えられる。
従って、リフォーミング電圧パルスの電圧振幅は、可変抵抗体の材料や可変抵抗素子の構造等にも依存するが、対応する書き換え動作における閾値電圧と同程度以上であればよい。しかしながら、長時間のパルス印加によりフィラメントパスに生じるダメージを抑制するために、電圧振幅の絶対値の小さなリフォーミング電圧パルスを印加することが望ましい。リフォーミング電圧パルスの電圧振幅の高さに応じて、リフォーミングに必要なパルス印加時間は変化し、リフォーミング電圧パルスの電圧振幅を低くするほど、リフォーミング電圧パルスの印加時間を長くとる必要がある。特に、フィラメントが比較的細い可変抵抗素子は、高速かつ低電流動作が可能であるが、一方で電圧パルスの印加によりフィラメントパスにダメージを受けやすいため、リフォーミング電圧パルスのピーク電圧振幅の絶対値を当該書き換え電圧パルスよりも小さく設定する。
更に、急激な電圧変化によりフィラメントパスに生じるダメージを抑制するために、リフォーミング電圧パルスの立ち上がり時間あるいは立ち下がり時間を書き換え電圧パルスの立ち上がり時間あるいは立ち下がり時間よりも長く設定し、ゆっくりと電圧が変化するリフォーミング電圧パルスを印加するとよい。或いは、パルスの立ち上がり時間あるいは立ち下がり時間を長くする代わりに、パルスの電圧振幅の絶対値を時間とともに階段状に増加させるか、或いは、電圧振幅の絶対値を時間とともに階段状に減少させるようにしてもよい。リフォーミング電圧パルスのピーク電圧の印加時間が書き換え電圧パルスのピーク電圧のパルス印加時間と同一または短い場合であっても、立ち上がり時間あるいは立ち下がり時間を書き換え電圧パルスよりも長く設定し、パルスの立ち上がり及び立ち下がりを含めた全体のパルス印加時間を書き換え電圧パルスよりも長く設定することで、リフォーミングの効果が得られる。
図３０にリフォーミング電圧パルスの例を示す。図３０（Ａ）は電圧パルスのピーク電圧振幅がＶｒｅｗｒｔで、当該ピーク電圧の印加時間Ｔｒｅｗの矩形パルス、図３０（Ｂ）は立ち上がり時間Ｔｒｅｗｕｐの長いパルス、図３０（Ｃ）は立ち下がり時間Ｔｒｅｗｄｗの長いパルス、図３０（Ｄ）は立ち上がり時間Ｔｒｅｗｕｐと立ち下がり時間Ｔｒｅｗｄｗが共に長いパルスである。このうち、図３０（Ｄ）に示されるパルスが、急激な電圧変化によりフィラメントパスに生じるダメージを最も抑制することができ、最も好ましい。また、図３０（Ｅ）に示されるように、パルスの電圧振幅が時間と共に段階的に増加または減少するパルスとするのも好適である。尚、図３０（Ｅ）におけるパルスの立ち上がり及び立ち下がりにおけるステップの数は、リフォーミング電圧の絶対値（例えば、１．５Ｖ）と、リフォーミング電圧パルスの印加回路が生成できる最小電圧（例えば、０．１Ｖ）で決まる。
本発明は上述の知見に基づきなされたものであり、上記目的を達成するために、本発明に係る半導体記憶装置は、可変抵抗体の両端に電極を担持し、当該両端の電極間に電気的ストレスを与えることにより、前記電極間の電流電圧特性で規定される抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いる可変抵抗素子を備えてなる半導体記憶装置において、前記可変抵抗素子の前記各抵抗状態を異なる状態に遷移させる書き換え電圧パルスの何れとも異なるリフォーミング電圧パルスを前記書き換え電圧パルスを複数回印加後のメモリセルに印加し、前記可変抵抗素子の少なくとも一つの前記抵抗状態に対して初期抵抗状態からの変動を修復する回路を有することを第１の特徴とする。
尚、ここで、可変抵抗素子の抵抗状態に対する「初期抵抗状態」とは、フォーミングプロセス完了直後の抵抗状態、或いは、フォーミングプロセス完了後、書き換え電圧パルスの夫々を初めて印加した時に現れる当該書き換え電圧パルスにより遷移後の抵抗状態の何れかを指す。
上記第１の特徴の半導体記憶装置に依れば、多数回のスイッチング動作で、スイッチング特性が劣化し読み出しマージンが小さくなった可変抵抗素子にリフォーミング電圧を印加する回路を備えることで、スイッチング特性が劣化した可変抵抗素子の各抵抗状態を初期抵抗状態に戻すことができ、スイッチング特性が回復され、読み出しマージンの低下を無くすまたは抑制することが可能となる。更には、読み出し不能状態に至るまでの動作回数を延ばすまたは無くすことが可能となる。
更に、本発明に係る半導体記憶装置は、上記第１の特徴に加えて、前記可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイと、前記各メモリセルに印加される電圧を制御することにより、前記メモリセルアレイ内の前記メモリセルの中から一または複数のメモリ動作対象の前記メモリセルを選択するメモリセル選択回路と、前記メモリセル選択回路により選択された書き換え対象の前記メモリセルに対して、前記書き換え電圧パルスを生成し、前記メモリセル選択回路を介して印加する書き換え電圧印加回路と、前記メモリセル選択回路により選択されたリフォーミング対象の前記メモリセルに対して、前記書き換え電圧パルスの何れか一つに対応する前記リフォーミング電圧パルスを少なくとも一つ生成し、前記メモリセル選択回路を介して印加するリフォーミング電圧印加回路と、前記メモリセルの前記可変抵抗素子に流れる電流を検知する読み出し回路と、を備えることを第２の特徴とする。
上記第２の特徴の半導体記憶装置に依れば、リフォーミング電圧印加回路が、抵抗状態を遷移させる書き換え電圧パルスの何れかに代えて、リフォーミング電圧パルスを印加可能に構成されている。当該リフォーミング電圧パルスは、書き換え電圧パルスの何れか一つに対応して、可変抵抗素子の抵抗状態を、当該対応する書き換え電圧パルスの印加により遷移するべき抵抗状態の初期抵抗状態へ戻すための電圧パルスである。例えば、消去電圧パルスに対応するリフォーミング電圧パルスを印加すると、可変抵抗素子は消去状態の初期抵抗状態へ戻り、書き込み電圧パルスに対応するリフォーミング電圧パルスを印加すると、可変抵抗素子は書き込み状態の初期抵抗状態へ戻る。
これにより、スイッチング特性が劣化した可変抵抗素子の各抵抗状態を初期抵抗状態に戻すことができ、読み出しマージンの低下を無くすまたは抑制することが可能となる。更には、読み出し不能状態に至るまでの動作回数を延ばすまたは無くすことが可能となる。
更に、本発明に係る半導体記憶装置は、上記第２の特徴に加えて、前記書き換え電圧印加回路が、前記可変抵抗素子の前記抵抗状態を高抵抗状態から低抵抗状態に遷移させる第１書き換え電圧パルス、及び、前記可変抵抗素子の前記抵抗状態を前記低抵抗状態から前記高抵抗状態に遷移させる第２書き換え電圧パルスの何れか一方の電圧パルスを、前記メモリセル選択回路を介して、書き換え対象の前記メモリセルに印加し、前記リフォーミング電圧印加回路が、前記第１書き換え電圧パルスに対応する第１リフォーミング電圧パルス、又は、前記第２書き換え電圧パルスに対応する第２リフォーミング電圧パルスのうち少なくとも何れか一方の電圧パルスを、リフォーミング対象の前記メモリセルに印加することを第３の特徴とする。
上記第３の特徴の半導体記憶装置に依れば、リフォーミング電圧印加回路が、低抵抗状態に遷移させる第１書き換え電圧パルス、高抵抗状態に遷移させる第２書き換え電圧パルスの夫々に対応して、第１リフォーミング電圧パルス又は第２リフォーミング電圧パルスを印加可能に構成されており、第１書き換え電圧パルスに代えて第１リフォーミング電圧パルス、又は、第２書き換え電圧パルスに代えて第２リフォーミング電圧パルスの少なくとも何れかを印加することで、スイッチング特性が劣化した可変抵抗素子の各抵抗状態を初期低抵抗状態或いは初期高抵抗状態に戻すことができ、読み出しマージンの低下を無くす又は抑制することが可能となる。更には、読み出し不能状態に至るまでの動作回数を延ばすまたは無くすことが可能となる。
更に、本発明に係る半導体記憶装置は、上記第２または第３の特徴に加えて、前記リフォーミング電圧パルスの少なくとも一つは、当該リフォーミングパルスが対応付けられている前記書き換え電圧パルスよりもパルス印加時間が長い長パルスリフォーミング電圧パルスであることを第４の特徴とする。
ここで、パルス印加時間とは、電圧パルスの立ち上がり、立ち下がり時間を含めた全体のパルス印加時間を指す。
更に、本発明に係る半導体記憶装置は、上記第４の特徴に加えて、前記長パルスリフォーミング電圧パルスは、当該長パルスリフォーミングパルスが対応付けられている前記書き換え電圧パルスよりもピーク電圧の絶対値が小さいことを第５の特徴とする。
更に、本発明に係る半導体記憶装置は、上記第４または第５の何れかの特徴に加えて、前記長パルスリフォーミング電圧パルスは、当該長パルスリフォーミングパルスが対応付けられている前記書き換え電圧パルスよりもパルスの立ち上がり時間または立ち下がり時間が長いことを第６の特徴とする。
更に、本発明に係る半導体記憶装置は、上記第４または第５の何れかの特徴に加えて、前記長パルスリフォーミング電圧パルスは、そのピーク電圧に至るまでの印加電圧の絶対値が時間と共に階段状に上昇するか、又は、そのピーク電圧からの印加電圧の絶対値が時間と共に階段状に減少するパルスであることを第７の特徴とする。
更に、本発明に係る半導体記憶装置は、上記第２乃至第７の何れかの特徴に加えて、前記書き換え電圧印加回路により前記メモリセル選択回路を介して印加される前記書き換え電圧の印加回数を記憶するライトカウンタを、前記メモリセルアレイの行または列毎に、或いは前記メモリセルアレイを分割してなるサブメモリセルアレイ毎に、又は、前記メモリセルアレイ毎に備え、前記ライトカウンタの値が所定の第１設定値（特許請求の範囲の第３設定値に相当する。以下、本明細書中において同じ。）に達した場合、前記リフォーミング電圧印加回路が、当該ライトカウンタと関連付けられた前記メモリセルに、前記メモリセル選択回路を介して前記リフォーミング電圧パルスを印加することを第８の特徴とする。
更に、本発明に係る半導体記憶装置は、上記第２乃至第８の何れかの特徴に加えて、ＥＣＣ回路を備え、エラーカウンタを、前記メモリセルアレイの行または列毎に、或いは前記メモリセルアレイを分割してなるサブメモリセルアレイ毎に、又は、前記メモリセルアレイ毎に備え、前記エラーカウンタの夫々は、前記メモリセルアレイ内の当該エラーカウンタと関連付けられた前記メモリセルに記憶された情報の読み出しにおいて、前記ＥＣＣ回路が誤り訂正を行った回数を記憶し、前記エラーカウンタの値が所定の第２設定値（特許請求の範囲の第１設定値に相当する。以下、本明細書中において同じ。）に達した場合、前記リフォーミング電圧印加回路が、当該エラーカウンタと関連付けられた前記メモリセルに、前記メモリセル選択回路を介して前記リフォーミング電圧パルスを印加することを第９の特徴とする。
更に、本発明に係る半導体記憶装置は、上記第２乃至第８の何れかの特徴に加えて、エラーカウンタを、前記メモリセルアレイの行または列毎に、或いは前記メモリセルアレイを分割してなるサブメモリセルアレイ毎に、又は、前記メモリセルアレイ毎に備え、前記エラーカウンタの夫々は、前記メモリセルアレイ内の当該エラーカウンタと関連付けられた前記メモリセルの前記可変抵抗素子の前記電流電圧特性が所定の第１設定範囲外であると前記読み出し回路が検出した回数を記憶し、前記エラーカウンタの値が所定の第２設定値に達した場合、前記リフォーミング電圧印加回路が、当該エラーカウンタと関連付けられた前記メモリセルに、前記メモリセル選択回路を介して前記リフォーミング電圧パルスを印加することを第１０の特徴とする。
更に、本発明に係る半導体記憶装置は、上記第２乃至第８の何れかの特徴に加えて、エラーカウンタを、前記メモリセルアレイの行または列毎に、或いは前記メモリセルアレイを分割してなるサブメモリセルアレイ毎に、又は、前記メモリセルアレイ毎に備え、前記エラーカウンタの夫々は、前記書き換え電圧パルスの印加時において、前記メモリセルアレイ内の当該エラーカウンタと関連付けられた書き換え対象の前記メモリセルの前記可変抵抗素子に流れる電流量が所定の第２設定範囲外であると前記読み出し回路が検出した回数を記憶し、前記エラーカウンタの値が所定の第２設定値に達した場合、前記リフォーミング電圧印加回路が、当該エラーカウンタと関連付けられた前記メモリセルに、前記メモリセル選択回路を介して前記リフォーミング電圧パルスを印加することを第１１の特徴とする。
更に、本発明に係る半導体記憶装置は、上記第２乃至第８の何れかの特徴に加えて、前記メモリセルアレイ内の前記可変抵抗素子の前記電流電圧特性が、所定の第１設定範囲外であると前記読み出し回路が検出した場合、前記リフォーミング電圧印加回路が、前記電流電圧特性が前記第１設定範囲外の当該可変抵抗素子を含む前記メモリセルに、前記メモリセル選択回路を介して前記リフォーミング電圧パルスを印加することを第１２の特徴とする。
更に、本発明に係る半導体記憶装置は、上記第２乃至第８の何れかの特徴に加えて、前記書き換え電圧パルスの印加時において、書き換え対象の前記可変抵抗素子のうち少なくとも１つに流れる電流量が、所定の第２設定範囲外であると前記読み出し回路が検出した場合、前記リフォーミング電圧印加回路が、前記電流量が前記第２設定範囲外の当該可変抵抗素子を含む前記メモリセルに、前記メモリセル選択回路を介して前記リフォーミング電圧パルスを印加することを第１３の特徴とする。
更に、本発明に係る半導体記憶装置は、上記第２乃至第１３の何れかの特徴に加えて、前記リフォーミング電圧パルスの印加回数を記憶するリフォーミングカウンタを、前記メモリセルアレイの行または列毎に、或いは前記メモリセルアレイを分割してなるサブメモリセルアレイ毎に、又は、前記メモリセルアレイ毎に備え、前記リフォーミングカウンタの値が所定の第３設定値（特許請求の範囲の第２設定値に相当する。以下、本明細書中において同じ。）に達した場合、前記リフォーミング電圧印加回路が、当該リフォーミングカウンタと関連付けられた全ての前記メモリセルを含む前記サブメモリセルアレイ内の全ての前記メモリセル、或いは前記メモリセルアレイ内の全ての前記メモリセルに対して、前記メモリセル選択回路を介して前記リフォーミング電圧パルスを印加することを第１４の特徴とする。
更に、本発明に係る半導体記憶装置は、上記第１乃至第１４の何れかの特徴に加えて、前記可変抵抗体が、遷移金属の酸化物または酸窒化物を含んでなることを第１５の特徴とする。
更に、本発明に係る半導体記憶装置は、上記第１５の何れかの特徴に加えて、前記可変抵抗体が、Ｈｆ、Ｔａ、Ｔｉ、Ｃｏ、Ｎｉ、Ｃｕの中から選択される遷移金属の酸化物または酸窒化物を含んでなることを第１６の特徴とする。
従って、本発明に依れば、スイッチング特性が劣化して読み出しマージンが小さくなった可変抵抗素子にリフォーミング電圧を印加することで、可変抵抗素子のスイッチング特性を回復し、以て多数回のスイッチング動作による可変抵抗素子の抵抗値のばらつきの低減かつ安定な書き換え動作が行うことのできる半導体記憶装置が実現される。
本発明の第１実施形態に係る半導体記憶装置の構成例を示す回路ブロック図。 １Ｒ型メモリセルを備えるメモリセルアレイの回路構成を示す図。 ライトカウンタの構成例を示す概念図。 本発明において、書き込み動作時におけるメモリセルアレイへの電圧印加手順の例を示す図。 本発明において、消去動作時におけるメモリセルアレイへの電圧印加手順の例を示す図。 本発明において、書き込みリフォーミング時におけるメモリセルアレイへの電圧印加手順の例を示す図。 本発明において、消去リフォーミング時におけるメモリセルアレイへの電圧印加手順の例を示す図。 本発明における、書き込みまたは消去時の動作のフローチャート。 本発明における、リフォーミング時の動作のフローチャート。 本発明の第２実施形態に係る半導体記憶装置の構成例を示す回路ブロック図。 エラーカウンタの構成例を示す概念図。 本発明における、書き込みまたは消去時の動作のフローチャートの他の例。 本発明の第３実施形態に係る半導体記憶装置の構成例を示す回路ブロック図。 本発明における、書き込みまたは消去時の動作のフローチャートの他の例。 本発明における、書き込みまたは消去時の動作のフローチャートの他の例。 本発明の第４実施形態に係る半導体記憶装置の構成例を示す回路ブロック図。 本発明における、書き込みまたは消去時の動作のフローチャートの他の例。 本発明の第５実施形態に係る半導体記憶装置の構成例を示す回路ブロック図。 １Ｔ１Ｒ型メモリセルを備えるメモリセルアレイの回路構成を示す図。 １Ｔ１Ｒ型メモリセルを備えるメモリセルアレイにおいて、書き込み動作時におけるメモリセルアレイへの電圧印加手順の例を示す図。 １Ｔ１Ｒ型メモリセルを備えるメモリセルアレイにおいて、消去動作時におけるメモリセルアレイへの電圧印加手順の例を示す図。 １Ｔ１Ｒ型メモリセルを備えるメモリセルアレイにおいて、書き込みリフォーミング時におけるメモリセルアレイへの電圧印加手順の例を示す図。 １Ｔ１Ｒ型メモリセルを備えるメモリセルアレイにおいて、消去リフォーミング時におけるメモリセルアレイへの電圧印加手順の例を示す図。 本発明に係る半導体記憶装置の他の構成例を示す回路ブロック図。 本発明に係る半導体記憶装置の他の構成例を示す回路ブロック図。 本発明に係る半導体記憶装置の他の構成例を示す回路ブロック図。 本発明における、書き込みまたは消去時の動作のフローチャートの他の例。 本発明の効果である、リフォーミングを行う前と後でのスイッチング特性の変化を示す図。 本発明の効果である、リフォーミングを行う前と後でのスイッチング特性の変化を示す図。 本発明におけるリフォーミング電圧パルスの電圧波形の例を示す図。 本発明において情報の記憶に用いる可変抵抗素子の例を示す構造図。 １Ｔ１Ｒ型メモリセルを備える従来構成のメモリセルアレイの回路構成を示す図。 １Ｒ型メモリセルを備える従来構成のメモリセルアレイの回路構成を示す図。 １Ｒ型メモリセルを備える従来構成のメモリセルアレイにおいて、読み出し動作時におけるメモリセルアレイへの電圧印加手順の例を示す図。 １Ｒ型メモリセルを備える従来構成の半導体記憶装置の回路ブロック図の一例。
以下に、上述の可変抵抗素子に対する新知見に基づき、可変抵抗素子の抵抗変化の劣化を修復可能な半導体記憶装置について詳細に説明する。先ず、メモリセルが可変抵抗素子だけで構成される１Ｒ型メモリセルの場合における半導体記憶装置について詳細に説明する。
尚、本発明において、半導体記憶装置のメモリセルアレイを構成するメモリセルは、電気抵抗の変化により情報を記憶する可変抵抗素子を備えて形成されるが、以下に示す実施形態では、可変抵抗素子の一例として、Ｈｆ酸化膜の上部にＰｔ電極を、下部にＴｉＮ電極を配した３層構造のＲＲＡＭ素子を想定して説明する。尚、可変抵抗素子としては、電圧または電流の印加によってフィラメントパスの生成・分解に起因した抵抗変化が生じる素子であれば、つまり、スイッチング動作前に何らかのフォーミング処理を要する素子であれば、如何なる可変抵抗素子であっても本発明を適用することが可能である。なかでも、好ましくは可変抵抗体として遷移金属の酸化物または酸窒化物を用い、当該可変抵抗体の両端に電極を担持した素子において、本発明を好適に実施することができる。より好ましくは、可変抵抗体が、Ｈｆ、Ｔａ、Ｔｉ、Ｃｏ、Ｎｉ、Ｃｕの中から選択される遷移金属の酸化物または酸窒化物で構成されているとよい。
〈第１実施形態〉
本発明の一実施形態に係る半導体記憶装置（以降、適宜「本発明装置１」と称す）の一構成例を図１に示す。尚、図１において、従来の半導体記憶装置と共通する部分については、共通の符号を付して説明する。図１に示すように、本発明装置は、１Ｒ型メモリセル（図２の符号１４ａを参照）をマトリクス状に配列したメモリセルアレイ１５ａの周辺に、ビット線デコーダ１６、ワード線デコーダ１７、制御回路２０、書き換え電圧印加回路２２ａ、リフォーミング電圧印加回路２２ｂ、読み出し回路２３、及び、ライトカウンタ３０を備えて構成される。
メモリセルアレイ１５ａは、従来の半導体記憶装置のメモリセルアレイの構成と同様である。具体的には、図２に示すように、メモリセルアレイ１５ａは列方向に延伸するｍ本のビット線（列選択線に相当）ＢＬ１〜ＢＬｍと行方向に延伸するｎ本のワード線（行選択線に相当）ＷＬ１〜ＷＬｎの交点にメモリセル１４ａがｍ×ｎ個配置した構成となっている。
各メモリセル１４ａは、ワード線に可変抵抗素子の上部電極が接続され、ビット線に可変抵抗素子の下部電極が接続している。尚、ワード線に可変抵抗素子の下部電極が接続され、ビット線に可変抵抗素子の上部電極が接続されて、可変抵抗素子の上部電極と下部電極の関係が逆になっていても構わない。
ビット線デコーダ１６とワード線デコーダ１７は、メモリセルアレイ１５ａの書込み、消去、読み出し、リフォーミングの各メモリ動作において、アドレス線１８から制御回路２０に入力されたアドレス入力に基づき、メモリセルアレイ１５ａの中からメモリ動作対象のメモリセルを選択する。ビット線デコーダ１６は、アドレス線１８に入力されたアドレス信号に対応するメモリセルアレイ１５ａのビット線を選択し、ワード線デコーダ１７は、アドレス線１８に入力されたアドレス信号に対応するメモリセルアレイ１５ａのワード線を選択する。即ち、本実施形態では、ビット線デコーダ１６が、メモリセルアレイ１５ａの中からメモリ動作対象のメモリセルの列を選択し、ワード線デコーダ１７が、メモリセルアレイ１５ａの中から動作対象のメモリセルの行を選択することで、ビット線デコーダ１６とワード線デコーダ１７とで併せて、メモリ動作対象のメモリセル１４ａを選択するメモリセル選択回路としての機能が実現されている。
制御回路２０は、メモリセルアレイ１５ａの書込み、消去、読み出し、リフォーミングの各動作における制御を行う。制御回路２０は、アドレス線１８から入力されたアドレス信号、データ線１９から入力されたデータ入力信号（書き込み時）、制御信号線２１から入力された制御入力信号に基づいて、ビット線デコーダ１６、ワード線デコーダ１７、書き換え電圧印加回路２２ａ、及び、リフォーミング電圧印加回路２２ｂの各回路、並びに、メモリセルアレイ１５ａの読み出し、書込み、消去、及び、リフォーミング動作を制御する。図１に示す例では、制御回路２０は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
書き換え電圧印加回路２２ａは、メモリセルアレイ１５ａの読み出し、書込み、消去時に必要なワード線及びビット線の各電圧を動作モードに応じて切り替え、ビット線デコーダ１６及びワード線デコーダ１７を介してメモリセルアレイ１５ａ内の動作対象のメモリセル１４に供給する。本実施形態では、書き込みまたは消去動作において、書き換え電圧印加回路２２ａは、所定の書き換え電圧パルス（書き込み電圧パルスと消去電圧パルス）を生成し、ビット線デコーダ１６を介して、ビット線デコーダ１６により選択された一または複数のビット線に接続する選択メモリセルに印加する。図中、Ｖｃｃは本発明装置１の電源電圧、Ｖｓｓは接地電圧、Ｖｗｒｔは書込み用電圧、Ｖｒｓｔは消去用の電圧、Ｖｂはメモリセルアレイのバイアス電圧である。また、Ｖｒは読み出し電圧である。
リフォーミング電圧印加回路２２ｂは、書き換え電圧印加回路２２ａの内部に組み込まれていてもよい。リフォーミング電圧印加回路２２ｂは、メモリセルアレイ１５ａのリフォーミング時に必要なリフォーミング電圧パルスを生成し、ビット線デコーダ１６或いはワード線デコーダ１７を介して、メモリセルアレイ１５ａ内のリフォーミング動作対象のメモリセルに印加する。本実施形態では、ビット線デコーダ１６で選択された一本の選択ビット線に接続する全てのメモリセルが選択され、所定のリフォーミング電圧パルスが印加される。図中、Ｖｃｃは本発明装置１の電源電圧、Ｖｓｓは接地電圧、Ｖｒｅｗｒｔは書込み用のリフォーミング電圧、Ｖｒｅｒｓｔは消去用のリフォーミング電圧である。
読み出し回路２３は、選択メモリセルに接続するビット線に読み出し電圧パルスを印加した際に各ビット線を流れる読み出し電流のうち、ビット線デコーダ１６で選択された選択ビット線を流れる読み出し電流の電流量に基づき、あるいは当該電流量を電圧に変換して得られた電圧に基づき、選択ビット線と選択ワード線で特定される読み出し対象のメモリセルの可変抵抗素子の抵抗状態を判定し、その結果を制御回路２０に転送し、データ線１９へ出力する。
ライトカウンタ３０は、メモリセルアレイのビット線或いはワード線毎に、書き換え電圧印加回路２２ａにより印加される書き込み電圧パルスと消去電圧パルスの印加回数の合計を記憶している。言い換えると、ライトカウンタ３０は、メモリセルアレイ内の同一行または同一列に属するメモリセル毎に、書き換え電圧印加回路２２ａによりビット線デコーダ１６またはワード線デコーダ１７を介して書き換え電圧パルスが印加された回数を記憶している。
図３にライトカウンタ３０の構成を示す概念図を示す。本実施形態では、ライトカウンタ３０は、メモリセルアレイのビット線毎に設けられ、書き換え電圧パルスを印加した回数の累計を同一列に属するメモリセル毎に格納している。このライトカウンタ３０は、初期値が０で、書き込みまたは消去動作が１回完了するごとに、選択ビット線に対応するカウンタに１が加算される。例えば、ビットラインＢＬ２に書込み電圧を印加した場合には、Ｃ＿ＢＬ２の書き換え回数に１を加算し、その結果値をＢＬ２の書き換え回数としてライトカウンタ３０に格納する。
そして、あるビット線（ここでは、ＢＬ２）のカウンタＣ＿ＢＬ２が所定の第１設定値（ここでは、１００００）に達すると、リフォーミング電圧印加回路から、ビット線デコーダ１６を介して対象ビット線にリフォーミング電圧パルスを印加するように構成される。
次に、書き込み、消去、及びリフォーミング時における具体的な動作を、図２及び図４〜図７の図面を参照しながら説明する。尚、以下において、書き込み用のリフォーミング電圧パルスをメモリセルに印加する動作を書き込みリフォーミング、消去用のリフォーミング電圧パルスをメモリセルに印加する動作を消去リフォーミングと、夫々称する。
先ず、１Ｒ型メモリセル１４ａで構成されたメモリセルアレイ１５ａにおける書き込み動作時における各部への電圧印加手順の例を図４に示す。同様に、消去動作時における電圧印加手順の例を図５に示す。尚、以下に示す例では、具体的に図２のビット線ＢＬ２とワード線ＷＬ３で特定されるメモリセルＭ０を書き込み或いは消去動作対象とする場合を例として説明する。図４に示すように、選択メモリセルＭ０にデータを書き込む際は、選択メモリセルＭ０に接続する選択ワード線ＷＬｓを接地電位Ｖｓｓに維持し、書込み期間Ｔｗの間、非選択ワード線ＷＬｕと非選択ビット線ＢＬｕに書込み阻止電圧Ｖｗｒｔ／２ 、選択ビット線ＢＬｓに書込み電圧Ｖｗｒｔを印加する。
書込み期間Ｔｗの間、選択ビット線ＢＬｓと選択ワード線ＷＬｓの間に書き込み動作に必要な閾値以上の電圧差Ｖｗ（＝Ｖｗｒｔ−Ｖｓｓ）が生じ、選択メモリセルの可変抵抗素子の抵抗状態が変化する。このとき、選択ワード線ＷＬｓと非選択のビット線ＢＬｕに接続する図２の第１非選択メモリセルＭ１、及び、選択ビット線ＢＬｓと非選択のワード線ＷＬｕに接続する図２の第２非選択メモリセルＭ２の各可変抵抗素子にも、書込み期間Ｔｗの間、書込み電圧Ｖｗｒｔのほぼ２分の１の電圧が印加される。しかしながら、上記第１非選択メモリセルＭ１および第２非選択メモリセルＭ２に印加される電圧が、書き込み動作に必要な閾値電圧より低くなるように、Ｖｗｒｔが設定されているため、書き込みは起こらない。
一方、選択メモリセルＭ０からデータを消去する際は、書き込み時とは逆極性となる電圧を選択メモリセルＭ０の可変抵抗素子に印加する。図５に示すように、選択メモリセルに接続する選択ビット線ＢＬｓを接地電位Ｖｓｓに維持し、消去期間Ｔｅの間、非選択ビット線ＢＬｕと非選択ワード線ＷＬｕに消去阻止電圧Ｖｒｓｔ／２、選択ワード線ＷＬｓに消去電圧Ｖｒｓｔを印加する。
消去期間Ｔｅの間、選択ビット線ＢＬｓと選択ワード線ＷＬｓの間にメモリセルの消去動作に必要な閾値以上の電圧差Ｖｅ（＝Ｖｓｓ−Ｖｒｓｔ）が生じ、選択メモリセルの可変抵抗素子の抵抗を変化させる。このとき、選択ワード線ＷＬｓと非選択のビット線ＢＬｕに接続する図２の第１非選択メモリセルＭ１、及び、選択ビット線ＢＬｓと非選択のワード線ＷＬｕに接続する図２の第２非選択メモリセルＭ２の各可変抵抗素子にも、消去期間Ｔｅの間、絶対値が消去電圧Ｖｒｓｔのほぼ２分の１の電圧が印加される。しかしながら、上記第１非選択メモリセルＭ１および第２非選択メモリセルＭ２に印加される電圧が、消去動作に必要な閾値電圧より低くなるように、Ｖｒｓｔが設定されているため、消去は起こらない。
次に、１Ｒ型メモリセル１４ａで構成されたメモリセルアレイ１５ａにおける書き込みリフォーミング時の各部への電圧印加手順の例を図６に示す。同様に、消去リフォーミング時の各部への電圧印加手順の例を図７に示す。尚、以下に示す例は、ビット線ＢＬ２を選択するとともに、ワード線ＷＬ１〜ＷＬｎの何れか一つを逐次選択して、一メモリセル毎にリフォーミングを行いながら、選択ビット線に接続する全てのメモリセルをリフォーミングする場合の例である。なかでも、具体的にビット線ＢＬ２とワード線ＷＬ３で特定されるメモリセルＭ０をリフォーミング動作対象とする場合を例として説明する。
図６に示すように、書き込みリフォーミングを行う際は、選択メモリセルに接続する選択ワード線を接地電位Ｖｓｓに維持し、書込みリフォーミング期間Ｔｒｅｗの間、選択ビット線ＢＬｓに書込みリフォーミング電圧Ｖｒｅｗｒｔを、非選択ワード線ＷＬｕと非選択ビット線ＢＬｕにＶｒｅｗｒｔ／２を、夫々印加する。
尚、当該書き込みリフォーミング期間Ｔｒｅｗは、書き込み電圧パルスが印加されるＴｗよりも長く設定される。また、電圧Ｖｒｅｗｒｔが印加される前後に、パルスの立ち上がり／立ち下がり期間を設け、急激な電圧変化を避けるように、ゆっくりとパルスの電圧振幅を変化させることが好ましい。
書込みリフォーミング期間Ｔｒｅｗの間、選択ビット線ＢＬｓと選択ワード線ＷＬｓの間に書込みリフォーミングに必要な閾値以上の電圧差Ｖｒｅｗ（＝Ｖｒｅｗｒｔ−Ｖｓｓ）が生じ、選択メモリセルに書き込み用のリフォーミング電圧パルスが印加される。このとき、選択ワード線ＷＬｓと非選択のビット線ＢＬｕに接続する図２の第１非選択メモリセルＭ１、及び、選択ビット線ＢＬｓと非選択のワード線ＷＬｕに接続する図２の第２非選択メモリセルＭ２にも、書込みリフォーミング期間Ｔｒｅｗの間、書込み電圧Ｖｒｅｗｒｔのほぼ２分の１の電圧が印加される。しかしながら、上記第１非選択メモリセルＭ１および第２非選択メモリセルＭ２に印加される電圧が、書き込みリフォーミングに必要な閾値電圧より低くなるように、Ｖｒｅｗｒｔが設定されているため、リフォーミングは起こらない。
一方、消去リフォーミングでは、書き込みリフォーミング時とは逆極性の電圧パルスを選択メモリセルに印加する。図７に示すように、消去用のリフォーミングを行う際は、選択メモリセルに接続する選択ビット線ＢＬｓを接地電位Ｖｓｓに維持し、消去リフォーミング期間Ｔｒｅｅの間、選択ワード線ＷＬｓに消去リフォーミング電圧Ｖｒｅｒｓｔを、非選択ワード線ＷＬｕと非選択ビット線ＢＬｕにＶｒｅｒｓｔ／２を、夫々印加する。
尚、当該消去リフォーミング期間Ｔｒｅｅは、消去電圧パルスが印加される期間Ｔｅよりも長く設定される。また、電圧Ｖｒｅｒｓｔが印加される前後に、パルスの立ち上がり／立ち下がり期間を設け、急激な電圧変化を避けるように、ゆっくりとパルスの電圧振幅を変化させることが好ましい。
消去リフォーミング期間Ｔｒｅｅの間、選択ビット線ＢＬｓと選択ワード線ＷＬｓの間にメモリセルの消去リフォーミングに必要な閾値以上の電圧差Ｖｒｅｅ（Ｖｓｓ−Ｖｒｅｒｓｔ）が生じ、選択メモリセルに消去用のリフォーミング電圧パルスが印加される。このとき、選択ワード線ＷＬｓと非選択のビット線ＢＬｕに接続する図２の第１非選択メモリセルＭ１、及び、選択ビット線ＢＬｓと非選択のワード線ＷＬｕに接続する図２の第２非選択メモリセルＭ２にも、消去リフォーミング期間Ｔｒｅｅの間、絶対値が書込み電圧Ｖｒｅｒｓｔのほぼ２分の１の電圧が印加される。しかしながら、上記第１非選択メモリセルＭ１および第２非選択メモリセルＭ２に印加される電圧が、消去リフォーミングに必要な閾値より低くなるように、Ｖｒｅｒｓｔが設定されているため、リフォーミングは起こらない。
尚、上記のリフォーミング動作方法は、ワード線を一本一本選択して、一メモリセル毎にリフォーミングを行う場合の例であるが、複数のワード線を同時に選択して、選択ビット線に接続する複数のメモリセルに対し同時にリフォーミングを行ってもよいし、メモリセルアレイ内の全てのワード線を選択して、選択ビット線に接続する全てのメモリセルに対し同時にリフォーミングを行ってもよい。その場合、非選択ワード線ＷＬｕが存在しないため、図２の第２非選択メモリセルＭ２も存在しない。更に、上述の例ではワード線の配線抵抗等の影響によりメモリセルとの接続点におけるワード線の電位が上昇（低下）し、非選択ビット線ＢＬｕと接続する第１非選択メモリセルＭ１に書き込みリフォーミング電圧（消去リフォーミング電圧）が印加されるのを防ぐため、非選択ビット線ＢＬｕにもＶｒｅｗｒｔ／２（Ｖｒｅｒｓｔ／２）を印加しているが、ワード線およびビット線の配線抵抗の影響を無視できる場合には、当該電圧は印加しなくてもよい。即ち、ワード線およびビット線の配線抵抗の影響を無視できる場合には、選択ビット線にＶｒｅｗｒｔを、他の非選択ビット線およびワード線にＶｓｓを印加して書き込みリフォーミング動作を行っても構わないし、選択ビット線にＶｓｓを、他の非選択ビット線およびワード線にＶｒｅｒｓｔを印加して消去リフォーミング動作を行っても構わない。
本発明装置１の書込み及び消去動作を示すフロー図を図８に示す。メモリセルアレイ１５内の選択メモリセルの書き込み、或いは消去動作において、制御回路２０は、先ずライトカウンタ３０に保持されている選択ビット線の書き換え電圧パルスの印加回数を読み出し、所定の第１設定値（例えば、１００００）を超えているか否かを判断する（ステップＳ１０）。
その結果、書き換え回数が当該第１の所定値よりも大きい場合、制御回路２０は、選択ビット線に接続する全てのメモリセルに対して、リフォーミング動作を実行する（ステップＳ２０）。即ち、メモリセルの可変抵抗素子の抵抗状態に関係なく、書き込み用のリフォーミング電圧パルスと消去用のリフォーミング電圧パルスのうち何れか一方のパルスを一回、又は、両方のパルスを交互に一または複数回、選択ビット線に接続する全てのメモリセルに印加する。
リフォーミング動作が完了すると、ライトカウンタ３０に保持されている選択ビット線のカウント値をゼロにリセットする（ステップＳ３０）。
その後、制御回路２０は、選択メモリセルに書き換え電圧パルスが印加され、データが書き込まれ又は消去されるように、ビット線デコーダ１６、ワード線デコーダ１７、書き換え電圧印加回路２２ａを制御する（ステップＳ４０）。このとき、電圧印加回路２２ａからビット線デコーダ１６を介して各ビット線に、および書き換え電圧印加回路２２ａからワード線デコーダ１７を介して各ワード線に印加される電圧が、夫々、図４又は図５に示されるように設定される。
書き換え電圧パルスの印加が完了すると、制御回路２０は、ライトカウンタ３０の選択ビット線の書き換え回数の数値を１だけ加算して（ステップＳ５０）、書き込み動作または消去動作を終了する。
図８のステップＳ２０におけるリフォーミング動作の詳細なフロー図を図９に示す。リフォーミングパルスを印加する前に、制御回路２０は、リフォーミング対象の選択ビット線に接続するメモリセル１４の全データを、読み出し回路２３を用いて読み出し、例えば揮発性メモリ（例えば、ライトカウンタ３０内のＲＡＭ）に退避させておく（ステップＳ２１）。
その後、選択ビット線に接続する全てのメモリセルに対して、リフォーミング動作を実行する（ステップＳ２２）。即ち、制御回路２０は、選択ビット線に接続する全てのメモリセルにリフォーミング電圧パルスが印加され、リフォーミングが行われるように、ビット線デコーダ１６、ワード線デコーダ１７、リフォーミング電圧印加回路２２ｂを制御する。このとき、リフォーミング電圧印加回路２２ｂからビット線デコーダ１６を介して各ビット線に、及び、リフォーミング電圧印加回路２２ｂからワード線デコーダ１７を介して各ワード線に印加される電圧が、夫々、図６又は図７に示されるように設定される。
ここで、当該リフォーミング電圧パルスは、書き込み用のリフォーミング電圧パルスと消去用のリフォーミング電圧パルスを交互に複数サイクル印加してもよいし、１サイクルだけ印加してもよい。また、書き込み用のリフォーミング電圧パルスと消去用のリフォーミング電圧パルスの何れか一方のみを一回だけ印加しても構わない。
その後、揮発性メモリに退避させたデータを、選択ビット線に接続するメモリセル１４に書き戻す（ステップＳ２３）。
上記ライトカウンタ３０を備える本発明装置１では、書き込み電圧パルスが第１設定値以上の回数印加された結果、スイッチング特性が劣化して読み出しマージンが小さくなった可変抵抗素子を含むメモリセルにリフォーミング電圧パルスを印加することで、可変抵抗素子のスイッチング特性を回復させることができ、これにより多数回のスイッチング動作による記憶データの抵抗値のばらつきが低減され、安定な書き換え動作を行なうことができる。
尚、ビット線とワード線の関係を入れ換えて、書込み、消去、及びリフォーミング動作を実施しても構わない。また、選択ビット線の本数を増やすか、或いは、選択ワード線の本数を増やすことにより、メモリセルアレイ内の複数のメモリセルを書込みまたは消去動作の対象とすることができるが、その場合の電圧印加条件は、単体のメモリセルを書き込む場合のものと同様である。
〈第２実施形態〉
本発明の一実施形態に係る半導体記憶装置（以降、適宜「本発明装置２」と称す）の一構成例を図１０に示す。尚、図１０において、従来の半導体記憶装置、又は図１の本発明装置１と共通する部分については、共通の符号を付して説明する。
図１０に示すように、本発明装置２は、１Ｒ型メモリセル（図２の符号１４を参照）をマトリクス状に配列したメモリセルアレイ１５ａの周辺に、ビット線デコーダ１６、ワード線デコーダ１７、制御回路２０、書き換え電圧印加回路２２ａ、リフォーミング電圧印加回路２２ｂ、読み出し回路２３、及び、エラーカウンタ３１を備えて構成される。図１に示す本発明装置１との相違点は、ライトカウンタ３０に代えて、読み出し動作におけるエラー訂正回数をビット線またはワード線毎に記憶するエラーカウンタ３１を備え、当該エラー訂正回数が所定値を超えたビット線またはワード線に対し、リフォーミング電圧印加回路２２ｂからのリフォーミング電圧パルスを印加する点である。
制御回路２０は、ＥＣＣ（Error-Correcting Code）回路２４をその内部に備え、メモリセルアレイ１５ａの書込み、消去、読み出し、リフォーミングの各動作における制御を行うのに加えて、書き換え時に生じたエラーを訂正する機能を有している。尚、ＥＣＣ回路２４は、制御回路２０内に組み込まずに個別に設けてもよい。ＥＣＣ回路２４は、読み出し動作（書き込みまたは消去電圧パルス印加後の検証動作をも含む）時において、読み出したデータに誤りがないか検出し、誤りがある場合にデータの訂正を行う。
より具体的には、制御回路２０は、選択ビット線に印加された読み出し電圧パルス、および選択ワード線に流れる電流量に基づいて検出される選択メモリセルの可変抵抗素子の電流電圧特性が、所定の第１の設定範囲内にあるか否かを判断する。ここで、第１の設定範囲とは、消去電圧パルスの印加後において、可変抵抗素子の抵抗状態が消去状態にあると読み出し回路２３が読み出すことが可能な可変抵抗素子の電流電圧特性の範囲、又は、書き込み電圧パルスの印加後において、可変抵抗素子の抵抗状態が書き込み状態にあると読み出し回路２３が読み出すことが可能な可変抵抗素子の電流電圧特性の範囲の何れかである。言い換えると、可変抵抗素子の抵抗状態が直前の書き換え電圧パルス印加により遷移すべき抵抗状態にあると読み出し回路２３が読み出すことが可能な可変抵抗素子の電流電圧特性の範囲である。例えば、図２８において、抵抗値が１ｋΩ〜１０ｋΩの範囲が低抵抗状態における第１の設定範囲、抵抗値２０ｋΩ〜１ＭΩの範囲が高抵抗状態における第１の設定範囲とすることができる。
従って、当該電流電圧特性が第１の設定範囲外にあるとは、書き込まれるべきデータが書き込まれていない、或いは消去されるべきデータが消去されていないことを意味する。本実施形態では、ＥＣＣ回路２４が、メモリセルの可変抵抗素子の電流電圧特性が第１の設定範囲内にあるか否かをデータの誤りの有無により判断し、データに誤りがある場合、データの訂正が実施される。
エラーカウンタ３１は、初期カウント値が０であり、選択メモリセルの電流電圧特性が第１の設定範囲内にないと判断される毎に、当該選択メモリセルに接続する選択ビット線のカウント値に１が加算される。そして、あるビット線のカウント値が所定の第２設定値に達した場合、リフォーミング電圧印加回路２２ｂから対象ビット線に接続するメモリセルにリフォーミング電圧パルスが印加される。
尚、エラーカウンタ３１は、ビット線に対するＥＣＣ回路２４によるデータの訂正回数を記憶する代わりに、ワード線に対するデータ訂正回数を記憶しても構わない。
図１１にエラーカウンタ３１の構成を示す概念図を示す。本実施形態では、エラーカウンタ３０は、メモリセルアレイのビット線毎に設けられ、ＥＣＣ回路２４によるデータ訂正回数の累計を同一列に属するメモリセル毎に格納している。例えば、ＥＣＣ回路２４より、ビット線ＢＬ２に接続するメモリセルのデータ訂正が行われた場合には、Ｅ＿ＢＬ２のデータ訂正回数に１を加算し、その結果値をＢＬ２のデータ訂正回数としてエラーカウンタ３１に格納する。
本実施形態の書き込み、及び消去、及びリフォーミング動作時における、メモリセルアレイ１５のビット線及びワード線を選択する電圧印加方法については、図４〜図７に示す第１実施形態の構成と同様であるので、説明を割愛する。
本発明装置２の書込み及び消去動作を示すフロー図を図１２に示す。メモリセルアレイ１５内の選択メモリセルの書き込み、或いは消去動作において、制御回路２０は、先ずエラーカウンタ３１に保持されている選択ビット線のデータ訂正回数を読み出し、所定の第２設定値（例えば、２０）に達しているか否かを判断する（ステップＳ６０）。
その結果、当該データ訂正回数が当該第２設定値に達している場合、制御回路２０は、選択ビット線に接続する全てのメモリセルに対して、リフォーミング動作を実行する（ステップＳ２０）。当該リフォーミング動作については、第１実施形態において上述した図９と同様である。
リフォーミング動作が完了すると、エラーカウンタ３１に保持されている選択ビット線のカウント値をゼロにリセットする（ステップＳ３１）。
そして、ステップＳ４０において、制御回路２０は、選択メモリセルに書き換え電圧パルスが印加され、データが書き込まれ又は消去されるように、ビット線デコーダ１６、ワード線デコーダ１７、書き換え電圧印加回路２２ａを制御する。
その後、選択メモリセルの可変抵抗素子に記憶された抵抗状態の読み出しを行い（ステップＳ７０）、選択メモリセルのデータが正常に書き換えられたか判定する（ステップＳ７１）。より具体的には、制御回路２０は、選択ビット線に印加された読み出し電圧パルス、および選択ワード線に流れる電流量に基づいて検出される選択メモリセルの可変抵抗素子の電流電圧特性が、上記の第１の設定範囲内にあるか否かを判断する。
上述の通り、当該電流電圧特性が第１の設定範囲外にあるとき、それは選択メモリセルのデータの書き換えに失敗したことを意味する。選択メモリセルのデータが正常に書き換えられなかった場合、エラーカウンタ３１に保持されている選択ビット線のカウント値を１加算し（ステップＳ８０）、ステップＳ６０に戻って、再び書き込み又は消去動作が試みられる。
上記エラーカウンタ３１を備える本発明装置１では、書き込み電圧パルスが多数回印加された結果、スイッチング特性が劣化して読み出しマージンが小さくなった可変抵抗素子を含むメモリセルの存在を、ＥＣＣ回路２４によるデータ訂正回数に基づき検出することができ、当該データ訂正回数が第２の設定値を超えたメモリセルにリフォーミング電圧パルスを印加することで、可変抵抗素子のスイッチング特性を回復させることができ、これにより多数回のスイッチング動作による記憶データの抵抗値のばらつきが低減され、安定な書き換え動作を行なうことができる。
また、エラーカウンタ３１を備える本実施形態は、ライトカウンタ３０を備える第１実施形態の構成と組み合わせることができる。
〈第３実施形態〉
本発明の一実施形態に係る半導体記憶装置（以降、適宜「本発明装置３」と称す）の一構成例を図１３に示す。尚、図１３において、従来の半導体記憶装置、又は図１の本発明装置１と共通する部分については、共通の符号を付して説明する。
図１３に示すように、本発明装置３は、１Ｒ型メモリセル（図２の符号１４ａを参照）をマトリクス状に配列したメモリセルアレイ１５ａの周辺に、ビット線デコーダ１６、ワード線デコーダ１７、制御回路２０、書き換え電圧印加回路２２ａ、リフォーミング電圧印加回路２２ｂ、及び、読み出し回路２３を備えて構成される。本実施形態において、本発明装置３は、図１に示す本発明装置１、および図１０に示す本発明装置２と異なり、リフォーミングの要否を判断するためのカウンタを備えていない。代わりに、本発明装置３は、書込み電圧パルスあるいは消去電圧パルス印加時に選択ビット線に流れる電流を読み出し回路２３が検出し、読み出し回路２３で検出される当該電流量が一度でも設定範囲を外れた場合、リフォーミング電圧印加回路２２ｂからのリフォーミング電圧パルスが印加される構成である。
書き込み又は消去動作において、読み出し回路２３は選択ビット線と電気的に直列に接続される。書き込み電圧パルス又は消去電圧パルス印加時に読み出し回路に流れる電流に基づき、選択メモリセルの電流電圧特性の変化を知ることができる。制御回路２０は、読み出し回路２３で検出された当該電流量が第２の設定範囲外であった場合、リフォーミング電圧印加回路２２ｂからリフォーミング電圧パルスを印加する。
ここで、第２の設定範囲とは、選択メモリセルのデータが書き換え電圧パルスの印加により正しく書き換えられ、書き換え後の可変抵抗素子の抵抗状態を正しく読み出すことができる場合において、当該書き換え電圧パルス印加により可変抵抗素子に流れる電流の範囲である。
本実施形態の書き込み、及び消去、及びリフォーミング動作時における、メモリセルアレイ１５ａのビット線及びワード線を選択する電圧印加方法については、図４〜図７に示す第１実施形態の構成と同様であるので、説明を割愛する。
本発明装置３の書込み及び消去動作を示すフロー図を図１４に示す。メモリセルアレイ１５ａ内の選択メモリセルの書き込み、或いは消去動作において、制御回路２０は、選択メモリセルに書き換え電圧パルスが印加されるように、ビット線デコーダ１６、ワード線デコーダ１７、書き換え電圧印加回路２２ａを制御する（ステップＳ４０）。併せて、読み出し回路２３は、書き込みパルスの印加時に選択メモリセルに流れる電流を検出（ステップＳ４２）し、当該電流量が第２の設定範囲内にあるかを判断する（ステップＳ４３）。
その結果、読み出し回路２３の検出した電流量が第２の設定範囲内にない場合、制御回路２０は、選択メモリセルに対してリフォーミング動作を実行する（ステップＳ２０）。当該リフォーミング動作については、第１実施形態において上述した図９と同様である。そして、ステップＳ４０に戻って、書き換え電圧パルスの印加を再度行う。
一方、読み出し回路２３の検出した電流量が第２の設定範囲内の場合は、選択メモリセルの可変抵抗素子に記憶された抵抗状態の読み出しを行い（ステップＳ７０）、選択メモリセルのデータが正常に書き換えられたか判定する（ステップＳ７１）。選択メモリセルのデータが正常に書き換えられなかった場合、再度書き換え電圧パルスを印加するため、ステップＳ４０に戻って、再び書き換え電圧パルスの印加が試みられる。
尚、上記本発明装置３において、書き換え電圧パルス印加で選択メモリセルの可変抵抗素子に流れる電流量を検出し、当該電流量が第２の設定範囲内にあるか否かに応じてリフォーミング要否の判断を行っているが、読み出し検証動作（図１４のステップＳ７０）を行い、選択メモリセルのデータが正常に書き換えられたか否かに応じてリフォーミング要否の判断を行ってもよい。本発明装置３の書込み及び消去動作を示す他のフロー図を図１５に示す。図１５に示す動作フロー図では、ステップＳ４１において、選択メモリセルの可変抵抗素子の電流電圧特性が、上述の第１の設定範囲内にあるか否かを判断し、第１の設定範囲外にある場合にリフォーミング動作を行う。
上記の本発明装置３では、書き込み電圧パルスが多数回印加された結果、スイッチング特性が劣化して書き換えがうまくいかなくなった可変抵抗素子を含むメモリセルにリフォーミング電圧パルスを印加することで、可変抵抗素子のスイッチング特性を回復させることができ、これにより記憶データの抵抗値のばらつきが低減され、安定な書き換え動作を行なうことができる。
また、本実施形態は、ライトカウンタ３０を備える第１実施形態、又は、エラーカウンタ３１を備える第２実施形態の構成と組み合わせて実施することができる。
〈第４実施形態〉
本発明の一実施形態に係る半導体記憶装置（以降、適宜「本発明装置４」と称す）の一構成例を図１６に示す。尚、図１６において、従来の半導体記憶装置、又は図１の本発明装置１と共通する部分については、共通の符号を付して説明する。
図１６に示すように、本発明装置４は、１Ｒ型メモリセル（図２の符号１４ａを参照）をマトリクス状に配列したメモリセルアレイ１５ａの周辺に、ビット線デコーダ１６、ワード線デコーダ１７、制御回路２０、書き換え電圧印加回路２２ａ、リフォーミング電圧印加回路２２ｂ、読み出し回路２３、ライトカウンタ３０、及び、リフォーミングカウンタ３２を備えて構成される。本発明装置４は、図１に示す本発明装置１に、リフォーミング動作を行った回数を記憶するリフォーミングカウンタ３２を更に備えた構成である。
リフォーミングカウンタ３２は、メモリセルアレイ１５ａのビット線或いはワード線毎に、又はサブメモリセルアレイ毎に、リフォーミング電圧印加回路２２ｂにより印加されるリフォーミング電圧パルスが印加された回数を保持している。そして、ライトカウンタ３０の値に拘わらず、ある選択ビット線に属するリフォーミングカウンタ３２のカウント値が所定の第３の設定値に達した場合、当該選択ビット線に接続するメモリセルが属するサブメモリセルアレイ単位で、またはメモリセルアレイ単位で、リフォーミング処理を行う構成である。即ち、リフォーミングカウンタと関係づけられているメモリセル領域と同じか、或いは、より大きな範囲で、リフォーミング処理を行う構成である。
本実施形態の書き込み、及び消去、及びリフォーミング動作時における、メモリセルアレイ１５ａのビット線及びワード線を選択する電圧印加方法については、図４〜図７に示す第１実施形態の構成と同様であるので、説明を割愛する。
本発明装置４の書込み及び消去動作を示すフロー図を図１７に示す。メモリセルアレイ１５ａ内の選択メモリセルの書き込み、或いは消去動作において、先ずリフォーミングカウンタ３２に保持されているリフォーミング電圧パルスの印加回数を読み出し、所定の第３設定値（例えば、１０００００）に達したか否かを判断する（ステップＳ１１）。
その結果、リフォーミング電圧パルスの印加回数が当該第３の設定値以上である場合、制御回路２０は、選択ビット線に接続するメモリセルが属するサブメモリセルアレイ内の全てのメモリセルに対して、リフォーミング動作を実行する（ステップＳ２５）。
ステップＳ２５において、リフォーミング動作が完了すると、当該サブメモリセルアレイ内のビット線に属するリフォーミングカウンタ３２に保持されているカウント値を、夫々ゼロにリセットする（ステップＳ３２）。
その後、ステップＳ４０において、書き込み又は消去動作を行う。このとき、制御回路２０は、選択メモリセルに書き換え電圧パルスが印加され、データが書き込まれ又は消去されるように、ビット線デコーダ１６、ワード線デコーダ１７、書き換え電圧印加回路２２ａを制御する。
一方、ステップＳ１１において、リフォーミング電圧パルスの印加回数が当該第３の設定値よりも少ない場合は、更に、ライトカウンタ３０に保持されている選択ビット線の書き換え電圧パルスの印加回数を読み出し、第１の設定値（例えば、１００００）に達しているか否かを判断する（ステップＳ１０）。
その結果、書き換え回数が当該第１の所定値に達している場合、制御回路２０は、選択ビット線に接続する全てのメモリセルに対して、リフォーミング動作を実行する（ステップＳ２０）。
ステップＳ２０において、リフォーミング動作が完了すると、ライトカウンタ３０に保持されている選択ビット線のカウント値をゼロにリセットし（ステップＳ３０）、その後、ステップＳ４０において、書き込み又は消去動作を行う。
書き換え電圧パルスの印加が完了すると、制御回路２０は、ライトカウンタ３０の選択ビット線の書き換え回数の数値を１だけ加算して（ステップＳ５０）、書き込み動作または消去動作を終了する。
また、本実施形態は、上述の第１乃至第３実施形態の構成と組み合わせて実施することができる。
〈第５実施形態〉
上述の実施形態では、メモリセルアレイ１５が１Ｒ型のメモリセルをマトリクス状に配列してなる半導体記憶装置について本発明を適用したが、本発明はメモリセルの構造によりその適用が制限されるものではない。メモリセルアレイが１Ｔ１Ｒ型のメモリセルからなる場合の例を以下に示す。
本発明の一実施形態に係る半導体記憶装置（以降、適宜「本発明装置５」と称す）の一構成例を図１８に示す。尚、図１８において、従来の半導体記憶装置と共通する部分については、共通の符号を付して説明する。図１８に示すように、本発明装置５は、１Ｔ１Ｒ型メモリセル（図１９の符号１４ｂを参照）をマトリクス状に配列したメモリセルアレイ１５ｂの周辺に、ビット線デコーダ２６、ワード線デコーダ２７、ソース線デコーダ２５、制御回路２０、書き換え電圧印加回路２２ａ、リフォーミング電圧印加回路２２ｂ、読み出し回路２３、及び、ライトカウンタ３０を備えて構成される。本発明装置５は、上述の本発明装置１において、１Ｒ型メモリセル１４に代えて１Ｔ１Ｒ型メモリセルを採用する場合の構成例である。
メモリセルアレイ１５ｂは、従来の半導体記憶装置のメモリセルアレイの構成と同様である。具体的には、図１９に示すように、メモリセルアレイ１５ｂは列方向に延伸するｍ本のビット線（列選択線に相当）ＢＬ１〜ＢＬｍと行方向に延伸するｎ本のワード線（行選択線に相当）ＷＬ１〜ＷＬｎの交点にメモリセル１４ｂがｍ×ｎ個配置した構成となっている。更に、ｎ本のソース線（ＳＬ１〜ＳＬｎ）が、ワード線と平行に配置される構成となっている。各メモリセルは、可変抵抗素子１２の上部電極と選択トランジスタ１３のドレインが接続され、ビット線に可変抵抗素子１２の下部電極が接続され、ワード線に選択トランジスタ１３のゲート電極が接続し、ソース線に選択トランジスタ１３のソースが接続している。尚、可変抵抗素子１２の下部電極と選択トランジスタ１３のドレインが接続され、ビット線に可変抵抗素子１２の上部電極が接続され、可変抵抗素子１２の上部電極と下部電極の関係が反転しても構わない。また、選択トランジスタ１３のソースとドレインの関係が反転していても構わない。
ビット線デコーダ２６は、アドレス線１８に入力されたアドレス信号に対応するメモリセルアレイ１５ｂのビット線を選択し、ワード線デコーダ２７は、アドレス線１８に入力されたアドレス信号に対応するメモリセルアレイ１５ｂのワード線を選択し、更に、ソース線デコーダ２５は、アドレス線１８に入力されたアドレス信号に対応するメモリセルアレイ１５ｂのソース線を選択する。即ち、本実施形態では、ビット線デコーダ２６、ワード線デコーダ２７、及び、ソース線デコーダ２５が、アドレス線１８から制御回路２０に入力されたアドレス入力に対応したメモリセルアレイ１５ｂ内の少なくとも１つの動作対象のメモリセルを選択するメモリセル選択回路として機能する。
制御回路２０は、メモリセルアレイ１５ｂの書込み、消去、読み出し、リフォーミングの各動作における制御を行う。制御回路２０は、アドレス線１８から入力されたアドレス信号、データ線１９から入力されたデータ入力信号（書込み時）、制御信号線２１から入力された制御入力信号に基づいて、ビット線デコーダ２６、ワード線デコーダ２７、ソース線デコーダ２５、書き換え電圧印加回路２２ａ、及び、リフォーミング電圧印加回路２２ｂの各回路、並びに、メモリセルアレイ１５ｂの読み出し、書込み、消去、及び、リフォーミング動作を制御する。図１８に示す例では、制御回路２０は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
書き換え電圧印加回路２２ａは、メモリセルアレイ１５ｂの読み出し、書込み、消去時に必要なワード線、ビット線及びソース線の各電圧を動作モードに応じて切り替え、ビット線デコーダ２６、ワード線デコーダ２７、及びソース線デコーダ２５を介してメモリセルアレイ１５内の動作対象のメモリセル１４ｂに供給する。本実施形態では、書き込みまたは消去動作において、書き換え電圧印加回路２２ａは、所定の書き換え電圧パルス（書き込み電圧パルスと消去電圧パルス）を生成し、ビット線デコーダ２６又はソース線デコーダ２５を介して、これらデコーダ２５と２６により選択されたメモリ動作対象の一または複数のビット線に接続する選択メモリセルに印加する。図１８中、Ｖｃｃは本発明装置５の電源電圧、Ｖｓｓは接地電圧、Ｖｗｒｔは書込み用電圧、Ｖｒｓｔは消去用の電圧、Ｖｗｗは書込み用のゲート電圧、Ｖｗｒは消去用のゲート電圧、Ｖｂはメモリセルアレイのバイアス電圧である。また、Ｖｒは読み出し電圧である。
リフォーミング電圧印加回路２２ｂは、書き換え電圧印加回路２２ａの内部に組み込まれていてもよい。リフォーミング電圧印加回路２２ｂは、メモリセルアレイ１５ｂのリフォーミング時に必要なリフォーミング電圧パルスを生成し、ビット線デコーダ２６或いはソース線デコーダ２５を介して、メモリセルアレイ１５ｂ内のリフォーミング動作対象のメモリセルに印加する。図１８中、Ｖｃｃは本発明装置５の電源電圧、Ｖｓｓは接地電圧、Ｖｒｅｗｒｔは書込み用のリフォーミング電圧、Ｖｒｅｒｓｔは消去用のリフォーミング電圧、Ｖｒｅｗｗはリフォーミングの書込み用ゲート電圧、Ｖｒｅｗｒはリフォーミングの消去用ゲート電圧である。
１Ｔ１Ｒ型メモリセル１４ｂで構成されたメモリセルアレイ１５ｂにおける書き込み動作時における各部への電圧印加手順の例を図２０に示す。同様に、消去動作時における電圧印加手順の例を図２１に示す。尚、以下に示す例では、具体的に図１９のビット線ＢＬ２とワード線ＷＬ２で特定されるメモリセルＭ０を書き込み或いは消去動作対象とする場合を例として説明する。図２０に示すように、選択メモリセルＭ０にデータを書き込む際は、選択メモリセルＭ０に接続する選択ソース線ＳＬｓを接地電位Ｖｓｓに維持し、書込み期間Ｔｗの間、非選択ビット線ＢＬｕはオープン、非選択ソース線ＳＬｕと非選択ワード線ＷＬｕに接地電位Ｖｓｓ、選択ワード線ＷＬｓに書き込み用のゲート電圧Ｖｗｗ、選択ビット線ＢＬｓに書込み電圧Ｖｗｒｔを印加する。ここで、書込み期間Ｔｗの間非選択ビット線ＢＬｕの電位を接地電位Ｖｓｓにしても構わない。これにより、書込み期間Ｔｗの間、選択メモリセルＭ０のみに選択ビット線ＢＬｓと選択ソース線ＳＬｓの間に書き込み動作に必要な閾値以上の電圧差Ｖｗ（＝Ｖｗｒｔ−Ｖｓｓ）が生じ、選択メモリセルの可変抵抗素子の抵抗状態が変化する。
一方、選択メモリセルＭ０からデータを消去する際は、書き込み時とは逆極性となる電圧を選択メモリセルＭ０の可変抵抗素子に印加する。図２１に示すように、選択メモリセルに接続する選択ビット線ＢＬｓを接地電位Ｖｓｓに維持し、消去期間Ｔｅの間、非選択ビット線ＢＬｕはオープン、非選択ソース線ＳＬｕと非選択ワード線ＷＬｕに接地電位Ｖｓｓ、選択ワード線ＷＬｓに書き込み用のゲート電圧Ｖｗｒ、選択ソース線ＳＬｓに書込み電圧Ｖｒｓｔを印加する。ここで、消去期間Ｔｅの間の非選択ビット線ＢＬｕの電位を接地電位Ｖｓｓにしても構わない。これにより、消去期間Ｔｅの間、選択メモリセルＭ０のみに選択ビット線ＢＬｓと選択ソース線ＳＬｓの間にメモリセルの消去動作に必要な閾値以上の電圧差Ｖｅ（＝Ｖｓｓ−Ｖｒｓｔ）が生じ、選択メモリセルの可変抵抗素子の抵抗状態が変化する。
次に、１Ｔ／１Ｒ型メモリセル１４で構成されたメモリセルアレイ１５における書き込みリフォーミング時の各部への電圧印加手順の例を図２２に示す。同様に、消去リフォーミング時の各部への電圧印加手順の例を図２３に示す。尚、以下に示す例は、ビット線ＢＬ２を選択するとともに、ワード線ＷＬ１〜ＷＬｎの何れか一つを逐次選択して、一メモリセル毎にリフォーミングを行いながら、ビット線ＢＬ２に接続する全てのメモリセルをリフォーミングする場合の例である。なかでも、具体的にビット線ＢＬ２とワード線ＷＬ２で特定されるメモリセルをリフォーミング動作対象とする場合を例として説明する。
図２２に示すように、書き込みリフォーミングを行う際は、選択メモリセルに接続する選択ソース線を接地電位Ｖｓｓに維持し、書込みリフォーミング期間Ｔｒｅｗの間、非選択ビット線ＢＬｕはオープン、非選択ソース線ＳＬｕと非選択ワード線ＷＬｕに接地電位Ｖｓｓ、選択ワード線ＷＬｓに書き込み用のゲート電圧Ｖｒｅｗｗ、選択ビット線ＢＬｓに書込み電圧Ｖｒｅｗｒｔを印加する。ここで、書込み期間Ｔｒｅｗの間の非選択ビット線ＢＬｕの電位を接地電位Ｖｓｓにしても構わない。これにより、書込みリフォーミング期間Ｔｒｅｗの間、選択メモリセルＭ０のみに選択ビット線ＢＬｓと選択ソース線ＳＬｓの間に書込みリフォーミングに必要な閾値以上の電圧Ｖｒｅｗ（＝Ｖｒｅｗｒｔ−Ｖｓｓ）が印加される。
尚、当該書き込みリフォーミング期間Ｔｒｅｗは、書き込み電圧パルスが印加されるＴｗよりも長く設定される。また、電圧Ｖｒｅｗｒｔが印加される前後に、パルスの立ち上がり／立ち下がり期間を設け、急激な電圧変化を避けるように、ゆっくりとパルスの電圧振幅を変化させることが好ましい。
一方、消去リフォーミングでは、書き込みリフォーミング時とは逆極性の電圧パルスを選択メモリセルに印加する。図２３に示すように、消去用のリフォーミングを行う際は、選択メモリセルに接続する選択ビット線ＢＬｓを接地電位Ｖｓｓに維持し、消去リフォーミング期間Ｔｒｅｅの間、非選択ビット線ＢＬｕはオープン、非選択ソース線ＳＬｕと非選択ワード線ＷＬｕに接地電位Ｖｓｓ、選択ゲート線ＷＬｓに書き込み用のゲート電圧Ｖｒｅｗｒ、選択ソース線ＳＬｓに書込み電圧Ｖｒｅｒｓｔを印加する。ここで、書込みリフォーミング期間Ｔｒｅｅの間の非選択ビット線ＢＬｕの電位を接地電位Ｖｓｓにしても構わない。これにより、消去リフォーミング期間Ｔｒｅｅの間、選択メモリセルＭ０のみに選択ビット線ＢＬｓと選択ソース線ＳＬｓの間にメモリセルの消去リフォーミングに必要な閾値以上の電圧Ｖｒｅｅ（＝Ｖｓｓ−Ｖｒｅｒｓｔ）が印加される。
尚、当該消去リフォーミング期間Ｔｒｅｅは、消去電圧パルスが印加される期間Ｔｅよりも長く設定される。また、電圧Ｖｒｅｒｓｔが印加される前後に、パルスの立ち上がり／立ち下がり期間を設け、急激な電圧変化を避けるように、ゆっくりとパルスの電圧振幅を変化させることが好ましい。
読み出し回路、およびライトカウンタ３０の構成、並びに、書き込み、消去、及びリフォーミング時における具体的な動作フローについては、上述の第１実施形態における本発明装置１と同様の構成を利用でき、説明を割愛する。
尚、上記のリフォーミング動作方法は、ワード線を一本一本選択して、一メモリセル毎にリフォーミングを行う場合の例であるが、複数のワード線を同時に選択して、選択ビット線に接続する複数のメモリセルに対し同時にリフォーミングを行ってもよいし、メモリセルアレイ内の全てのワード線を選択して、選択ビット線に接続する全てのメモリセルに対し同時にリフォーミングを行ってもよい。
また、ビット線とソース線の関係を入れ換えて、書込み、及び消去、及びリフォーミング動作を実施しても構わない。また、選択ビット線の本数を増やすか、或いは、選択ソース線の本数を増やすことにより、メモリセルアレイ内の複数のメモリセルを書込みまたは消去動作の対象とすることができるが、その場合の電圧印加条件は、単体のメモリセルを書き込む場合のものと同様である。
１Ｔ１Ｒ型メモリセルを備えてなる本発明に係る半導体記憶装置の他の構成例を図２４〜図２６に示す。図２４に示す半導体記憶装置（本発明装置６）は、本発明の第２実施形態に係る本発明装置２において、メモリセルアレイを１Ｔ１Ｒ型メモリセルで構成した例であり、エラーカウンタ３１のカウント値に基づきリフォーミングが制御される。
また、図２５に示す半導体記憶装置（本発明装置７）は、本発明の第３実施形態に係る本発明装置３において、メモリセルアレイを１Ｔ１Ｒ型メモリセルで構成した例であり、読み出し時あるいは書き換え電圧パルス印加時に選択メモリセルに流れる電流を読み出し回路が検知し、当該検知結果に基づいてリフォーミングが制御される構成である。
また、図２６に示す半導体記憶装置（本発明装置８）は、本発明の第４実施形態に係る本発明装置４において、メモリセルアレイを１Ｔ１Ｒ型メモリセルで構成した例であり、ライトカウンタ３０のカウント値と併せて、リフォーミング検知回路のカウント値に基づきリフォーミングが制御される構成である。
上記何れの構成も、スイッチング特性が劣化して書き換えがうまくいかなくなった可変抵抗素子を含むメモリセルにリフォーミング電圧パルスを印加して、可変抵抗素子のスイッチング特性を回復させることができ、これにより記憶データの抵抗値のバラツキが低減され、安定な書き換え動作が可能である。
尚、上述の実施形態は本発明の好適な実施形態の一例である。本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。
〈別実施形態〉
以下に、本発明の別実施形態について説明する。
〈１〉上記各実施形態において、メモリセル構造として、１Ｒ型メモリセルと１Ｔ／１Ｒ型メモリセルの２つの場合につき、夫々のメモリセルアレイ構成を例示して説明したが、メモリセル構造は、１Ｒ型メモリセル或いは１Ｔ／１Ｒ型メモリセル以外であっても、可変抵抗素子のフィラメントの形成及び消滅から、可変抵抗素子の抵抗値が変えることができる構造であれば、如何なる構造であっても構わない。また、１Ｔ／１Ｒ型メモリセルの選択トランジスタは、Ｎ型ＭＯＳＦＥＴである場合を想定して説明したが、Ｐ型ＭＯＳＦＥＴであっても構わない。
〈２〉上述の第２実施形態に係る本発明装置２は、ＥＣＣ回路２４を備え、書き込みまたは消去動作が正常に行われたか否かを読み出し検証動作時にＥＣＣ回路２４が判定し、ＥＣＣ回路２４のデータ訂正回数に基づきリフォーミングの要否を判断する構成であるが、ＥＣＣ回路２４は必ずしも必要とはされない。例えば、図１２のステップＳ７１において、読み出し時に可変抵抗素子に流れる電流を検出して、選択メモリセルの可変抵抗素子の電流電圧特性が第１の設定範囲内にあるか否かを判断すればよい。当該電流電圧特性が第１の設定範囲外の場合、エラーカウンタ３１に保持されている選択ビット線のカウント値を１加算し（ステップＳ８０）、ステップＳ６０に戻って、再び書き込み又は消去動作を試みる構成とする。
また、書き換え電圧パルス印加時に可変抵抗素子に流れる電流を検出し、選択メモリセルの可変抵抗素子に流れる電流量が第２の設定範囲内にあるか否かに基づき、エラーカウンタ３１のカウント値を増減させる構成も可能である。その場合の書込み及び消去動作を示すフローを図２７に示す。メモリセルアレイ１５ａ内の選択メモリセルの書き込み、或いは消去動作において、制御回路２０は、先ずエラーカウンタ３０に保持されている選択ビット線のカウント値を読み出し、所定の第２設定値（例えば、２０）に達しているか否かを判断する（ステップＳ６０）。
その結果、当該カウント値が第２設定値に達している場合、制御回路２０は、選択ビット線に接続する全てのメモリセルに対して、リフォーミング動作を実行する（ステップＳ２０）。リフォーミング動作が完了すると、エラーカウンタ３１に保持されている選択ビット線のカウント値をゼロにリセットする（ステップＳ３１）。
そして、ステップＳ４０において、選択メモリセルに書き換え電圧パルスが印加される。併せて、読み出し回路２３は、書き込みパルスの印加時に選択メモリセルに流れる電流を検出（ステップＳ４２）し、当該電流量が第２の設定範囲内にあるかを判断する（ステップＳ４３）。
その結果、読み出し回路２３の検出した電流量が第２の設定範囲内にない場合、制御回路２０は、エラーカウンタ３１に保持されている選択ビット線のカウント値を１加算し（ステップＳ８０）、その後、選択メモリセルの可変抵抗素子に記憶された抵抗状態の読み出しを行い（ステップＳ７０）、選択メモリセルのデータが正常に書き換えられたか判定する（ステップＳ７１）。選択メモリセルのデータが正常に書き換えられなかった場合、再度書き換え電圧パルスを印加するため、ステップＳ６０に戻って、エラーカウンタのカウント値を確認後、再び書き換え電圧パルスの印加が試みられる。
〈３〉上述の第５実施形態において、１Ｔ／１Ｒ型メモリセルのメモリセルアレイ構成として、図１９に示すような行方向に延伸するソース線を各行に設ける構成を例示したが、１Ｔ／１Ｒ型メモリセルのメモリセルアレイ構成は、上記実施形態の構成に限定されるものではない。例えば、ソース線が列方向にビット線と平行に延伸していても構わない。
〈４〉上記第１乃至第４実施形態では、ワード線及びビット線を１本選択し、当該選択ビット線に接続する選択メモリセルを流れる読み出し電流を、ビット線側で選択して、読み出す場合を想定したが、ビット線とワード線の関係を反転させて、ワード線側で読み出す方式であっても構わない。この場合、読み出し回路２３は、ワード線デコーダ１７側に接続する。同様に、第５実施形態では、ワード線及びビット線を１本選択し、当該選択ビット線に接続する選択メモリセルを流れる読み出し電流を、ビット線側で選択して、読み出す場合を想定したが、ソース線側で読み出す方式であっても構わない。
〈５〉上記各実施形態において、図１、図１０、図１３、図１６、図１８、図２４〜図２６に示す書き換え電圧印加回路２２ａは、書き込み、消去、読み出しの各動作の電圧を１つの回路ブロックで生成する形態を示しているが、上記各動作用の電圧を個別に発生する回路を夫々備えても構わない。更に、読み出し動作時に選択メモリセルに印加する読み出し電圧は、各デコーダ内で生成させても構わない。同様に、図１、図１０、図１３、図１６、図１８、図２４〜図２６に示すリフォーミング電圧印加回路２２ｂは、リフォーミング動作の電圧を１つの回路ブロックで生成する形態を示しているが、上記リフォーミング動作用の電圧を書き換え電圧印加回路２２ａが生成しても構わない。
〈６〉上記第３実施形を除く各実施形態において、メモリセルアレイの各行または列毎に、ライトカウンタ３０、またはエラーカウンタ３１、またはリフォーミングカウンタ３２を設ける構成としているが、或る纏まったデータサイズで必ずアクセスされるような用途の場合、その纏まったメモリ領域は必ず連続して読み出しがなされるため、その領域毎にライトカウンタ３０、またはエラーカウンタ３１、またはリフォーミングカウンタ３２を設けても構わない。つまり、２以上の行または列毎にライトカウンタ３０、またはエラーカウンタ３１、またはリフォーミングカウンタ３２を設けても良い。
〈７〉上記各実施形態においては、１つのメモリセルアレイからなる構成を想定して説明したが、或る纏まったデータサイズで必ずアクセスされるような用途においては、メモリセルアレイ１５ａ，１５ｂを複数のサブメモリセルアレイに分割し、且つ、当該データサイズとサブアレイメモリセルアレイの容量を同じにしておけば、サブメモリセルアレイ内のメモリセルは必ず連続して書き換え或いは読み出しがなされるため、当該サブメモリセルアレイ毎に、ライトカウンタ３０、エラーカウンタ３１、又はリフォーミングカウンタ３２を設け、このカウンタの状態によって、リフォーミング動作を行っても良い。
本発明は、半導体記憶装置に利用可能であり、特に電圧印加によって抵抗状態が遷移し、当該遷移後の抵抗状態が不揮発的に保持される可変抵抗素子を備えてなる半導体記憶装置に利用可能である。
１〜８： 本発明に係る半導体記憶装置
１２： 可変抵抗素子
１３： 選択トランジスタ
１４ａ，１４ｂ： メモリセル
１５ａ，１５ｂ： メモリセルアレイ
１６，２６： ビット線デコーダ
１７，２７： ワード線デコーダ
１８： アドレス線
１９： データ線
２０： 制御回路
２１： 制御信号線
２２： 電圧印加回路
２２ａ： 書き換え電圧印加回路
２２ｂ： リフォーミング電圧印加回路
２３： 読み出し回路
２４： ＥＣＣ回路
２５： ソース線デコーダ
３０： ライトカウンタ
３１： エラーカウンタ
３２： リフォーミングカウンタ
１０１： 可変抵抗素子の上部電極
１０２： 可変抵抗体
１０３： 可変抵抗素子の下部電極
ＢＬ１〜ＢＬｍ： ビット線
ＢＬｓ： 選択ビット線
ＢＬｕ： 非選択ビット線
Ｍ０： 選択メモリセル
Ｍ１： 第１非選択メモリセル
Ｍ２： 第２非選択メモリセル
Ｍ３： 第３非選択メモリセル
ＳＬ１〜ＳＬｎ： ソース線
ＳＬｓ： 選択ソース線
ＳＬｕ： 非選択ソース線
Ｔｅ： 消去期間
Ｔｒｅａｄ： 読み出し期間
Ｔｒｅｅ： 消去リフォーミング期間
Ｔｒｅｗ： 書き込みリフォーミング期間
Ｔｒｅｗｕｐ： 書き込みリフォーミングにおけるパルスの立ち上がり期間
Ｔｒｅｗｄｗ： 書き込みリフォーミングにおけるパルスの立ち下がり期間
Ｔｗ： 書き込み期間
Ｖｂ： メモリセルアレイバイアス電圧
Ｖｃｃ： 電源電圧
Ｖｒｅｗｒｔ： 書き込みリフォーミングの電圧
Ｖｒｅｒｓｔ： 消去リフォーミングの電圧
Ｖｒｓｔ： 消去電圧
Ｖｒ： 読み出し電圧
Ｖｓｓ： 接地電圧
Ｖｗｒｔ： 書き込み電圧
Ｖｗｗ： 書き込み時に選択ワード線に印加されるゲート電圧
Ｖｗｒ： 消去時に選択ワード線に印加されるゲート電圧
Ｖｒｅｗｒ：書き込みリフォーミング時に選択ワード線に印加されるゲート電圧
Ｖｒｅｗｗ：消去リフォーミング時に選択ワード線に印加されるゲート電圧
ＷＬ１〜ＷＬｎ： ワード線
ＷＬｓ： 選択ワード線
ＷＬｕ： 非選択ワード線

Claims (20)

  1. 可変抵抗体の両端に電極を担持し、当該両端の電極間に電気的ストレスを与えることにより、前記電極間の電流電圧特性で規定される抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いる可変抵抗素子を備えてなる半導体記憶装置において、
    前記可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイと、
    前記各メモリセルに印加される電圧を制御することにより、前記メモリセルアレイ内の前記メモリセルの中から一または複数のメモリ動作対象の前記メモリセルを選択するメモリセル選択回路と、
    前記メモリセル選択回路により選択された書き換え対象の前記メモリセルに対して、前記可変抵抗素子の前記各抵抗状態を異なる状態に遷移させる書き換え電圧パルスを生成し、前記メモリセル選択回路を介して印加する書き換え電圧印加回路と、
    前記書き換え電圧パルスの何れとも異なるリフォーミング電圧パルスを前記書き換え電圧パルスを複数回印加後の前記メモリセルに印加し、前記可変抵抗素子の少なくとも一つの前記抵抗状態に対して初期抵抗状態からの変動を修復するリフォーミング電圧印加回路と、
    前記メモリセルの前記可変抵抗素子に流れる電流を検知する読み出し回路と、を備え、
    前記リフォーミング電圧印加回路は、
    前記メモリセル選択回路により選択されたリフォーミング対象の前記メモリセルに対して、前記書き換え電圧パルスの何れか一つに対応する前記リフォーミング電圧パルスを少なくとも一つ生成して、前記メモリセル選択回路を介して印加し、
    前記リフォーミング電圧パルスの少なくとも一つは、当該リフォーミング電圧パルスが対応付けられている前記書き換え電圧パルスよりもパルス印加時間が長く、且つピーク電圧の絶対値が小さい長パルスリフォーミング電圧パルスであることを特徴とする半導体記憶装置。
  2. 前記長パルスリフォーミング電圧パルスは、当該長パルスリフォーミング電圧パルスが対応付けられている前記書き換え電圧パルスよりもパルスの立ち上がり時間または立ち下がり時間が長いことを特徴とする請求項１に記載の半導体記憶装置。
  3. 可変抵抗体の両端に電極を担持し、当該両端の電極間に電気的ストレスを与えることにより、前記電極間の電流電圧特性で規定される抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いる可変抵抗素子を備えてなる半導体記憶装置において、
    前記可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイと、
    前記各メモリセルに印加される電圧を制御することにより、前記メモリセルアレイ内の前記メモリセルの中から一または複数のメモリ動作対象の前記メモリセルを選択するメモリセル選択回路と、
    前記メモリセル選択回路により選択された書き換え対象の前記メモリセルに対して、前記可変抵抗素子の前記各抵抗状態を異なる状態に遷移させる書き換え電圧パルスを生成し、前記メモリセル選択回路を介して印加する書き換え電圧印加回路と、
    前記書き換え電圧パルスの何れとも異なるリフォーミング電圧パルスを前記書き換え電圧パルスを複数回印加後の前記メモリセルに印加し、前記可変抵抗素子の少なくとも一つの前記抵抗状態に対して初期抵抗状態からの変動を修復するリフォーミング電圧印加回路と、
    前記メモリセルの前記可変抵抗素子に流れる電流を検知する読み出し回路と、を備え、
    前記リフォーミング電圧印加回路は、
    前記メモリセル選択回路により選択されたリフォーミング対象の前記メモリセルに対して、前記書き換え電圧パルスの何れか一つに対応する前記リフォーミング電圧パルスを少なくとも一つ生成して、前記メモリセル選択回路を介して印加し、
    前記リフォーミング電圧パルスの少なくとも一つは、当該リフォーミング電圧パルスが対応付けられている前記書き換え電圧パルスよりもパルス印加時間が長く、且つパルスの立ち上がり時間または立ち下がり時間が長い長パルスリフォーミング電圧パルスであることを特徴とする半導体記憶装置。
  4. 前記長パルスリフォーミング電圧パルスは、そのピーク電圧に至るまでの印加電圧の絶対値が時間と共に階段状に上昇するか、又は、そのピーク電圧からの印加電圧の絶対値が時間と共に階段状に減少するパルスであることを特徴とする請求項１に記載の半導体記憶装置。
  5. 可変抵抗体の両端に電極を担持し、当該両端の電極間に電気的ストレスを与えることにより、前記電極間の電流電圧特性で規定される抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いる可変抵抗素子を備えてなる半導体記憶装置において、
    前記可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイと、
    前記各メモリセルに印加される電圧を制御することにより、前記メモリセルアレイ内の前記メモリセルの中から一または複数のメモリ動作対象の前記メモリセルを選択するメモリセル選択回路と、
    前記メモリセル選択回路により選択された書き換え対象の前記メモリセルに対して、前記可変抵抗素子の前記各抵抗状態を異なる状態に遷移させる書き換え電圧パルスを生成し、前記メモリセル選択回路を介して印加する書き換え電圧印加回路と、
    前記書き換え電圧パルスの何れとも異なるリフォーミング電圧パルスを前記書き換え電圧パルスを複数回印加後の前記メモリセルに印加し、前記可変抵抗素子の少なくとも一つの前記抵抗状態に対して初期抵抗状態からの変動を修復するリフォーミング電圧印加回路と、
    前記メモリセルの前記可変抵抗素子に流れる電流を検知する読み出し回路と、を備え、
    前記リフォーミング電圧印加回路は、
    前記メモリセル選択回路により選択されたリフォーミング対象の前記メモリセルに対して、前記書き換え電圧パルスの何れか一つに対応する前記リフォーミング電圧パルスを少なくとも一つ生成して、前記メモリセル選択回路を介して印加し、
    前記リフォーミング電圧パルスの少なくとも一つは、当該リフォーミング電圧パルスが対応付けられている前記書き換え電圧パルスよりもパルス印加時間が長い長パルスリフォーミング電圧パルスであり、
    前記長パルスリフォーミング電圧パルスは、そのピーク電圧に至るまでの印加電圧の絶対値が時間と共に階段状に上昇するか、又は、そのピーク電圧からの印加電圧の絶対値が時間と共に階段状に減少するパルスであることを特徴とする半導体記憶装置。
  6. ＥＣＣ回路を備え、
    エラーカウンタを、前記メモリセルアレイの行または列毎に、或いは前記メモリセルアレイを分割してなるサブメモリセルアレイ毎に、又は、前記メモリセルアレイ毎に備え、
    前記エラーカウンタの夫々は、
    前記メモリセルアレイ内の当該エラーカウンタと関連付けられた前記メモリセルに記憶された情報の読み出しにおいて、前記ＥＣＣ回路が誤り訂正を行った回数を記憶し、
    前記エラーカウンタの値が所定の第１設定値に達した場合、前記リフォーミング電圧印加回路が、当該エラーカウンタと関連付けられた前記メモリセルに、前記メモリセル選択回路を介して前記リフォーミング電圧パルスを印加することを特徴とする請求項１〜５の何れか一項に記載の半導体記憶装置。
  7. 可変抵抗体の両端に電極を担持し、当該両端の電極間に電気的ストレスを与えることにより、前記電極間の電流電圧特性で規定される抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いる可変抵抗素子を備えてなる半導体記憶装置において、
    前記可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイと、
    前記各メモリセルに印加される電圧を制御することにより、前記メモリセルアレイ内の前記メモリセルの中から一または複数のメモリ動作対象の前記メモリセルを選択するメモリセル選択回路と、
    前記メモリセル選択回路により選択された書き換え対象の前記メモリセルに対して、前記可変抵抗素子の前記各抵抗状態を異なる状態に遷移させる書き換え電圧パルスを生成し、前記メモリセル選択回路を介して印加する書き換え電圧印加回路と、
    前記書き換え電圧パルスの何れとも異なるリフォーミング電圧パルスを前記書き換え電圧パルスを複数回印加後の前記メモリセルに印加し、前記可変抵抗素子の少なくとも一つの前記抵抗状態に対して初期抵抗状態からの変動を修復するリフォーミング電圧印加回路と、
    前記メモリセルの前記可変抵抗素子に流れる電流を検知する読み出し回路と、
    ＥＣＣ回路と、を備え、
    エラーカウンタを、前記メモリセルアレイの行または列毎に、或いは前記メモリセルアレイを分割してなるサブメモリセルアレイ毎に、又は、前記メモリセルアレイ毎に備え、
    前記リフォーミング電圧印加回路は、
    前記メモリセル選択回路により選択されたリフォーミング対象の前記メモリセルに対して、前記書き換え電圧パルスの何れか一つに対応する前記リフォーミング電圧パルスを少なくとも一つ生成して、前記メモリセル選択回路を介して印加し、
    前記エラーカウンタの夫々は、
    前記メモリセルアレイ内の当該エラーカウンタと関連付けられた前記メモリセルに記憶された情報の読み出しにおいて、前記ＥＣＣ回路が誤り訂正を行った回数を記憶し、
    前記エラーカウンタの値が所定の第１設定値に達した場合、前記リフォーミング電圧印加回路が、当該エラーカウンタと関連付けられた前記メモリセルに、前記メモリセル選択回路を介して前記リフォーミング電圧パルスを印加することを特徴とする半導体記憶装置。
  8. エラーカウンタを、前記メモリセルアレイの行または列毎に、或いは前記メモリセルアレイを分割してなるサブメモリセルアレイ毎に、又は、前記メモリセルアレイ毎に備え、
    前記エラーカウンタの夫々は、
    前記メモリセルアレイ内の当該エラーカウンタと関連付けられた前記メモリセルの前記可変抵抗素子の前記電流電圧特性が所定の第１設定範囲外であると前記読み出し回路が検出した回数を記憶し、
    前記エラーカウンタの値が所定の第１設定値に達した場合、前記リフォーミング電圧印加回路が、当該エラーカウンタと関連付けられた前記メモリセルに、前記メモリセル選択回路を介して前記リフォーミング電圧パルスを印加することを特徴とする請求項１〜５の何れか一項に記載の半導体記憶装置。
  9. 可変抵抗体の両端に電極を担持し、当該両端の電極間に電気的ストレスを与えることにより、前記電極間の電流電圧特性で規定される抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いる可変抵抗素子を備えてなる半導体記憶装置において、
    前記可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイと、
    前記各メモリセルに印加される電圧を制御することにより、前記メモリセルアレイ内の前記メモリセルの中から一または複数のメモリ動作対象の前記メモリセルを選択するメモリセル選択回路と、
    前記メモリセル選択回路により選択された書き換え対象の前記メモリセルに対して、前記可変抵抗素子の前記各抵抗状態を異なる状態に遷移させる書き換え電圧パルスを生成し、前記メモリセル選択回路を介して印加する書き換え電圧印加回路と、
    前記書き換え電圧パルスの何れとも異なるリフォーミング電圧パルスを前記書き換え電圧パルスを複数回印加後の前記メモリセルに印加し、前記可変抵抗素子の少なくとも一つの前記抵抗状態に対して初期抵抗状態からの変動を修復するリフォーミング電圧印加回路と、
    前記メモリセルの前記可変抵抗素子に流れる電流を検知する読み出し回路と、を備え、
    エラーカウンタを、前記メモリセルアレイの行または列毎に、或いは前記メモリセルアレイを分割してなるサブメモリセルアレイ毎に、又は、前記メモリセルアレイ毎に備え、
    前記リフォーミング電圧印加回路は、
    前記メモリセル選択回路により選択されたリフォーミング対象の前記メモリセルに対して、前記書き換え電圧パルスの何れか一つに対応する前記リフォーミング電圧パルスを少なくとも一つ生成して、前記メモリセル選択回路を介して印加し、
    前記エラーカウンタの夫々は、
    前記メモリセルアレイ内の当該エラーカウンタと関連付けられた前記メモリセルの前記可変抵抗素子の前記電流電圧特性が所定の第１設定範囲外であると前記読み出し回路が検出した回数を記憶し、
    前記エラーカウンタの値が所定の第１設定値に達した場合、前記リフォーミング電圧印加回路が、当該エラーカウンタと関連付けられた前記メモリセルに、前記メモリセル選択回路を介して前記リフォーミング電圧パルスを印加することを特徴とする半導体記憶装置。
  10. エラーカウンタを、前記メモリセルアレイの行または列毎に、或いは前記メモリセルアレイを分割してなるサブメモリセルアレイ毎に、又は、前記メモリセルアレイ毎に備え、
    前記エラーカウンタの夫々は、
    前記書き換え電圧パルスの印加時において、前記メモリセルアレイ内の当該エラーカウンタと関連付けられた書き換え対象の前記メモリセルの前記可変抵抗素子に流れる電流量が所定の第２設定範囲外であると前記読み出し回路が検出した回数を記憶し、
    前記エラーカウンタの値が所定の第１設定値に達した場合、前記リフォーミング電圧印加回路が、当該エラーカウンタと関連付けられた前記メモリセルに、前記メモリセル選択回路を介して前記リフォーミング電圧パルスを印加することを特徴とする請求項１〜５の何れか一項に記載の半導体記憶装置。
  11. 可変抵抗体の両端に電極を担持し、当該両端の電極間に電気的ストレスを与えることにより、前記電極間の電流電圧特性で規定される抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いる可変抵抗素子を備えてなる半導体記憶装置において、
    前記可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイと、
    前記各メモリセルに印加される電圧を制御することにより、前記メモリセルアレイ内の前記メモリセルの中から一または複数のメモリ動作対象の前記メモリセルを選択するメモリセル選択回路と、
    前記メモリセル選択回路により選択された書き換え対象の前記メモリセルに対して、前記可変抵抗素子の前記各抵抗状態を異なる状態に遷移させる書き換え電圧パルスを生成し、前記メモリセル選択回路を介して印加する書き換え電圧印加回路と、
    前記書き換え電圧パルスの何れとも異なるリフォーミング電圧パルスを前記書き換え電圧パルスを複数回印加後の前記メモリセルに印加し、前記可変抵抗素子の少なくとも一つの前記抵抗状態に対して初期抵抗状態からの変動を修復するリフォーミング電圧回路と、
    前記メモリセルの前記可変抵抗素子に流れる電流を検知する読み出し回路と、を備え、
    エラーカウンタを、前記メモリセルアレイの行または列毎に、或いは前記メモリセルアレイを分割してなるサブメモリセルアレイ毎に、又は、前記メモリセルアレイ毎に備え、
    前記リフォーミング電圧印加回路は、
    前記メモリセル選択回路により選択されたリフォーミング対象の前記メモリセルに対して、前記書き換え電圧パルスの何れか一つに対応する前記リフォーミング電圧パルスを少なくとも一つ生成して、前記メモリセル選択回路を介して印加し、
    前記エラーカウンタの夫々は、
    前記書き換え電圧パルスの印加時において、前記メモリセルアレイ内の当該エラーカウンタと関連付けられた書き換え対象の前記メモリセルの前記可変抵抗素子に流れる電流量が所定の第２設定範囲外であると前記読み出し回路が検出した回数を記憶し、
    前記エラーカウンタの値が所定の第１設定値に達した場合、前記リフォーミング電圧印加回路が、当該エラーカウンタと関連付けられた前記メモリセルに、前記メモリセル選択回路を介して前記リフォーミング電圧パルスを印加することを特徴とする半導体記憶装置。
  12. 前記メモリセルアレイ内の前記可変抵抗素子の前記電流電圧特性が、所定の第１設定範囲外であると前記読み出し回路が検出した場合、
    前記リフォーミング電圧印加回路が、
    前記電流電圧特性が前記第１設定範囲外の当該可変抵抗素子を含む前記メモリセルに、前記メモリセル選択回路を介して前記リフォーミング電圧パルスを印加することを特徴とする請求項１〜５の何れか一項に記載の半導体記憶装置。
  13. 前記書き換え電圧パルスの印加時において、書き換え対象の前記可変抵抗素子のうち少なくとも１つに流れる電流量が、所定の第２設定範囲外であると前記読み出し回路が検出した場合、
    前記リフォーミング電圧印加回路が、
    前記電流量が前記第２設定範囲外の当該可変抵抗素子を含む前記メモリセルに、前記メモリセル選択回路を介して前記リフォーミング電圧パルスを印加することを特徴とする請求項１〜５の何れか一項に記載の半導体記憶装置。
  14. 前記リフォーミング電圧パルスの印加回数を記憶するリフォーミングカウンタを、前記メモリセルアレイの行または列毎に、或いは前記メモリセルアレイを分割してなるサブメモリセルアレイ毎に、又は、前記メモリセルアレイ毎に備え、
    前記リフォーミングカウンタの値が所定の第２設定値に達した場合、前記リフォーミング電圧印加回路が、当該リフォーミングカウンタと関連付けられた全ての前記メモリセルを含む前記サブメモリセルアレイ内の全ての前記メモリセル、或いは前記メモリセルアレイ内の全ての前記メモリセルに対して、前記メモリセル選択回路を介して前記リフォーミング電圧パルスを印加することを特徴とする請求項１〜１３の何れか一項に記載の半導体記憶装置。
  15. 可変抵抗体の両端に電極を担持し、当該両端の電極間に電気的ストレスを与えることにより、前記電極間の電流電圧特性で規定される抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いる可変抵抗素子を備えてなる半導体記憶装置において、
    前記可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイと、
    前記各メモリセルに印加される電圧を制御することにより、前記メモリセルアレイ内の前記メモリセルの中から一または複数のメモリ動作対象の前記メモリセルを選択するメモリセル選択回路と、
    前記メモリセル選択回路により選択された書き換え対象の前記メモリセルに対して、前記可変抵抗素子の前記各抵抗状態を異なる状態に遷移させる書き換え電圧パルスを生成し、前記メモリセル選択回路を介して印加する書き換え電圧印加回路と、
    前記書き換え電圧パルスの何れとも異なるリフォーミング電圧パルスを前記書き換え電圧パルスを複数回印加後の前記メモリセルに印加し、前記可変抵抗素子の少なくとも一つの前記抵抗状態に対して初期抵抗状態からの変動を修復するリフォーミング電圧印加回路と、
    前記メモリセルの前記可変抵抗素子に流れる電流を検知する読み出し回路と、を備え、
    前記リフォーミング電圧パルスの印加回数を記憶するリフォーミングカウンタを、前記メモリセルアレイの行または列毎に、或いは前記メモリセルアレイを分割してなるサブメモリセルアレイ毎に、又は、前記メモリセルアレイ毎に備え、
    前記リフォーミング電圧印加回路は、
    前記メモリセル選択回路により選択されたリフォーミング対象の前記メモリセルに対して、前記書き換え電圧パルスの何れか一つに対応する前記リフォーミング電圧パルスを少なくとも一つ生成して、前記メモリセル選択回路を介して印加し、
    前記リフォーミングカウンタの値が所定の第２設定値に達した場合、前記リフォーミング電圧印加回路が、当該リフォーミングカウンタと関連付けられた全ての前記メモリセルを含む前記サブメモリセルアレイ内の全ての前記メモリセル、或いは前記メモリセルアレイ内の全ての前記メモリセルに対して、前記メモリセル選択回路を介して前記リフォーミング電圧パルスを印加することを特徴とする半導体記憶装置。
  16. 前記リフォーミング電圧パルスの少なくとも一つは、当該リフォーミング電圧パルスが対応付けられている前記書き換え電圧パルスよりもパルス印加時間が長い長パルスリフォーミング電圧パルスであることを特徴とする請求項７、９、１１及び１５の何れか一項に記載の半導体装置。
  17. 前記書き換え電圧印加回路が、前記可変抵抗素子の前記抵抗状態を高抵抗状態から低抵抗状態に遷移させる第１書き換え電圧パルス、及び、前記可変抵抗素子の前記抵抗状態を前記低抵抗状態から前記高抵抗状態に遷移させる第２書き換え電圧パルスの何れか一方の電圧パルスを、前記メモリセル選択回路を介して、書き換え対象の前記メモリセルに印加し、
    前記リフォーミング電圧印加回路が、前記第１書き換え電圧パルスに対応する前記リフォーミング電圧パルスである第１リフォーミング電圧パルス、又は、前記第２書き換え電圧パルスに対応する前記リフォーミング電圧パルスである第２リフォーミング電圧パルスのうち少なくとも何れか一方の電圧パルスを、リフォーミング対象の前記メモリセルに印加することを特徴とする請求項１〜１６の何れか一項に記載の半導体記憶装置。
  18. 前記書き換え電圧印加回路により前記メモリセル選択回路を介して印加される前記書き換え電圧の印加回数を記憶するライトカウンタを、前記メモリセルアレイの行または列毎に、或いは前記メモリセルアレイを分割してなるサブメモリセルアレイ毎に、又は、前記メモリセルアレイ毎に備え、
    前記ライトカウンタの値が所定の第３設定値に達した場合、前記リフォーミング電圧印加回路が、当該ライトカウンタと関連付けられた前記メモリセルに、前記メモリセル選択回路を介して前記リフォーミング電圧パルスを印加することを特徴とする請求項１〜１７の何れか一項に記載の半導体記憶装置。
  19. 前記可変抵抗体が、遷移金属の酸化物または酸窒化物を含んでなることを特徴とする請求項１〜１８の何れか一項に記載の半導体記憶装置。
  20. 前記可変抵抗体が、Ｈｆ、Ｔａ、Ｔｉ、Ｃｏ、Ｎｉ、Ｃｕの中から選択される遷移金属の酸化物または酸窒化物を含んでなることを特徴とする請求項１９に記載の半導体記憶装置。
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