JP4251576B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
図5に、第1実施形態における本発明装置の概略の構成を示す。図5に示すように、本発明装置は、1R型メモリセルをマトリクス状に配列したメモリセルアレイ25の周辺に、ビット線デコーダ16、ワード線デコーダ17、電圧スイッチ回路22、読み出し回路23、電圧発生回路24、及び、制御回路20を備えて構成される。
第1実施形態では、メモリセルが1R型メモリセルである場合について説明したが、メモリセルが1T/1R型メモリセルである場合の実施形態を以下に示す。
図14に、第3実施形態における本発明装置の概略の構成を示す。図14に示すように、本発明装置は、基本的には第1実施形態の1R型メモリセルと同様の構成であるが、メモリセルが可変抵抗素子と選択ダーオードの直列回路で構成されているため、読み出し動作において選択メモリセルの選択ダイオードをオンさせる必要があるため、1R型メモリセルの場合とは電圧印加条件が異なる。図14に示すように、本発明装置は、1D/1R型メモリセルをマトリクス状に配列したメモリセルアレイ35aの周辺に、ビット線デコーダ26、ワード線デコーダ27、電圧スイッチ回路32a、読み出し回路33a、電圧発生回路34a、及び、制御回路30aを備えて構成される。
図18に、第4実施形態における本発明装置の概略の構成を示す。第4実施形態における本発明装置は、メモリセルを構成する可変抵抗素子と選択ダイオードの順方向電流の向きが互いに逆向きになるように直列に接続されている点を除いては、第3実施形態と同様である。図18に示すように、本発明装置は、1D/1R型メモリセルをマトリクス状に配列したメモリセルアレイ35bの周辺に、ビット線デコーダ26、ワード線デコーダ27、電圧スイッチ回路32b、読み出し回路33b、電圧発生回路34b、及び、制御回路30bを備えて構成される。
2: 1T/1R型メモリセル
2a、2b: 1D/1R型メモリセル
3: 整流特性を有する可変抵抗素子
4: 選択トランジスタ
4a: 選択ダイオード
5: ソース線デコーダ
6、16、26: ビット線デコーダ
7、17、27: ワード線デコーダ
8、18、28: アドレス線
9、19、29: データ線
10、20、30a、30b: 制御回路
11、21、31: 制御信号線
12、22、32a、32b: 電圧スイッチ回路
13、23、33a、33b: 読み出し回路
14、24、34a、34b: 電圧発生回路
15: 1T/1R型メモリセルのメモリセルアレイ
25: 1R型メモリセルのメモリセルアレイ
35a、35b: 1D/1R型メモリセルのメモリセルアレイ
50: 第1可変抵抗接合材料
51: 第2可変抵抗接合材料
52: 第1電極
53: 第2電極
54: 整流性接合
BL1〜BLm: ビット線(列選択線)
WL1〜WLn: ワード線(行選択線)
SL1〜SLn: ソース線
D11〜Dnm: 選択ダイオード
M11〜Mnm: メモリセル
R11〜Rnm: 可変抵抗素子(1R型メモリセル)
RV1〜RV7: 電圧発生用抵抗
TR11〜TRnm: 選択トランジスタ
Tread: 読み出し時間
Vcc: 電源電圧
Vss: 接地電圧
Vwrt1、Vwrt2: 書き込み用の電圧
Vrst1、Vrst2: 消去用電圧
Vb: バイアス電圧
Vr: 読み出し電圧
Vb−Vr: 読み出し用印加電圧
Vb+Vr+Vfwd: 読み出し用印加電圧
Vb−Vr−Vrvs: 読み出し用印加電圧
Vfwd: 選択ダイオードの順方向オン電圧
Vrvs: 選択ダイオードの逆方向降伏電圧
Claims (12)
- 電流電圧特性に整流性を示す整流性接合と、前記整流性接合への電圧印加のための2つの電極からなる積層構造を有し、前記2つの電極の一方を基準電極として、他方電極に正電圧を印加した時に流れる正バイアス電流が、前記他方電極に負電圧を印加した時に流れる負バイアス電流より大きくなる前記他方電極に印加する電圧極性に対して非対称な電流電圧特性を呈し、且つ、前記2つの電極間への電圧印加により電気抵抗が変化して情報を記憶可能な可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリアレイを有する不揮発性半導体記憶装置であって、
前記メモリセルアレイの中から前記メモリセルを行単位、列単位、または、メモリセル単位で選択するメモリセル選択回路と、
前記メモリセル選択回路によって選択された1または複数の選択メモリセルに前記メモリセル選択回路を介して書き換え動作及び読み出し動作に応じた所定電圧を供給する電圧供給回路と、
前記選択メモリセルに対する前記読み出し動作において、前記選択メモリセルの前記可変抵抗素子に印加された電圧と前記可変抵抗素子の抵抗状態に応じて流れる読み出し電流の大小を検知して、前記選択メモリセルに記憶されている情報の読み出しを行う読み出し回路と、を備え、
前記可変抵抗素子が、前記可変抵抗素子の前記2つの電極の一方を基準電極として他方電極に、前記読み出し動作に応じた所定電圧を正負何れの極性で印加した場合でも前記読み出し動作が可能で、前記読み出し動作に応じた所定電圧を印加した場合の電圧印加時間の増加に伴う前記2つの電極間の電気抵抗の変化が、前記所定電圧が正電圧の方が負電圧の場合より小さい非対称性を有し、
前記選択メモリセルに対する前記読み出し動作において、前記メモリセル選択回路と前記電圧供給回路によって、前記選択メモリセルの前記可変抵抗素子には、前記基準電極に対して前記他方電極に前記読み出し動作に応じた所定電圧の正電圧が印加され、前記読み出し回路が、前記他方電極から前記基準電極に流れる前記正バイアス電流の大小を検知して、前記選択メモリセルに記憶されている情報の読み出しを行うことを特徴とする不揮発性半導体記憶装置。 - 前記メモリセル選択回路が、前記メモリセルアレイの中から前記メモリセルを行単位または列単位で選択することを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記メモリセルが前記可変抵抗素子のみで構成され、
前記メモリセルアレイが、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記可変抵抗素子の一端側を同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記可変抵抗素子の他端側を同じ前記列選択線に接続して構成されることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。 - 前記メモリセルが前記可変抵抗素子と選択トランジスタの直列回路を備えて構成され、
前記メモリセルアレイが、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記選択トランジスタのゲートを同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記直列回路の一方端を同じ前記列選択線に接続し、前記メモリセルの夫々が前記直列回路の他方端をソース線に接続して構成され、
前記メモリセル選択回路が、前記メモリセルアレイの中から同一行の前記メモリセルを少なくとも1つ選択することを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記メモリセルが前記可変抵抗素子と選択ダイオードの直列回路を備えて構成され、
前記メモリセルアレイが、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記直列回路の一端側を同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記直列回路の他端端を同じ前記列選択線に接続して構成され、
前記メモリセル選択回路が、前記メモリセルアレイの中から同一行または同一列の前記メモリセルを少なくとも1つ選択することを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。 - 前記整流性接合がショットキー接合であることを特徴とする請求項1〜5の何れか1項に記載の不揮発性半導体記憶装置。
- 前記整流性接合がpn接合であることを特徴とする請求項1〜5の何れか1項に記載の不揮発性半導体記憶装置。
- 前記整流性接合がヘテロ接合であることを特徴とする請求項1〜5の何れか1項に記載の不揮発性半導体記憶装置。
- 前記ヘテロ接合がpn接合であることを特徴とする請求項8に記載の不揮発性半導体記憶装置。
- 前記ヘテロ接合が同一伝導型の半導体からなることを特徴とする請求項8に記載の不揮発性半導体記憶装置。
- 前記整流性接合を構成する2つの材料の内の少なくとも一方が、ペロブスカイト型金属酸化物であることを特徴とする請求項1〜10の何れか1項に記載の不揮発性半導体記憶装置。
- 前記整流性接合を構成する2つの材料が、ペロブスカイト型金属酸化物であることを特徴とする請求項1〜10の何れか1項に記載の不揮発性半導体記憶装置。
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