JP2014238897A - 抵抗変化型不揮発性記憶装置およびその制御方法 - Google Patents

抵抗変化型不揮発性記憶装置およびその制御方法 Download PDF

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Abstract

【課題】安定した読み出し動作が可能な抵抗変化型不揮発性記憶装置およびその制御方法を提供すること。
【解決手段】極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化素子を有する複数のメモリセルが行列状に配列されたメモリセルアレイと、前記メモリセルアレイの中の任意のメモリセルを選択メモリセルとして選択する選択回路と、前記選択メモリセルに対し書き込みを行うための書き込み回路と、前記選択メモリセルに対し読み出しを行うための読み出し回路と、を備え、前記複数の抵抗変化素子の各々は、高抵抗状態にあるときに、低抵抗化のための極性でかつ低抵抗化が生じる電圧よりも低い特定の電圧領域の電圧が印加されることで抵抗値が増加する特性を有しており、前記読み出し回路は、前記選択メモリセルに対し読み出しを行うために、前記選択メモリセルに高抵抗化のための極性の電圧を印加する。
【選択図】図９

Description

本発明は、与えられる電気的信号に応じて抵抗値が変化する抵抗変化型の不揮発性記憶素子をメモリセルとして備える抵抗変化型不揮発性記憶装置の読み出しの安定動作に関するものである。
近年、抵抗変化型の不揮発性記憶素子（以下、単に「抵抗変化素子」ともいう。）を用いて構成されたメモリセルを有する抵抗変化型不揮発性記憶装置（以下、単に「不揮発性記憶装置」ともいう。）の研究開発が進んでいる。抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応したデータを、不揮発的に記憶することが可能な素子をいう。
抵抗変化素子を用いた不揮発性記憶装置として、互いに直交するように配置されたビット線とワード線との交点近傍の位置に、ＭＯＳトランジスタと抵抗変化素子を直列に接続した、いわゆる１Ｔ１Ｒ型と呼ばれるメモリセルをマトリックス状にアレイ配置した不揮発性記憶装置が一般的に知られている。１Ｔ１Ｒ型のメモリセルにおいて、２端子の抵抗変化素子の一端はビット線またはソース線に接続され、他の一端はトランジスタのドレインまたはソースに接続される。トランジスタのゲートはワード線に接続される。トランジスタの他の一端は抵抗変化素子の一端が接続されていないソース線またはビット線に接続される。ソース線は、ビット線またはワード線と平行に配置される。
また、抵抗変化素子を用いたメモリセルとして、直交するように配置されたビット線とワード線との交点の位置に、ビット線とワード線とに挟まれて、各メモリセルが構成される、いわゆるクロスポイント構造もある。このようなクロスポイント型はメモリセルアレイを垂直方向に積み上げることが可能となり、大容量化を実現できる。
特許文献１には、抵抗変化素子の読み出し動作の際に、読み出し電圧によって抵抗変化素子の抵抗値が変化してしまう読み出しディスターブの影響を抑制することを目的として、読み出し動作の際に、読み出しディスターブの影響が相対的に変化の小さい方向の読み出し電圧を印加する不揮発性記憶半導体記憶装置が開示されている。
特許第４２５１５７６号公報
本発明は、抵抗変化型不揮発性記憶装置において、安定した読み出し動作が可能な制御方法、ならびに当該制御方法を実現する抵抗変化型不揮発性記憶装置を提供することを目的の１つとする。
前記の課題を解決するために、本発明の抵抗変化型不揮発性記憶装置は、複数のメモリセルが行列状に配列され、当該複数のメモリセルの各々は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在して前記第１電極と前記第２電極とに接するように設けられ、前記第１電極と前記第２電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とからなる抵抗変化素子と、前記抵抗変化素子に直列に接続された選択素子とで構成されている、メモリセルアレイと、前記メモリセルアレイの中の任意のメモリセルを選択メモリセルとして選択する選択回路と、前記選択メモリセルに対し前記抵抗変化素子の抵抗状態を設定する動作である書き込みを行うための書き込み回路と、前記選択メモリセルに対し前記抵抗変化素子の抵抗状態を読み出す動作である読み出しを行うための読み出し回路と、を備え、前記複数の抵抗変化素子の各々は、前記第１電極を基準にして前記第２電極に正の電圧ＶＨ０よりも高い電圧が印加されることで低抵抗状態から高抵抗状態に変化し、前記第２電極を基準にして前記第１電極に正の電圧ＶＬ２よりも高い電圧が印加されることで高抵抗状態から低抵抗状態に変化し、かつ、前記第２電極を基準にした正の電圧について上限がＶＬ２以下である電圧領域が存在し、高抵抗状態にあるときに、前記第２電極を基準にして前記第１電極に当該電圧領域に含まれる電圧が印加されることで抵抗値がさらに高くなり、前記読み出し回路は、前記選択メモリセルに対し読み出しを行うために、前記第１電極を基準にして前記第２電極が正となる電圧を前記選択メモリセルに印加する。
本発明に係る不揮発性記憶素子の不揮発性記憶装置によれば、安定した読み出し動作が可能な抵抗変化型不揮発性記憶装置を提供できる。
１Ｔ１Ｒ型メモリセルの構成図 １Ｔ１Ｒ型メモリセルの低抵抗化方向の電流電圧特性図 １Ｔ１Ｒ型メモリセルの高抵抗化方向の電流電圧特性図 抵抗変化素子の抵抗変化の状態遷移を表す図 抵抗変化素子のフィラメントの抵抗変化メカニズムを示す図 単層クロスポイント型メモリセルアレイの立体構造図 多層クロスポイント型メモリセルアレイの立体構造図 メモリセルの断面構造図と等価回路図 本発明の実施形態１に係るクロスポイント型抵抗変化型不揮発性記憶装置の構成図 本発明の実施形態１に係る２層クロスポイント型メモリセルアレイの断面構造図 本発明の実施形態１に係る奇数層センスアンプ回路の動作タイミング説明図 本発明の実施形態１に係る偶数層センスアンプ回路の動作タイミング説明図 本発明の実施形態２に係る抵抗変化型不揮発性記憶装置の構成図 本発明の実施形態２に係るセンスアンプの構成を示す回路図 本発明の実施形態２に係る製造工程時のメモリセルアレイ動作のフローチャートを示す図 本発明の実施形態２に係る通常動作時のメモリセルアレイ動作のフローチャートを示す図 本発明の実施形態２に係る本体セル、冗長セル読み出し時のセンスアンプ回路の構成図 本発明の実施形態２に係る冗長アドレス情報領域読み出し時のセンスアンプ回路の構成図 本発明の実施形態２に係る本体セル、冗長セル読み出し時の動作タイミング説明図 本発明の実施形態２に係る冗長アドレス情報領域読み出し時の動作タイミング説明図
本発明の一実施形態に係る抵抗変化型不揮発性記憶装置は、複数のメモリセルが行列状に配列され、当該複数のメモリセルの各々は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在して前記第１電極と前記第２電極とに接するように設けられ、前記第１電極と前記第２電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とからなる抵抗変化素子と、前記抵抗変化素子に直列に接続された選択素子とで構成されている、メモリセルアレイと、前記メモリセルアレイの中の任意のメモリセルを選択メモリセルとして選択する選択回路と、前記選択メモリセルに対し前記抵抗変化素子の抵抗状態を設定する動作である書き込みを行うための書き込み回路と、前記選択メモリセルに対し前記抵抗変化素子の抵抗状態を読み出す動作である読み出しを行うための読み出し回路と、を備え、前記複数の抵抗変化素子の各々は、前記第１電極を基準にして前記第２電極に正の電圧ＶＨ０よりも高い電圧が印加されることで低抵抗状態から高抵抗状態に変化し、前記第２電極を基準にして前記第１電極に正の電圧ＶＬ２よりも高い電圧が印加されることで高抵抗状態から低抵抗状態に変化し、かつ、前記第２電極を基準にした正の電圧について上限がＶＬ２以下である電圧領域が存在し、高抵抗状態にあるときに、前記第２電極を基準にして前記第１電極に当該電圧領域に含まれる電圧が印加されることで抵抗値がさらに高くなり、前記読み出し回路は、前記選択メモリセルに対し読み出しを行うために、前記第１電極を基準にして前記第２電極が正となる電圧を前記選択メモリセルに印加する。
このような構成によれば、読み出しにおいて前記抵抗変化素子の前記特性に起因する抵抗変化素子の抵抗値の上昇が起こらないので、例えば、抵抗値の上昇によって前記選択メモリセルに対するその後の書き込みに必要な電圧が不足するといった不都合を排除して、安定した動作が可能な抵抗変化型不揮発性記憶装置を提供できる。
また、前記読み出し回路は、前記選択メモリセルに対し読み出しを行うために、前記第１電極を基準にして前記第２電極が正となる電圧を前記選択メモリセルに印加することと、前記第２電極を基準にして前記第１電極が正となる電圧を前記選択メモリセルに印加することとを、前記選択メモリセルに対し行われる書き込みの回数の多寡に応じて切り替えて行ってもよい。
このような構成によれば、例えば、前記選択メモリセルに対し多数回の書き込みが行われる場合には、前記抵抗変化素子の前記特性に起因する抵抗変化素子の抵抗値の上昇が起こらない読み出しを行うことで、例えば、抵抗値の上昇によって前記選択メモリセルに対するその後の書き込みに必要な電圧が不足するといった不都合を排除して、安定した動作を実現できる。また例えば、前記選択メモリセルに対し１回のみ書き込みが行われる場合には、前記抵抗変化素子の特性による抵抗変化素子の抵抗値の上昇を積極的に起こす読み出しを行うことで、抵抗状態の判定余裕としての読み出しウィンドウを拡大して、安定した動作を実現できる。
また、前記第２電極を基準にして前記第１電極にＶＬ１よりも高くかつＶＬ２以下の電圧、ただし０＜ＶＬ１＜ＶＬ２、が印加されたとき、印加された電圧が高いほど前記抵抗変化素子の抵抗値は高くなり、前記読み出し回路は、前記選択メモリセルに対し読み出しを行うために、前記第２電極を基準にして前記第１電極に正の電圧を印加する場合に、ＶＬ１よりも高くかつＶＬ２以下の電圧を印加してもよい。
また、前記第２電極を基準にして前記第１電極にＶＬ１よりも高くかつＶＬ３以下の電圧、ただし０＜ＶＬ１＜ＶＬ３＜ＶＬ２、が印加されたとき、印加された電圧が高いほど前記抵抗変化素子に流れる電流値は小さくなり、前記読み出し回路は、前記選択メモリセルに対し読み出しを行うために、前記第２電極を基準にして前記第１電極に正の電圧を印加する場合にＶＬ１よりも高くかつＶＬ３以下の電圧を印加してもよい。
これらの構成によれば、前記抵抗変化素子の特性による抵抗変化素子の抵抗値の上昇を積極的に起こす読み出しを行う場合に、前記抵抗変化素子の抵抗値を上昇させる電圧を確実に印加することできる。
また、前記メモリセルアレイにおいて、複数の第１配線を有する奇数配線層と、前記複数の第１配線と交差する複数の第２配線を有する偶数配線層とが交互に積層され、積層方向に隣接する前記奇数配線層と前記偶数配線層との各対の間にメモリ層が設けられ、各メモリ層において、当該メモリ層を挟んで隣接する前記複数の第１配線と前記複数の第２配線との各交差部に、前記第１配線及び前記第２配線に接続して前記メモリセルが配置され、前記読み出し回路は、前記選択メモリセルを介した放電により低下する電圧を検知する放電方式センスアンプ回路及び前記選択メモリセルを介した充電により上昇する電圧を検知する充電方式センスアンプ回路のうちの何れか一方又は両方を有し、前記読み出し回路は、前記選択メモリセルが何れのメモリ層にある場合も、前記選択メモリセルの前記抵抗変化素子に対し読み出しを行うために、前記第１電極を基準にして前記第２電極が正となる電圧を前記選択メモリセルに印加してもよい。
このような構成によれば、前記メモリセルアレイが、多層クロスポイント型メモリセルアレイである場合に、前記選択メモリセルが何れのメモリ層にある場合でも、前記抵抗変化素子の前記特性に起因する抵抗変化素子の抵抗値の上昇が起こらない読み出しを行うことで、安定した動作を実現できる。
また、前記メモリセルアレイの各メモリセルにおいて、前記選択素子は、第１端子、第２端子、及び当該第１端子と当該第２端子との間の導通及び非導通を制御するための制御端子を有し、前記抵抗変化素子の前記第１電極及び前記第２電極のうちの何れか一方と前記選択素子の当該第１端子及び当該第２端子のうちの何れか一方とが接続され、前記抵抗変化素子の前記第１電極及び前記第２電極のうちの他方と前記選択素子の当該第１端子及び当該第２端子のうちの他方とが前記メモリセルの両端を構成し、前記メモリセルアレイは、第１メモリ領域と第２メモリ領域とに分けられ、当該第１メモリ領域内のメモリセルの一端と当該第２メモリ領域内のメモリセルの一端とに共通に接続されている第１配線、及び当該第１メモリ領域内のメモリセルの他端と当該第２メモリ領域内のメモリセルの他端とに共通に接続されている第２配線を有し、前記読み出し回路は、読み出し電圧を印加して読み出しを行うセンスアンプ回路を有し、前記選択回路は、前記第１メモリセルに対し読み出しを行うときには前記第１配線と前記センスアンプ回路とを電気的に接続し、前記第２メモリセルに対し読み出しを行うときには前記第２配線と前記センスアンプ回路とを電気的に接続してもよい。
このような構成によれば、例えば、前記第１メモリセルに対し行われる書き込み回数と前記第２メモリセルに対し行われる書き込み回数との多寡に応じて、前記第１メモリセル及び前記第２メモリセルのうち、多数回の書き込みが行われる一方に対し、前記抵抗変化素子の前記特性に起因する抵抗変化素子の抵抗値の上昇が起こらない読み出しを行い、他方に対し、前記抵抗変化素子の特性による抵抗変化素子の抵抗値の上昇を積極的に起こす読み出しを行うことで、前記第１メモリセル及び前記第２メモリセルのそれぞれに適した方法で安定した動作を実現できる。
また、本発明の一実施形態に係る抵抗変化型不揮発性記憶装置は、複数のメモリセルが行列状に配列され、当該複数のメモリセルの各々は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在して前記第１電極と前記第２電極とに接するように設けられ、前記第１電極と前記第２電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とからなる抵抗変化素子と、前記抵抗変化素子に直列に接続された選択素子とで構成されている、メモリセルアレイと、前記メモリセルアレイの中の任意のメモリセルを選択メモリセルとして選択する選択回路と、前記選択メモリセルに対し前記抵抗変化素子の抵抗状態を設定する動作である書き込みを行うための書き込み回路と、前記選択メモリセルに対し前記抵抗変化素子の抵抗状態を読み出す動作である読み出しを行うための読み出し回路と、を備え、前記複数の抵抗変化素子の各々は、前記第１電極を基準にして前記第２電極に正の電圧ＶＨ０以上の電圧が印加されることで低抵抗状態から高抵抗状態に変化し、前記第２電極を基準にして前記第１電極に正の電圧ＶＬ２以上の電圧が印加されることで高抵抗状態から低抵抗状態に変化し、かつ、前記第２電極を基準にした正の電圧について上限がＶＬ２未満である電圧領域が存在し、高抵抗状態にあるときに、前記第２電極を基準にして前記第１電極に当該電圧領域に含まれる電圧が印加されることで抵抗値がさらに高くなり、前記読み出し回路は、前記選択メモリセルに対し書き込みが１回のみ行われる場合に、前記選択メモリセルに対し読み出しを行うために、前記第２電極を基準にして前記第１電極が正となる電圧を前記選択メモリセルに印加する。
このような構成によれば、読み出しにおいて前記抵抗変化素子の前記特性に起因する抵抗変化素子の抵抗値の上昇を積極的に起こすことで、例えば、抵抗値の上昇によって抵抗状態の判定余裕としての読み出しウィンドウを拡大して、安定した動作が可能な抵抗変化型不揮発性記憶装置を提供できる。
なお、これらの全般的または具体的な態様は、システム、方法、集積回路で実現されてもよく、システム、方法、集積回路の任意な組み合わせで実現されてもよい。
以下本発明の実施の形態について、図面を参照しながら説明する。
なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
［本発明者らによって新規に見出された知見］
まず抵抗変化素子に関して、本発明者らが新たに見出した現象と、抵抗変化型不揮発性装置における課題とを説明する。
本発明者らは、酸素不足型のＴａ酸化物（ＴａＯｘ）を抵抗変化層とする抵抗変化素子について実験を行い、次に述べるいくつかの知見を得た。
図１は、実験に用いた抵抗変化素子で構成するメモリセルの構成図である。メモリセル１７は、ＮＭＯＳトランジスタ１５と抵抗変化素子１０を直列接続して構成されている１Ｔ１Ｒ型のメモリセルである。ここで、ＮＭＯＳトランジスタ１５は、選択素子の一例である。
抵抗変化素子１０は、ＴａＮ（窒化タンタル）からなる第１電極１０ｄ、酸素不足型のＴａ酸化物からなる低抵抗な第１抵抗変化層（ＴａＯｘ）１０ｃと高抵抗な第２抵抗変化層（ＴａＯｙ、ｘ＜ｙ）１０ｂとを積層した抵抗変化層１１、およびＩｒ（イリジウム）からなる第２電極１０ａとを積層して形成されている。また抵抗変化素子１０は、第１電極１０ｄの引き出し部である第３端子１３および、第２電極１０ａからの引き出し部である第２端子１２を備えている。ここで酸素不足型の酸化物とは、酸素が化学量論的組成から不足した酸化物をいう。
選択トランジスタであるＮＭＯＳトランジスタ１５は、ゲート端子１４を備え、抵抗変化素子１０の第３端子１３とＮＭＯＳトランジスタ１５のソースまたはドレインの一方が直列に接続されている。抵抗変化素子１０の第３端子と接続されていない他方のドレインまたはソースは、第１端子１６として引き出されている。
メモリセル１７は、製造後に第１端子１６と第２端子１２およびゲート端子１４にそれぞれ所定の電圧を所定時間印加するフォーミング処理を行うことで、第２抵抗変化層１０ｂ中に、当該第２抵抗変化層１０ｂよりも酸素不足度の高い局所領域１８が形成されている。局所領域１８内には、酸素欠陥の連なりによって構成される導電パス（フィラメントともいう）が形成されている。導電パスを含む局所領域１８を形成することで、高抵抗状態と低抵抗状態の間の可逆的な抵抗変化動作が可能となる。
また、抵抗変化素子１０は第２電極１０ａの標準電極電位Ｖ２と第１電極１０ｄの標準電極電位Ｖ１とタンタルの標準電極電位Ｖｔとしたとき、各々の標準電極電位の関係は、Ｖｔ＜Ｖ２かつＶ１＜Ｖ２の関係を満足するような材料で構成している。
このように構成されたメモリセル１７は、第２端子１２を基準として第１端子１６に正の所定電圧以上の電圧が印加されると、抵抗変化素子１０は低抵抗状態に遷移し、第１端子１６を基準として第２端子１２に正の所定電圧以上の電圧が印加されると抵抗変化素子１０は高抵抗状態へ遷移する、所謂バイポーラ特性を示す。
後述の説明では、抵抗変化素子１０を低抵抗状態に設定する低抵抗化書き込みにおいて印加する電圧をＬＲ化電圧、当該電圧の方向をＬＲ化方向と表し、抵抗変化素子１０を高抵抗状態に設定する高抵抗化書き込みにおいて印加する電圧をＨＲ化電圧、当該電圧の方向をＨＲ化方向として表している。ここで言う方向とは、電気的な極性と同義である。
図２は、フォーミング処理実施後の図１のメモリセル１７に対し、ＬＲ化方向の電圧を印加したとき第１端子１６から第２端子１２に流れる電流を測定した電流電圧特性（以下Ｉ−Ｖ特性）を示している。高抵抗状態の抵抗変化素子１０に対して、ＮＭＯＳトランジスタ１５のゲート１４にＮＭＯＳトランジスタ１５をオン状態にするゲート電圧を印加し、第２端子１２を基準として第１端子１６に段階的に高くなる正の電圧を逐次印加する動作を、２回繰り返している。太線で示す（１）の軌跡は１回目の動作、細線で示す（２）の軌跡は２回目の動作において、それぞれ測定されたＩ−Ｖ特性を示している。
なお、図示は省略しているが、３回目以降の動作を繰り返した場合は（２）と同じＩ−Ｖ特性を示すことが確かめられている。
（１）で示す１回目のＩ−Ｖ特性では、ＶＬ１以下の電圧の印加において、電流は単調増化の特性を示している（特性Ａ）。また、ＶＬ１よりも高くかつＶＬ２以下の電圧の印加において、電流は一旦減少した後、増化に転じる特性を示している（特性Ｂ）。そしてＶＬ２よりも高い電圧の印加により、電流が不連続に増加する特性を示している（特性Ｃ）。特性Ｃは、高抵抗状態から低抵抗状態への抵抗変化が生じたことに対応する。
次に（２）で示す２回目のＩ−Ｖ特性では、印加電圧の何れの領域においても電流は単調増化し、ＶＬ２よりも高い電圧では特性Ｃの低抵抗化後の電流と重なる特性を示している（特性Ｄ）。
図３は、（２）に引き続き、今度は逆にＨＲ化方向の電圧を印加したとき、第２端子１２から第１端子１６に流れる電流を測定した電圧特性（以下Ｉ−Ｖ特性）を示している。ＮＭＯＳトランジスタ１５のゲート１４にＮＭＯＳトランジスタ１５をオン状態にするゲート電圧を印加し、第１端子１６を基準として第２端子１２に段階的に高くなる正の電圧を逐次印加する動作を２回繰り返している。太線で示す（３）の軌跡は１回目の動作、細線で示す（４）の軌跡は２回目の動作において、それぞれ測定されたＩ−Ｖ特性を示している。
なお、図示は省略しているが、３回目以降の動作を繰り返した場合は（４）と同じＩ−Ｖ特性を示すことが確かめられている。
（３）で示す１回目のＩ−Ｖ特性では、ＶＨ０以下の電圧の印加において電流は単調増化の特性を示している（特性Ｅ）。そしてＶＨ０よりも高い電圧の印加により電流が不連続に減少する特性を示している（特性Ｆ）。特性Ｆは、低抵抗状態から高抵抗状態への抵抗変化が生じたことに対応する。そして、その後はまた単調増化の特性を示している（特性Ｇ）。
（４）で示す２回目のＩ−Ｖ特性では、印加電圧の何れの領域においても電流はほぼ単調増化し、ＶＨ０よりも高い電圧では特性Ｇの電流とほぼ重なる特性を示している（特性Ｈ）。
図２および図３のＩ−Ｖ特性は、大まかには、従来、次のような抵抗変化現象として理解される。
不連続に電流が増化する特性Ｃは、高抵抗状態から低抵抗状態に変化する低抵抗化動作点であり、不連続に電流が減少する特性Ｆは、低抵抗状態から高抵抗状態に変化する高抵抗化動作点である。そして比較的多くの電流が流れている特性Ｄや特性Ｅは低抵抗状態であり、特性Ｄや特性Ｅと比べて流れている電流がより少ない特性Ａや特性Ｂ、特性Ｈは高抵抗状態に対応している。
また低抵抗状態に対応する特性Ｄや特性Ｅは電圧の印加方向が異なっても電圧に対して単調増化で、印加電圧に対する電流量はほぼ同一の対称な特性を示している。
本発明者らは、図２および図３から、前述した従来の大まかな理解に加えて、さらに次のような抵抗変化現象の存在に気付いた。
高抵抗状態の抵抗変化素子１０にＨＲ化方向の電圧ＶＨを印加したときの電圧ＶＨに対する電流は、何れの電圧領域においても単調に増化する（特性Ｈ）。
他方、高抵抗状態の抵抗変化素子１０にＬＲ化方向の電圧ＶＬを印加したときの電圧ＶＬに対する電流は、０よりも高くかつＶＬ１以下の低い電圧領域では単調増加する（特性Ａ）が、ＶＬ１よりも高くかつＶＬ３以下の電圧領域では減少し、ＶＬ３よりも高くかつＶＬ２以下の電圧領域では増加に転じるものの、増加の度合いは低い電圧領域で単調増加する度合いに比べて小さい（特性Ｂ）。特性Ｂは、高抵抗状態の抵抗変化素子にＬＲ化方向でかつ特定の電圧領域（図２のＶＬ１よりも高くかつＶＬ２以下の領域）に含まれる電圧ＶＬを印加したときに抵抗変化素子の抵抗値が上昇する抵抗変化現象を表している。本明細書では、高抵抗状態の抵抗変化素子に特有のこのような特性Ｂのことを、負性抵抗特性と称する。
高抵抗状態の抵抗変化素子１０が負性抵抗特性を持つことは、従来知られておらず、本発明者らが新規に見出したものである。
図４は抵抗変化素子１０の抵抗状態の推移の様子を、状態遷移図として模式的に整理したものである。
抵抗値ＬＲを持つ低抵抗状態（特性Ｄの状態または特性Ｅの状態）にある抵抗変化素子１０は、ＨＲ化方向でかつ所定の電圧ＶＨ０以上の電圧ＶＨが印加されることで抵抗値ＨＲを持つ高抵抗状態（特性Ａの状態または特性Ｈの状態）に遷移する。
抵抗値ＨＲを持つ高抵抗状態（特性Ａの状態または特性Ｈの状態）にある抵抗変化素子１０は、ＬＲ化方向でかつ所定の電圧ＶＬ１以上の電圧ＶＬが印加されることで抵抗値ＨＲよりさらに高い抵抗値Ｒｃを持つ高抵抗状態（特性Ｃの状態）に遷移する。
そして、ＬＲ化方向でかつ所定の電圧ＶＬ２以上の電圧が印加されることで、抵抗値ＬＲを持つ低抵抗状態（特性Ｄの状態または特性Ｅの状態）に遷移する。
このように、抵抗変化素子の高抵抗化と低抵抗化との可逆的な変化において、高抵抗状態の抵抗変化素子を低抵抗化する過程において特定の電圧領域に含まれるＬＲ化電圧ＶＬ（Ｖ１＜ＶＬ≦Ｖ２）を印加すると、前述した負性抵抗特性のために、抵抗変化素子の抵抗値がさらに上昇する。
この現象については、次のようなメカニズムで考えることができる。
図５は、図４で説明した状態遷移図に対応して、図１のフィラメント１８の様子を表した推定メカニズムを説明するための図である。
抵抗変化素子１０の抵抗変化現象は、第２抵抗変化層１０ｂに形成されるフィラメント１８内の酸素イオンの移動に伴う酸化還元現象であることが、従来知られている。具体的には高抵抗状態は第１抵抗変化層１０ｃの酸素イオンＯ−が、第１電極１０ｄに比べより高電位に設定された第２電極１０ａの界面付近に移動することで高酸化部２０ａが形成され、フィラメント１８の抵抗値が高くなることに対応していると考えられている。
低抵抗状態は、第１電極１０ｄの電圧が第２電極１０ａに比べより高電位に設定され、高酸化部２０ａより酸素イオンＯ−が、第１抵抗変化層１０ｃに移動し、フィラメント１８の抵抗値が下がることに対応していると考えられている。
高抵抗状態の抵抗変化素子１０に対し、ＶＬ１よりも高いＬＲ化電圧を印加すると、上部電極１０ａ側に形成されている高酸化部２０ａの酸素イオンは下部電極１０ｄ側へ拡散、すなわち還元が始まり、高酸化部２０ａは高酸化部２０ｂで示されるように縮小していく。それと同時にフィラメント１８内の酸素イオン濃度が高まり、さらには第１抵抗変化層１０ｃへ酸素イオンが完全に移動するまではフィラメント１８との界面付近に高濃度の酸素イオンＯ−滞留部２１が形成される。
その結果、フィラメント１８内には第２電極１０ａ付近と第１抵抗変化層１０ｃ付近の２箇所に酸素イオンが残った状態となり、抵抗変化素子１０の抵抗値が高抵抗状態よりも更に高い中間状態が形成され、負性抵抗特性として表れると推定される。
なお、抵抗値ＨＲを持つ高抵抗状態においてＬＲ化電圧ＶＬを、ＶＬ１よりも高くかつＶＬ２以下の電圧範囲で印加した場合、当初の抵抗値ＨＲより高い抵抗値Ｒｃを持つ、より高抵抗の状態に維持される。一方、この状態に対し再度ＬＲ化電圧ＶＬの印加をして低抵抗化を行う場合、印加電圧が高酸化部２０ａやＯ−滞留部２１などに分圧されるため、電圧ＶＬ２よりもさらに高い駆動電圧が必要となる。
以上説明した新たに見出した負性抵抗特性を示す中間状態を有する挙動は、抵抗変化型不揮発性記憶装置の動作に次のような影響や、その活用が考えられる。
まず、高抵抗状態において、ＬＲ化電圧を、ＶＬ１よりも高くかつＶＬ２以下の電圧領域で与えることで、より抵抗値は上昇できる。一方低抵抗状態においては高抵抗化方向への変化は顕著には生じない（図２の特性Ｄ）。従って、書き込みデータに依らず、書き込み後、ＶＬ１よりも高くかつＶＬ２以下のＬＲ化方向の電圧を与えることで、高抵抗状態に設定されているメモリセルと低抵抗状態に設定されているメモリセルとの抵抗状態の判定余裕としての読み出しウィンドウを拡大することができ、より安定的な読み出しの実現が期待できる。
特許文献１でも開示されているように、これまでバイポーラ特性の抵抗変化素子を用いたメモリセルにおいて、高抵抗状態のメモリセルに対し低抵抗化方向の電圧を印加した場合、低抵抗方向の変化（ディスターブ）を受け易い、または低抵抗状態のメモリセルに対し高抵抗化方向の電圧を印加した場合、高抵抗方向の変化（ディスターブ）を受け易い、そして高電圧を印加するほどその影響は大きい、と見られていたが、高抵抗状態においてはそれとは異なる挙動となっている。
一方、この新たに見出した現象を鑑みると次のような課題も考えられる。
抵抗変化型不揮発性記憶装置の読み出しにおいては、上述のように読み出しディスターブを抑える為、抵抗変化素子の一方の電極に対し他方の電極の印加電圧を例えば０．５Ｖ前後の低電圧に抑えその両端に流れるメモリセル電流をセンスアンプ回路で検出し、高抵抗化状態か低抵抗化状態かを論理的なデータ１かデータ０かとして判別する。
しかるに、本現象を鑑みと、ＬＲ化方向の電圧で読み出しを行うように読み出し回路を構成した抵抗変化型不揮発性装置において、高抵抗状態のメモリセルに対し読み出しを行う場合、読み出し回路の抵抗変化素子への実効的な印加電圧のばらつきや、中間状態が生じる電圧ＶＬ１の抵抗変化素子自体のばらつきに起因し、読み出しのために印加する電圧が、この中間状態に対応する電圧領域に入り、読み出し自体で抵抗変化素子をより高抵抗化してしまうことが考えられる。
このことは、前述のように読み出しウィンドウを拡大できる効用がある反面、次の動作サイクル以降でそのメモリセルを低抵抗状態に設定する書き込みを行う場合、当初の低抵抗化電圧ＶＬ２より高い電圧を印加しないと低抵抗状態に設定できない課題が生じることが考えられる。
また、製造工程で行うフォーミングは、製造後の超高抵抗状態にある抵抗変化素子に所定のフォーミング電圧を印加して導通パス１８が形成されたか否かを、メモリセルに流れる僅かな電流の増化を読み出し回路で検出して行う。この場合も、ＬＲ化方向の電圧で読み出し判定を行った場合、読み出し自体で抵抗変化素子を高抵抗化方向に変動させてしまい、正確なフォーミング判定ができない課題も考えられる。
以上より、書き込み回数が限定的（例えば１回のみまたは数回程度）な場合や、書き込み電圧を十分高く与えることができる用途では、ＶＬ１よりも高くかつＶＬ２以下のＬＲ化方向の電圧を印加して読み出しを行う構成にすることで、負性抵抗特性を積極的に利用して読み出しウィンドウを拡大でき、安定な読み出しが実現できる抵抗変化型不揮発性記憶装置を実現できる。
他方、多数の書き込み回数を必要とする場合、より低い電圧で書き込みを行う必要がある場合、若しくは、微少なメモリセル電流で読み出し判定する必要がある用途では、ＨＲ化方向の電圧を印加して読み出しを行う構成にすることで、読み出しにおいて負性抵抗特性による抵抗変化素子の抵抗値の上昇が起こらないようにして、好適な抵抗変化型不揮発性記憶装置を実現できる。
なお、前述した負性抵抗特性の推定メカニズムに鑑みて、負性抵抗特性は、フィラメントにおける酸化還元反応に基づいて抵抗変化を起こす抵抗変化素子が一般的に有している特性であると考えられる。従って、本発明は、本発明者らによる実験で用いた抵抗変化素子に限定して適用されるものではなく、次のような構成の抵抗変化素子に広く適用され得る。
本発明が適用され得る抵抗変化素子において、抵抗変化層は、第１電極と第２電極との間に介在され、第１電極と第２電極との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する層である。例えば、第１電極と第２電極との間に与えられる電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する層である。抵抗変化層は、第１電極に接続する第１の抵抗変化層と、第２電極に接続する第２の抵抗変化層の少なくとも２層を積層して構成される。
第１の抵抗変化層は、酸素不足型の第１の金属酸化物で構成され、第２の抵抗変化層は、第１の金属酸化物よりも酸素不足度が小さい第２の金属酸化物で構成されている。抵抗変化素子の第２の抵抗変化層中には、電気パルスの印加に応じて酸素不足度が可逆的に変化する微小な局所領域が形成されている。局所領域は、酸素欠陥サイトから構成されるフィラメントを含むと考えられる。
酸素不足度とは、金属酸化物において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でありかつより高い抵抗値を有している。
例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的組成の酸化物はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％であり、ＴａＯ１．５の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。
酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。
酸素含有率とは、総原子数に占める酸素原子の比率である。例えば、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。例えば、第１の金属酸化物を構成する金属と、第２の金属酸化物を構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第２の金属酸化物の酸素含有率が第１の金属酸化物の酸素含有率よりも大きいとき、第２の金属酸化物の酸素不足度は第１の金属酸化物の酸素不足度より小さい。
抵抗変化層を構成する金属は、タンタル又はタンタル以外の金属を用いてもよい。抵抗変化層を構成する金属としては、遷移金属、またはアルミニウム（Ａｌ）を用いることができる。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。
例えば、抵抗変化層にタンタル酸化物を用いる場合、第１の金属酸化物層の組成をＴａＯｘとした場合にｘが０．８以上１．９以下であり、かつ、第２の金属酸化物層の組成をＴａＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物層の膜厚は、１ｎｍ以上８ｎｍ以下としてもよい。
例えば、抵抗変化層にハフニウム酸化物を用いる場合、第１の金属酸化物層の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、かつ、第２の金属酸化物層の組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物層の膜厚は、３ｎｍ以上４ｎｍ以下としてもよい。
また、抵抗変化層にジルコニウム酸化物を用いる場合、第１の金属酸化物層の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、かつ、第２の金属酸化物層の組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物層の膜厚は、１ｎｍ以上５ｎｍ以下としてもよい。
第１の抵抗変化層となる第１の金属酸化物を構成する第１の金属と、第２の抵抗変化層となる第２の金属酸化物を構成する第２の金属とは、異なる金属を用いてもよい。この場合、第２の金属酸化物は、第１の金属酸化物よりも酸素不足度が小さい、つまり抵抗が高くてもよい。このような構成とすることにより、抵抗変化時に第１電極と第２電極との間に印加された電圧は、第２の金属酸化物に、より多くの電圧が分配され、第２の金属酸化物中で発生する酸化還元反応をより起こしやすくすることができる。
また、前記第１の金属酸化物を構成する第１の金属と、前記第２の金属酸化物を構成する第２の金属とを、互いに異なる材料を用いる場合、第２の金属の標準電極電位は、第１の金属の標準電極電位より低くてもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。これにより、標準電極電位が相対的に低い第２の金属酸化物において、酸化還元反応が起こりやすくなる。なお、抵抗変化現象は、抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こってフィラメント（導電パス）が変化することにより、その抵抗値（酸素不足度）が変化すると考えられる。
例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２の金属酸化物にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。このように、第２の金属酸化物に第１の金属酸化物より標準電極電位が低い金属の酸化物を用いることにより、第２の金属酸化物中でより酸化還元反応が発生しやすくなる。その他の組み合わせとして、高抵抗層となる第２の金属酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いることができる。例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２の金属酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いてもよい。
積層構造の抵抗変化層における抵抗変化現象は、高抵抗化及び低抵抗化のいずれも抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こって、局所領域中のフィラメント（導電パス）が変化することにより、その抵抗値が変化すると考えられる。
つまり、第２の金属酸化物層に接続する第２電極に、第１電極を基準にして正の電圧を印加したとき、抵抗変化層中の酸素イオンが第２の金属酸化物層側に引き寄せられる。これによって、第２の金属酸化物層中に形成された微小な局所領域中で酸化反応が発生し、酸素不足度が減少する。その結果、局所領域中のフィラメントが繋がりにくくなり、抵抗値が増大すると考えられる。
逆に、第２の金属酸化物層に接続する第２電極に、第１電極を基準にして負の電圧を印加したとき、第２の金属酸化物層中の酸素イオンが第１の金属酸化物側に押しやられる。これによって、第２の金属酸化物層中に形成された微小な局所領域中で還元反応が発生し、酸素不足度が増加する。その結果、局所領域中のフィラメントが繋がりやすくなり、抵抗値が減少すると考えられる。
酸素不足度がより小さい第２の金属酸化物層に接続されている第２電極は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など、第２の金属酸化物を構成する金属及び第１電極を構成する材料と比べて標準電極電位が、より高い材料で構成する。また、酸素不足度がより高い第１の金属酸化物層に接続されている第１電極は、例えば、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）など、第１の金属酸化物を構成する金属と比べて標準電極電位が、より低い材料で構成してもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。
すなわち、第２の電極の標準電極電位Ｖ２、第２の金属酸化物を構成する金属の標準電極電位Ｖｒ２、第１の金属酸化物を構成する金属の標準電極電位Ｖｒ１、第１の電極の標準電極電位Ｖ１との間には、Ｖｒ２＜Ｖ２、かつＶ１＜Ｖ２なる関係を満足してもよい。さらには、Ｖ２＞Ｖｒ２で、Ｖｒ１≧Ｖ１の関係を満足してもよい。
上記の構成とすることにより、第２電極と第２の金属酸化物の界面近傍の第２の金属酸化物中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
（実施の形態１）
［クロスポイント型メモリセルの構造］
実施の形態１は、クロスポイント型メモリセルアレイを備える抵抗変化型不揮発性記憶装置である。ここで、クロスポイント型メモリセルアレイとは、ワード線とビット線との交点（立体交差点）にメモリセルを介在させた態様のメモリセルアレイである。以下、この不揮発性記憶装置の構成及び動作について説明する。
図６Ａは、単層クロスポイント型メモリセルアレイの立体構造を示す図である。ここでは、ビット線６１が第１配線層に配置され、その上層に、ビット線６１と交差するようにワード線６０が第２配線層に配置される。第１配線層と第２配線層との間に設けられるメモリ層において、ビット線６１とワード線６０との各交点位置に、メモリセル６２が構成されている。
図６Ｂは、多層クロスポイント型メモリセルアレイの立体構造を示す図である。ここには、第１層ビット線６３が第１配線層に配置され、その上層に、第１層ビット線６３と交差するように第１層ワード線６６が第２配線層に配置され、更にその上層に、第１層ワード線６６と交差するように第２層ビット線６４が第３配線層に配置され、更にその上層に、第２層ビット線６４と交差するように第２層ワード線６７が第４配線層に配置され、更にその上層に、第２層ワード線６７と交差するように第３層ビット線６５が第５配線層に配置される形態で幾重にも積み重ねられた構造が図示されている。隣接する配線層の間に設けられるメモリ層において、ワード線、ビット線の各交差部にメモリセル６２が構成されている。このように、クロスポイント型メモリセルアレイは多層化が可能で、集積度を上げることができる特徴がある。
図６Ａ及び図６Ｂにおいて、第１配線層、第３配線層、及び第５配線層が奇数配線層の一例であり、第２配線層、及び第４配線層が偶数配線層の一例である。また、ビット線が第１配線の一例であり、ワード線が第２配線の一例である。
次に、図７に、クロスポイント型メモリセルアレイに用いられるメモリセル６２の断面構成図を示す。メモリセル６２は、抵抗変化素子１０と、電流制御素子７０を有し、抵抗変化素子１０の下部電極１０ｄ側に電流制御素子が直列に接続された、１Ｄ１Ｒ型の構成となっている。ここで、電流制御素子７０は、選択素子の一例である。
抵抗変化素子１０は、図１で説明した抵抗変化素子１０と同一のため、ここでの説明は割愛する。
電流制御素子７０は、印加電圧の正負双方向に非線形の電流電圧特性を有するダイオード素子で、窒素不足型窒化シリコンで構成される電流制御層７０を窒化タンタル（ＴａＮ）等で構成される下部電極７０ｃと上部電極７０ａとで挟持した構造を有している。
双方向に非線形の電流電圧特性とは、所定の電圧範囲では、電流制御素子７０は高抵抗（オフ）状態を示し、所定の電圧範囲より電圧が高い領域および電圧が低い領域では低抵抗（オン）状態を示すことをいう。つまり、印加電圧の絶対値が所定値以下のときに電流制御素子７０は高抵抗（オフ）状態を示し、所定値より大きいときに電流制御素子７０は低抵抗（オン）状態を示す。
以下の説明において、回路図では、メモリセル６２を、図７の等価回路で表記することとする。
［抵抗変化型不揮発性記憶装置の構成］
図８は、本発明の実施形態１における抵抗変化型不揮発性記憶装置の全体構成図を示す回路図である。
抵抗変化型不揮発性記憶装置８９は、Ｘ方向にローカルビット線ＢＬとグローバルビット線ＧＢＬが配線され、Ｙ方向にはワード線ＷＬが配線され、ローカルビット線ＢＬとワード線ＷＬの交差部にメモリセル６２が配置された構成からなるメモリセルアレイ８０と、メモリセル６２を選択するために、複数のグローバルビット線ＧＢＬの中から１本を選択し、各動作における所定の電圧を印加するグローバルビット線デコーダ、ドライバ８０ａと、複数のワード線ＷＬの中から１本を選択し、各動作に応じて所定の電圧を印加するためのワード線デコーダ、ドライバ８０ｂと、複数のローカルビット線の中から１つのローカルビット線を選択するローカルビット線、層選択回路８０ｃと、データの書き込みを行う書き込み回路８３と選択したメモリセルに流れる電流量を検出し、高抵抗状態と低抵抗状態を判定する読み出し回路８４と、入出力データの入出力処理を行うデータ入出力回路８６と、外部から入力されるアドレス信号を受け取るアドレス入力回路８５と、外部から入力されるコントロール信号に基づいてメモリセルアレイ８０の動作を制御する制御回路８７とを備えている。
さらに、読み出し回路８４は、互いに動作方式の異なる奇数層用センスアンプ８４ａと偶数層用センスアンプ８４ｂの２つのセンスアンプを備えている。
ここで、グローバルビット線デコーダ、ドライバ８０ａ、ワード線デコーダ、ドライバ８０ｂ、及びローカルビット線、層選択回路８０ｃが、メモリセルアレイ８０の中の任意のメモリセルを選択メモリセルとして選択する選択回路の一例である。
メモリセルアレイ８０は、メモリセル６２を２層積層してアレイを構成している。
図９は、メモリセルアレイ８０をＹ方向（ワード線方向）から見た断面構造と、グローバルビット線９７を介して接続されるセンスアンプ回路の構成の関係を示すものである。
１層目のメモリセル６２はＸ方向に配線された第１層ローカルビット線９３ａとＹ方向に配線されたワード線９２の交差部に複数配置され、１層目メモリセル群９０ａを構成する。メモリセル６２は第１層ローカルビット線９３ａ側に電流制御素子７０、ワード線９２側に抵抗変化素子１０が配置された構造となっている。第１層ローカルビット線９３ａは奇数層ローカルビア９４ａを介して奇数層スイッチ素子９５ａの一端に接続され、奇数層スイッチ素子９５ａの他端にはグローバルビット線９７に接続されている。
２層目のメモリセル６２はＸ方向に配線された第２層ローカルビット線９３ｂとＹ方向に配線されたワード線９２の交差部に複数配置され、２層目メモリセル群９０ｂを構成する。メモリセル６２は第２層ローカルビット線９３ｂ側に抵抗変化素子１０、ワード線９２側に電流制御素子７０が配置された構造となっている。第２層ローカルビット線９３ｂは偶数層ローカルビア９４ｂを介して偶数層スイッチ素子９５ｂの一端に接続され、偶数層スイッチ素子９５ｂの他端にはグローバルビット線９７に配線されている。
ここで、第１層ローカルビット線９３ａ及び第２層ローカルビット線９３ｂが第１配線の一例であり、ワード線９２が前記第１配線と交差する第２配線の一例である。
１層目のメモリセルと２層目のメモリセルとはＺ方向に対して同じ向きで構成されている。例えば、いずれのメモリセルも、図７の断面構造に含まれる各層を、図７に示されるとおりの順序で積層して構成されている。
これは製造プロセスをメモリセルの配置層に依らず同じにすることで、均一の特性を有するメモリセル特性が得られ易いためである。
グローバルビット線９７には奇数層選択信号９９ａを制御信号とする奇数層選択スイッチ素子９６ａと偶数層選択信号９９ｂを制御信号とする偶数層選択スイッチ素子９６ｂが接続され、奇数層選択スイッチ素子９６ａには奇数層用センスアンプ８４ａ、偶数層選択スイッチ素子９６ｂには偶数層用センスアンプ８４ｂを備えている。
奇数層用センスアンプ８４ａは、一端に奇数層選択スイッチ素子９６ａ、他端にＳＥＮ１ノード、ゲート端子に制御電圧ＶＣＬＭＰ１が接続された奇数層ＰＭＯＳクランプトランジスタ１００ａと、一端にはノードＳＥＮ１、他端にはＧＮＤが接続され、ゲート端子には制御信号ＬＯＡＤ１が接続された奇数層ＮＭＯＳロードトランジスタ１０１ａと、一端にはノードＳＥＮ１、他端にはＧＮＤが接続され、ゲート端子には制御信号ＰＲＥ１が接続された奇数層ＮＭＯＳプリチャージトランジスタ１０２ａと、一端にはノードＳＥＮ１、他端には参照電圧ＶＲＥＦ１を供給し、ノードＳＥＮ１の電位と参照電圧ＶＲＥＦ１とを比較し、その大小関係に応じて、ＶＤＤ、もしくはＧＮＤを出力端子ＳＡＯ１に出力する奇数層比較器１０３ａを備えている。
偶数層用センスアンプ８４ｂは、一端に偶数層選択スイッチ素子９６ｂ、他端にノードＳＥＮ２、ゲート端子に制御電圧ＶＣＬＭＰ２が接続された偶数層ＮＭＯＳクランプトランジスタ１００ｂと、一端にはノードＳＥＮ２、他端にはＶＤＤが接続され、ゲート端子には制御信号ＬＯＡＤ２が接続された偶数層ＰＭＯＳロードトランジスタ１０１ｂと、一端にはノードＳＥＮ２、他端にはＶＤＤが接続され、ゲート端子には制御信号ＰＲＥ２が接続された偶数層ＰＭＯＳプリチャージトランジスタ１０２ｂと、一端にはノードＳＥＮ２、他端には参照電圧ＶＲＥＦ２を供給し、ノードＳＥＮ２の電位と参照電圧ＶＲＥＦ２を比較し、その大小関係に応じて、ＶＤＤ、もしくはＧＮＤを出力端子ＳＡＯ２に出力する偶数層比較器１０３ｂを備えている。
またこの構造では、１層目メモリセル群９０ａに対するＬＲ化方向は、ワード線９２を基準としてグローバルビット線９７を高電位にする方向であるのに対し、２層目メモリセル群９０ｂに対するＬＲ化方向は、逆にグローバルビット線９７を基準としてワード線９２を高電位にする方向に対応する。
なお、１層目メモリセル群９０ａに対応する層を奇数メモリ層、２層目メモリセル群９０ｂに対応する層を偶数メモリ層に対応させている。図６Ｂで説明したように、さらにＺ方向に積層した場合、３層目、５層目、・・・を奇数層とし、２層目、４層目、・・・を偶数層とし、１層目メモリセル群９０ａと２層目メモリセル群９０ｂが、交互に図９に示す接続関係で積層されてもよい。
［抵抗変化型不揮発性記憶装置の動作］
以上のように構成された、抵抗変化型不揮発性記憶装置８９について、奇数メモリ層、偶数メモリ層の各層を選択メモリセルのデータを読み出す場合の読み出しサイクルにおける動作について、図９の回路構成図と図１０、図１１に示すタイミングチャートを参照しながら説明する。
［奇数メモリ層にあるメモリセルを選択した場合］
図１０は、抵抗変化型不揮発性記憶装置８９の奇数メモリ層にあるメモリセルを選択した場合の読み出しを示すタイミングチャートである。以下の説明は、奇数層に属するメモリセル６２を選択してデータを読み出す場合についてあてはまる。
時刻Ｔ１−１は読み出しにおけるプリチャージ期間である。制御信号ＰＲＥ１をハイレベルにし、奇数層ＮＭＯＳプリチャージトランジスタ１０２ａをオンさせ、制御信号ＬＯＡＤ１をロウレベルにすることで、奇数層ＮＭＯＳロードトランジスタ１０１ａをオフに設定し、ワード線９２をＧＮＤに設定することにより、第１層ローカルビット線９３ａおよびノードＳＥＮ１がＧＮＤレベルにプリチャージされる。
このとき、対象のメモリセル６２に流れる電流ＩＣＥＬＬはゼロである。また奇数層用センスアンプ８４ａの出力端子ＳＡＯ１の出力データは不定である。
時刻Ｔ１−２は選択メモリセル６２のデータを読み出すセンス期間である。制御信号ＰＲＥ１はロウレベル、制御信号ＬＯＡＤ１をハイレベルに切り替えることで、奇数層ＮＭＯＳプリチャージトランジスタ１０２ａはオフ、奇数層ＮＭＯＳロードトランジスタ１０１ａがオンとなり、また選択するワード線９２に読み出し電圧Ｖｒｅａｄを印加する。
すると、選択したメモリセル６２に対し、第１電極１０ｄを基準にして第２電極１０ａが正となるＨＲ化方向の電圧が印加され、選択したメモリセル６２にはワード線９２から第１層ローカルビット線９３ａの向きに電流が流れ始める。この時選択されるメモリセル６２の設定抵抗値が高抵抗状態か低抵抗状態かで、流れる電流量は異なる。なおメモリセル６２に流れる電流ＩＣＥＬＬの電流の向きは、ワード線９２から流れ出る向きをプラス、流れ込む向きをマイナスとして示している。
そして、その結果、第１層ローカルビット線９３ａおよびノードＳＥＮ１に充電が開始され時刻Ｔ１−１の時の電位から上昇が開始される。この時、選択されるメモリセル６２の設定抵抗値が高抵抗状態か低抵抗状態かに応じて上昇の速度が異なる。
時刻Ｔ１−３は奇数層比較器１０３ａでデータを判定し出力する期間である。奇数層比較器１０３ａの入力端子に接続された、ノードＳＥＮ１とＶＲＥＦの電位を比較、その大小関係に応じてデータ「０」かデータ「１」かの判定を行い、出力端子ＳＡＯ１へ出力する。
その後、時刻Ｔ１−４で再び制御信号ＰＲＥ１がハイレベル、制御信号ＬＯＡＤ１がロウレベルに設定されることで、奇数層ＮＭＯＳプリチャージトランジスタ１０２ａがオン、奇数層ＮＭＯＳロードトランジスタ１０１ａがオフとなり、ワード線９２、第１層ローカルビット線９３ａをＧＮＤに設定することで、ノードＳＥＮ１がＧＮＤレベルにプリチャージされ、奇数層メモリセルのデータ読み出しが完了する。
このように、奇数層用センスアンプ８４ａは、選択メモリセルを介した充電により上昇する電圧を検知する充電方式センスアンプ回路として機能する。
［偶数メモリ層にあるメモリセルを選択した場合］
図１１は、抵抗変化型不揮発性記憶装置８９の偶数メモリ層にあるメモリセルを選択した場合の読み出しを示すタイミングチャートである。以下説明は、偶数層に属するメモリセル６２を選択してデータを読み出す場合についてあてはまる。
時刻Ｔ２−１は読み出しにおけるプリチャージ期間である。制御信号ＰＲＥ２をロウレベルにし、偶数層ＰＭＯＳプリチャージトランジスタ１０２ｂをオンさせ、制御信号ＬＯＡＤ２をハイレベルにすることで偶数層ＰＭＯＳロードトランジスタ１０１ｂをオフに設定し、ワード線９２をＶｒｅａｄに設定することにより、第２層ローカルビット線９３ｂおよびノードＳＥＮ２がＶｒｅａｄレベルにプリチャージされる。
時刻Ｔ２−２は選択メモリセル６２のデータを読み出すセンス期間である。制御信号ＰＲＥ２はハイレベル、制御信号ＬＯＡＤ２をロウレベルに切り替えることで、偶数層ＰＭＯＳプリチャージトランジスタ１０２ｂはオフ、偶数層ＰＭＯＳロードトランジスタ１０１ｂがオンとなり、また選択するワード線９２にＧＮＤを印加する。
すると、選択したメモリセル６２に対し、第１電極１０ｄを基準にして第２電極１０ａが正となるＨＲ化方向の電圧が印加され、選択したメモリセル９２には第２層ローカルビット線９３ｂからワード線９２に電流が流れ込む向きに流れ始める。この時選択されるメモリセル９２の設定抵抗値が高抵抗状態か低抵抗状態かで、流れる電流量は異なる。そして、その結果、第２層ローカルビット線９３ｂおよびノードＳＥＮ２は放電が開始され、時刻Ｔ２−２の時の電位から下降が開始される。この時、選択されるメモリセル９２の設定抵抗値が高抵抗状態か低抵抗状態かに応じて下降の速度が異なる。
時刻Ｔ２−３は偶数層比較器１０３ｂでデータを判定し出力する期間である。偶数層比較器１０３ｂの入力端子に接続された、ノードＳＥＮ２とＶＲＥＦの電位を比較、その大小関係に応じてデータ「０」かデータ「１」かの判定を行い、出力端子ＳＡＯ２へ出力する。
その後、時刻Ｔ２−４で再び制御信号ＰＲＥ２がロウレベル、制御信号ＬＯＡＤ２がハイレベルにされることで、偶数層ＰＭＯＳプリチャージトランジスタ１０２ｂがオン、偶数層ＰＭＯＳロードトランジスタ１０１ｂがオフとなり、ワード線９２、第１層ローカルビット線９３ａをＶｒｅａｄに設定することで、ノードＳＥＮ２がＶｒｅａｄレベルにプリチャージされ、奇数層メモリセルのデータ読み出しが完了する。
このように、偶数層用センスアンプ８４ｂは、選択メモリセルを介した放電により上昇する電圧を検知する放電方式センスアンプ回路として機能する。
以上、説明したように、抵抗変化型不揮発性記憶装置８９では、Ｚ方向に対し、同一の構造で形成された多層クロスポイント型メモリセルアレイにおいて、奇数層と偶数層で各々メモリセルに流れる電流の向きが逆方向になるようにセンスアンプを切り替えることで、何れの層にあるメモリセルを選択して読み出しを行うときも、第１電極を基準にして第２電極が正となるＨＲ化方向の電圧が選択するメモリセルに印加されるので、読み出し時に抵抗変化素子の抵抗値の変動が生じない電流方向からの読み出しが実現可能となる。
なお、本実施形態１において、奇数層用センスアンプと偶数層用センスアンプとして、電流の向きが異なる２種類のセンスアンプを設けたが、それに限るものではない。
例えば、メモリセルの構造をワード線に対して上下（積層方向に）対称に製造すれば、何れか一方のセンスアンプのみで抵抗値の変動が生じない読み出しの実現が可能となる。
さらに、抵抗変化型不揮発性記憶装置８９に想定される用途によっては、いずれのメモリ層にあるメモリセルに対しても、第２電極１０ｄを基準にして第１電極１０ａが正となるＬＲ化方向の電圧を印加して読み出しを行ってもよい。そのような読み出しは、例えばメモリセルアレイがプログラマブルＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）として用いられ、各メモリセルに対して想定される書き込み回数が限定的（例えば１回のみまたは数回程度）である場合などに適している。
そのような読み出しは、例えば、奇数層用センスアンプ８４ａで偶数メモリ層にあるメモリセルに対し読み出しを行い、かつ、偶数層用センスアンプ８４ｂで奇数メモリ層にあるメモリセルに対し読み出しを行うように、奇数層スイッチ素子９５ａ、偶数層スイッチ素子９５ｂ、奇数層選択スイッチ素子９６ａ、及び偶数層選択スイッチ素子９６ｂをオンさせるタイミングを変更することによって行い得る。
（実施の形態２）
［抵抗変化型不揮発性記憶装置の構成］
図１２は、本実施形態２における１Ｔ１Ｒ型メモリセルで構成される抵抗変化型不揮発性記憶装置１１０の回路構成図を示している。
図１２に示すように、本実施形態２における抵抗変化型不揮発性記憶装置１１０は、図１で示された１Ｔ１Ｒ型メモリセルを用いて構成され、実データの書き込みを行う本体セル領域１２０ａと、本体セル領域１２０ａ内で発生した不良メモリセルを代替するための冗長メモリセルが設けられた冗長セル領域１２０ｂ、本体セル領域１２０ａで発生した不良メモリセルを代替した冗長メモリセルのアドレス情報を格納しておく冗長アドレス情報領域１２０ｃの３つの領域に分けられたメモリセルアレイ１２０を備える。
さらに、本体セル領域１２０ａ又は冗長セル領域１２０ｂに接続されている複数のワード線の中から１つのワード線を選択するロウデコーダ回路１２１と、冗長アドレス情報領域１２０ｃに接続されている複数のワード線の中から１つのワード線を選択する冗長アドレス選択回路１２５と、複数のビット線と複数のソース線の中から１つのビット線と１つのソース線とを選択し、各動作における所定の電圧を印加するカラム選択回路１２２ａ、１２２ｂと、選択メモリセルへデータの書き込みを実施する書き込み回路１２３と、ビット線、もしくはソース線に流れる電流量を検出し、データの判定を行う読み出し回路１２４と、入出力データの入出力処理を行うデータ入出力回路１２８とを備える。
さらに、外部から入力されるアドレス信号を受け取るアドレス入力回路１２７と、外部から入力されるコントロール信号に基づいて、メモリセルアレイ１２０の動作を制御する制御回路１２６と、各動作においてメモリセルへ設定された電圧をビット線やソース線に与える電圧印加回路１２９とを備えている。
ここで、ロウデコーダ回路１２１、冗長アドレス選択回路１２５、カラム選択回路１２２ａ、１２２ｂが、メモリセルアレイ１２０の中の任意のメモリセルを選択メモリセルとして選択する選択回路の一例である。
メモリセルアレイ１２０内の本体セル領域１２０ａ、冗長セル領域１２０ｂ、冗長アドレス情報領域１２０ｃは、各領域が別々のワード線に接続されるとともに、全領域が同じビット線、ソース線共通に接続されている。メモリセルアレイ１２０において、複数の本体セル領域のワード線ＷＬ０、ＷＬ１、ＷＬ２・・・、冗長セル領域のＷＬｒ０、ＷＬｒ１、ＷＬｒ２・・・および冗長アドレス情報領域ＷＬｉ０、ＷＬｉ１、ＷＬｉ２・・・に交差して配線されたビット線ＢＬ０、ＢＬ１、ＢＬ２・・・の交点に対応してそれぞれ１Ｔ１Ｒ型のメモリセル１７が設けられ、ビット線ＢＬ０、ＢＬ１、ＢＬ２・・・と平行にソース線ＳＬ０、ＳＬ１、ＳＬ２・・・が配線されている。
メモリセル１７の各々のトランジスタのゲートはワード線に接続され、抵抗変化素子１０と接続されていない側の端子１６にはソース線が接続されている。一方、ビット線は抵抗変化素子１０の上部電極側の端子１２が各々接続されている。
ここで、メモリセル１７の端子１２、１６が、メモリセル１７の両端を構成しており、ビット線及びソース線が、それぞれ第１配線及び第２配線の一例である。また、本体セル領域１２０ａと冗長セル領域１２０ｂとが、第１メモリ領域の一例であり、冗長アドレス情報領域１２０ｃが、第２メモリ領域の一例である。
アドレス信号を受け取ったアドレス入力回路１２７により、ロウデコーダ回路１２１あるいは冗長アドレス選択回路１２５が複数のワード線の中から１つのワード線を選択し、カラム選択回路１２２ａ、１２２ｂがそれぞれ複数のビット線とソース線の中から１つずつ、かつ別々のビット線とソース線を選択する（例えば、カラム選択回路１２２ａがビット線を選択した場合は、カラム選択回路１２２ｂはソース線を選択し、カラム選択回路１２２ａがソース線を選択した場合は、カラム選択回路１２２ｂはビット線を選択する）ことで、アドレス信号に応じたメモリセルが選択される。
制御回路１２６はコントロール信号に基づき、カラム選択回路１２２ａ、１２２ｂに対し、ソース線、あるいはビット線を接続するのかを設定し、書き込み時は書き込み回路１２３、読み出し時は読み出し回路１２４を動作させ、各動作に必要な電圧は電圧印加回路１２９より設定される。
不良アドレスレジスタ１３６は、冗長アドレス情報領域１２０ｃのデータを読み出し回路１２４で読み出し、その情報を蓄えておくレジスタである。アドレス比較器１３７は、不良アドレスレジスタ１３６とアドレス入力回路１２７のアドレス情報を比較し、一致の場合は冗長セル領域１２０ｂを選択するようにロウデコーダ回路１２１に指示を出す。
図１３は本発明の実施形態２における抵抗変化型不揮発性記憶装置１１０の読み出し回路１２４の構成を示している。
読み出し回路１２４は放電方式のセンスアンプ回路を有している。当該センスアンプ回路は、比較器１３０と、ゲート端子にプリチャージ制御信号ＰＲＥ、ソース端子にＶＤＤ、ドレイン端子にノードＳＥＮが接続されたプリチャージＰＭＯＳトランジスタ１３１と、ゲート端子にロード制御信号ＬＯＡＤ、ソース端子にＶＤＤ、ドレイン端子にノードＳＥＮが接続されたロードＰＭＯＳトランジスタ１３２と、ソース端子もしくはドレイン端子の何れか一方がノードＳＥＮと接続され、他端にはメモリセルが接続されたクランプＮＭＯＳトランジスタ１３３で構成されたクランプ回路１３４とを備えている。
さらに、クランプＮＭＯＳトランジスタ１３３のゲート端子にはスイッチＳＷａとＳＷｂとＳＷｃとが接続され、ＳＷａには電圧源ＶＣＬＭＰ＿Ａ、ＳＷｂには電圧源ＶＣＬＭＰ＿Ａよりも大きな電圧値を持つ電圧源ＶＣＬＭＰ＿Ｂ、ＳＷｃにはＧＮＤ端子が接続されている。これら３つの電圧源の切り替えにより、読み出し時にメモリセルへ印加される電圧を調整することができる。
［抵抗変化型不揮発性記憶装置の動作］
次に、本発明の実施形態２における抵抗変化型不揮発性記憶装置１１０のシステム及び各メモリセルアレイ領域における読み出しについて図１４、図１５のフローチャートを用いて説明する。
本実施形態２における抵抗変化型不揮発性記憶装置の読み出し方法は図１４に示す製造工程の検査時と図１５に示す通常動作時とでは異なる。
図１４の製造工程検査（Ｓ１１）では、製品製造後にメモリセルアレイ１２０の本体セル領域１２０ａ内のメモリセルに対して検査が開始される（Ｓ１２）。この検査により、本体セル領域１２０ａ内に不良メモリセルが検出された場合は（Ｓ１３でＹｅｓ）、本体セル領域１２０ａ内の不良メモリセルを冗長セル領域１２０ｂ内の定められたメモリセルで代替する動作を行う。この動作において、本体セル領域１２０ａ内の不良メモリセルのアドレスと当該不良メモリセルの代替に用いられた冗長セル領域１２０ｂのメモリセルのアドレスとを対応づけるための割当情報が冗長アドレス情報領域１２０ｃ内のメモリセルへ書き込まれ、冗長救済処理が完了する（Ｓ１４）。本体セル領域１２０ａ内の全てのメモリセルに対して、検査を行い上述の冗長救済処理を行えば、検査終了となる（Ｓ１５）。
図１５に示すのは、図１４の製品検査が完了し、メモリセルアレイ１２０を通常動作として扱う場合の動作のフローチャートを示している。
通常動作（Ｓ２１）では、抵抗変化型不揮発性記憶装置１１０に電源ＶＤＤが投入されると、最初に一度だけ冗長アドレス情報領域１２０ｃに対し読み出しが実施され（Ｓ２２）、その情報が不良アドレスレジスタ１３６に格納される。それ以降の読み出し又は書き込み（Ｓ２３）においては、アドレス入力回路１２７に入力されたアドレス情報（Ｓ２４）と不良アドレスレジスタ１３６の情報をアドレス比較器１３７で都度比較し、一致しなければ（Ｓ２５でＮｏ）、本体セル領域１２０ａ内のアドレスへ各動作が実施される（Ｓ２６）。一方、上記のアドレスが一致した場合（Ｓ２５でＹｅｓ）、本体セル領域１２０ａにアクセスするビットは不良ビットと判断されるため、検査時に割当られた冗長セル領域１２０ｂのメモリセルへアクセスし、指示された読み出しや書き込みが実施される（Ｓ２７）。このような制御により、本体セル領域に発生する不良ビットを救済する冗長救済が実現される（Ｓ２８）。
以上説明のように、冗長アドレス情報領域１２０ｃへの書き込みは、主には製造工程検査時に１回のみまたは数回程度で多くの書き換え動作は行われない。また通常動作では読み出しのみが行われる。
次に各領域におけるメモリセルアレイの詳細な読み出しについて説明する。
［本体セル領域、冗長セル領域における読み出し］
図１６の回路構成図と図１８の動作タイミング図を用いて、本体セル領域１２０ａの読み出しについて説明する。
図１６はビット線ＢＬｓと選択ソース線ＳＬｓに接続されたメモリセルアレイの一部分とカラム選択回路１２２ｂを介して接続されるセンスアンプ回路で構成された読み出し回路１２４の本体セル領域１２０ａのメモリセルを読み出し時の回路構成図である。
本体セル領域の読み出し時においては、カラム選択回路１２２ｂ内のＳＷ１がオフ、ＳＷ２がオンすることにより、選択ソース線ＳＬｓがＧＮＤへ接続される。一方、カラム選択回路１２２ａではＳＷ３がオン、ＳＷ４がオフすることにより、ビット線ＢＬｓが読み出し回路１２４へ接続される。
またクランプＮＭＯＳトランジスタ１３３のゲート端子には、読み出しの期間中、電圧源ＶＣＬＭＰ＿Ａが与えられる。
図１８は本体セル領域の読み出しのタイミングチャートを示している。
時刻ＴＡ−１のプリチャージ期間では、制御信号ＰＲＥ＿Ａはロウレベルとなり、プリチャージＰＭＯＳトランジスタ１３１はオン状態になる一方で、制御信号ＬＯＡＤ＿Ａはハイ状態によりロードＰＭＯＳトランジスタ１３２はオフ状態となる。またワード線ＷＬはロウレベルでＮＭＯＳトランジスタ１５はオフ状態となっている。
クランプ回路１３４のゲート端子はＳＷａに接続され、ＶＣＬＭＰ＿Ａの電圧が印加されることで、ビット線ＢＬｓの電位はＶＣＬＭＰ＿ＡからクランプＮＭＯＳトランジスタの閾値ＶＴを引いた電位までプリチャージされ、またノードＳＥＮはＶＤＤまでプリチャージされる。
時刻ＴＡ−２のセンス期間では、制御信号ＰＲＥ＿ＡをハイレベルにすることでプリチャージＰＭＯＳトランジスタ１３１がオフ状態となり、制御信号ＬＯＡＤ＿Ａがロウになることで、ロードＰＭＯＳトランジスタ１３２はオン状態になる。また指定するワード線ＷＬｓをハイレベルにすることでＮＭＯＳトランジスタ１５はオン状態となる。
そしてビット線ＢＬｓから選択メモリセル１６０を通して選択ＳＬｓに向かって抵抗変化層１１が高抵抗化する向きの電圧が印加され放電が開始される。このとき、ノードＳＥＮの放電の様子は図１８の破線に示すように、選択メモリセルの抵抗変化素子が高抵抗状態の場合は電位の変化が低抵抗状態のときと比べて遅くなる。
時刻ＴＡ−３のラッチ期間では、時刻ＴＡ−３の開始時刻におけるノードＳＥＮの電位と参照電圧ＶＲＥＦ＿Ａを比較器１３０により、比較する。選択メモリセル１６０の抵抗状態が高抵抗状態であればロウ、低抵抗状態であればハイのデータとして出力端子ＳＡＯ１へ出力される。
データ出力が完了すると、時刻ＴＡ−４では、ワード線がロウとなり選択メモリセル１６０の選択トランジスタがオフし読み出しが終了する。
なお、冗長セル領域１２０ｂに関しても、動作自体は本体セル領域と同じであるため、ここでの説明は割愛する。
［冗長アドレス情報領域における読み出し］
次に図１７の回路構成図と図１９の動作タイミング図を用いて、冗長アドレス情報領域１２０ｃの読み出しについて説明する。
図１７はビット線ＢＬｓと選択ソース線ＳＬｓに接続されたメモリセルアレイ１２０の一部分とカラム選択回路１２２ｂを介して接続されるセンスアンプ回路で構成された読み出し回路１２４の冗長アドレス情報領域１２０ｃのメモリセルを読み出すときの回路構成図である。
冗長アドレス情報領域１２０ｃの読み出し時においては、カラム選択回路１２２ｂ内のＳＷ１がオン、ＳＷ２がオフすることにより、ビット線ＢＬｓがＧＮＤへ接続される。一方、カラム選択回路１２２ａではＳＷ３がオフ、ＳＷ４がオンすることにより、選択ソース線ＳＬｓが読み出し回路１２４へ接続される。つまり、冗長アドレス情報領域１２０ｃの読み出しでは、本体セル領域１２０ａと冗長セル領域１２０ｂの読み出し時とビット線とソース線の接続は逆の関係となる。
またクランプＮＭＯＳトランジスタ１３３のゲート端子には、読み出しの期間中電圧源ＶＣＬＭＰ＿Ｂが与えられる。なお、電圧源ＶＣＬＭＰ＿Ｂの電圧は電圧源ＶＣＬＭＰ＿Ａの電圧より高く設定されている。
図１９は冗長アドレス情報領域の読み出しのタイミングチャートを示している。
時刻ＴＢ−１のプリチャージ期間では、制御信号ＰＲＥ＿Ｂはロウレベルとなり、プリチャージＰＭＯＳトランジスタ１３１はオン状態になる一方で、制御信号ＬＯＡＤ＿Ｂはハイ状態によりロードＰＭＯＳトランジスタ１３２はオフ状態となる。またワード線ＷＬはロウレベルでＮＭＯＳトランジスタ１５はオフ状態となっている。クランプ回路１３４のゲート端子はＳＷｂに接続され、ＶＣＬＭＰ＿Ｂの電圧が印加されることで、ソース線ＳＬｓの電位はＶＣＬＭＰ＿ＢからクランプＮＭＯＳトランジスタの閾値ＶＴを引いた電位までプリチャージされ、またノードＳＥＮはＶＤＤまでプリチャージされる。
時刻ＴＢ−２のセンス期間では、制御信号ＰＲＥ＿ＢをハイレベルにすることでプリチャージＰＭＯＳトランジスタ１３１がオフ状態となり、制御信号ＬＯＡＤ＿Ｂがロウになることで、ロードＰＭＯＳトランジスタ１３２はオン状態となる。また指定するワード線ＷＬｓをハイレベルにすることでＮＭＯＳトランジスタ１５はオン状態となる。
そして選択ソース線ＳＬｓから選択メモリセル１７０を通してビット線ＢＬｓに向かって抵抗変化層１１が低抵抗化する向きの電圧が印加され放電が開始される。このとき、ノードＳＥＮの放電の様子は図１９の破線に示すように、選択メモリセルの抵抗変化素子が高抵抗状態の場合は電位の変化が低抵抗状態のときと比べて遅くなる。
時刻ＴＢ−３のラッチ期間では、時刻ＴＢ−３の開始時刻におけるノードＳＥＮの電位と参照電圧ＶＲＥＦ＿Ｂを比較器１３０により、比較する。選択メモリセル１６０の抵抗状態が高抵抗状態であればロウ、低抵抗状態であればハイのデータとして出力端子ＳＡＯ１へ出力される。
データ出力が完了すると、時刻ＴＢ−４では、ワード線がロウとなり選択メモリセル１６０の選択トランジスタがオフ、クランプ回路もオフとなることで、読み出しが終了する。
以上のように、本願の実施形態２における抵抗変化型不揮発性記憶装置では、ビット線とソース線とセンスアンプとＧＮＤの接続関係を、データを読み出すメモリ領域に応じて切り替えることで、読み出しにおいて１Ｔ１Ｒ型メモリセル１７に流す電流の向きを変えている。
これは、本実施形態２における本体セル領域１２０ａ、冗長セル領域１２０ｂと冗長アドレス情報領域１２０ｃにおいて、冗長アドレス情報領域１２０ｃが本体セル領域１２０ａや冗長セル領域１２０ｂと比べ、メモリセルへの書き込み頻度が大幅に少なく、メモリとしての用途が異なるからである。
実施形態２における本体セル領域１２０ａ、冗長セル領域１２０ｂでは、製品検査後においても、通常動作として、データの書き込みや読み出しが繰り返し実施される領域である。つまり、これらの領域では、読み出しだけでなく、書き込みも実施されるため、読み出しを行う際にも、次の書き込みの安定化を考慮し、高抵抗状態の抵抗値が更に高抵抗へ変動しないように、抵抗変化素子にはＨＲ化方向の比較的低い電圧ＶＣＬＭＰ＿Ａ−ＶＴを印加して読み出しを行っている。
一方で冗長アドレス情報領域の動作においては、製品検査時に検出された固定の不良ビットのアドレス情報が冗長アドレス情報領域に一旦書き込まれると、後の通常動作時では冗長アドレス情報領域へのアクセスは読み出しに限られる。つまり、冗長アドレス情報領域での書き込みは製品検査時の１回もしくは、数回程度で、それ以後は書き込みが行われることはない。
この場合、ＬＲ化方向の図２における電圧領域Ｂに相当するＶＣＬＭＰ＿Ｂ−ＶＴの比較的高い電圧を印加して、データを読み出すことが有効となる。なぜなら、読み出しだけを考慮すればよいため、高抵抗状態に書き込まれたメモリセルにおいては電圧領域Ｂの電圧が印加されることでより高抵抗化方向に遷移することで、より少ない読み出し電流状態にでき、低抵抗状態に書き込まれたメモリセルにおいては電圧領域Ｂという比較的高い電圧が印加されることでより多くの電流を流すことができ、その結果、高抵抗状態と低抵抗状態の読み出しウィンドウを拡大させることができ、読み出しの安定性を高くすることができるためである。
以上より、本体セル領域１２０ａや冗長セル領域１２０ｂのように、多数回の書き込みや読み出しをメモリセルに対して行う場合や、少数回であっても多値記録のように抵抗変化素子の抵抗値を所定の範囲に上限および下限値を止めておく必要がある場合や、抵抗変化素子自体の抵抗値の絶対値を測定する場合などの利用形態では、抵抗変化素子にＨＲ化方向の比較的低い電圧を印加して読み出しを行うのが好適である。
一方冗長アドレス情報領域のように、１回または少数回（例えば１０回以下）書き換え動作のみで、以降はその記録情報の読み出しのみを行う利用形態の場合は、抵抗変化素子にＬＲ化方向の電圧を印加して読み出しを行うのがよい。さらには図２で示す負性抵抗特性を示す電圧領域Ｂの比較的高い電圧を印加して読み出しを行うのがより好適である。このような利用形態は他に、機器のＯＳ（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）などのプログラム情報、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）カードなどに記録される生年月日や個人ＩＤなどの情報や暗号鍵情報などのワンタイム的な記録情報の読み出しがある。
なお、本実施形態２においては、各メモリセル領域においてビット線、ソース線とセンスアンプの接続関係の切り替えを行う方法を用いたが、それに限るものではない。
例えば、ビット線とソース線の切り替えは行わず、センスアンプ回路を放電方式と充電方式の２種類を用意し、切り替えることでも実現可能である。
本発明は、抵抗変化型不揮発性記憶装置として、とくに高抵抗状態抵抗素子に対して、ＬＲ化方向にＬＲ化書き込み電圧よりも小さい読み出し電圧で読み出しを行った際、より高抵抗状態へ遷移してしまう抵抗素子とダイオードやトランジスタ等のスイッチ素子とで構成されたメモリセルを有する抵抗変化型不揮発性記憶装置において、不揮発性記憶装置の読み出しの安定性を向上できるので、携帯電話はノートパソコン等の電子機器に使用される、高信頼性メモリを実現するのに有用である。
１０ 抵抗変化素子
１０ａ 第２電極
１０ｂ 第２抵抗変化層
１０ｃ 第１抵抗変化層
１０ｄ 第１電極
１１ 抵抗変化層
１２ 第２端子
１３ 第３端子
１４ ゲート端子
１５ ＮＭＯＳトランジスタ
１６ 第１端子
１７ １Ｔ１Ｒ型メモリセル
１８ 局所領域
６０、６６、６７ ワード線
６１、６３〜６５ ビット線
６２ メモリセル
７０ 電流制御素子
７０ａ 電流制御素子の上部電極
７０ｂ 電流制御素子の下部電極
８０ クロスポイント型メモリセルアレイ
８０ａ ローカルビット線、層選択回路
８０ｂ ワード線デコーダ、ドライバ回路
８０ｃ グローバルビット線デコーダ、ドライバ回路
８３ 書き込み回路
８４ 読み出し回路
８４ａ 奇数層用センスアンプ
８４ｂ 偶数層用センスアンプ
８５ アドレス入力回路
８６ データ入出力回路
８７ 制御回路
８８ 電源
８９ 抵抗変化型不揮発性記憶装置
９０ａ、９０ｂ クロスポイントメモリセルアレイのメモリセル群
９１ａ、９０ｂ 選択メモリセル
９２ ワード線
９３ａ、９３ｂ ローカルビット線
９４ａ、９４ｂ ローカルビア
９５ａ、９５ｂ スイッチ素子
９６ａ、９６ｂ 選択スイッチ素子
９７ グローバルビット線
９９ａ、９９ｂ 層選択信号
１００ａ、１００ｂ クランプトランジスタ
１０１ａ、１０１ｂ ロードトランジスタ
１０２ａ、１０２ｂ プリチャージトランジスタ
１０３ａ、１０３ｂ 比較器
１１０ 抵抗変化型不揮発性記憶装置
１２０ １Ｔ１Ｒ型メモリセルアレイ
１２０ａ 本体セル領域
１２０ｂ 冗長セル領域
１２０ｃ 冗長アドレス情報領域
１２１ ロウデコーダ回路
１２２ａ、１２２ｂ カラム選択回路
１２３ 書き込み回路
１２４ 読み出し回路
１２５ 冗長アドレス選択回路
１２６ 制御回路
１２７ アドレス入力回路
１２８ データ入出力回路
１２９ 電圧印加回路
１３０ 比較器
１３１ プリチャージトランジスタ
１３２ ロードトランジスタ
１３３ クランプトランジスタ
１３４ クランプ回路
１３６ 不良アドレスレジスタ
１３７ アドレス比較器
１６０、１７０ 選択メモリセル

Claims (18)

  1. 複数のメモリセルが行列状に配列され、当該複数のメモリセルの各々は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在して前記第１電極と前記第２電極とに接するように設けられ、前記第１電極と前記第２電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とからなる抵抗変化素子と、前記抵抗変化素子に直列に接続された選択素子とで構成されている、メモリセルアレイと、
    前記メモリセルアレイの中の任意のメモリセルを選択メモリセルとして選択する選択回路と、
    前記選択メモリセルに対し前記抵抗変化素子の抵抗状態を設定する動作である書き込みを行うための書き込み回路と、
    前記選択メモリセルに対し前記抵抗変化素子の抵抗状態を読み出す動作である読み出しを行うための読み出し回路と、
    を備え、
    前記複数の抵抗変化素子の各々は、
    前記第１電極を基準にして前記第２電極に正の電圧ＶＨ０よりも高い電圧が印加されることで低抵抗状態から高抵抗状態に変化し、
    前記第２電極を基準にして前記第１電極に正の電圧ＶＬ２よりも高い電圧が印加されることで高抵抗状態から低抵抗状態に変化し、
    かつ、前記第２電極を基準にした正の電圧について上限がＶＬ２以下である電圧領域が存在し、高抵抗状態にあるときに、前記第２電極を基準にして前記第１電極に当該電圧領域に含まれる電圧が印加されることで抵抗値がさらに高くなり、
    前記読み出し回路は、前記選択メモリセルに対し読み出しを行うために、前記第１電極を基準にして前記第２電極が正となる電圧を前記選択メモリセルに印加する、
    抵抗変化型不揮発性記憶装置
  2. 前記読み出し回路は、前記選択メモリセルに対し読み出しを行うために、前記第１電極を基準にして前記第２電極が正となる電圧を前記選択メモリセルに印加することと、前記第２電極を基準にして前記第１電極が正となる電圧を前記選択メモリセルに印加することとを、前記選択メモリセルに対し行われる書き込みの回数の多寡に応じて切り替えて行う、
    請求項１に記載の抵抗変化型不揮発性記憶装置。
  3. 前記第２電極を基準にして前記第１電極にＶＬ１よりも高くかつＶＬ２以下の電圧、ただし０＜ＶＬ１＜ＶＬ２、が印加されたとき、印加された電圧が高いほど前記抵抗変化素子の抵抗値は高くなり、
    前記読み出し回路は、前記選択メモリセルに対し読み出しを行うために、前記第２電極を基準にして前記第１電極に正の電圧を印加する場合に、ＶＬ１よりも高くかつＶＬ２以下の電圧を印加する、
    請求項２に記載の抵抗変化型不揮発性記憶装置。
  4. 前記第２電極を基準にして前記第１電極にＶＬ１よりも高くかつＶＬ３以下の電圧、ただし０＜ＶＬ１＜ＶＬ３＜ＶＬ２、が印加されたとき、印加された電圧が高いほど前記抵抗変化素子に流れる電流値は小さくなり、
    前記読み出し回路は、前記選択メモリセルに対し読み出しを行うために、前記第２電極を基準にして前記第１電極に正の電圧を印加する場合にＶＬ１よりも高くかつＶＬ３以下の電圧を印加する、
    請求項２に記載の抵抗変化型不揮発性記憶装置。
  5. 前記抵抗変化層は、第１の酸素不足度を有する第１の金属酸化物で構成され前記第１電極に接する第１の抵抗変化層と、前記第１の抵抗変化層より酸素不足度が小さい第２の金属酸化物で構成され前記第２電極に接する第２の抵抗変化層と、を積層して構成される、
    請求項１に記載の抵抗変化型不揮発性記憶装置。
  6. 前記抵抗変化層は、タンタルもしくはハフニウムで構成される、
    請求項１に記載の抵抗変化型不揮発性記憶装置。
  7. 前記第１電極と前記第２電極は、異なる元素からなる材料によって構成され、前記第１電極の標準電極電位Ｖ１と、前記第２電極の標準電極電位Ｖ２と、遷移金属酸化物の標準電極電位Ｖｔとが、Ｖｔ＜Ｖ２かつＶ１＜Ｖ２を満足する、
    請求項１に記載の抵抗変化型不揮発性記憶装置。
  8. 前記第１電極は、タングステン、ニッケル、タンタル、チタン、アルミニウム、窒化タンタル、窒化チタンからなる群から選択される材料で構成され、前記第２電極は、白金、イリジウム、パラジウムからなる群から選択される材料で構成される、
    請求項１に記載の抵抗変化型不揮発性記憶装置。
  9. 前記メモリセルアレイにおいて、複数の第１配線を有する奇数配線層と、前記複数の第１配線と交差する複数の第２配線を有する偶数配線層とが交互に積層され、積層方向に隣接する前記奇数配線層と前記偶数配線層との各対の間にメモリ層が設けられ、
    各メモリ層において、当該メモリ層を挟んで隣接する前記複数の第１配線と前記複数の第２配線との各交差部に、前記第１配線及び前記第２配線に接続して前記メモリセルが配置され、
    前記読み出し回路は、前記選択メモリセルを介した放電により低下する電圧を検知する放電方式センスアンプ回路及び前記選択メモリセルを介した充電により上昇する電圧を検知する充電方式センスアンプ回路のうちの何れか一方又は両方を有し、
    前記読み出し回路は、前記選択メモリセルが何れのメモリ層にある場合も、前記選択メモリセルの前記抵抗変化素子に対し読み出しを行うために、前記第１電極を基準にして前記第２電極が正となる電圧を前記選択メモリセルに印加する、
    請求項１に記載の抵抗変化型不揮発性記憶装置。
  10. 前記選択素子は、ダイオード素子で構成されている、
    請求項９に記載の抵抗変化型不揮発性記憶装置。
  11. 前記メモリセルアレイの各メモリセルにおいて、前記選択素子は、第１端子、第２端子、及び当該第１端子と当該第２端子との間の導通及び非導通を制御するための制御端子を有し、前記抵抗変化素子の前記第１電極及び前記第２電極のうちの何れか一方と前記選択素子の当該第１端子及び当該第２端子のうちの何れか一方とが接続され、前記抵抗変化素子の前記第１電極及び前記第２電極のうちの他方と前記選択素子の当該第１端子及び当該第２端子のうちの他方とが前記メモリセルの両端を構成し、
    前記メモリセルアレイは、第１メモリ領域と第２メモリ領域とに分けられ、当該第１メモリ領域内のメモリセルの一端と当該第２メモリ領域内のメモリセルの一端とに共通に接続されている第１配線、及び当該第１メモリ領域内のメモリセルの他端と当該第２メモリ領域内のメモリセルの他端とに共通に接続されている第２配線を有し、
    前記読み出し回路は、読み出し電圧を印加して読み出しを行うセンスアンプ回路を有し、
    前記選択回路は、前記第１メモリセルに対し読み出しを行うときには前記第１配線と前記センスアンプ回路とを電気的に接続し、前記第２メモリセルに対し読み出しを行うときには前記第２配線と前記センスアンプ回路とを電気的に接続する、
    請求項２に記載の抵抗変化型不揮発性記憶装置。
  12. 前記第１メモリセルに対し行われる書き込みの回数は、前記第２メモリセルに対し行われる書き込みの回数よりも多い、
    請求項１１に記載の抵抗変化型不揮発性記憶装置。
  13. 前記第２メモリセルに対し書き込みが１回のみ行われる、
    請求項１１に記載の抵抗変化型不揮発性記憶装置。
  14. 前記第１メモリセルが、不良メモリセルを代替するための冗長メモリセルである、
    請求項１１に記載の抵抗変化型不揮発性記憶装置。
  15. 前記第２メモリセルが、前記不良メモリセルの前記メモリセルアレイ内での位置を表すアドレス情報を記録する、
    請求項１４に記載の抵抗変化型不揮発性記憶装置。
  16. 複数のメモリセルが行列状に配列され、当該複数のメモリセルの各々は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在して前記第１電極と前記第２電極とに接するように設けられ、前記第１電極と前記第２電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とからなる抵抗変化素子と、前記抵抗変化素子に直列に接続された選択素子とで構成されている、メモリセルアレイと、
    前記メモリセルアレイの中の任意のメモリセルを選択メモリセルとして選択する選択回路と、
    前記選択メモリセルに対し前記抵抗変化素子の抵抗状態を設定する動作である書き込みを行うための書き込み回路と、
    前記選択メモリセルに対し前記抵抗変化素子の抵抗状態を読み出す動作である読み出しを行うための読み出し回路と、
    を備え、
    前記複数の抵抗変化素子の各々は、
    前記第１電極を基準にして前記第２電極に正の電圧ＶＨ０以上の電圧が印加されることで低抵抗状態から高抵抗状態に変化し、
    前記第２電極を基準にして前記第１電極に正の電圧ＶＬ２以上の電圧が印加されることで高抵抗状態から低抵抗状態に変化し、
    かつ、前記第２電極を基準にした正の電圧について上限がＶＬ２未満である電圧領域が存在し、高抵抗状態にあるときに、前記第２電極を基準にして前記第１電極に当該電圧領域に含まれる電圧が印加されることで抵抗値がさらに高くなり、
    前記読み出し回路は、前記選択メモリセルに対し書き込みが１回のみ行われる場合に、前記選択メモリセルに対し読み出しを行うために、前記第２電極を基準にして前記第１電極が正となる電圧を前記選択メモリセルに印加する、
    抵抗変化型不揮発性記憶装置。
  17. 抵抗変化型不揮発性記憶装置の制御方法であって、
    前記抵抗変化型不揮発性記憶装置は、
    複数のメモリセルが行列状に配列され、当該複数のメモリセルの各々は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在して前記第１電極と前記第２電極とに接するように設けられ、前記第１電極と前記第２電極間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とからなる抵抗変化素子と、前記抵抗変化素子に直列に接続された選択素子とで構成されている、メモリセルアレイと、
    前記メモリセルアレイの中の任意のメモリセルを選択メモリセルとして選択する選択回路と、
    前記選択メモリセルに対し前記抵抗変化素子の抵抗状態を設定する動作である書き込みを行うための書き込み回路と、
    前記選択メモリセルに対し前記抵抗変化素子の抵抗状態を読み出す動作である読み出しを行うための読み出し回路と、
    を備え、
    前記複数の抵抗変化素子の各々は、
    前記第１電極を基準にして前記第２電極に正の電圧ＶＨ０よりも高い電圧が印加されることで低抵抗状態から高抵抗状態に変化し、
    前記第２電極を基準にして前記第１電極に正の電圧ＶＬ２よりも高い電圧が印加されることで高抵抗状態から低抵抗状態に変化し、
    かつ、前記第２電極を基準にした正の電圧について上限がＶＬ２以下である電圧領域が存在し、高抵抗状態にあるときに、前記第２電極を基準にして前記第１電極に当該電圧領域に含まれる電圧が印加されることで抵抗値がさらに高くなり、
    前記制御方法は、
    前記読み出し回路によって、前記選択メモリセルに対し読み出しを行うために、前記第１電極を基準にして前記第２電極が正となる電圧を前記選択メモリセルに印加する、
    抵抗変化型不揮発性記憶装置の制御方法。
  18. 前記読み出し回路によって、前記選択メモリセルに対し読み出しを行うために、前記第１電極を基準にして前記第２電極が正となる電圧を前記選択メモリセルに印加することと、前記第２電極を基準にして前記第１電極が正となる電圧を前記選択メモリセルに印加することとを、前記選択メモリセルに対し行われる書き込みの回数の多寡に応じて切り替えて行う、
    請求項１７に記載の抵抗変化型不揮発性記憶装置の制御方法。
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