KR102512988B1 - 비아 플러그를 포함하는 반도체 소자 - Google Patents

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Abstract

고신뢰성을 가지며 2개의 배선층 사이를 전기적으로 연결하는 비아 플러그를 포함하는 반도체 소자를 제공한다. 본 발명에 따른 반도체 소자는, 기판, 기판 상에 형성된 하부 절연층, 하부 절연층 상에서 연장되며 적어도 일부분의 하면이 하부 절연층에 의해서 감싸지는 하부 배선층, 하부 절연층에 의해서 하면이 감싸지는 하부 배선층의 부분에 하부 배선층과 연결되도록 하부 배선층의 연장 방향을 따라서 배치되고 리얼 비아 플러그 및 더미 비아 플러그를 포함하는 복수의 비아 플러그, 및 리얼 비아 플러그를 사이에 두고 하부 배선층과 오버랩되며 더미 비아 플러그와는 오버랩되지 않도록 리얼 비아 플러그 상에서 하부 배선층의 연장 방향과 다른 방향으로 연장되는 상부 배선층을 포함한다.

Description

비아 플러그를 포함하는 반도체 소자{Semiconductor device having via plug}
본 발명은 비아 플러그를 포함하는 반도체 소자에 관한 것으로, 비아 플러그에 의한 2개의 배선층 사이를 전기적으로 연결하는 비아 플러그를 포함하는 반도체 소자에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 다기능화되므로 반도체 소자 또한 고집적화와 함께 다기능이 요구되고 있다. 반도체 소자의 고집적화 및 다기능을 위하여, 반도체 소자 내부의 더 많은 배선층들이 형성되고 있으며, 서로 다른 레벨의 배선층 사이의 전기적으로 연결시키기 위한 비아 플러그의 배치가 다양해지고 있다.
본 발명의 기술적 과제는 고신뢰성을 가지며 2개의 배선층 사이를 전기적으로 연결하는 비아 플러그를 포함하는 반도체 소자를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 비아 플러그를 포함하는 반도체 소자를 제공한다. 본 발명에 따른 반도체 소자는, 메모리 셀 영역과 패드 영역을 가지는 기판, 상기 기판 상에 형성된 하부 절연층, 상기 하부 절연층 상에서 연장되며 상기 메모리 셀 영역에서 하면이 상기 하부 절연층에 의해서 감싸지는 하부 배선층, 상기 하부 배선층과 연결되며 상기 하부 배선층의 연장 방향을 따라서 배치되고 리얼 비아 플러그 및 제1 더미 비아 플러그를 포함하는 복수의 비아 플러그, 상기 복수의 비아 플러그 각각을 사이에 두고 상기 하부 배선층 상에 형성되며 상기 리얼 비아 플러그와 연결되는 선택 메모리 셀과 상기 더미 비아 플러그와 연결되는 제1 더미 메모리 셀을 포함하는 복수의 메모리 셀, 상기 리얼 비아 플러그의 상면과 연결되고 상기 제1 더미 메모리 셀과는 연결되지 않는 상부 배선층, 및 상기 상부 배선층 및 상기 제1 더미 메모리 셀의 상면을 덮는 상부 절연층을 포함한다.
상기 선택 메모리 셀 상에서 상기 상부 배선층은, 상기 선택 메모리 셀 상에서의 상기 하부 배선층의 연장 방향과 다른 방향으로 연장될 수 있다.
상기 상부 배선층은 굴절부를 가지며, 상기 상부 배선층은 상기 선택 메모리 셀 상에서 상기 하부 배선층의 연장 방향과 다른 방향으로 연장되다가, 상기 굴절부에서 상기 선택 메모리 셀 상에서 의 상기 하부 배선층의 연장 방향과 동일한 방향으로 연장될 수 있다.
상기 복수의 비아 플러그와 상기 복수의 메모리 셀 사이의 레벨에 배치되며, 적어도 일부개가 상기 복수의 비아 플러그와 각각 연결되는 복수의 중간 배선층을 포함할 수 있다.
상기 복수의 중간 배선층 중 적어도 하나는 상기 복수의 비아 플러그와 연결되지 않으며, 상기 복수의 메모리 셀은 상기 복수의 비아 플러그와 연결되지 않는 적어도 하나의 상기 중간 배선층 상에 배치되는 제2 더미 메모리 셀을 더 포함할 수 있다.
서로 연결되는 상기 비아 플러그와 상기 중간 배선층은 일체로 형성될 수 있다.
상기 복수의 메모리 셀은 각각 하부 전극 및 상기 하부 전극 상에 배치되는 저항 소자를 포함할 수 있다.
상기 선택 메모리 셀은, 상기 저항 소자와 상기 상부 배선층 사이에 배치되는 상부 전극을 더 포함할 수 있다.
상기 더미 비아 플러그의 개수는 상기 리얼 비아 플러그의 개수보다 더 많을 수 있다.
상기 패드 영역에서, 상기 하부 배선층과 연결되도록 형성된 비아 플러그는, 복수개가 공통으로 결합되어, 상기 패드 영역에서 상기 하부 배선층과 상기 상부 배선층을 연결할 수 있다.
상기 메모리 셀 영역에 형성된 상기 비아 플러그와 상기 패드 영역에 형성된 상기 비아 플러그는 수평 단면적이 동일할 수 있다.
본 발명에 따른 반도체 소자는, 기판, 상기 기판 상에 형성된 하부 절연층, 상기 하부 절연층 상에서 연장되며 적어도 일부분의 하면이 상기 하부 절연층에 의해서 감싸지는 하부 배선층, 상기 하부 절연층에 의해서 하면이 감싸지는 하부 배선층의 부분에 상기 하부 배선층과 연결되도록 상기 하부 배선층의 연장 방향을 따라서 배치되고 리얼 비아 플러그 및 더미 비아 플러그를 포함하는 복수의 비아 플러그, 및 상기 리얼 비아 플러그를 사이에 두고 상기 하부 배선층과 오버랩되며 상기 더미 비아 플러그와는 오버랩되지 않도록 상기 리얼 비아 플러그 상에서 상기 하부 배선층의 연장 방향과 다른 방향으로 연장되는 상부 배선층을 포함한다.
상기 더미 비아 플러그의 상면 및 상기 상부 배선층을 덮는 상부 절연층을 더 포함할 수 있다.
상기 상부 배선층과 상기 리얼 비아 플러그 사이에 배치되는 선택 메모리 셀 및 상기 더미 비아 플러그 상에 배치되는 더미 메모리 셀을 더 포함할 수 있다.
상기 더미 메모리 셀의 상면 및 상기 상부 배선층을 덮는 상부 절연층을 더 포함할 수 있다.
본 발명에 따른 비아 플러그를 가지는 반도체 소자는, 전하가 집중되는 차징 현상을 최소화하여 비아 플러그를 형성하기 위한 비아 홀의 낫 오픈 불량을 방지할 수 있다. 이에 따라 비아 플러그를 통한 전기적 연결의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 소자의 개략적인 구성을 도시한 도면이다.
도 2a는 본 발명의 실시 예에 따른 반도체 소자의 요부 단면도이다.
도 2b는 본 발명의 실시 예에 따른 반도체 소자의 메모리 셀 영역의 평면 배치를 개략적으로 나타내는 레이아웃이다.
도 2c는 본 발명의 실시 예에 따른 반도체 소자의 메모리 셀 영역의 평면 배치를 개략적으로 나타내는 레이아웃이다.
도 3a는 본 발명의 실시 예에 따른 반도체 소자의 요부 단면도이다.
도 3b는 본 발명의 실시 예에 따른 반도체 소자의 메모리 셀 영역의 평면 배치를 개략적으로 나타내는 레이아웃이다.
도 4a는 본 발명의 실시 예에 따른 반도체 소자의 요부 단면도이다.
도 4b는 본 발명의 실시 예에 따른 반도체 소자의 메모리 셀 영역의 평면 배치를 개략적으로 나타내는 레이아웃이다.
도 5a는 본 발명의 실시 예에 따른 반도체 소자의 요부 단면도이다.
도 5b는 본 발명의 실시 예에 따른 반도체 소자의 평면 배치를 개략적으로 나타내는 레이아웃이다.
도 6은 본 발명의 실시 예에 따른 반도체 소자의 개략적인 구성을 단위 메모리 셀을 중심으로 도시한 도면이다.
도 7 내지 도 11은 본 발명의 실시 예에 따른 반도체 소자에 포함될 수 있는 다양한 구조의 가변 저항 구조체들을 설명하기 위한 단면도들이다.
도 12a 내지 도 12f는 본 발명의 실시 예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 13a 및 도 13b는 본 발명의 실시 예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 14는 본 발명의 실시 예들에 따른 반도체 소자의 블록도이다.
본 발명의 구성 요소 및 효과를 충분히 이해하기 위하여, 첨부 도면을 참조하여 본 발명의 실시 예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시 예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시 예들로 한정되는 것은 아니다. 오히려, 이들 실시 예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 구성 요소들을 설명하기 위하여 사용되지만, 이들 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여만 사용된다. 따라서 이하 상술할 제1 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시 예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서 본 발명의 실시 예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 실시 예에 따른 반도체 소자의 개략적인 구성을 도시한 도면이다.
도 1을 참조하면, 반도체 소자(10)는 로직 영역(LR1~LR4)을 포함한다. 반도체 소자(10)는 복수의 로직 영역(LR1~LR4)을 포함할 수 있다. 복수의 로직 영역(LR1~LR4) 각각에는 메인 처리 유닛(MPU, main processing unit), 그래픽 처리 유닛(GPU, graphic processing unit), 인터페이스, 또는 그 외의 기능 블록 등과 같은 IP(Intellectual Property)가 각각 배치될 수 있다.
일부 실시 예에서, 반도체 소자(10)는 메모리 어레이 영역(MAR1~MAR4)을 더 포함할 수 있다. 메모리 어레이 영역(MAR1~4)에는 예를 들면, 수백Mbyte 내지 수 Gbyte 이상의 대용량의 메모리 셀 어레이가 형성될 수 있다. 반도체 소자(10)는 메모리 소자와 논리 소자가 하나의 칩에 함께 집적된 임베디드(embedded) 반도체 소자일 수 있다. 반도체 소자(10)는 복수의 메모리 어레이 영역(MR1~MR4)을 포함할 수 있다. 복수의 메모리 어레이 영역(MR1~MR4) 각각에는 이종의 메모리 소자가 형성되거나 동종의 메모리 소자가 형성될 수 있다.
예를 들면, 제1 및 제2 메모리 어레이 영역(MR1~MR2)에는 휘발성 메모리 소자가 형성되고, 제3 메모리 어레이 영역(MR3)에는 비휘발성 메모리 소자가 형성되고, 제4 메모리 어레이 영역(MR4)에는 ROM(Read Only Memory) 소자가 형성될 수 있다.
상기 휘발성 메모리 소자는 예를 들면, SRAM(Static Random Access Memory) 및/또는 DRAM(Dynamic RAM)일 수 있다. 상기 비휘발성 메모리 소자는 예를 들면, MRAM(Magneto-resistive RAM), PRAM(Phase-change RAM), RRAM(Resistive RAM) 및/또는 플래시 메모리일 수 있다. 상기 ROM은 예를 들면, PROM(Programmable ROM) 또는 EEPROM(Electrically Erasable Programmable ROM)일 수 있다.
통상의 임베디드 반도체 소자의 경우, 휘발성 메모리 소자로 SRAM를 포함하고, 비휘발성 메모리 소자로 플래시 메모리를 포함하는 경우가 다수 존재한다. 즉, 복수의 메모리 어레이 영역 중 일부에는 SRAM이 형성되고, 다른 일부에는 플래시 메모리가 형성될 수 있다.
일부 실시 예에서, 제1 내지 제4 메모리 어레이 영역(MR1~MR4)에는 모두 비휘발성 메모리 소자가 형성될 수 있다. 상기 비휘발성 메모리 소자는 예를 들면, MRAM, PRAM, 또는 RRAM일 수 있다.
참고로, MRAM, PRAM, 또는 RRAM과 같은 저항을 기반으로 하는 비휘발성 메모리 소자는 전원이 오프되어도 메모리 내용을 유지할 수 있다. 일반적으로 비휘발성 메모리 소자가 휘발성 메모리 소자보다 느리다고 하지만, MRAM, PRAM, 또는 RRAM은 휘발성 메모리 소자의 읽기 및 쓰기 응답 시간들에 견줄만한 읽기 및 쓰기 응답 시간을 가질 수 있다. 예컨대, MRAM, PRAM, 또는 RRAM은 DRAM의 저비용, 고용량 특성과 SRAM의 고속 동작 특성, 그리고 플래시 메모리의 불휘발성 특성을 모두 갖는 만능 메모리 소자일 수 있다.
본 발명의 실시 예에 따른 반도체 소자(10)는 제1 내지 제4 메모리 어레이 영역(MR1~MR4) 중 적어도 하나에 MRAM, PRAM, 또는 RRAM과 같은 저항을 기반으로 하는 비휘발성 메모리 소자가 형성될 수 있다. 예를 들면, 통상의 임베디드 반도체 소자에서 플래시 메모리가 형성되는 부분에 MRAM, PRAM, 또는 RRAM을 형성할 수 있다. 또는 본 발명의 실시 예에 따른 반도체 소자(10)는 제1 내지 제4 메모리 어레이 영역(MR1~MR4)에 모두 MRAM, PRAM, 또는 RRAM이 형성될 수 있다. 일부 실시 예에서, 제1 및 제2 메모리 어레이 영역(MR1, MR2)에 형성되는 MRAM, PRAM, 또는 RRAM은 SRAM을 대체하도록 형성하고, 제3 메모리 어레이 영역(MR2)에 형성되는 MRAM, PRAM, 또는 RRAM은 플래시 메모리를 대체하도록 형성하고, 제4 메모리 어레이 영역(MR4)에 형성되는 MRAM, PRAM, 또는 RRAM은 ROM을 대체하도록 형성할 수 있다. 이 경우, 통상의 임베디드 반도체 소자에서 로직 영역에 배치되던 IP와의 호환성을 위하여, 제1 내지 제4 메모리 어레이 영역(MR1~MR4)에는 소자 특성이 다른 MRAM, PRAM, 또는 RRAM들이 형성될 수 있다.
일부 실시 예에서 반도체 소자(10)는 아날로그 소자가 형성되는 아날로그 영역(AR)을 더 포함할 수 있다.
반도체 소자(10)의 로직 영역(LR1~LR4) 중 적어도 일부는 메모리 셀 영역(MCR)을 포함할 수 있다. 메모리 셀 영역(MCR)은 메모리 어레이 영역(MAR1~MAR4과 비교하여 상대적으로 적은 수bit 내지 수Kbyte의 메모리 셀이 형성될 수 있다. 메모리 셀 영역(MCR)은 로직 영역(LR1~LR4)에서 요구되는 레지스트리, 버퍼 등을 위한 메모리 셀을 형성되는 부분일 수 있다. 일부 실시 예에서, 메모리 셀 영역(MCR)에는 비휘발성 메모리 소자가 형성될 수 있다. 상기 비휘발성 메모리 소자는 예를 들면, MRAM, PRAM, 또는 RRAM과 같은 저항을 기반으로 하는 비휘발성 메모리 소자일 수 있다.
도 1에는 반도체 소자(10)가 복수의 로직 영역(LR1~LR4) 및/또는 복수의 메모리 어레이 영역(MAR1~MAR4)을 포함하는 것으로 도시되었으나 이에 한정되지 않으며, 일부 실시 예에서 반도체 소자(10)는 1개의 로직 영역 및/또는 1개의 메모리 어레이 영역을 포함할 수도 있다.
도 2a는 본 발명의 실시 예에 따른 반도체 소자의 요부 단면도이다.
도 2a를 참조하면, 반도체 소자(1)는 로직 영역(LR) 및 메모리 셀 영역(MCR)을 포함할 수 있다. 메모리 셀 영역(MCR)은 로직 영역(LR)과 별도의 영역으로 도시되었으나, 이에 한정되지 않으며, 메모리 셀 영역(MCR)은 로직 영역(LR) 내에 메모리 셀이 형성된 부분일 수 있다. 반도체 소자(1)는 패드 영역(PR1, PR2)을 더 포함할 수 있다. 패드 영역(PR1, PR2)은 제1 패드 영역(PR1) 및 제2 패드 영역(PR2)을 포함하며, 제1 패드 영역(PR1) 및 제2 패드 영역(PR2)은 각각 메모리 셀 영역(MCR)의 형성된 메모리 셀의 양단과 연결되어, 외부 패드와의 전기적인 연결을 제공하는 부분일 수 있다. 패드 영역(PR1, PR2)은 로직 영역(LR) 및 메모리 셀 영역(MCR)과는 별도의 영역으로 도시되었으나, 이에 한정되지 않으며, 패드 영역(PR1, PR2)은 로직 영역(LR) 내에서 외부 패드와의 전기적인 연결을 제공하는 부분일 수 있다.
반도체 소자(1)는 기판(100) 상에 형성되는 절연층(300)과 절연층(300) 내에 형성되는 배선 구조체(MS) 및 비아 구조체(VS)를 포함할 수 있다.
기판(100)은 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다. 기판(100)은 예를 들면, 실리콘(Si) 또는 저머늄(Ge, germanium)와 같은 반도체, 또는 SiGe(silicon germanium), SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 상기 III-V 족 물질은 적어도 하나의 III 족 원소와 적어도 하나의 V족 원소를 포함하는 2 원계, 3 원계, 또는 4 원계 화합물일 수 있다. 상기 III-V 족 물질은 III 족 원소로서 In, Ga 및 Al 중 적어도 하나의 원소와, V 족 원소로서 As, P 및 Sb 중 적어도 하나의 원소를 포함하는 화합물일 수 있다. 예를 들면, 상기 III-V 족 물질은 InP, InzGa1-zAs (0 ≤ z ≤ 1), 및 AlzGa1-zAs (0 ≤ z ≤ 1)로부터 선택될 수 있다. 상기 2 원계 화합물은, 예를 들면 InP, GaAs, InAs, InSb 및 GaSb 중 어느 하나일 수 있다. 상기 3 원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중 어느 하나일 수 있다. 상기 IV 족 물질은 Si 또는 Ge일 수 있다. 그러나 본 발명의 실시 예에 의한 반도체 소자에서 사용 가능한 III-V 족 물질 및 IV 족 물질이 상기 예시한 바에 한정되는 것은 아니다. 일부 예에서, 기판(100)은 SOI (silicon on insulator) 구조를 가질 수 있다. 다른 예에서, 기판(100)은 BOX 층(buried oxide layer)을 포함할 수 있다. 기판(100)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 기판(100)은 STI(shallow trench isolation), DTI(deep trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
절연층(300)은 복수의 절연층이 순차적으로 적층되어 형성될 수 있다. 절연층(300)은 하부 절연층(310), 중간 절연층(320) 및 상부 절연층(330)으로 이루어질 수 있다. 하부 절연층(310), 중간 절연층(320) 및 상부 절연층(330)은 각각 별도로 형성되어 적층된 절연층일 수도 있으나, 이에 한정되지 않는다. 하부 절연층(310), 중간 절연층(320) 및 상부 절연층(330)은 반도체 소자(1)의 기판(100) 상에 형성된 절연층(300) 이외의 구성 요소들과의 관계를 고려하여 구분한 것일 뿐이며, 별도로 형성되어 적층된 절연층은 아닐 수 있다.
예를 들면, 하부 절연층(310), 중간 절연층(320) 및 상부 절연층(330) 각각이 하나 또는 복수의 절연층이 적층되어 형성될 수도 있고, 하부 절연층(310)의 일부분 및 중간 절연층(320)의 일부분이 함께 형성된 절연층일 수도 있고, 중간 절연층(320)의 일부분 및 상부 절연층(330)의 일부분이 함께 형성된 절연층일 수도 있다.
일부 실시 예에서, 절연층(300)을 이루는 복수의 절연층 각각이 인접하는 경계면 중 적어도 일부는 배선 구조체(MS)를 이루는 배선층(M0, M1, M2, M3, M4, M5) 또는 비아 구조체(VS)를 이루는 비아 플러그(V0, V1, V2, V3, V4) 각각의 상면 및/또는 하면과 동일한 레벨을 가질 수 있다. 절연층(300)을 이루는 복수의 절연층 각각이 인접하는 경계면은 배선 구조체(MS)를 이루는 배선층(M0, M1, M2, M3, M4, M5) 및/또는 비아 구조체(VS)를 이루는 비아 플러그(V0, V1, V2, V3, V4)의 형성 방법에 따라서 다른 레벨에 위치될 수 있다.
예를 들면, 배선 구조체(MS) 중 일부를 패터닝 공정에 의하여 형성하는 경우, 절연층(300)을 이루는 인접하는 절연층 사이의 경계면은 패터닝 공정에 의하여 형성된 배선 구조체(MS)의 부분의 하면과 동일한 레벨을 가질 수 있다. 또는 예를 들면, 배선 구조체(MS) 중 일부를 다마신(damascene) 공정에 의하여 형성하는 경우, 절연층(300)을 이루는 인접하는 절연층 사이의 경계면은 다마신 공정에 의하여 형성된 배선 구조체(MS)의 부분의 상면과 동일한 레벨을 가질 수 있다.
이와 같이, 절연층(300)을 이루는 복수의 절연층은 배선 구조체(MS) 및 비아 구조체(VS)의 형성 방법에 따라서 다양하게 구성될 수 있음은 당업자에게 자명한 바, 자세한 설명은 생략하도록 한다.
절연층(300)을 이루는 복수의 절연층 각각은 산화막 또는 실리콘 산화막보다 낮은 유전상수를 가지는 저유전막으로 이루어질 수 있다. 상기 저유전막은, 예를 들면 SiOC 막 또는 SiCOH 막일 수 있다. 일부 실시 예에서, 복수의 절연층 각각은 상기 산화막 또는 상기 저유전막으로 이루어지는 베이스 절연층 및 상기 베이스 절연층 상을 덮는 캡핑 절연층으로 이루어질 수 있다. 상기 캡핑 절연층은 배선층(M0, M1, M2, M3, M4, M5) 을 위한 확산 방지층으로 사용될 수 있다. 상기 캡핑 절연층은 예를 들면, SiC 막 또는 SiN 막일 수 있다.
절연층(300) 내에는 배선 구조체(MS)와 비아 구조체(VS)가 형성될 수 있다. 배선 구조체(MS)는 복수의 배선층(M0, M1, M2, M3, M4, M5)으로 이루어질 수 있다. 예를 들면, 복수의 배선층(M0, M1, M2, M3, M4, M5)은 제0 내지 제5 배선층(M0, M1, M2, M3, M4, M5)으로 이루어질 수 있다. 비아 구조체(VS)는 복수의 배선층(M0, M1, M2, M3, M4, M5) 각각의 사이를 연결하는 복수의 비아 플러그(V0, V1, V2, V3, V4)로 이루어질 수 있다. 예를 들면, 복수의 비아 플러그(V0, V1, V2, V3, V4)는 제0 내지 제4 비아 플러그(V0, V1, V2, V3, V4)로 이루어질 수 있다. 복수의 배선층(M0, M1, M2, M3, M4, M5) 및/또는 복수의 비아 플러그(V0, V1, V2, V3, V4) 각각의 측면 및 하면에는 배리어층 및/또는 시드층이 형성될 수 있다.
복수의 배선층(M0, M1, M2, M3, M4, M5) 중 적어도 일부와 복수의 비아 플러그(V0, V1, V2, V3, V4) 중 적어도 일부는 금속을 포함하는 도전 물질에 의하여 일체로 형성될 수 있다. 예를 들면, 복수의 배선층(M0, M1, M2, M3, M4, M5) 중 적어도 일부와 복수의 비아 플러그(V0, V1, V2, V3, V4) 중 적어도 일부는 구리 또는 구리를 포함하는 도전 물질에 의하여 일체로 형성될 수 있다. 상기 배리어층은 예를 들면, Ta, Ti, TaN, TiN, 또는 이들의 조합으로 이루어질 수 있다. 상기 시드층은 예를 들면, 복수의 배선층(M0, M1, M2, M3, M4, M5) 및/또는 복수의 비아 플러그(V0, V1, V2, V3, V4)를 이루는 물질과 동일한 금속 원자를 포함하거나, 동일한 물질로 이루어질 수 있다. 예를 들면 상기 시드층은, 구리 또는 구리를 포함하는 도전 물질로 이루어질 수 있다.
반도체 소자(1)는 로직 영역(LR)에 형성되는 논리 소자(LT) 및 메모리 셀 영역(MCR)에 형성되는 메모리 셀(200)을 포함할 수 있다. 논리 소자(LT)는 다이오드, 트랜지스터 등에 의하여 다양하게 구성될 수 있다. 메모리 셀(200)은 하부 전극(210) 및 하부 전극(210) 상에 배치되는 저항 소자(220)를 포함할 수 있다. 저항 소자(220)는 MTJ(magnetic tunnel junction) 구조를 가지는 자기 저항 소자, 가변 저항 소자 또는 상변화 소자일 수 있다. 일부 실시 예에서, 메모리 셀(200)은 저항 소자(220) 상에 배치되는 상부 전극을 더 포함할 수 있다.
메모리 셀 영역(MCR)에는 연장되는 하나의 배선층(M3)을 따라서 연장되는 하나의 배선층(M3) 상에 복수의 메모리 셀(200)이 배치될 수 있다. 도 2a에서는 배선 구조체(MS)를 구성하는 복수의 배선층(M0, M1, M2, M3, M4, M5) 중 연장되는 하나의 제3 배선층(M3) 상에 복수의 메모리 셀(200)이 배치되는 것으로 도시되었으나, 이는 예시적이며, 복수의 메모리 셀(200)은 제0 내지 제5 배선층(M0, M1, M2, M3, M4, M5) 중 연장되는 어느 하나의 배선층 상에도 배치될 수 있다.
연장되는 하나의 제3 배선층(M3) 상에는 제3 배선층(M3)와 연결되며 제3 배선층(M3)의 연장 방향을 따라서 복수의 제3 비아 플러그(V3)가 배치될 수 있다. 복수의 제3 비아 플러그(V3)는, 하부 절연층(310)에 의하여 하면이 감싸지는 제3 배선층(M3)의 부분 상에 제3 배선층(M3)의 연장 방향을 따라서 배치될 수 있다. 복수의 제3 비아 플러그(V3) 상에는 복수의 제4 배선층(M4)이 형성될 수 있다. 복수의 제4 배선층(M4) 중 적어도 일부는 복수의 제3 비아 플러그(V3) 각각과 연결될 수 있다. 복수의 제4 배선층(M4) 중 일부는 제3 비아 플러그(V3)와 연결되지 않을 수 있다. 즉, 복수의 제4 배선층(M4) 중 일부는 하면을 중간 절연층(320)이 덮을 수 있다.
복수의 제4 배선층(M4) 상에는 각각 복수의 메모리 셀(200)이 형성될 수 있다. 복수의 메모리 셀(200) 각각에 포함되는 하부 전극(210)은 복수의 제4 배선층(M4) 각각과 연결될 수 있다.
복수의 메모리 셀(200) 상에는 복수의 메모리 셀(200) 중 일부와 연결되는 제5 배선층(M5)이 형성될 수 있다. 복수의 메모리 셀(200)은 제5 배선층(M5)과 연결되는 선택 메모리 셀(200S)과 제5 배선층(M5)과 연결되지 않는 더미 메모리 셀(200D1, 200D2)로 이루어질 수 있다. 더미 메모리 셀(200D1, 200D2)은 제3 비아 플러그(V3)를 통하여 제3 배선층(M3)과 연결되는 제1 더미 메모리 셀(200D1) 및 제3 배선층(M3)과 연결되지 않는 제2 더미 메모리 셀(200D2)로 이루어질 수 있다. 일부 실시 예에서 제2 더미 메모리 셀(200D2)은 형성되지 않을 수 있다.
선택 메모리 셀(200S)은 양단이 제3 배선층(M3)과 제5 배선층(M5)과 연결되나, 더미 메모리 셀(200D1, 200D2)은 일단, 즉 상단이 제5 배선층(M5)과 연결되지 않는다. 따라서 선택 메모리 셀(200S)은 제3 배선층(M3)과 제5 배선층(M5)를 통하여 데이터의 쓰기 및 읽기가 가능한 메모리 셀로 동작하나, 더미 메모리 셀(200D1, 200D2)은 상단이 상부 절연층(330)에 의하여 덮여서 데이터의 쓰기 및 읽기가 불가능하다.
선택 메모리 셀(200S)과 연결되는 제5 배선층(M5) 및 제3 배선층(M3)은 각각 제1 패드 영역(PR1) 및 제2 패드 영역(PR2)으로 연장되거나, 제1 패드 영역(PR1) 및 제2 패드 영역(PR2)에 형성된 배선 구조체(MS)와 전기적으로 연결되어, 외부 패드로부터 제공되는 동작 신호에 의하여 데이터의 쓰기 및 읽기가 이루어질 수 있다. 또는 선택 메모리 셀(200S)과 연결되는 제5 배선층(M5) 및 제3 배선층(M3)은 로직 영역(LR)으로 연장되거나, 로직 영역(LR)에 형성된 배선 구조체(MS)와 전기적으로 연결될 수 있다.
제1 더미 메모리 셀(200D1)은 하단이 제4 배선층(M4) 및 제3 비아 플러그(V3)를 통하여 제3 배선층(M3)과 연결되나, 제2 더미 메모리 셀(200D2)은 하단이 제4 배선층(M4)과 연결되나, 제2 더미 메모리 셀(200D2)의 하단에 연결되는 제4 배선층(M4)은 하단이 중간 절연층(320)에 의하여 덮이므로, 제2 더미 메모리 셀(200D2)은 제3 배선층(M3) 및 제5 배선층(M5)과 모두 연결되지 않을 수 있다.
메모리 셀 영역(MCR)에 형성된 제3 비아 플러그(V3)는 선택 메모리 셀(200S)과 연결되는 리얼 비아 플러그(VR)와 더미 메모리 셀(200D1, 200D2), 특히 제1 더미 메모리 셀(200D1)과 연결되는 더미 비아 플러그(VD)로 이루어질 수 있다. 더미 비아 플러그(VD)의 개수는 리얼 비아 플러그(VR)의 개수보다 많을 수 있다. 예를 들면, 더미 비아 플러그(VD)의 개수는 리얼 비아 플러그(VR)의 개수보다 수 내지 수백배 많을 수 있다.
메모리 셀 영역(MCR)에 형성된 제3 배선층(M3)은 메모리 셀 영역(MCR) 내에서는 기판(100)과 절연될 수 있다. 즉, 메모리 셀 영역(MCR)에 형성된 제3 배선층(M3)은 하면 및/또는 측면을 하부 절연층(310)이 감싸도록 형성되어, 메모리 셀 영역(MCR) 내에서는 기판(100)과 전기적으로 연결되지 않는다.
일반적으로 제3 비아 플러그(V3)를 형성하기 위해서는, 절연층(300)의 일부분에 비아홀을 형성하는 식각 공정을 수행한 후, 상기 비아홀 내에 도전물질을 채우는 공정을 수행하게 된다.
상기 비아홀을 형성하기 위하여 건식 식각을 진행하는 경우, 상기 비아홀에 인접하는 제3 배선층(M3)의 부분에는 건식 식각에 사용되는 이온 등에 의하여 전하가 전달되게 된다. 로직 영역(LR)과 패드 영역(PR1, PR2)에서는 상기 비아홀에 인접하는 제3 배선층(M3)의 부분으로부터 상대적으로 짧은 경로를 통하여 전하가 기판(100)으로 전달될 수 있다. 그러나 메모리 셀 영역(MCR)에 형성된 제3 배선층(M3)은 하면 및/또는 측면을 하부 절연층(310)이 감싸도록 형성되어, 로직 영역(LR) 및/또는 패드 영역(PR1, PR2)을 거치는 상대적으로 긴 경로를 통하여 전하가 기판(100)으로 전달되어야 한다. 즉, 로직 영역(LR)과 패드 영역(PR1, PR2)에서 제3 배선층(M3)에 전달된 전하는 빠른 시간 내에 기판(100)으로 전달될 수 있으나, 메모리 셀 영역(MCR)에서 제3 배선층(M3)에 전달된 전하는 기판(100)으로 전달되는데에 상대적으로 긴 시간이 소요되게 된다.
따라서, 상기 비아홀을 형성하기 위한 건식 식각을 진행하는 도중에 메모리 셀 영역(MCR)에서 제3 배선층(M3)에는 전하가 증가하는 차징(charging) 현상이 발생할 수 있다.
특히, 메모리 셀 영역(MCR)에서 선택 메모리 셀(200S)과 연결되어, 제3 비아 플러그(V3) 중 실제로 사용되는 리얼 비아 플러그(VR)만을 형성하고자 하는 경우, 차징 현상이 더욱 심하게 일어날 수 있다. 이와 같은 차징 현상이 발생하게 되면, 상기 비아홀을 형성하기 위한 건식 식각에 사용되는 이온 등을 포함하는 에천트(etchant)가 절연층(300)에 도달하지 못하여, 상기 비아홀이 제대로 형성되지 않는 낫 오픈(not open) 불량이 발생할 수 있으며, 이 경우, 제3 비아 플러그(V3)가 제3 배선층(M3)과 전기적으로 단락되는 문제가 있다.
그러나 본 발명에 실시 예에 따른 반도체 소자(1)는 리얼 비아 플러그(VR) 외에 더미 비아 플러그(VD)를 함께 형성하여, 차징 현상을 최소화하여 낫 오픈 불량을 방지할 수 있다. 구체적으로는 리얼 비아 플러그(VR)에 인접하는 제3 배선층(M3)의 부분에 집중될 수 있는 전하를, 더미 비아 플러그(VD)에 인접하는 제3 배선층(M3)의 부분들에도 분산하여, 낫 오픈 불량을 방지할 수 있다.
따라서 더미 비아 플러그(VD)를 형성하기 위한 상기 비아홀은 리얼 비아 플러그(VR)를 형성하기 위한 상기 비아홀보다 상대적으로 많이 형성할 수 있다. 따라서, 더미 비아 플러그(VD)의 개수는 리얼 비아 플러그(VR)의 개수보다 많을 수 있다. 예를 들면, 더미 비아 플러그(VD)의 개수는 리얼 비아 플러그(VR)의 개수보다 수 내지 수백배 많을 수 있다.
일부 실시 예에서, 제3 비아 플러그(V3)와 제4 배선층(M4)은 듀얼 다미신 공정에 의하여 함께 형성될 수 있으며, 서로 연결되는 제3 비아 플러그(V3)와 제4 배선층(M4)은 일체로 형성될 수 있다. 따라서 복수의 메모리 셀(200)에 각각 대응되는 제4 배선층(M4)의 개수는 제3 비아 플러그(V3)의 개수와 같거나 많을 수 있다. 또한 제4 배선층(M4) 상에 형성되는 선택 메모리 셀(200S) 및 더미 메모리 셀(200D1, 200D2)를 포함하는 메모리 셀(200)의 개수는 리얼 비아 플러그(VR) 및 더미 비아 플러그(VD)의 개수와 동일하거나 많을 수 있다.
로직 영역(LR)에는 배선 구조체(MS) 및 비아 구조체(VS)와 논리 소자(LT)를 연결하는 콘택 플러그(MC)가 형성될 수 있다. 도 2a에는 콘택 플러그(MC)가 기판(100)과 연결되는 것으로 도시되었으나, 이에 한정되지 않으며, 논리 소자(LT)의 단자에 해당되는 부분 각각에 연결될 수 있다. 예를 들어, 논리 소자(LT)가 트랜지스터인 경우, 콘택 플러그(MC)는 논리 소자(LT)의 게이트, 소스 및/또는 드레인과 연결될 수 있다. 도 2a에서는 콘택 플러그(MC)가 로직 영역(LR)에만 형성되는 것으로 도시되었으나, 이에 한정되지 않으며, 회로 구성에 필요한 경우, 반도체 소자(1)의 다른 영역에도 형성될 수 있다.
패드 영역(PR1, PR2)에는 배선 구조체(MS) 및 비아 구조체(VS)이 형성될 수 있다. 패드 영역(PR1, PR2)에 형성된 배선 구조체(MS) 및 비아 구조체(VS)는, 외부 패드와 전기적으로 연결되므로 상대적으로 큰 전류에 대응하도록, 상대적으로 큰 단면적을 가지도록 형성할 필요가 있다. 이때, 패드 영역(PR1, PR2)에 형성된 배선 구조체(MS) 및 비아 구조체(VS) 중 메모리 셀 영역(MCR)의 더미 비아 플러그(VD) 및 더미 비아 플러그(VD) 상에 형성된 배선층(M4)에 대응하는 부분인 제3 비아 플러그(V3) 및 제4 배선층(M4)은 각각 복수개가 형성되어 공통으로 결합(commonly coupled)될 수 있다. 즉, 패드 영역(PR1, PR2)에서 복수개의 제3 비아 플러그(V3) 및 복수개의 제4 배선층(M4)은 공통으로 결합되어 하나의 제3 배선층(M3)과 하나의 제5 배선층(M5) 사이를 전기적으로 연결할 수 있다.
패드 영역(PR1, PR2)에서 복수개의 제3 비아 플러그(V3)의 수평 단면적은, 메모리 셀 영역(MCR)에서의 제3 비아 플러그(V3), 즉 리얼 비아 플러그(VR) 및 더미 비아 플러그(VD)의 수평 단면적과 실질적으로 동일할 수 있다. 이를 통하여 반도체 소자(1)의 전 영역에 걸쳐서 제3 비아 플러그(V3)를 용이하게 형성할 수 있다.
일부 실시 예에서, 패드 영역(PR1, PR2)에서 복수개의 제4 배선층(M4)의 수평 단면적은, 메모리 셀 영역(MCR)에서의 제4 배선층(M4)의 수평 단면적과 실질적으로 동일할 수 있다.
로직 영역(LR) 및/또는 패드 영역(PR1, PR2)에서 제4 배선층(M4)과 제5 배선층(M5) 사이에는 제4 비아 플러그(V4) 및 랜딩 플러그(LP)가 형성되어, 제4 비아 플러그(V4) 및 랜딩 플러그(LP)를 통하여 제4 배선층(M4)과 제5 배선층(M5)를 전기적으로 연결할 수 있다. 일부 실시 예에서, 랜딩 플러그(LP)는 형성되지 않을 수 있다. 메모리 셀(200)을 형성하기 위하여 제4 배선층(M4)과 제5 배선층(M5) 사이의 간격이 상대적으로 커지는 경우에, 제4 배선층(M4)과 제5 배선층(M5) 사이의 전기적 연결의 신뢰성을 향상시키도록 랜딩 플러그(LP)를 선택적으로 형성할 수 있다.
도 2b는 본 발명의 실시 예에 따른 반도체 소자의 메모리 셀 영역의 요부의 평면 배치를 개략적으로 나타내는 레이아웃이다. 도 2b는 도 2a의 메모리 셀 영역(MCR)의 요부의 평면 배치의 일 실시 예를 개략적으로 나타내는 레이아웃이다.
도 2b를 참조하면, 메모리 셀 영역(MCR-1)에는 제3 배선층(M3) 및 제3 배선층(M3)과 연결되며, 제3 배선층(M3) 상에 배치되는 복수의 제3 비아 플러그(V3)가 형성된다. 제3 배선층(M3) 상에는 복수의 메모리 셀(200)이 형성될 수 있다. 제3 배선층(M3)과 복수의 메모리 셀(200)의 적어도 일부 사이에는 복수의 제3 비아 플러그(V3)가 배치될 수 있다. 복수의 메모리 셀(200)은 선택 메모리 셀(200S) 및 더미 메모리 셀(200D1, 200D2)을 포함할 수 있다. 선택 메모리 셀(200S) 상에는 선택 메모리 셀(200S)과 연결되는 제5 배선층(M5)이 형성될 수 있다. 제5 배선층(M5)은 선택 메모리 셀(200S)과는 연결되되, 더미 메모리 셀(200D1, 200D2)과는 연결되지 않도록 형성될 수 있다. 제5 배선층(M5)은 선택 메모리 셀(200S) 상에서 제3 배선층(M3)의 연장 방향과 다른 방향으로 연장되는 제1 부분(M5V) 및 제1 부분(M5V)의 연장 방향과 다른 방향으로 연장되는 제2 부분(M5V)으로 이루어질 수 있다. 따라서 제5 배선층(M5)은 제1 부분(M5V)과 제2 부분(M5H) 사이에 굴절부(M5B)를 가질 수 있다. 일부 실시 예에서, 제2 부분(M5H)의 연장 방향은 제3 배선층(M3)의 연장 방향과 동일할 수 있다. 이를 통하여, 메모리 셀 영역(MCR-1)에서 하나의 제5 배선층(M5)은 선택 메모리 셀(200S) 및 리얼 비아 플러그(VR)를 사이에 두고, 하나의 제3 배선층(M3)과 오버랩될 수 있고, 제5 배선층(M5)은 오버랩되는 하나의 제3 배선층(M3) 상에 형성된 더미 메모리 셀(200D) 및 더미 비아 플러그(VD)와는 오버랩되지 않을 수 있다.
더미 메모리 셀(200D1, 200D2)은 제3 비아 플러그(V3) 상에 배치되어 제3 비아 플러그(V3)와 연결되는 제1 더미 메모리 셀(200D1) 및 제3 비아 플러그(V3)가 형성되지 않은 부분에 배치되어 제3 비아 플러그(V3)와 연결되지 않는 제2 더미 메모리 셀(200D2)을 포함할 수 있다. 일부 실시 예에서, 제2 더미 메모리 셀(200D2)은 형성되지 않을 수 있다.
메모리 셀(200)의 저항 소자(도 2a의 220)는 기본적으로 절연물질이므로, 제5 배선층(M5)이 메모리 셀(200) 중 선택 메모리 셀(200S)하고만 연결되도록 형성하여도, 제5 배선층(M5)을 형성하기 위한 식각 공정 과정에서는 차징 현상이 선택 메모리 셀(200S) 부분에 집중되지 않을 수 있다. 따라서 제5 배선층(M5)을 형성하는 과정에서는 차징 현상을 최소화하기 위한 더미 배선층을 형성하지 않을 수 있다.
도 2b에서는 제3 비아 플러그(V3) 중 더미 비아 플러그(VD)와 더미 메모리 셀(200D1, D2)이 모두 제3 배선층(M3)과 오버랩되도록 형성된 것으로 도시되었으나 이에 한정되지 않는다. 제3 배선층(M3)과 오버랩되지 않는 더미 비아 플러그 및/또는 더미 메모리 셀을 형성하는 과정에서 차징 현상에 의한 낫 오픈 불량이 발생하는 경우에도 더미 비아 플러그 및/또는 더미 메모리 셀은 반도체 소자(도 2a의 1)의 동작에는 영향을 주기 않기 때문에, 일부 실시 예에서, 메모리 셀 영역(MCR-1)에는 제3 배선층(M3)과 오버랩되지 않는 더미 비아 플러그 및 더미 메모리 셀을 더 형성할 수 있다.
도 2c는 본 발명의 실시 예에 따른 반도체 소자의 메모리 셀 영역의 요부의 평면 배치를 개략적으로 나타내는 레이아웃이다. 도 2c는 도 2a의 메모리 셀 영역(MCR)의 요부의 평면 배치의 일 실시 예를 개략적으로 나타내는 레이아웃이다. 도 2c에 대한 설명 중 도 2b와 중복되는 내용은 생략될 수 있다.
도 2c를 참조하면, 메모리 셀 영역(MCR-2)에는 제3 배선층(M3) 및 제3 배선층(M3)과 연결되며, 제3 배선층(M3) 상에 배치되는 복수의 제3 비아 플러그(V3)가 형성된다. 제3 배선층(M3) 상에는 복수의 메모리 셀(200)이 형성될 수 있다. 제3 배선층(M3)과 복수의 메모리 셀(200)의 적어도 일부 사이에는 복수의 제3 비아 플러그(V3)가 배치될 수 있다. 복수의 메모리 셀(200)은 선택 메모리 셀(200S) 및 더미 메모리 셀(200D1, 200D2)을 포함할 수 있다. 선택 메모리 셀(200S) 상에는 선택 메모리 셀(200S)과 연결되는 제5 배선층(M5)이 형성될 수 있다. 제5 배선층(M5)은 선택 메모리 셀(200S)과는 연결되되, 더미 메모리 셀(200D1, 200D2)과는 연결되지 않도록 형성될 수 있다.
제5 배선층(M5)은 선택 메모리 셀(200S) 상에서, 선택 메모리 셀(200S)이 배치되는 제3 배선층(M3)의 부분의 연장 방향과 다른 방향으로 연장되는 제1 부분(M5V) 및 제1 부분(M5V)의 연장 방향과 다른 방향으로 연장되는 제2 부분(M5V)으로 이루어질 수 있다. 따라서 제5 배선층(M5)은 제1 부분(M5V)과 제2 부분(M5H) 사이에 굴절부(M5B)를 가질 수 있다. 이를 통하여, 메모리 셀 영역(MCR-1)에서 하나의 제5 배선층(M5)은 하나의 선택 메모리 셀(200S)을 사이에 두고, 하나의 제3 배선층(M3)과 오버랩될 수 있다.
제3 배선층(M3)은 적어도 하나의 굴절부(M3B1, M3B2)를 가질 수 있다. 제3 배선층(M3)은 굴절부(M3B1, M3B2)를 중심으로 각각 제1 내지 제3 부분(M3H1, M3V, M3H2)를 포함할 수 있다. 일부 실시 예에서, 인접하는 2개의 제3 배선층(M3)이 형성된 경우, 2개의 제3 배선층(M3) 각각의 상대적으로 가장 인접하는 부분인 제3 부분(M3H2) 상에 선택 메모리 셀(200S)이 배치될 수 있다.
도 3a는 본 발명의 실시 예에 따른 반도체 소자의 요부 단면도이다. 도 3a에 대한 설명 중 도 2a와 중복되는 내용은 생략될 수 있다.
도 3a를 참조하면, 반도체 소자(1a)는 로직 영역(LR) 및 메모리 셀 영역(MCRa)을 포함할 수 있다. 메모리 셀 영역(MCRa)은 로직 영역(LR)과 별도의 영역으로 도시되었으나, 이에 한정되지 않으며, 메모리 셀 영역(MCRa)은 로직 영역(LR) 내에 메모리 셀이 형성된 부분일 수 있다. 반도체 소자(1a)는 패드 영역(PR1, PR2)을 더 포함할 수 있다. 패드 영역(PR1, PR2)은 제1 패드 영역(PR1) 및 제2 패드 영역(PR2)을 포함하며, 제1 패드 영역(PR1) 및 제2 패드 영역(PR2)은 각각 메모리 셀 영역(MCRa)의 형성된 메모리 셀의 양단과 연결되어, 외부 패드와의 전기적인 연결을 제공하는 부분일 수 있다. 패드 영역(PR1, PR2)은 로직 영역(LR) 및 메모리 셀 영역(MCRa)과는 별도의 영역으로 도시되었으나, 이에 한정되지 않으며, 패드 영역(PR1, PR2)은 로직 영역(LR) 내에서 외부 패드와의 전기적인 연결을 제공하는 부분일 수 있다.
반도체 소자(1a)는 기판(100) 상에 형성되는 절연층(300a)과 절연층(300a) 내에 형성되는 배선 구조체(MS) 및 비아 구조체(VS)를 포함할 수 있다.
절연층(300a)은 복수의 절연층이 순차적으로 적층되어 형성될 수 있다. 절연층(300a)은 하부 절연층(310), 중간 절연층(320), 제1 상부 절연층(332) 및 제2 상부 절연층(334)으로 이루어질 수 있다. 하부 절연층(310), 중간 절연층(320), 제1 상부 절연층(332) 및 제2 상부 절연층(334)은 각각 별도로 형성되어 적층된 절연층일 수도 있으나, 이에 한정되지 않는다.
절연층(300a) 내에는 배선 구조체(MS)와 비아 구조체(VS)가 형성될 수 있다. 배선 구조체(MS)는 복수의 배선층(M0, M1, M2, M3, M4, M5)으로 이루어질 수 있다. 예를 들면, 복수의 배선층(M0, M1, M2, M3, M4, M5)은 제0 내지 제5 배선층(M0, M1, M2, M3, M4, M5)으로 이루어질 수 있다. 비아 구조체(VS)는 복수의 배선층(M0, M1, M2, M3, M4, M5) 각각의 사이를 연결하는 복수의 비아 플러그(V0, V1, V2, V3, V4)로 이루어질 수 있다. 예를 들면, 복수의 비아 플러그(V0, V1, V2, V3, V4)는 제0 내지 제4 비아 플러그(V0, V1, V2, V3, V4)로 이루어질 수 있다.
반도체 소자(1a)는 로직 영역(LR)에 형성되는 논리 소자(LT) 및 메모리 셀 영역(MCRa)에 형성되는 메모리 셀(200)을 포함할 수 있다. 메모리 셀(200)은 하부 전극(210) 및 하부 전극(210) 상에 배치되는 저항 소자(220)를 포함할 수 있다. 저항 소자(220)는 MTJ(magnetic tunnel junction) 구조를 가지는 자기 저항 소자, 가변 저항 소자 또는 상변화 소자일 수 있다.
복수의 메모리 셀(200)은 제5 배선층(M5)과 연결되는 선택 메모리 셀(200S)과 제5 배선층(M5)과 연결되지 않는 더미 메모리 셀(200D1, 200D2)로 이루어질 수 있다. 선택 메모리 셀(200S)은 저항 소자(220)와 제5 배선층(M5) 사이에 배치되는 상부 전극(230)을 더 포함할 수 있다. 더미 메모리 셀(200D1, 200D2)과 제5 배선층(M5) 사이에는 제1 상부 절연층(332)이 배치되어, 더미 메모리 셀(200D1, 200D2)과 제5 배선층(M5)은 연결되지 않을 수 있다.
메모리 셀(200)의 저항 소자(220)는 기본적으로 절연물질이므로, 상부 전극(230)을 형성하기 위한 식각 공정 과정에서는 차징 현상이 선택 메모리 셀(200S) 부분에 집중되지 않을 수 있다. 따라서 상부 전극(230)을 형성하는 과정에서는 차징 현상을 최소화하기 위한 더미 상부 전극을 형성하지 않을 수 있다.
도 3b는 본 발명의 실시 예에 따른 반도체 소자의 메모리 셀 영역의 평면 배치를 개략적으로 나타내는 레이아웃이다.
도 3b를 참조하면, 메모리 셀 영역(MCRa)에는 제3 배선층(M3) 및 제3 배선층(M3)과 연결되며, 제3 배선층(M3) 상에 배치되는 복수의 제3 비아 플러그(V3)가 형성된다. 제3 배선층(M3) 상에는 복수의 메모리 셀(200)이 형성될 수 있다. 제3 배선층(M3)과 복수의 메모리 셀(200)의 적어도 일부 사이에는 복수의 제3 비아 플러그(V3)가 배치될 수 있다. 복수의 메모리 셀(200)은 선택 메모리 셀(200S) 및 더미 메모리 셀(200D1, 200D2)을 포함할 수 있다. 선택 메모리 셀(200S) 상에는 선택 메모리 셀(200S)과 제5 배선층(M5)을 연결하는 상부 전극(230)이 형성될 수 있다. 제5 배선층(M5)은 상부 전극(230)을 통하여 선택 메모리 셀(200S)과는 연결되되, 상부 전극(230)이 형성되지 않은 더미 메모리 셀(200D1, 200D2)과는 연결되지 않을 수 있다. 복수의 제3 배선층(M3) 및 복수의 제5 배선층(M5)이 형성되는 경우, 메모리 셀 영역(MCRa)에서 하나의 제5 배선층(M5)은 선택 메모리 셀(200S)을 사이에 두고, 두 개 이상의 제3 배선층(M3)과 오버랩될 수 있다. 따라서, 하나의 제5 배선층(M5)과 오버랩되는 두 개 이상의 제3 배선층(M3)과의 사이에 배치되는 메모리 셀(200) 중 하나의 메모리 셀, 즉 선택 메모리 셀(200S) 상에만 상부 전극(230)을 형성하여, 하나의 제5 배선층(M5)이 선택 메모리 셀(200S)을 사이에 두고, 하나의 제3 배선층(M3)과만 오버랩되도록 할 수 있다.
도 4a는 본 발명의 실시 예에 따른 반도체 소자의 요부 단면도이다. 도 4a에 대한 설명 중 도 2a와 중복되는 내용은 생략될 수 있다.
도 4a를 참조하면, 반도체 소자(1b)는 로직 영역(LR) 및 메모리 셀 영역(MCRb)을 포함할 수 있다.
반도체 소자(1b)는 기판(100) 상에 형성되는 절연층(300)과 절연층(300) 내에 형성되는 배선 구조체(MS) 및 비아 구조체(VS)를 포함할 수 있다.
절연층(300) 내에는 배선 구조체(MS)와 비아 구조체(VS)가 형성될 수 있다. 배선 구조체(MS)는 복수의 배선층(M0, M1, M2, M3, M4, M5)으로 이루어질 수 있다. 예를 들면, 복수의 배선층(M0, M1, M2, M3, M4, M5)은 제0 내지 제5 배선층(M0, M1, M2, M3, M4, M5)으로 이루어질 수 있다. 비아 구조체(VS)는 복수의 배선층(M0, M1, M2, M3, M4, M5) 각각의 사이를 연결하는 복수의 비아 플러그(V0, V1, V2, V3, V4)로 이루어질 수 있다. 예를 들면, 복수의 비아 플러그(V0, V1, V2, V3, V4)는 제0 내지 제4 비아 플러그(V0, V1, V2, V3, V4)로 이루어질 수 있다.
반도체 소자(1b)는 로직 영역(LR)에 형성되는 논리 소자(LT) 및 메모리 셀 영역(MCRb)에 형성되는 메모리 셀(200)을 포함할 수 있다. 메모리 셀(200)은 하부 전극(210) 및 하부 전극(210) 상에 배치되는 저항 소자(220)를 포함할 수 있다. 저항 소자(220)는 MTJ(magnetic tunnel junction) 구조를 가지는 자기 저항 소자, 가변 저항 소자 또는 상변화 소자일 수 있다.
메모리 셀 영역(MCRb)에는 연장되는 하나의 배선층, 즉 제4 배선층(M4)을 따라서 제4 배선층(M4) 상에 복수의 메모리 셀(200)이 배치될 수 있다. 복수의 메모리 셀(200)은 제5 배선층(M5)과 연결되는 선택 메모리 셀(200S)과 제5 배선층(M5)과 연결되지 않는 더미 메모리 셀(200D)로 이루어질 수 있다. 더미 비아 플러그(VD)의 개수는 리얼 비아 플러그(VR)의 개수보다 많을 수 있다. 예를 들면, 더미 비아 플러그(VD)의 개수는 리얼 비아 플러그(VR)의 개수보다 수 내지 수백배 많을 수 있다.
도 2a에 보인 메모리 셀 영역(MCR)에서 메모리 셀(200)은 제3 배선층(M3) 상에 형성된 제3 비아 플러그(V3) 및 제4 배선층(M4) 상에 형성되나, 도 4a에 보인 메모리 셀 영역(MCR)에서 메모리 셀(200)은 제4 배선층(M4) 상에 바로 형성될 수 있다.
일반적으로 메모리 셀(200), 특히 메모리 셀(200)의 하부 전극(210)을 형성하기 위해서는 절연층(300)의 일부분에 비아홀을 형성하는 식각 공정을 수행한 후, 상기 비아홀 내에 도전물질을 채우는 공정을 수행하게 된다.
상기 비아홀을 형성하기 위하여 건식 식각을 진행하는 경우, 상기 비아홀에 인접하는 제4 배선층(M4)의 부분에는 건식 식각에 사용되는 이온 등에 의하여 전하가 전달되게 된다. 메모리 셀 영역(MCRb)에 형성된 제4 배선층(M4)은 하면 및/또는 측면을 하부 절연층(310)이 감싸도록 형성되어, 메모리 셀 영역(MCRa)에서 제4 배선층(M4)에 전달된 전하는 기판(100)으로 전달되는데에 상대적으로 긴 시간이 소요되게 된다.
따라서, 상기 비아홀을 형성하기 위한 건식 식각을 진행하는 도중에 메모리 셀 영역(MCRb)에서 제4 배선층(M4)에는 전하가 증가하는 차징(charging) 현상이 발생할 수 있다.
특히, 메모리 셀 영역(MCRb)에서 선택 메모리 셀(200S)만을 형성하고자 하는 경우, 차징 현상이 더욱 심하게 일어날 수 있다. 이와 같은 차징 현상이 발생하게 되면, 상기 비아홀을 형성하기 위한 건식 식각에 사용되는 이온 등을 포함하는 에천트(etchant)가 절연층(300)에 도달하지 못하여, 상기 비아홀이 제대로 형성되지 않는 낫 오픈(not open) 불량이 발생할 수 있으며, 이 경우, 선택 메모리 셀(200S)의 하부 전극(210)이 제4 배선층(M4)과 전기적으로 단락되는 문제가 있다.
그러나 본 발명에 실시 예에 따른 반도체 소자(1b)는 선택 메모리 셀(200S)과 더미 메모리 셀(200D) 각각의 하부 전극(210)을 함께 형성하여, 차징 현상을 최소화하여 낫 오픈 불량을 방지할 수 있다.
도 4b는 본 발명의 실시 예에 따른 반도체 소자의 메모리 셀 영역의 평면 배치를 개략적으로 나타내는 레이아웃이다. 도 4b는 도 4a의 메모리 셀 영역(MCRb)의 요부의 평면 배치의 일 실시 예를 개략적으로 나타내는 레이아웃이다.
도 4b를 참조하면, 메모리 셀 영역(MCRb)에는 제4 배선층(M4) 및 제4 배선층(M4)과 연결되며, 제4 배선층(M4) 상에 배치되는 복수의 메모리 셀(200)이 형성된다. 복수의 메모리 셀(200)은 선택 메모리 셀(200S) 및 더미 메모리 셀(200D)을 포함할 수 있다. 선택 메모리 셀(200S) 상에는 선택 메모리 셀(200S)과 연결되는 제5 배선층(M5)이 형성될 수 있다. 제5 배선층(M5)은 선택 메모리 셀(200S)과는 연결되되, 더미 메모리 셀(200D)과는 연결되지 않도록 형성될 수 있다. 제5 배선층(M5)은 선택 메모리 셀(200S) 상에서 제4 배선층(M4)의 연장 방향과 다른 방향으로 연장되는 제1 부분(M5V) 및 제1 부분(M5V)의 연장 방향과 다른 방향으로 연장되는 제2 부분(M5V)으로 이루어질 수 있다. 따라서 제5 배선층(M5)은 제1 부분(M5V)과 제2 부분(M5H) 사이에 굴절부(M5B)를 가질 수 있다. 이를 통하여, 메모리 셀 영역(MCRb)에서 하나의 제5 배선층(M5)은 하나의 선택 메모리 셀(200S)을 사이에 두고, 하나의 제4 배선층(M4)과 오버랩될 수 있다.
별도로 도시하지는 않았으나, 일부 실시 예에서 도 3a 및 도 3b에 보인 것과 같이, 반도체 소자(1b)의 메모리 셀 영역(MCRb)의 선택 메모리 셀(200S)은 저항 소자(220) 상에 형성된 상부 전극(230)을 더 포함할 수 있다.
도 5a는 본 발명의 실시 예에 따른 반도체 소자의 요부 단면도이다.
도 5a를 참조하면, 반도체 소자(2)는 기판(100) 상에 형성되는 절연층(302)과 절연층(302) 내에 형성되는 하부 배선층(ML), 상부 배선층(MH) 및 하부 배선층(ML)과 상부 배선층(MH) 상에 배치되는 비아 플러그(VP)를 포함한다.
절연층(302)은 비아 플러그(VP)와 동일 레벨에서 비아 플러그(VP)의 주변을 감싸는 중간 절연층(322), 중간 절연층(322)의 하측 및 상측에 각각 형성된 하부 절연층(312) 및 상부 절연층(332)을 포함할 수 있다.
하부 절연층(312)에 의하여 하면이 감싸지는 하부 배선층(ML)의 부분 상에는 하부 배선층(ML)과 연결되는 복수의 비아 플러그(VP)가 하부 배선층(ML)의 연장 방향을 따라서 배치될 수 있다. 복수의 비아 플러그(VP) 상에는 복수의 비아 플러그(VP) 중 일부와 연결되는 상부 배선층(MH)이 형성될 수 있다. 복수의 비아 플러그(VP)는 상부 배선층(MH)과 연결되는 리얼 비아 플러그(VPS)와 상부 배선층(MH)과 연결되지 않는 더미 비아 플러그(VPD)로 이루어질 수 있다.
상부 절연층(332)은 및 더미 비아 플러그(VPD)의 상면 및 상부 배선층(MH)을 덮을 수 있다.
반도체 소자(2)의 하나의 하부 배선층(ML) 상에 형성된 더미 비아 플러그(VPD)의 개수는 리얼 비아 플러그(VPS)의 개수보다 많을 수 있다. 예를 들면, 더미 비아 플러그(VPD)의 개수는 리얼 비아 플러그(VPR)의 개수보다 수 내지 수백배 많을 수 있다.
리얼 비아 플러그(VPR)가 형성된 하부 배선층(ML)의 부분 및 리얼 비아 플러그(VPR)로부터 상대적으로 가까운 하부 배선층(ML)의 부분은 하면 및/또는 측면을 하부 절연층(312)이 감싸도록 형성될 수 있다. 따라서 비아 플러그(VP)를 형성하기 위한 비아홀을 형성하는 식각 공정을 진행하는 과정에서, 상기 비아홀에 인접하는 하부 배선층(ML)의 부분에 전하가 집중되는 차징 현상이 발생하여, 상기 비아홀이 제대로 형성되지 않는 낫 오픈 불량이 발생할 수 있다.
그러나 본 발명에 실시 예에 따른 반도체 소자(2)는 리얼 비아 플러그(VPR) 외에 더미 비아 플러그(VPD)를 함께 형성하여, 차징 현상을 최소화하여 낫 오픈 불량을 방지할 수 있다. 구체적으로는 리얼 비아 플러그(VPR)에 인접하는 하부 배선층(ML)의 부분에 전하가 집중될 수 있는 차징 현상을, 더미 비아 플러그(VPD)에 인접하는 하부 배선층(ML)의 부분들에도 분산하여, 낫 오픈 불량을 방지할 수 있다.
도 5b는 본 발명의 실시 예에 따른 반도체 소자의 평면 배치를 개략적으로 나타내는 레이아웃이다.
도 5b를 참조하면, 반도체 소자(2)에는 하부 배선층(ML) 및 하부 배선층(ML)과 연결되도록 하부 배선층(ML) 상에 배치되는 복수의 비아 플러그(VP)가 형성된다. 복수의 비아 플러그(VP)는 리얼 비아 플러그(VPR) 및 더미 비아 플러그(VPD)를 포함할 수 있다. 리얼 비아 플러그(VPR) 상에는 리얼 비아 플러그(VPR)와 연결되는 상부 배선층(MH)이 형성될 수 있다. 상부 배선층(MH)은 리얼 비아 플러그(VPR)와는 연결되되, 더미 비아 플러그(VPD)와는 연결되지 않도록 형성될 수 있다. 상부 배선층(MH)은 리얼 비아 플러그(VPR) 상에서 하부 배선층(ML)의 연장 방향과 다른 방향으로 연장되는 제1 부분(MHV) 및 제1 부분(MHV)의 연장 방향과 다른 방향으로 연장되는 제2 부분(MHV)으로 이루어질 수 있다. 따라서 상부 배선층(MH)은 제1 부분(MHV)과 제2 부분(MHH) 사이에 굴절부(MHB)를 가질 수 있다.
이를 통하여, 하나의 상부 배선층(MH)은 리얼 비아 플러그(VPR)를 사이에 두고 하나의 하부 배선층(ML)과 오버랩될 수 있고, 상부 배선층(MH)은 오버랩되는 하나의 하부 배선층(ML) 상에 형성된 더미 비아 플러그(VPR)와는 오버랩되지 않을 수 있다.
일부 실시 예에서, 하나의 하부 배선층(ML)과 하나의 상부 배선층(MH) 사이에 2개 이상의 리얼 비아 플러그(VPR)이 형성되어, 2개 이상의 리얼 비아 플러그(VPR)가 하나의 하부 배선층(ML)과 하나의 상부 배선층(MH)을 공통으로 결합(commonly coupled)할 수도 있다.
도 6은 본 발명의 실시 예에 따른 반도체 소자의 개략적인 구성을 메모리 셀을 중심으로 도시한 도면이다. 도 6은 반도체 소자에 포함되는 하나의 메모리 셀, 특히 선택 메모리 셀(도 2a 내지 도 4b의 200S)이 단위 자기 소자를 구성하는 적용된 경우를 예시한 도면이다.
도 6을 참조하면, 반도체 소자가 포함하는 단위 자기 소자(UMC)는 STT-MRAM(spin transfer torque magnetic random access memory)으로 이루어지는 메모리 셀(20)을 포함한다.
메모리 셀(20)은 MTJ(magnetic tunnel junction) 구조를 가지는 자기 저항 소자(30) 및 셀 트랜지스터(CT)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트는 워드 라인(WL)에 연결되고, 셀 트랜지스터(CT)의 한 전극은 자기 저항 소자(30)를 통해 비트 라인(BL)에 연결되고, 셀 트랜지스터(CT)의 다른 전극은 소스 라인(SL)에 연결된다.
자기 저항 소자(30)는 자유층(free layer)(32) 및 고정층(pinned layer)(34)과, 이들 사이에 개재된 터널 배리어(36)를 포함한다. 자유층(32)은, 자유층(32)의 연장 방향에 수직인 방향으로 자화 용이축(magnetization easy axis)을 가지고 자화 방향이 조건에 따라 가변적이다. 고정층(34)은, 고정층(34)의 연장 방향에 수직인 방향으로 자화 용이축을 가지고 자화 방향이 고정되어 있다.
자유층(32)과 고정층(34)은 자기 이방성 에너지가 큰 자성 물질을 포함할 수 있다. 자기 이방성 에너지가 큰 물질로는, 비정질계 희토류 원소 합금, (Co/Pt)n 이나 (Fe/Pt)n과 같은 다층박막, 그리고 L10 결정 구조의 규칙격자 물질 등이 있다.
일부 실시 예에서, 자유층(32) 및 고정층(34) 중 적어도 하나는 각각 Fe, Co, Ni, Pd, 및 Pt 중에서 선택되는 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 자유층(32) 및 고정층(34) 중 적어도 하나는 Co-M1 합금 (여기서, M1은 Pt, Pd, 및 Ni 중에서 선택되는 적어도 하나의 금속), 또는 Fe-M2 합금 (여기서, M2는 Pt, Pd, 및 Ni 중에서 선택되는 적어도 하나의 금속)으로 이루어질 수 있다. 다른 일부 실시예들에서, 자유층(32) 및 고정층(34) 중 적어도 하나는 B, C, Cu, Ag, Au, Ru, Ta, 및 Cr 중에서 선택되는 적어도 하나의 물질을 더 포함할 수 있다.
자유층(32)과 고정층(34)은 각각 제1 자화층(32) 및 제2 자화층(34)이라 호칭할 수 있다.
터널 배리어(36)는 비자성 물질을 포함할 수 있다. 터널 배리어(36)는 예를 들면, Mg, Ti, Al, MgZn, 및 MgB 중에서 선택되는 어느 하나의 물질의 산화물로 이루어질 수 있다. 다른 일부 실시 예에서, 터널 배리어(36)는 Ti 질화물 또는 V (vanadium) 질화물로 이루어질 수 있다. 터널 배리어(36)는 스핀 확산 길이(Spin Diffusion Distance)보다 얇은 두께를 가질 수 있다.
자기 저항 소자(30)의 저항 값은 자유층(32)의 자화 방향에 따라 달라진다. 자유층(32)에서의 자화 방향과 고정층(34)에서의 자화 방향이 평행(parallel)일 때, 자기 저항 소자(30)는 낮은 저항값을 가지며 데이터 '0'을 저장할 수 있다. 자유층(32)에서의 자화 방향과 고정층(34)에서의 자화 방향이 역평행(antiparallel)일 때, 자기 저항 소자(30)는 높은 저항값을 가지며, 데이터 '1'을 저장할 수 있다.
도 6에서, 자유층(32) 및 고정층(34)의 배치는 예시된 바에 한정되는 것은 아니며, 각각의 위치가 서로 바뀔 수도 있다.
도 6에 예시한 단위 자기 소자(UMC)에서, STT-MRAM의 쓰기 동작을 위하여, 워드 라인(WL)에 로직 하이의 전압을 주어 셀 트랜지스터(CT)를 턴 온 시키고, 비트 라인(BL)과 소스 라인(SL) 사이에 쓰기 전류(WC1, WC2)를 인가한다. 이때, 쓰기 전류(WC1, WC2)의 방향에 따라 자유층(32)의 자화 방향이 결정될 수 있다. 자기 저항 소자(30)에서 자유층(32)의 자화 방향은 스핀 전달 토크(spin transfer torque: STT) 현상에 의해 변할 수 있다.
STT 현상은 한쪽 방향으로 스핀(spin)이 분극화(polarized)된 전류를 흘려줄 때, 전자의 스핀 전달에 의해 자성층의 자화 방향이 달라지는 현상을 말한다. 이에 따라, STT 현상을 이용하는 MRAM을 STT-RAM 또는 STT-MRAM이라고도 한다.
좀더 구체적으로, STT-MRAM에서 쓰기 전류(WC1, WC2)가 MTJ, 즉 자기 저항 소자(30)로 흐르게 되면, 고정층(34)은 쓰기 전류(WC1, WC2)의 전자 스핀을 분극화하고, 스핀-분극된 전자 전류는 자유층(32)에 토크를 가하면서 자유층(32)과 상호 작용한다. MTJ를 통과하는 스핀-분극된 전자 전류의 토크가 임계 스위칭 전류 밀도보다 크면, 스핀-분극된 전자 전류에 의해 가해지는 토크는 자유층(32)의 자화 방향을 스위칭하기에 충분할 수 있다. 이에 따라, 자유층(32)의 자화 방향은 고정층에 대하여 평행 또는 역평행으로 배열할 수 있고, 자기 저항 소자(30)의 저항 상태가 변화된다.
이와 같이 STT-MRAM은 스핀-분극된 전자 전류를 통해 자유층(32)의 자화 방향을 스위칭하기 때문에, 자유층(32)의 자화 방향을 스위칭하기 위하여 큰 전류 인가에 의한 자기장 발생이 불필요하다. 그에 따라, STT-MRAM은 셀 사이즈 감소와 함께 프로그램 전류 감소에 기여할 수 있고, 또한 쓰기 장애 문제도 해결할 수 있다. 덧붙여, STT-MRAM은 높은 터널 자기 저항비가 가능하고, 하이와 로우 저항 상태들 사이의 비율이 높아, 자기 도메인(magnetic domain) 내의 읽기 동작을 향상시킬 수 있다.
도 6에 예시한 자기 소자(10)에서, STT-MRAM의 독출 동작을 위하여, 워드 라인(WL)에 로직 하이의 전압을 주어 셀 트랜지스터(CT)를 턴 온 시키고, 비트 라인(BL)으로부터 소스 라인(SL) 방향으로 독출 전류를 인가하여, 자기 저항 소자(30)에 저장된 데이터를 판별할 수 있다. 이때, 독출 전류의 세기는 쓰기 전류(WC1, WC2)의 세기보다 매우 작기 때문에, 상기 독출 전류에 의해 자유층(34)의 자화 방향이 변하지 않는다.
일부 실시 예에서, 비트 라인(BL)은 도 2a 내지 도 4b에서 도시한 제5 배선층(M5)일 수 있으나, 이에 한정되지 않는다. 일부 실시 예에서, 소스 라인(SL)과 워드 라인(WL)은 각각 도 2a 내지 도 4b에서 도시한 제0 내지 제2 배선층(M2) 중 어느 하나이거나, 제0 배선층(M0) 하부에 형성된 도전 라인 또는 도전 영역일 수 있다. 셀 트랜지스터(CT)는 도 2a, 도 3a 및 도 4a에서 도시한 메모리 셀 영역(MCR, MCRa, MCRb)에 형성될 수 있으나 이에 한정되지 않으며, 메모리 셀 영역(MCR, MCRa, MCRb) 이외의 로직 영역(LT)에 형성될 수도 있다.
도 7 내지 도 11은 본 발명의 실시 예에 따른 반도체 소자에 포함될 수 있는 다양한 구조의 가변 저항 구조체들을 설명하기 위한 단면도들이다.
도 7을 참조하면, 본 발명의 실시 예들에 따른 반도체 소자는 자기 저항 소자(300)를 가지는 가변 저항 구조체(50A)를 포함할 수 있다.
일부 실시 예에서, 도 7에 예시한 자기 저항 소자(400) 및 가변 저항 구조체(50A)는 도 2a 내지 도 4b에 예시한 저항 소자(220) 및 메모리 셀(200)을 구성할 수 있다.
가변 저항 구조체(50A)는 자기 저항 소자(400)를 포함한다. 자기 저항 소자(400)는 하부 전극(52)과 상부 전극(58)과의 사이에 개재될 수 있다. 여기에서 상부 전극(58)은 도 3a에 보인 상부 전극(230) 및 도 2a 및 도 4a에서 보인 저항 소자(220)와 인접하는 제5 배선층(M5)의 부분에 해당할 수 있다. 자기 저항 소자(400)는 자유층(FL, 410), 고정층(PL, 430), 및 자유층(410)과 고정층(430) 사이에 개재된 터널 배리어(barrier layer, 420)을 포함한다.
자유층(410)은 자유층(410)을 이루는 막 면에 대하여 수직 방향으로 자화 용이축을 가지고 자화 방향이 조건에 따라 가변적이다. 고정층(430)은 고정층(430)을 이루는 막 면에 대하여 수직 방향으로 자화 용이축(magnetization easy axis)을 가지고 자화 방향이 고정되어 있다. 자기 저항 소자(400)의 저항 값은 자유층(410)의 자화 방향에 따라 달라진다. 자유층(410)에서의 자화 방향과 고정층(430)에서의 자화 방향이 평행 (parallel)일 때, 자기 저항 소자(400)은 낮은 저항 값을 가지며 데이터 '0'을 저장할 수 있다. 자유층(410)에서의 자화 방향과 고정층(430)에서의 자화 방향이 역평행 (antiparallel)일 때, 자기 저항 소자(400)는 높은 저항 값을 가지며, 데이터 '1'을 저장할 수 있다. 도 7에서, 자유층(410) 및 고정층(430)의 위치는 예시된 바에 한정되는 것은 아니며, 각각의 위치가 서로 바뀔 수도 있다. 또는 자유층(410)의 자화 방향에 따라 자기 저항 소자(400)에 저장되는 데이터도 반대일 수 있다.
자유층(410)과 고정층(430)은 각각 터널 배리어(420)와의 계면(즉, 접촉면)에서 계면 수직 자기 이방성(interface perpendicular magnetic anisotropy)(IPMA)을 가질 수 있다.
이를 위해, 자유층(410)과 고정층(430)은 강자성(ferromagnetic) 물질로 이루어질 수 있다. 강자성 물질은 예컨대 106 ∼107 erg/cc 정도의 비교적 높은 자기이방성 에너지(Ku)를 가질 수 있다. 자유층(410)과 고정층(430)은 이러한 높은 자기이방성 에너지로 인해 계면에 수직한 자화 용이축을 가질 수 있다.
자유층(410)은 변동 가능한 자화 방향을 갖는 자성층이다. 즉, 자유층(410)은 자화의 방향이 층면 수직 방향에 자유롭게 변화하는 자기 모멘트를 갖는 강자성 물질, 예를 들면 Co, Fe 및 Ni 중 적어도 하나를 포함할 수 있으며, B, Cr, Pt, Pd 등과 같은 다른 원소를 더 포함할 수도 있다. 자유층(410)은 고정층(430)과 다른 물질로 형성될 수 있지만, 동일한 물질로 형성될 수도 있다.
고정층(430)은 고정된 자화 방향을 갖는 자성층으로, 고정층(430)을 형성하는 강자성 물질은 Co, Fe 및 Ni 중 적어도 하나를 포함할 수 있으며, 그 밖에도 예컨대, B, Cr, Pt, Pd 등과 같은 다른 원소를 더 포함할 수도 있다.
본 실시 예에서의 고정층(430)은 하나의 단일 층으로 도시되었으나 이에 한정되지 않고, 다층 구조로 구성될 수도 있다.
일부 실시예에서, 고정층(430)은 Co 및 Co 합금 중 적어도 하나로 형성된 제 1 층과, Pt, Ni 및 Pd 중 적어도 하나로 형성된 제 2 층이 교대로 적층되는 다층 구조를 갖거나, L10 구조를 갖는 FePt 층 또는 CoPt 층 이거나, 또는 희토류 원소(rare-earth element)와 전이금속(transition metal)의 합금층일 수 있다. 여기서, 희토류 원소는 Tb 및 Gd 중 적어도 하나일 수 있고, 전이금속은 Ni, Fe 및 Co 중 적어도 하나일 수 있다. 다양한 조합의 희토류 원소와 전이금속의 합금을 사용할 수 있는데, 그 중에서 예컨대 CoFeB나 CoFe를 고정층(430)의 재료로 사용할 수도 있다.
터널 배리어(420)는 자기 저항 소자(400)의 터널자기저항비(TMR: tunnel magnetoresistance ratio)를 증가시키기 위하여, 자유층(410) 및 고정층(430) 사이에 개재된다. 터널 배리어(420)는 대략 8 ~ 15 Å의 두께를 가질 수 있다. 터널 배리어(420)는 스핀 확산 길이(Spin Diffusion Distance) 보다 얇은 두께를 가질 수 있다. 터널 배리어(420)는 비자성 물질을 포함할 수 있다. 터널 배리어(420)는 예를 들면, 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다. 터널 배리어(420)는 예를 들면, 다중층 구조를 가질 수 있다.
일부 실시 예에서, 자유층(410), 터널 배리어(420) 및 고정층(430)은 동일한 결정 구조를 가질 수 있다. 예를 들면, 자유층(410), 터널 배리어(420) 및 고정층(330) 각각은 BCC (body centered cubic: 체심 입방) 결정 구조를 가질 수 있다.
도 8을 참조하면, 본 발명의 실시 예들에 따른 반도체 소자는 자기 저항 소자(500)를 가지는 가변 저항 구조체(50B)를 포함할 수 있다.
일부 실시 예에서, 도 8에 예시한 자기 저항 소자(500) 및 가변 저항 구조체(50B)는 도 2a 내지 도 4b에 예시한 저항 소자(220) 및 메모리 셀(200)을 구성할 수 있다.
가변 저항 구조체(50B)는 하부 전극(52)과 상부 전극(58)과의 사이에 개재된 자기 저항 소자(500)를 포함한다. 상기 자기 저항 소자(500)는 자유층(FL)과, SAF (synthetic antiferromagnets) 구조를 가지는 고정층(PL)과, 이들 사이에 개재된 터널 배리어(554)를 포함한다.
고정층(PL)은 비자성 박막 (thin non-magnetic layer)(NM)에 의해 서로 분리된 2 개의 강자성층 (ferromagnetic layer)(FM1, FM2)을 포함한다. 2 개의 강자성층(FM1, FM2) 사이에 삽입한 비자성 박막(NM)에 의한 RKKY (Ruderman-Kittel-Kasuya-Yosida) 상호 작용으로 인해 SAF 구조에서 반강자성 결합 특성이 나타날 수 있다. 2 개의 강자성층(FM1, FM2) 상호 간에 작용하는 반강자성 결합에 의하여 각 강자성층의 자구들은 서로 반대 방향으로 정렬하여 SAF 구조 전체 자화량이 최소가 되도록 할 수 있다.
외부로부터 자유층(FL)에 인가되는 자기장이 점차 증가되어 자화 역전의 임계값인 반전 자기장 (switching field)에 이르면 자화 역전 현상에 의해 전기 저항값이 순간적으로 바뀔 수 있다.
일부 실시예들에서, 강자성층(FM1, FM2)은 CoFeB, CoFe, NiFe, FePt, CoPt 등으로 형성될 수 있다. 비자성 박막(NM)은 Ru, Cr, Pt, Pd, Ir, Rh, Ru, Os, Re, Au 및 Cu로 이루어지는 군에서 선택되는 단일 금속 또는 이들의 합금을 포함할 수 있다.
도 9를 참조하면, 본 발명의 실시 예들에 따른 반도체 소자는 자기 저항 소자(600)를 가지는 가변 저항 구조체(50C)를 포함할 수 있다.
일부 실시 예에서, 도 9에 예시한 자기 저항 소자(600) 및 가변 저항 구조체(50C)는 도 2a 내지 도 4b에 예시한 저항 소자(220) 및 메모리 셀(200)을 구성할 수 있다.
가변 저항 구조체(50C)는 하부 전극(52)과 상부 전극(58)과의 사이에 개재된 자기 저항 소자(600)를 포함한다. 자기 저항 소자(600)는 하부 전극(52) 위에 형성된 시드층 (seed layer)(620)과, 시드층(620) 위에 형성된 하부 고정층(630)을 포함한다. 시드층(620)은 예를 들면, Ru, Pt, 또는 Pd로 이루어질 수 있다.
일부 실시예들에서, 하부 전극(52)과 시드층(620)과의 사이에는 버퍼층(도시 생략)이 개재될 수 있다. 상기 버퍼층은 하부 전극(52)과 시드층(620)과의 사이에서 하부 전극(52)의 결정 구조와 시드층(620)의 결정 구조를 매칭하는 역할을 할 수 있다. 예를 들면, 상기 버퍼층은 Ta로 이루어질 수 있다.
하부 고정층(630)은 SAF 구조를 가지는 상부 고정층(680)에서의 누설 자계를 상쇄시켜 안정된 스위칭 특성을 제공할 수 있다. 하부 고정층(630)은 시드층(620)에 접하는 면에 대하여 수직 방향으로 자화 용이축을 가진다. 하부 고정층(630)에서는 자화 방향이 변하지 않는다. 도 9에는 하부 고정층(630)의 자화 방향이 하부 전극(52)에 대하여 반대 방향, 즉 상부 고정층(680)을 향하는 방향으로 예시되었으나, 이에 한정되는 것은 아니다. 하부 고정층(630)의 자화 방향이 하부 전극(52)을 향하도록 형성될 수도 있다.
일부 실시예들에서, 하부 고정층(630)은 Co 기반의 수직 고정층으로 이루어질 수 있다. 예를 들면, 하부 고정층(630)은 약 1 ∼ 5 Å의 두께를 가지는 Co 막과, 약 1 ∼ 5 Å의 두께를 가지는 Pt 막이 교대로 복수 회 적층된 [Co/Pt]ㅧn (n: 반복 횟수) 적층 구조를 가질 수 있다. 다른 일부 실시예들에서, 하부 고정층(630)은 약 1 ∼ 5 Å의 두께를 가지는 Co 막과, 약 1 ∼ 5 Å의 두께를 가지는 Pd 막이 교대로 복수 회 적층된 [Co/Pd]ㅧn (n: 반복 횟수) 적층 구조를 가질 수 있다.
하부 고정층(630)은 고상 에피택시 성장에 의한 초박막 에피택셜 성장 공정에 의해 형성될 수 있다. 예를 들면, 하부 고정층(630)은 MBE (molecular beam epitaxy) 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 하부 고정층(630)은 약 200 ∼ 400 ℃의 비교적 저온의 공정 온도하에서 형성될 수 있다. 예를 들면, 하부 고정층(630)은 약 300 ℃의 온도하에서 형성될 수 있다. 하부 고정층(630)은 약 20 ∼ 30 Å의 두께를 가질 수 있다.
하부 고정층(630) 위에는 하부 고정층(630)에서의 스핀 분극을 증가시키기 위한 제1 분극 강화층(650)이 형성되어 있다. 제1 분극 강화층(650)은 CoFeB 자성층으로 이루어질 수 있다. 제1 분극 강화층(650)의 자화 방향은 하부 고정층(630)의 자화 방향과 동일한 자화 방향을 가질 수 있다. 제1 분극 강화층(650)은 약 10 ∼ 20 Å의 두께를 가질 수 있다. 일부 실시예들에서, 제1 분극 강화층(650)은 생략 가능하다.
제1 분극 강화층(650) 위에는 제1 터널 배리어(660)가 형성되어 있고, 제1 터널 배리어(660) 위에는 자화 방향이 가변적인 자유층(664)이 형성되어 있다. 상기 자유층(664) 위에는 제2 터널 배리어(670)가 형성되어 있고, 제2 터널 배리어(670) 위에는 상부 고정층(680)이 형성되어 있다.
제1 터널 배리어(660) 및 제2 터널 배리어(670)는 비자성 물질을 포함할 수 있다. 일부 실시예들에서, 제1 터널 배리어(660) 및 제2 터널 배리어(670)는 각각 Mg, Ti, Al, MgZn, 및 MgB 중에서 선택되는 어느 하나의 물질의 산화물로 이루어질 수 있다. 다른 일부 실시예들에서, 제1 터널 배리어(660) 및 제2 터널 배리어(670)는 각각 Ti 질화물 또는 V (vanadium) 질화물로 이루어질 수 있다. 일부 실시예들에서, 제1 터널 배리어(660) 및 제2 터널 배리어(670) 중 적어도 하나는 단일층으로 이루어질 수 있다. 다른 일부 실시예들에서, 제1 터널 배리어(660) 및 제2 터널 배리어(670) 중 적어도 하나는 복수의 층들을 포함하는 다중층으로 이루어질 수 있다. 예를 들면, 제1 터널 배리어(660) 및 제2 터널 배리어(670) 중 적어도 하나는 Mg/MgO, MgO/Mg, 및 Mg/MgO/Mg 중에서 선택되는 다중층 구조를 가질 수 있다. 일부 실시예들에서, 제1 터널 배리어(660)의 두께보다 제2 터널 배리어(670)의 두께가 더 클 수 있다.
도 9에 예시한 가변 저항 구조체(50C)의 자기 저항 소자(600)는 제1 터널 배리어(660) 및 제2 터널 배리어(670)를 포함하는 듀얼 MTJ (dual magnetic tunneling junction) 구조를 제공한다. 제1 터널 배리어(660) 및 제2 터널 배리어(670)를 포함하는 듀얼 MTJ 구조를 통해 전류가 공급될 때, 자유층(664)은 안정된 자기 상태들 사이에서의 스위칭이 이루어질 수 있다. 자기 저항 소자(600)가 듀얼 MTJ 구조를 가짐으로써, 보다 고집적화된 자기 소자에서 향상된 성능을 제공할 수 있다. 일부 실시예들에서, 제1 터널 배리어(660)는 생략 가능하다.
제2 터널 배리어(670)와 상부 고정층(680)과의 사이에는 제2 분극 강화층(672)이 개재되어 있다. 제2 분극 강화층(672)은 Co, Fe, 또는 Ni 중에서 선택되는 강자성 물질을 포함할 수 있다. 제2 분극 강화층(672)은 높은 스핀 분극률 및 낮은 댐핑 상수 (damping constant)를 가질 수 있다. 이를 위해, 제2 분극 강화층(672)은 B, Zn, Ru, Ag, Au, Cu, C, 또는 N 중에서 선택되는 비자성 물질을 더 포함할 수 있다. 일부 실시예들에서, 제2 분극 강화층(672)은 CoFeB 자성층으로 이루어질 수 있다. 제2 분극 강화층(672)은 약 10 ∼ 20 Å의 두께를 가질 수 있다. 일부 실시예들에서, 제2 분극 강화층(672)은 생략 가능하다.
상부 고정층(680)은 제1 상부 고정층(682)과, 제2 상부 고정층(684)과, 이들 사이에 개재된 교환 결합막(686)을 포함한다. 제1 상부 고정층(682)은 하부 고정층(630)에서의 자기 모멘트 (magnetic moment)와 역평행한 자기 모멘트를 가진다. 제2 상부 고정층(684)은 상기 제1 상부 고정층(682)과 역평행한 자기 모멘트를 가진다.
상부 고정층(680)은 도 8을 참조하여 수직 고정층(PL)에 대하여 설명한 바와 같은 SAF 구조를 가질 수 있다. 이 때, 제1 상부 고정층(682) 및 제2 상부 고정층(684)은 2 개의 강자성층(FM1, FM2)에 대응될 수 있다. 그리고, 교환 결합막(686)은 2 개의 강자성층(FM1, FM2) 사이에 삽입한 비자성 박막(NM)에 대응될 수 있다.
제2 분극 강화층(672)은 제1 상부 고정층(682)에서의 스핀 분극을 증가시키는 역할을 할 수 있다. 제2 분극 강화층(672)의 자화 방향은 제1 상부 고정층(682)과 동일한 자화 방향을 가질 수 있다.
상부 고정층(680) 위에 캡핑층(690)이 형성되어 있다. 캡핑층(690)은 Ru, Ta, Al, Cu, Au, Ag, Ti, TaN, 및 TiN 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
도 9에 예시한 자기 저항 소자(600)에 있어서, 듀얼 MTJ 구조를 통해 흐르는 전자들의 방향에 따라, 자기 소자에서의 저항값이 달라질 수 있고, 이러한 저항값의 차이를 이용하여, 상기 자기 소자를 포함하는 메모리 셀에 데이터가 저장될 수 있다.
도 10을 참조하면, 본 발명의 실시 예들에 따른 반도체 소자는 자기 저항 소자(700)를 가지는 가변 저항 구조체(50D)를 포함할 수 있다.
일부 실시 예에서, 도 10에 예시한 자기 저항 소자(470) 및 가변 저항 구조체(50D)는 도 2a 내지 도 4b에 예시한 저항 소자(220) 및 메모리 셀(200)을 구성할 수 있다.
가변 저항 구조체(50D)의 자기 저항 소자(700)는 도 9에 예시한 가변 저항 구조체(50C)의 자기 저항 소자(600)와 대체로 동일한 구성을 가진다. 단, 가변 저항 구조체(50D)의 자기 저항 소자(700)는 하부 고정층(630)과 제1 분극 강화층(650)과의 사이에 개재되어 있는 제1 비정질막(734)과, 제2 분극 강화층(672)과 제1 상부 고정층(682)과의 사이에 개재되어 있는 제2 비정질막(774)을 더 포함한다.
일부 실시예들에서, 제1 비정질막(734) 및 제2 비정질막(774)은 각각 Ta로 이루어질 수 있다. 일부 실시예들에서, 제1 비정질막(734) 및 제2 비정질막(774)은 각각 약 1 ∼ 6 Å의 두께를 가질 수 있으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.
도 11을 참조하면, 본 발명의 실시 예들에 따른 반도체 소자는 자기 저항 소자(800)를 가지는 가변 저항 구조체(50E)를 포함할 수 있다.
일부 실시 예에서, 도 11에 예시한 자기 저항 소자(800) 및 가변 저항 구조체(50E)는 도 2a 내지 도 4b에 예시한 저항 소자(220) 및 메모리 셀(200)을 구성할 수 있다.
가변 저항 구조체(50E)의 자기 저항 소자(800)는 도 10을 참조하여 설명한 바와 같이, 하부 전극(52) 상에 형성된 시드층(620)을 포함한다. 시드층(620) 위에는 수직 자기 이방성을 가지는 하부 고정층(630)이 형성되어 있다. 하부 고정층(630) 위에는 교환 결합막(840) 및 상부 고정층(850)이 차례로 형성되어 있다. 상부 고정층(850)은 하부 고정층(630)과 역평행한 자기 모멘트를 가진다. 교환 결합막(840) 및 상부 고정층(850)에 대한 보다 상세한 구성은 도 10을 참조하여 교환 결합막(686) 및 제2 상부 고정층(684)에 대하여 설명한 바와 대체로 동일하다.
상부 고정층(850) 위에는 분극 강화층(860), 터널 배리어(870), 자유층(880), NOL (nano-oxide layer)(882), 및 캡핑층(890)이 차례로 형성되어 있다.
분극 강화층(860)은 CoFeB 자성층으로 이루어질 수 있다. 터널 배리어(870)는 비자성 물질을 포함할 수 있다. 터널 배리어(870)는 도 10을 참조하여 제2 터널 배리어(970)에 대하여 설명한 바와 대체로 동일한 구성을 가진다.
NOL(882)은 Ta 산화물 또는 Mg 산화물로 이루어질 수 있다. 일부 실시예들에서, NOL(882)은 생략 가능하다.
캡핑층(890)에 대한 상세한 구성은 도 10을 참조하여 캡핑층(690)에 대하여 설명한 바와 대체로 동일하다.
도 7 내지 도 11에는 자화 용이축이 해당 층을 이루는 막 면에 대하여 수직 방향인 자기 저항 소자(400, 500, 600, 700, 800)를 도시하였으나, 이에 한정되지 않으며, 자화 용이축은 해당 층을 이루는 막 면에 대하여 수평 방향일 수도 있다.
도 12a 내지 도 12f는 본 발명의 실시 예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 구체적으로, 도 12a 내지 도 12f는 도 2a에 보인 반도체 소자(1)를 제조하는 방법을 나타내는 단면도들이다.
도 12를 참조하면, 로직 영역(LR), 메모리 셀 영역(MCR) 및 패드 영역(PR1, PR2)을 가지는 기판(100) 상에 하부 절연층(310) 및 하부 절연층(310) 내에 콘택 플러그(MC), 제0 내지 제2 비아 플러그(V0, V1, V2) 및 제0 내지 제3 배선층(M0, M1, M2, M3)을 형성한다. 로직 영역(LR)에는 로직 소자(LT)를 형성할 수 있다.
메모리 셀 영역(MCR) 내에서 제3 배선층(M3)은 기판(100)과 절연되도록 형성할 수 있다. 메모리 셀 영역(MCR)에 형성된 제3 배선층(M3)은 하면 및/또는 측면을 하부 절연층(310)이 감싸도록 형성되어, 메모리 셀 영역(MCR) 내에서는 기판(100)과 전기적으로 연결되지 않는다. 그러나 제3 배선층(M3)은 기판(100)과 전기적으로 절연된 것을 의미하는 것은 아니며, 메모리 셀 영역(MCR) 이외의 로직 영역(LR) 및/또는 패드 영역(PR1, PR2)을 통하여 제3 배선층(M3)과 기판(100)은 전기적으로 연결될 수 있다.
도 12b를 참조하면, 도 12a의 결과물 상에 복수개의 제1 비아홀(VH1)을 가지는 제1 중간 절연층(322)을 형성한다. 제1 비아홀(VH1)은 제3 배선층(M3)을 노출하지 않는 적어도 하나의 제1 홀(H1)과 저면에 제3 배선층(M3)을 노출시키는 복수개의 제2 홀(H2)을 포함할 수 있다. 일부 실시 예에서, 제1 홀(H1)은 형성되지 않고 생략될 수 있다. 제1 비아홀(VH1)은 듀얼 다마신 공정을 위하여 제1 중간 절연층(322)에 형성되며, 제1 비아홀(VH1)은 제3 비아 플러그(도 2a의 V3)을 위한 하측 공간 및 제4 배선층(도 2a의 M4)을 위한 상측 공간을 가질 수 있다. 제1 비아홀(VH1)의 제1 홀(H1)은 상기 상측 공간만을 가질 수 있고, 제1 비아홀(VH1)의 제2 홀(H2)은 서로 연통된 상기 상측 공간 및 상기 하측 공간을 함께 가질 수 있다.
제3 배선층(M3)을 형성하는 과정에서, 복수개의 제1 비아홀(VH1), 특히 복수개의 제2 홀(H2)을 함께 형성하므로, 제1 비아홀(VH1)이 형성되는 과정에서, 제3 배선층(M3)의 특정 부분(예를 들면, 도 12c에 보이는 리얼 비아 플러그(VR)에 인접하는 제3 배선층(M3)의 부분)에 전하가 집중되는 차징 현상이 발생하는 것을 방지할 수 있다. 이에 따라서, 제2 홀(H2)을 통하여 제3 배선층(M3)이 노출되지 않는 낫 오픈 불량이 발생하지 않을 수 있다.
도 12c를 참조하면, 도 12b의 제1 비아홀(VH1)을 도전 물질로 채워서, 제3 비아 플러그(V3) 및 제4 배선층(M4)을 형성한다. 제3 비아 플러그(V3) 및 제4 배선층(M4)을 형성하기 위하여, 제1 비아홀(VH1)을 채우며 제1 중간 절연층(322)을 덮는 도전물질층을 형성한 후, 제1 중간 절연층(322)을 노출시키는 CMP(Chemical Mechanical Polishing) 공정과 같은 평탄화 공정을 수행할 수 있다.
메모리 셀 영역(MCR)에 형성된 제3 비아 플러그(V3) 중 일부는 리얼 비아 플러그(VR)일 수 있고, 나머지는 더미 비아 플러그(VD)일 수 있다. 더미 비아 플러그(VD)의 개수는 리얼 비아 플러그(VR)의 개수보다 수 내지 수백배 많을 수 있다.
도 12d를 참조하면, 도 12c의 결과물 상에 제2 중간 절연층(324)를 형성한 후 제2 중간 절연층(324) 내에 제4 배선층(M4)과 연결되는 하부 전극(210)을 형성한다. 하부 전극(210)은, 제2 중간 절연층(324) 내에 제4 배선층(M4)을 노출시키는 홀을 형성한 후, 상기 홀 내에 도전 물질을 채워서 형성할 수 있다.
도 12e를 참조하면, 도 12d의 결과물 상에 하부 전극(210)과 연결되는 저항 소자(220)를 형성하여 하부 전극(210)과 저항 소자(220)로 이루어지는 메모리 셀(200)을 형성한다. 일부 실시 예에서, 저항 소자(220)는 도 7 내지 도 11에 보인 자기 저항 소자(400, 500, 600, 700, 800)일 수 있으나, 이에 한정되지 않는다.
저항 소자(220)는 제2 중간 절연층(324) 상에 저항 소자 물질층을 형성한 후에, 포토리소그래피 공정 및 식각 공정을 수행하여 형성할 수 있다.
일부 실시 예에서, 저항 소자(220)를 형성하기 위하여 플라즈마 식각 공정을 행할 수 있다. 일부 실시 예들에서, 저항 소자(220)를 형성하기 위한 식각 공정으로, RIE (reactive ion etching), IBE (ion beam etching), 또는 Ar 밀링 (milling) 공정을 이용할 수 있다. 일부 실시예들에서, 저항 소자(220)를 형성하기 위한 식각 공정에서, SF6, NF3, SiF4, CF4, Cl2, CH3OH, CH4, CO, NH3, H2, N2, HBr, 또는 이들의 조합으로 이루어지는 제1 식각 가스를 사용할 수 있다. 다른 일부 실시예들에서, 저항 소자(220)를 형성하기 위한 식각 공정 시, 상기 제1 식각 가스에 더하여 Ne, Ar, Kr, 또는 Xe 중에서 선택되는 적어도 하나의 제1 첨가 가스 (additional gas)를 더 사용할 수 있다.
저항 소자(220)를 형성하기 위한 식각 공정은 ICP (Inductively Coupled Plasma) 소스, CCP (Capacitively Coupled Plasma) 소스, ECR (Electron Cyclotron Resonance) 플라즈마 소스, 헬리콘파 여기 플라즈마 (HWEP: Helicon-Wave Excited Plasma) 소스, 또는 ACP (Adaptively Coupled Plasma) 소스로부터 형성된 플라즈마를 이용하여 행해질 수 있다.
저항 소자(220)를 형성하기 위한 식각 공정은 상기 제1 식각 가스와는 다른 조성을 가지는 제2 식각 가스를 사용하는 식각 공정을 더 포함할 수 있다. 상기 제2 식각 가스는 SF6, NF3, SiF4, CF4, Cl2, CH3OH, CH4, CO, NH3, H2, N2, HBr, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 제2 식각 가스를 사용하는 식각 공정시, Ne, Ar, Kr, 또는 Xe 중에서 선택되는 적어도 하나의 제2 첨가 가스를 더 사용할 수 있다.
저항 소자(220)를 형성하기 위한 식각 공정은 약 -10 ∼ 65 ℃의 온도, 및 약 2 ∼ 5 mT의 압력 하에서 행해질 수 있다.
메모리 셀(200) 중 리얼 비아 플러그(VR)와 연결되는 것은 선택 메모리 셀(200S)이고, 더미 비아 플러그(VD)와 연결되는 것은 제1 더미 비아 플러그(200D1)이고, 제3 비아 플러그(V3)와 연결되지 않는 것은 제2 더미 비아 플러그(200D2)일 수 있다.
도 12f를 참조하면, 12d의 결과물 상에 메모리 셀 영역(MCR)에서 선택 메모리 셀(200S)과 연결되되 더미 비아 플러그(200D1, 200D2)와는 연결되지 않는 제5 배선층(M5)을 형성한다.
제5 배선층(M5)을 형성하기 전에, 로직 영역(LR) 및 패드 영역(PR1, PR2)에는 랜딩 플러그(LP) 및 제4 비아 플러그(V4)를 형성할 수 있으며, 제5 배선층(M5)은 제4 비아 플러그(V4)와 연결되도록 형성할 수 있다. 이후, 도 2a에 보인 것과 같이 상부 절연층(330)을 형성하여 반도체 소자(1)를 완성할 수 있다.
일부 실시 예에서, 제5 배선층(M5)을 다마신 공정으로 형성하는 경우, 제5 배선층(M5)을 형성하기 전에 상부 절연층(330)을 일부분을 먼저 형성할 수 있다.
도 2a, 및 도 12a 내지 도 12f를 함께 참조하면, 본 발명에 따른 반도체 소자(1)는 선택 메모리 셀(200)을 위한 제3 비아 플러그(V3)인 리얼 비아 플러그(VR)를 형성하는 과정에서, 더미 비아 플러그(VD)를 함께 형성하여 리얼 비아 플러그(VR)에 인접하는 제3 배선층(M3)에 부분에 전하가 집중되는 차징 현상을 방지할 수 있어, 리얼 비아 플러그(VR)를 위한 제1 비아홀(VH1)에 낫 오픈 불량이 발생하는 것을 방지할 수 있다.
또한, 선택 메모리 셀(200)과 연결되는 제4 배선층(M4) 및 선택 메모리 셀(200)의 하부 전극(210)을 형성하는 과정에서도 전하가 집중되는 차징 현상을 방지할 수 있다.
따라서 상대적으로 작은 개수의 선택 메모리 셀(200)을 형성하는 과정에서도 선택 메모리 셀(200S)과 제3 배선층(M3) 사이의 전기적 연결의 신뢰성이 향상될 수 있다.
더미 메모리 셀(200D1, 200D2)은 상단, 즉 상면이 상부 절연층(330)에 의하여 덮혀 제5 배선층(M5)과 연결이 되지지 않으므로, 메모리 셀로의 기능을 수행하지 않아, 인접한 선택 메모리 셀(200)의 동작에 영향을 주지 않을 수 있다.
도 3a에 보인 반도체 소자(1a)는 제5 배선층(M5)을 형성하기 전에 상부 전극(230)을 형성하면 제조할 수 있는 바, 자세한 제조 방법은 생략하도록 한다.
도 4a에 보인 반도체 소자(1b)는 제3 비아 플러그(V3)를 형성하는 방법으로 하부 전극(210)을 형성하되, 메모리 셀(200)이 제4 배선층(M4)과 제5 배선층(M5) 사이에 배치되도록 형성하면 제조할 수 있는 바, 자세한 제조 방법은 생략하도록 한다.
도 13a 및 도 13b는 본 발명의 실시 예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 구체적으로, 도 13a 및 도 13b는 도 5a에 보인 반도체 소자(2)를 제조하는 방법을 나타내는 단면도들이다.
도 13a를 참조하면, 반도체 기판(100) 상에 하부 절연층(312) 및 하부 배선층(ML)을 형성한다.
도 13b를 참조하면, 하부 배선층(ML) 상에 복수개의 제2 비아홀(VH2)을 가지는 중간 절연층(322)을 형성한다. 제2 비아홀(VH2)은 저면에 하부 배선층(ML)을 노출시킬 수 있다.
이후, 도 5a 및 도 5b에 보인 것과 같이, 제2 비아홀(VH2)을 채우는 비아 플러그(VP)를 형성하고, 비아 플러그(VP) 중 일부인 리얼 비아 플러그(VPR)와는 연결되고, 나머지인 더미 비아 플러그(VPD)와는 연결되지 않는 상부 배선층(MH)을 형성하고, 더미 비아 플러그(VPD)의 상면 및 상부 배선층(MH)을 덮는 상부 절연층(332)을 형성하여 반도체 소자(2)를 제조할 수 있다.
도 14는 본 발명의 실시 예들에 따른 반도체 소자의 블록도이다.
도 14를 참조하면, 반도체 소자(1100)는 메인 처리 유닛(1110), 메모리(1120), 인터페이스(1130), 그래픽 처리 유닛(1140), 기능 블록들(1150) 및 이를 연결하는 버스(1160)를 포함할 수 있다. 반도체 소자(1100)는 메인 처리 유닛(1110) 및 그래픽 처리 유닛(1140)을 모두 포함할 수도 있으나, 그 중 하나만을 포함할 수도 있다.
메인 처리 유닛(1110)은 코어(core) 및 L2 캐시(cache)를 포함할 수 있다. 예를 들어, 메인 처리 유닛(1110)은 멀티-코어를 포함할 수 있다. 멀티-코어의 각 코어는 성능이 서로 동일하거나 상이할 수 있다. 또한 멀티-코어의 각 코어는 동시에 활성화되거나 서로 활성화되는 시점을 달리할 수 있다. 메모리(1120)는 메인 처리 유닛(1110)의 제어에 의해 기능 블록들(1150)에서 처리한 결과 등 저장할 수 있다. 예를 들어, 메인 처리 유닛(1110)은 의 L2 캐시에 저장된 내용이 플러시(flush)됨에 따라 메모리(1120)에 저장될 수 있다. 인터페이스(1130)는 외부의 장치들과의 인터페이스를 수행할 수 있다. 예를 들어, 인터페이스(1130)는 카메라, LCD 및 스피커 등과의 인터페이스를 수행할 수 있다.
그래픽 처리 유닛(1140)은 그래픽 기능들을 수행할 수 있다. 예를 들면, 그래픽 처리 유닛(1140)은 비디오 코덱을 수행하거나, 3D 그래픽을 처리할 수 있다.
기능 블록들(1150)은 다양한 기능들을 수행할 수 있다. 예를 들어, 반도체 패키지(1100)가 모바일 장치에 사용되는 AP인 경우, 기능 블록들(1150) 중 일부는 통신 기능을 수행할 수 있다.
반도체 소자(1100)는 도 1 내지 도 5b에서 예시한 반도체 소자(1, 1a, 1b, 2, 10)일 수 있다. 메모리(1120)는 도 1에서 예시한 메모리 어레이 영역(MAR1, MAR2, MAR3, MAR4)에 형성된 메모리 셀 어레이일 수 있다.
메인 처리 유닛(1110), 인터페이스(1130), 그래픽 처리 유닛(1140), 기능 블록들(1150) 및 버스(1160)는 도 1 내지 도 5b에서 예시한 로직 영역(LR, LR1, LR2, LR3, LR4) 또는 도 5a 및 도 5b에서 예시한 반도체 소자(2)일 수 있다.
메인 처리 유닛(1110), 인터페이스(1130), 그래픽 처리 유닛(1140), 기능 블록들(1150) 및 버스(1160) 중 적어도 하나에는 도 1 내지 도 4b에서 예시한 선택 메모리 셀(200S)을 가지는 메모리 셀 영역(MCR, MCRa, MCRb)을 포함할 수 있다.
반도체 소자(1100)는 선택 메모리 셀(도 2a 내지 도 4b의 200S)을 포함하여, 높은 신뢰성을 가질 수 있다.
이상, 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 실시 예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 1a, 1b, 2, 10 : 반도체 소자, 100 : 기판, 200 : 메모리 셀, 200S : 선택 메모리 셀, 200D1, 200D2 : 더미 메모리 셀, 300 : 절연층, LR : 로직 영역, MCR, MCRa, MCRb : 메모리 셀 영역, PR1, PR2 : 패드 영역, MS : 배선 구조체, VS : 비아 구조체, VR : 리얼 비아 플러그, VD : 더미 비아 플러그

Claims (10)

  1. 메모리 셀 영역과 패드 영역을 가지는 기판;
    상기 기판 상에 형성된 하부 절연층;
    상기 하부 절연층 상에서 연장되며, 상기 메모리 셀 영역에서 하면이 상기 하부 절연층에 의해서 감싸지는 하나의 하부 배선층;
    리얼 비아 플러그 및 제1 더미 비아 플러그를 포함하고, 하나의 상기 하부 배선층의 연장 방향을 따라서 배치되며 하나의 상기 하부 배선층과 연결되는 복수의 비아 플러그;
    상기 복수의 비아 플러그 각각을 사이에 두고, 하나의 상기 하부 배선층 상에 형성되며, 상기 리얼 비아 플러그와 연결되는 선택 메모리 셀과 상기 더미 비아 플러그와 연결되는 제1 더미 메모리 셀을 포함하는 복수의 메모리 셀;
    상기 선택 메모리 셀의 상면과 연결되고 상기 제1 더미 메모리 셀과는 연결되지 않는 상부 배선층; 및
    상기 상부 배선층 및 상기 제1 더미 메모리 셀의 상면을 덮는 상부 절연층;을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 선택 메모리 셀 상에서 상기 상부 배선층은, 상기 선택 메모리 셀 상에서의 하나의 상기 하부 배선층의 연장 방향과 다른 방향으로 연장되는 것을 특징으로 하는 반도체 소자.
  3. 제2 항에 있어서,
    상기 상부 배선층은 굴절부를 가지며,
    상기 상부 배선층은 상기 선택 메모리 셀 상에서 하나의 상기 하부 배선층의 연장 방향과 다른 방향으로 연장되다가, 상기 굴절부에서 상기 선택 메모리 셀 상에서 하나의 상기 하부 배선층의 연장 방향과 동일한 방향으로 연장되는 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 복수의 비아 플러그와 상기 복수의 메모리 셀 사이의 레벨에 배치되며, 적어도 일부개가 상기 복수의 비아 플러그와 각각 연결되는 복수의 중간 배선층을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 복수의 메모리 셀은 각각 하부 전극 및 상기 하부 전극 상에 배치되는 저항 소자를 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제1 항에 있어서,
    하나의 상기 하부 배선층과 연결되는, 상기 더미 비아 플러그의 개수는 상기 리얼 비아 플러그의 개수보다 더 많은 것을 특징으로 하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 복수의 비아 플러그 중, 상기 패드 영역에서 하나의 상기 하부 배선층과 연결되도록 형성된 비아 플러그는, 복수개가 공통으로 결합되어, 상기 패드 영역에서 하나의 상기 하부 배선층과 상기 상부 배선층을 연결하는 것을 특징으로 하는 반도체 소자.
  8. 기판;
    상기 기판 상에 형성된 하부 절연층;
    상기 하부 절연층 상에서 연장되며, 적어도 일부분의 하면이 상기 하부 절연층에 의해서 감싸지는 하나의 하부 배선층;
    상기 하부 절연층에 의해서 하면이 감싸지는 하나의 상기 하부 배선층의 부분에, 하나의 상기 하부 배선층과 연결되도록 하나의 상기 하부 배선층의 연장 방향을 따라서 배치되고 리얼 비아 플러그 및 더미 비아 플러그를 포함하는 복수의 비아 플러그; 및
    상기 리얼 비아 플러그를 사이에 두고 하나의 상기 하부 배선층과 오버랩되며, 상기 더미 비아 플러그와는 오버랩되지 않도록, 상기 리얼 비아 플러그 상에서 하나의 상기 하부 배선층의 연장 방향과 다른 방향으로 연장되는 상부 배선층;을 포함하는 반도체 소자.
  9. 제8 항에 있어서,
    상기 더미 비아 플러그의 상면 및 상기 상부 배선층을 덮는 상부 절연층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제8 항에 있어서,
    상기 상부 배선층과 상기 리얼 비아 플러그 사이에 배치되는 선택 메모리 셀 및 상기 더미 비아 플러그 상에 배치되는 더미 메모리 셀; 및
    상기 더미 메모리 셀의 상면 및 상기 상부 배선층을 덮는 상부 절연층을 더 포함하는 것을 특징으로 하는 반도체 소자.
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