DE102021107950A1 - Verfahren zum fertigen von halbleiterbauelementen mit unterschiedlichen architekturen und damit gefertigte halbleiterbauelemente - Google Patents

Verfahren zum fertigen von halbleiterbauelementen mit unterschiedlichen architekturen und damit gefertigte halbleiterbauelemente Download PDF

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Cheng-Hsiang Hsieh
Wan-Te CHEN
Tzu Ching CHANG
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Chin-Ming Fu
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Abstract

Ein Verfahren zum Herstellen eines Halbleiterbauelements basierend auf einem mit dualer Architektur kompatiblen Design umfasst: Bilden von Transistorkomponenten in einer Transistorschicht (TR-Schicht); und Durchführen eines von Fertigen weiterer Komponenten gemäß (A) einem Architekturtyp mit vergrabener Stromschiene (BPR-Architekturtyp) oder gemäß (B) einem Architekturtyp mit nicht vergrabener Stromschiene (Nicht-BPR-Architekturtyp). Der Schritt (A) umfasst: in entsprechenden Sub-TR-Schichten, Bilden verschiedener Nicht-Dummy-Sub-TR-Schichten und, in entsprechenden Supra-TR-Schichten, Bilden verschiedener Dummy-Supra-TR-Schichten, welche entsprechende erste Artefakte sind. Der Schritt (B) umfasst: in entsprechenden Supra-TR-Schichten, Bilden verschiedener Nicht-Dummy-Supra-TR-Strukturen und Bilden verschiedener Dummy-Supra-TR-Strukturen, die entsprechende zweite Artefakte sind, wobei sich die ersten und zweiten Artefakte aus dem mit dualer Architektur kompatiblen Design ergeben, das zur Anpassung an den BPR-Architekturtyp geeignet ist.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Die vorliegende Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung 63/031,409 , eingereicht am Donnerstag, 28. Mai 2020, die vorliegend durch Bezugnahme vollständig aufgenommen wird.
  • HINTERGRUND
  • Eine integrierte Schaltung („IC“ - Integrated Circuit) umfasst ein oder mehrere Halbleiterbauelemente. Eine Möglichkeit zur Darstellung eines Halbleiterbauelements besteht in der Verwendung einer Draufsicht, die als Layoutdiagramm bezeichnet wird. Layoutdiagramme werden im Kontext von Designregeln erzeugt. Ein Satz von Designregeln erlegt der Platzierung entsprechender Strukturen in einem Layoutdiagramm Beschränkungen auf, z. B. geografische/räumliche Beschränkungen, Verbindungsbedingungen oder dergleichen. Im Allgemeinen umfasst ein Satz von Designregeln eine Teilmenge der Designregeln, welche sich auf den Abstand und andere Wechselwirkungen zwischen Strukturen in benachbarten oder angrenzenden Zellen beziehen, wobei die Strukturen Leiter in einer Metallisierungsschicht darstellen.
  • Üblicherweise ist ein Satz von Designregeln spezifisch für einen Prozess/Technologieknoten, gemäß dem ein Halbleiterbauelement auf der Grundlage eines Layoutdiagramms gefertigt wird. Der Satz von Designregeln gleicht die Variabilität des entsprechenden Prozesses/Technologieknotens aus. Eine solche Kompensation erhöht die Wahrscheinlichkeit, dass ein reales Halbleiterbauelement, das sich aus einem Layoutdiagramm ergibt, ein akzeptables Gegenstück zu dem virtuellen Bauelement ist, auf welchem das Layoutdiagramm basiert.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verständlich, wenn diese in Verbindung mit den beigefügten Figuren gelesen wird. Es sei noch angemerkt, dass entsprechend der üblichen Branchenpraxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert sein.
    • 1 ist ein Blockdiagramm eines Halbleiterbauelements 100 gemäß einigen Ausführungsformen.
    • 2A, 2B und 2C sind entsprechende Querschnitte, 2D und 2E sind entsprechende Layoutdiagramme und 2F und 2G sind entsprechende Schaltbilder gemäß einigen Ausführungsformen.
    • 3A, 3B und 3C sind entsprechende Querschnitte und 3D und 3E sind entsprechende Layoutdiagramme gemäß einigen Ausführungsformen.
    • 4A, 4B und 4C sind entsprechende Querschnitte und 4D und 4E sind entsprechende Layoutdiagramme gemäß einigen Ausführungsformen.
    • 5A, 5B und 5C sind entsprechende Querschnitte, 5D und 5E sind entsprechende Layoutdiagramme gemäß einigen Ausführungsformen.
    • 6A, 6B und 6C sind entsprechende Querschnitte gemäß einigen Ausführungsformen.
    • 7A, 7B und 7C sind entsprechende Querschnitte und 7D und 7E sind entsprechende Layoutdiagramme gemäß einigen Ausführungsformen.
    • 8 ist ein Flussdiagramm eines Verfahrens zum Herstellen eines Halbleiterbauelements gemäß einigen Ausführungsformen.
    • 9 ist ein Flussdiagramm eines Verfahrens zum Herstellen eines Halbleiterbauelements gemäß einigen Ausführungsformen.
    • 10 ist ein Blockdiagramm eines EDA-Systems (Systems zur elektronischen Designautomatisierung) gemäß einigen Ausführungsformen.
    • 11 ist ein Blockdiagramm eines Herstellungssystems für integrierte Schaltungen (ICs) und eines zugehörigen IC-Herstellungsablaufs gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen bzw. Ausführungsbeispiele zum Implementieren unterschiedlicher Merkmale des bereitgestellten Gegenstands bereit. Konkrete Ausführungsbeispiele für Komponenten, Werte, Vorgänge, Materialien, Anordnungen oder dergleichen werden nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Ausführungsbeispiele und sollen nicht einschränkend sein. Andere Komponenten, Werte, Vorgänge, Materialien, Anordnungen oder dergleichen werden in Betracht gezogen. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und das zweite Merkmal in direktem Kontakt gebildet werden, und auch Ausführungsformen umfassen, bei welchen zusätzliche Merkmale derart zwischen dem ersten und dem zweiten Merkmal gebildet werden können, dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt sind. Außerdem kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder Buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können räumlich relative Begriffe wie „unter“, „unterhalb“, „untere/r/s“, „über“, „obere/r/s“ und dergleichen hier zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elementes oder Merkmals zu einem anderen Element (anderen Elementen) oder Merkmal(en), wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren gezeigten Ausrichtung unterschiedliche Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb umfassen. Der Gegenstand kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die vorliegend verwendeten räumlich relativen Beschreibungen können ebenso entsprechend interpretiert werden.
  • In einigen Ausführungsformen wird ein Layoutdiagramm erzeugt, welches in dem Sinne mit dualer Architektur kompatibel ist, dass selektives Zurechtstutzen (Pruning) von Strukturen aus dem Layoutdiagramm entweder ein erstes mit einfacher Architektur kompatibles Layoutdiagramm oder ein zweites mit einfacher Architektur kompatibles Layoutdiagramm ergibt, wobei: das erste mit einfacher Architektur kompatible Layoutdiagramm einen ersten Architekturtyp aufweist, d. h. mit diesem kompatibel ist; und das zweite mit einfacher Architektur kompatible Layoutdiagramm einen zweiten Architekturtyp aufweist, d. h. mit diesem kompatibel ist. In einigen Ausführungsformen ist der erste Architekturtyp ein Architekturtyp mit nicht vergrabener Stromschiene (Non-Buried Power Rail - Nicht-BPR-Architekturtyp), und der zweite Architekturtyp ist ein Architekturtyp mit vergrabener Stromschiene (BPR-Architekturtyp). In einigen Ausführungsformen umfasst das selektive Zurechtstutzen der Menge von Strukturen, die in dem mit dualer Architektur kompatiblen enthalten ist, selektives Trennen von Strukturen, d. h. selektives Entfernen von Strukturen aus dem mit dualer Architektur kompatiblen Layoutdiagramm.
  • In einigen Ausführungsformen weist ein mit dualer Architektur kompatibles Layoutdiagramm, das ein gegebenes Schaltungsdesign darstellt, den Vorteil auf, dass es das Portieren (Anpassen) des gegebenen Schaltungsdesigns auf mehrere Architekturtypen erleichtert. Insbesondere wird das Portieren (Anpassen) erleichtert, da das Portieren (Anpassen) des mit dualer Architektur kompatiblen Layoutdiagramms weder Hinzufügen von neuen Strukturen (Formen) zu dem mit dualer Architektur kompatiblen Layoutdiagramm noch Erweitern oder Vermehren von bestehenden Strukturen (Formen) des mit dualer Architektur kompatiblen Layoutdiagramms oder dergleichen erfordert. Das Portieren (Anpassen) des mit dualer Architektur kompatiblen Layoutdiagramms ist vielmehr ein subtraktiver Vorgang, bei welchem Strukturen von dem mit dualer Architektur kompatiblen beschnitten (selektiv entfernt) werden.
  • In einigen Ausführungsformen umfasst ein Verfahren (zum Herstellen eines Halbleiterbauelements basierend auf einem mit dualer Architektur kompatiblen Design) Bilden von Transistorkomponenten in einer Transistorschicht (TR-Schicht) und Durchführen eines von (A) Fertigen weiterer Komponenten gemäß einem Architekturtyp mit vergrabener Stromschiene (BPR-Architekturtyp), der Schichten unterhalb der Transistorschicht (Sub-TR-Schichten) und Schichten oberhalb der Transistorschicht (Supra-TR-Schichten) umfasst, oder (B) Fertigen weiterer Komponenten gemäß einem Architekturtyp mit nicht vergrabener Stromschiene (Nicht-BPR-Architekturtyp), der Supra-TR-Schichten umfasst; wobei: das mit dualer Architektur kompatible Design im Wesentlichen gleichermaßen zur Anpassung an den BPR-Architekturtyp und zur Anpassung an den Nicht-BPR-Architekturtyp geeignet ist; das (A) Fertigen weiterer Komponenten gemäß einem BPR-Architekturtyp umfasst: in entsprechenden Sub-TR-Schichten, Bilden verschiedener Nicht-Dummy-Strukturen (Nicht-Dummy-Sub-TR-Strukturen), in entsprechenden Supra-TR-Schichten, Bilden verschiedener Dummy-Strukturen (Dummy-Supra-TR-Strukturen), die entsprechende Artefakte sind, die sich aus dem mit dualer Architektur kompatiblen Design ergeben, das zur Anpassung an den Nicht-BPR-Architekturtyp geeignet ist; und das (B) Fertigen weiterer Komponenten gemäß einem Nicht-BPR-Architekturtyp umfasst: in entsprechenden Supra-TR-Schichten, Bilden verschiedener Nicht-Dummy-Strukturen (Nicht-Dummy-Supra-TR-Strukturen) und Bilden verschiedener Dummy-Strukturen (Dummy-Supra-TR-Strukturen), die entsprechende Artefakte sind, die sich aus dem mit dualer Architektur kompatiblen Design ergeben, das zur Anpassung an den BPR-Architekturtyp geeignet ist.
  • 1 ist ein Blockdiagramm eines Halbleiterbauelements 100 gemäß einigen Ausführungsformen.
  • In 1 umfasst das Halbleiterbauelement 100 unter anderem einen Bereich 104 und einen Bereich 106. Die Bereiche 104 und 106 basieren auf einem entsprechenden mit dualer Architektur kompatiblen Layoutdiagramm.
  • Der Bereich 104 weist einen Architekturtyp mit nicht vergrabener Stromschiene (Nicht-BPR-Architekturtyp) auf. Bezogen auf eine Transistorschicht (TR-Schicht) und in entsprechenden Schichten oberhalb der Transistorschicht (Supra-TR-Schichten) weist der Bereich 104 auf: verschiedene Nicht-Dummy-Strukturen (Nicht-Dummy-Supra-TR-Strukturen), die mit den Transistorkomponenten gekoppelt sind und die enthalten sind, da der Bereich 104 den Nicht-BPR-Architekturtyp aufweist; und verschiedene Dummy-Strukturen (Dummy-Supra-TR-Strukturen), die entsprechende Artefakte sind, die sich aus dem mit dualer Architektur kompatible Design ergeben, das zur Anpassung an einen Architekturtyp mit vergrabener Stromschiene (BPR-Architekturtyp) geeignet ist, wobei die Einbeziehung der Artefakte der Fertigung des Bereichs 104 zweckdienlich ist. Anders ausgedrückt sind die Artefakte zur Vereinbarkeit mit dem Bereich 102 enthalten, der andernfalls mit einem Architekturtyp mit vergrabener Stromschiene (BPR-Architekturtyp) kompatibel ist.
  • In einigen Ausführungsformen umfasst der Bereich 104 ferner verschiedene Dummy-Strukturen (Dummy-Sub-TR-Strukturen), die entsprechende Artefakte sind, die sich aus dem mit dualer Architektur kompatible Design ergeben, das zur Anpassung an den BPR-Architekturtyp geeignet ist, wobei die Einbeziehung der Artefakte der Fertigung des Bereichs 104 zweckdienlich ist. Anders ausgedrückt sind die Artefakte zur Vereinbarkeit mit dem Bereich 104 enthalten, der andernfalls mit dem BPR-Architekturtyp kompatibel ist.
  • Der Bereich 106 weist einen Architekturtyp mit vergrabener Stromschiene (BPR-Architekturtyp) auf. Bezogen auf eine Transistorschicht (TR-Schicht) weist der Bereich 106 auf: in entsprechenden der Supra-TR-Schichten, verschiedene Dummy-Strukturen (Dummy-Supra-TR-Strukturen), die entsprechende Artefakte sind, die sich aus dem mit dualer Architektur kompatiblen Design ergeben, das zur Anpassung an den Architekturtyp mit nicht vergrabener Stromschiene geeignet ist, wobei die Einbeziehung der Artefakte der Fertigung des Bereichs 104 zweckdienlich ist; und, in entsprechenden der Transistorschicht-Sub-TR-Schichten, verschiedene Nicht-Dummy-Strukturen (Nicht-Dummy-Sub-TR-Strukturen), die mit den Transistorkomponenten gekoppelt sind und die enthalten sind, da der Bereich 106 den BPR-Architekturtyp aufweist. Anders ausgedrückt sind die Artefakte zur Vereinbarkeit mit dem Bereich 106 enthalten, der andernfalls mit dem Nicht-BPR-Architekturtyp kompatibel ist.
  • In einigen Ausführungsformen ist der Bereich 102 in dem Halbleiterbauelement 100 nicht vorhanden. In einigen Ausführungsformen ist der Bereich 104 in dem Halbleiterbauelement 100 nicht vorhanden. In einigen Ausführungsformen ist der Bereich 106 in dem Halbleiterbauelement 100 nicht vorhanden.
  • 2A ist ein Querschnitt eines mit dualer Architektur kompatiblen Layoutdiagramms 208A, das ein Halbleiterbauelement darstellt, gemäß einigen Ausführungsformen. 2B und 2C sind Querschnitte von entsprechenden mit einfacher Architektur kompatiblen Layoutdiagrammen 208B und 208C, die entsprechende Halbleiterbauelemente 208B und 208C darstellen, gemäß einigen Ausführungsformen. 2D und 2E sind entsprechende Draufsichten von mit einfacher Architektur kompatiblen Layoutdiagrammen 208D und 208E, die entsprechende Halbleiterbauelemente darstellen, gemäß einigen Ausführungsformen. 2F und 2G sind entsprechende Schaltbilder 208F und 208G gemäß einigen Ausführungsformen.
  • Insbesondere entsprechen 2B, 2D und 2F einander, und 2B ist aus 2A abgeleitet. 2C, 2E und 2G entsprechen einander, und 2D ist aus 2A abgeleitet. In einigen Ausführungsformen sind die Layoutdiagramme 208A-208E entsprechender 2A-2E auf einem nichtflüchtigen computerlesbaren Medium (siehe 10) gespeichert.
  • Das Layoutdiagramm 208A umfasst eine Menge von Strukturen, die Komponenten eines Halbleiterbauelements darstellen. Darüber hinaus ist das Layoutdiagramm 208A in dem Sinne mit dualer Architektur kompatibel, dass selektives Zurechtstutzen von Strukturen aus dem Layoutdiagramm 208A entweder ein erstes mit einfacher Architektur kompatibles Layoutdiagramm, das einen ersten Architekturtyp aufweist, oder ein zweites mit einfacher Architektur kompatibles Layoutdiagramm, das einen zweiten Architekturtyp aufweist, ergibt. Insbesondere ergibt das Zurechtstutzen einer ersten Teilmenge von Strukturen aus dem Layoutdiagramm 208A das Layoutdiagramm 208B aus 2B als erstes Layoutdiagramm, wobei letzteres ein Halbleiterbauelement darstellt, das den Architekturtyp mit nicht vergrabener Stromschiene (wiederum Nicht-BPR-Architekturtyp) aufweist. Das Zurechtstutzen einer zweiten Teilmenge von Strukturen aus dem Layoutdiagramm 208A ergibt ein zweites Layoutdiagramm ergibt das Layoutdiagramm 208C als zweites Layoutdiagramm, wobei letzteres ein Halbleiterbauelement darstellt, das den Architekturtyp mit vergrabener Stromschiene (wiederum BPR-Architekturtyp) aufweist.
  • In einigen Ausführungsformen umfasst das selektive Zurechtstutzen der Menge von Strukturen, die in dem Layoutdiagramm 208A enthalten sind, wie vorstehend angemerkt, selektives Trennen von Strukturen des Layoutdiagramms 208A, d. h. selektives Entfernen von Strukturen aus dem Layoutdiagramm 208A. In einigen Ausführungsformen umfasst das selektive Zurechtstutzen der Menge von Strukturen, die in dem Layoutdiagramm 208A enthalten sind, wie vorstehend angemerkt, selektives Beschneiden des Layoutdiagramms 208A, d. h. selektives Entfernen von Strukturen aus dem Layoutdiagramm 208A. In einigen Ausführungsformen umfasst das selektive Zurechtstutzen der Menge von Strukturen, die in dem Layoutdiagramm 208A enthalten sind, wie vorstehend angemerkt, selektives Trimmen des Layoutdiagramms 208A, d. h. selektives Entfernen von Strukturen aus dem Layoutdiagramm 208A.
  • Das mit dualer Architektur kompatible Layoutdiagramm 208A wird somit bereitgestellt, um das Portieren eines Designs zwischen mit einfacher Architektur kompatiblen Nicht-BPR-Architektur-Layoutdiagrammen und mit einfacher Architektur kompatiblen BPR-Architektur-Layoutdiagrammen zu erleichtern. In einigen Ausführungsformen wird das mit dualer Architektur kompatible Layoutdiagramm 208A so zurechtgestutzt, dass das finale Halbleiterbauelement, das in einem entsprechenden finalen Layoutdiagramm dargestellt ist, entweder einen Nicht-BPR-Architekturtyp aufweist, das keine BPRs aufweist, oder einen BPR-Architekturtyp aufweist, das keine Nicht-BPRs aufweist.
  • Die Erörterung von 2A-2C bezieht sich auf Strukturen in den Layoutdiagrammen 208A-208C, als ob es sich dabei um Komponenten entsprechender Halbleiterbauelemente handelt, die auf den entsprechenden Layoutdiagrammen 208A-208C basieren.
  • In einigen Ausführungsformen ist eine Dummy-Struktur im Allgemeinen eine Struktur, die keinen primären Beitrag zum Funktionszweck eines Halbleiterbauelements leistet. In einigen Ausführungsformen leistet eine Dummy-Struktur keinen primären Beitrag zu einer Logikfunktion, Speicherfunktion, Verstärkungsfunktion, Pufferfunktion, Stromformungsfunktion oder dergleichen eines Halbleiterbauelements.
  • In einigen Ausführungsformen ist ein erster Typ von Dummy-Struktur als sekundärer Beitrag zum Funktionszweck eines Halbleiterbauelements in einem Halbleiterbauelement enthalten, z. B. durch Anordnung zwischen Nicht-Dummy-Strukturen, d. h. primären Beiträgen zum Funktionszweck eines Halbleiterbauelements, und verringert dadurch Übersprechen (Störung) zwischen den Nicht-Dummy-Strukturen oder dergleichen.
  • In einigen Ausführungsformen ist ein zweiter Typ von Dummy-Struktur als tertiärer Beitrag zum Funktionszweck eines Halbleiterbauelements in einem Halbleiterbauelement enthalten, z. B. weil die Einbeziehung des zweiten Typs von Dummy-Struktur die Ergebnisse eines Planarisierungsprozesses, z. B. eines chemisch-mechanischen Polierens (CMP), der während der Fertigung durchgeführt wird, verbessert und die verbesserten Ergebnisse der Planarisierung durch Nicht-Dummy-Strukturen, d. h. primäre Beiträge zum Funktionszweck des Halbleiterbauelements, eine verbesserte Leistungsfähigkeit fördern.
  • In einigen Ausführungsformen ist im Kontext eines Halbleiterbauelements, das auf einem mit dualer Architektur kompatiblen Design basiert und das mit einer ersten der beiden Architekturen des dualen Architekturdesigns eingerichtet ist, ein dritter Typ von Dummy-Struktur in dem Halbleiterbauelement enthalten. Der dritte Typ von Dummy-Struktur ist in dem Halbleiterbauelement enthalten, da der dritte Typ von Dummy-Struktur ein Artefakt ist, das sich aus mit dualer Architektur kompatiblen Design ergibt, das nicht nur zur Anpassung an die erste Architektur, sondern auch zur Anpassung an die zweite Architektur geeignet ist.
  • In einigen Ausführungsformen ist der dritte Typ von Dummy-Struktur gleichzeitig auch ein sekundärer oder tertiärer Beitrag zum Funktionszweck eines Halbleiterbauelements. Der Hauptgrund dafür, dass der dritte Typ von Dummy-Struktur in einem Halbleiterbauelement enthalten ist, besteht jedoch darin, dass die Einbeziehung des dritten Typs von Dummy-Struktur im Hinblick auf die Fertigung des Halbleiterbauelements zweckdienlich ist. Das heißt, es ist im Hinblick auf Prozessmerkmale/Aspekte/Schritte im Zusammenhang mit dem Fertigen des dritten Typs von Dummy-Struktur zweckdienlich, den dritten Typ von Dummy-Struktur zu bilden, anstatt Prozessmerkmale/Aspekte/Schritte im Zusammenhang mit dem Nicht-Bilden des dritten Typs von Dummy-Struktur zu unternehmen. In einigen Ausführungsformen ist der dritte Typ von Dummy-Struktur in einem Halbleiterbauelement enthalten, da Prozessmerkmale/Aspekte/Schritte, die mit dem Fertigen des dritten Typs von Dummy-Struktur in Zusammenhang stehen, vorteilhaft im Vergleich zu den Prozessmerkmalen/Aspekten/Schritten sind, die andernfalls mit dem Nicht-Fertigen des dritten Typs von Dummy-Struktur in Zusammenhang stehen.
  • In 2A umfasst das mit dualer Architektur kompatible Layoutdiagramm 208A eine Transistorschicht (TR-Schicht), welche so dargestellt ist, dass sie sich in einer ersten Richtung erstreckt und in einer zweiten Richtung, die senkrecht zu der ersten Richtung ist, eine Dicke aufweist. In 2A verläuft die erste Richtung entlang der X-Achse und die zweite Richtung entlang der Z-Achse. In einigen Ausführungsformen sind die erste und die zweite Richtung Richtungen, die nicht entlang der X-Achse bzw. der Z-Achse verlaufen.
  • In 2A umfasst das Layoutdiagramm 208A bezogen auf die Z-Achse und über der TR-Schicht ferner Supra-TR-Schichten, wobei die Supra-TR-Schichten umfassen: eine Kontakt-zu-Transistorkomponente-Schicht (MD/MG-Schicht); eine Durchkontaktierung-zwischen-Kontakt-und-Metallisierung-Schicht (VD/VG-Schicht); eine erste Metallisierungsschicht (M0-Schicht); eine erste Verschaltungsschicht (VIA0-Schicht); eine zweite Metallisierungsschicht (M1-Schicht); eine zweite Verschaltungsschicht (VIA1-Schicht); eine dritte Metallisierungsschicht (M2-Schicht); eine dritte Verschaltungsschicht (VIA2-Schicht); eine vierte Metallisierungsschicht (M3-Schicht); eine vierte Verschaltungsschicht (VIA3-Schicht); eine fünfte Metallisierungsschicht (M4-Schicht); eine fünfte Verschaltungsschicht (VIA4-Schicht); eine sechste Metallisierungsschicht (M5-Schicht); eine sechste Verschaltungsschicht (VIA5-Schicht); eine siebte Metallisierungsschicht (M6-Schicht); eine siebte Verschaltungsschicht (VIA6-Schicht); eine achte Metallisierungsschicht (M7-Schicht); eine achte Verschaltungsschicht (VIA7-Schicht); eine neunte Metallisierungsschicht (M8-Schicht); eine neunte Verschaltungsschicht (VIA8-Schicht); eine zehnte Metallisierungsschicht (M9-Schicht); eine zehnte Verschaltungsschicht (VIA9-Schicht); eine elfte Metallisierungsschicht (MIO-Schicht); eine elfte Verschaltungsschicht (VIA10-Schicht); eine zwölfte Metallisierungsschicht (M11-Schicht); eine zwölfte Verschaltungsschicht (VIA11-Schicht), eine dreizehnte Metallisierungsschicht (M12-Schicht); eine dreizehnte Verschaltungsschicht (VIA12-Schicht); eine vierzehnte Metallisierungsschicht (M13-Schicht); eine vierzehnte Verschaltungsschicht (VIA13-Schicht); eine fünfzehnte Metallisierungsschicht (M14-Schicht); eine fünfzehnte Verschaltungsschicht (VIA14-Schicht); eine sechzehnte Metallisierungsschicht (M15-Schicht); eine sechzehnte Verschaltungsschicht (VIA15-Schicht); eine Umverteilungsschicht (RV-Schicht); und eine Pad-Schicht (AP-Schicht).
  • In einigen Ausführungsformen weist das Layoutdiagramm 208A eine größere Anzahl von Supra-TR-Metallisierungsschichten und eine entsprechend größere Anzahl von Supra-TR-Verschaltungsschichten auf. In einigen Ausführungsformen weist das Layoutdiagramm 208A weniger Supra-TR-Metallisierungsschichten und entsprechend weniger Supra-TR-Verschaltungsschichten auf.
  • Bezogen auf die Z-Achse und unterhalb der TR-Schicht umfasst das Layoutdiagramm 208A ferner Sub-TR-Schichten, wobei die Sub-TR-Schichten umfassen: eine vergrabene Kontakt-zu-Transistorkomponente-Schicht (BVD/BVG); eine erste vergrabene Metallisierungsschicht (BM0-Schicht); eine erste vergrabene Verschaltungsschicht (BVIA0-Schicht); eine zweite vergrabene Metallisierungsschicht (BM1-Schicht); eine zweite vergrabene Verschaltungsschicht (BVIA1-Schicht), eine dritte vergrabene Metallisierungsschicht (BM2-Schicht); eine dritte vergrabene Verschaltungsschicht (BVIA2-Schicht); eine vierte vergrabene Metallisierungsschicht (BM3-Schicht); eine vierte vergrabene Verschaltungsschicht (BVIA3-Schicht); eine fünfte vergrabene Metallisierungsschicht (BM4-Schicht); eine fünfte vergrabene Verschaltungsschicht (BVIA4-Schicht); eine sechste vergrabene Metallisierungsschicht (BM5-Schicht); eine vergrabene Umverteilungsschicht (BRV-Schicht); und eine vergrabene Pad-Schicht (BAP-Schicht).
  • Mit Bezug auf 2A ist die TR-Schicht in einigen Ausführungsformen eine Schicht aus Halbleitermaterial, die Bereiche umfasst, die entsprechend dotiert worden sind, um verschiedenen entsprechenden Zwecken zu dienen. Insbesondere umfasst die TR-Schicht in 2A: einen ersten Typ von dotiertem Bereich, der mit „G“ bezeichnet ist und dazu eingerichtet ist, als Gate-Anschluss (G-Anschluss) für eine entsprechende Transistorstruktur zu dienen; einen zweiten Typ von dotiertem Bereich, der mit „D“ bezeichnet ist und dazu eingerichtet ist, als Drain-Anschluss (D-Anschluss) für eine entsprechende Transistorstruktur zu dienen; einen dritten Typ von dotiertem Bereich, der mit „S“ bezeichnet ist und dazu eingerichtet ist, als Source-Anschluss (S-Anschluss) für eine entsprechende Transistorstruktur zu dienen; einen vierten Typ von dotiertem Bereich, der mit „B“ bezeichnet ist und dazu eingerichtet ist, als Body-Bias-Anschluss (Substratvorspannungs-Anschluss) (B-Anschluss) für eine entsprechende Transistorstruktur zu dienen; und einen fünften Typ von dotiertem Bereich, der mit TTLV bezeichnet ist und dazu eingerichtet ist, als leitfähiger Abschnitt in einem elektrischen Kopplungspfad zwischen einer gegebenen MD-Struktur (nachstehend erörtert) in der MD/MG-Schicht und einer entsprechenden BVD-Struktur (nachstehend erörtert) in der BVD/BVG-Schicht oder in einem elektrischen Kopplungspfad zwischen einer gegebenen MG-Struktur (nachstehend erörtert) in der MD/MG-Schicht und einer entsprechenden BVG-Struktur (nachstehend erörtert) in der BVD/BVG-Schicht zu dienen. Der fünfte Typ von dotiertem Bereich wird als Transistorschichtdurchkontaktierung (TTLV - Through-Transistor-Layer Via) bezeichnet. In einigen Ausführungsformen wird anstelle des fünften Typs von dotiertem Bereich eine Siliziumdurchkontaktierungsstruktur (Through-Silicon Via- bzw. TSV-Struktur) als leitfähiger Abschnitt in einem elektrischen Kopplungspfad zwischen einer gegebenen MD-Struktur (wiederum nachstehend erörtert) in der MD/MG-Schicht und einer entsprechenden BVD-Struktur (wiederum nachstehend erörtert) in der BVD/BVG-Schicht oder in einem elektrischen Kopplungspfad zwischen einer gegebenen MG-Struktur (wiederum nachstehend erörtert) in der MD/MG-Schicht und einer entsprechenden BVG-Struktur (wiederum nachstehend erörtert) in der BVD/BVG-Schicht verwendet. Zur einfacheren Veranschaulichung zeigt 2A TSV-Strukturen anstelle des vierten Typs von dotiertem Bereich.
  • In einigen Fällen ist ein isolierender Bereich (IR - Insulating Region) zwischen dotierten Bereichen bereitgestellt. Ein Exemplar des isolierenden Bereiches zwischen den Spalten C4 und C5 ist in 2A mit IR bezeichnet. In einigen Ausführungsformen umfassen ein oder mehrere Exemplare des isolierenden Bereichs dielektrisches Material. In einigen Ausführungsformen wird ein Exemplar des isolierenden Bereichs durch Umwandeln des Halbleitermaterials der TR-Schicht in ein dielektrisches Material gebildet. In einigen Ausführungsformen, in denen das Halbleitermaterial der TR-Schicht Silizium ist, umfasst ein gegebenes Exemplar des isolierenden Bereichs Siliziumdioxid, das aus dem Silizium an der Position des isolierenden Bereichs in der TR-Schicht aufgewachsen wurde.
  • In 2A umfasst die Kontakt-zu-Transistorkomponente-Schicht (MD/MG-Schicht) in Bezug auf die Supra-TR-Schichten: eine oder mehrere Kontaktstrukturen eines ersten Typs, von denen jede dazu eingerichtet ist, elektrisch mit einem Drain-Anschluss (D), einem Source-Anschluss (S), einem Body-Bias-Anschluss (B) einer entsprechenden Transistorstruktur in der TR-Schicht bzw. einer entsprechenden TSV-Struktur in der TR-Schicht gekoppelt zu sein, wobei der erste Typ vorliegend als MD-Kontaktstruktur bezeichnet wird; und eine oder mehrere Kontaktstrukturen eines zweiten Typs, von denen jede dazu eingerichtet ist, elektrisch mit einem Gate-Anschluss (G) einer entsprechenden Transistorstruktur in der TR-Schicht gekoppelt zu sein, wobei der zweite Typ vorliegend als MG-Kontaktstruktur bezeichnet wird. In einigen Ausführungsformen wird die MD-Kontaktstruktur nicht dazu verwendet, um elektrisch mit einer entsprechenden TSV-Struktur in der TR-Schicht gekoppelt zu sein, sondern die MD/MG-Schicht umfasst stattdessen ferner eine oder mehrere Kontaktstrukturen eines dritten Typs (nicht gezeigt), der dazu eingerichtet ist, elektrisch mit einer entsprechenden TSV-Struktur in der TR-Schicht gekoppelt zu sein.
  • Die Durchkontaktierung-zwischen-Kontakt-und-Metallisierung-Schicht (VD/VG-Schicht) umfasst: eine oder mehrere Durchkontaktierung-zwischen-Kontakt-und-Metallisierung-Strukturen eines ersten Typs, von denen jede dazu eingerichtet ist, elektrisch mit einer entsprechenden MD-Kontaktstruktur gekoppelt zu sein, wobei der erste Typ vorliegend als VD-Struktur bezeichnet wird; und eine oder mehrere Durchkontaktierung-zwischen-Kontakt-und-Metallisierung-Strukturen eines zweiten Typs, von denen jede dazu eingerichtet ist, elektrisch mit einer entsprechenden MG-Kontaktstruktur zu gekoppelt zu sein, wobei der zweite Typ vorliegend als VG-Kontaktstruktur bezeichnet wird. In einigen Ausführungsformen, in denen die VD/VG-Schicht eine oder mehrere Kontaktstrukturen des dritten Typs (nicht gezeigt) umfasst, der dazu eingerichtet ist, elektrisch mit einer entsprechenden TSV-Struktur in der TR-Schicht gekoppelt zu sein, umfasst die Durchkontaktierung-zwischen-Kontakt-und-Metallisierung-Schicht (VD/VG-Schicht) ferner eine oder mehrere Durchkontaktierung-zwischen-Kontakt-und-Metallisierung-Strukturen eines dritten Typs (nicht gezeigt). Der dritte Typ von Durchkontaktierung-zwischen-Kontakt-und-Metallisierung-Struktur ist dazu eingerichtet, elektrisch mit einer entsprechenden TSV-Struktur in der TR-Schicht gekoppelt zu sein.
  • In 2A umfasst jede der Metallisierungsschichten M0-M15 ein oder mehrere leitfähige Segmente. Jede Verschaltungsschicht VIAO-VIA14 umfasst eine oder mehrere Durchkontaktierungsstrukturen. Die Umverteilungsschicht umfasst eine oder mehrere Umverteilungskontaktstrukturen (RV-Kontaktstrukturen). Die Pad-Schicht AP umfasst eine oder mehrere Pads.
  • In 2A umfasst die vergrabene Kontakt-zu-Transistorkomponente-Schicht (BVD/BVG-Schicht) in Bezug auf die Sub-TR-Schichten: eine oder mehrere Kontaktstrukturen eines ersten Typs, von denen jede dazu eingerichtet ist, elektrisch mit einem Drain-Anschluss (D), einem Source-Anschluss (S), einem Body-Bias-Anschluss (B) einer entsprechenden Transistorstruktur in der TR-Schicht bzw. einer entsprechenden TSV-Struktur in der TR-Schicht gekoppelt zu sein, wobei der erste Typ vorliegend als BVD-Kontaktstruktur bezeichnet wird; und eine oder mehrere Kontaktstrukturen eines zweiten Typs, von denen jede dazu eingerichtet ist, elektrisch mit einem Gate-Anschluss (G) einer entsprechenden Transistorstruktur in der TR-Schicht gekoppelt zu sein, wobei der zweite Typ vorliegend als BVG-Kontaktstruktur bezeichnet wird. In einigen Ausführungsformen wird die BVD-Kontaktstruktur nicht dazu verwendet, um elektrisch mit einer entsprechenden TSV-Struktur in der TR-Schicht gekoppelt zu sein, sondern die BVD/BVG-Schicht umfasst stattdessen ferner eine oder mehrere Kontaktstrukturen eines dritten Typs (nicht gezeigt), der dazu eingerichtet ist, elektrisch mit einer entsprechenden TSV-Struktur in der TR-Schicht gekoppelt zu sein.
  • In 2A umfasst jede der vergrabenen Metallisierungsschichten BM0-BM5 ein oder mehrere vergrabene leitfähige Segmente. Jede vergrabene Verschaltungsschicht BVIA0-BVIA4 umfasst eine oder mehrere vergrabene Durchkontaktierungsstrukturen. Die vergrabene Umverteilungsschicht BRV umfasst eine oder mehrere vergrabene Umverteilungskontaktstrukturen (BRV-Kontaktstrukturen). Die vergrabene Pad-Schicht AP umfasst ein oder mehrere vergrabene Pads.
  • In 2A sind beispielhafte Teilungsabstände für jede der Metallisierungsschichten M0-M15, die Pad-Schicht AP, jede der vergrabenen Metallisierungsschichten BMO-BM5 und die vergrabene Pad-Schicht BAP aufgeführt, wobei jeder Teilungsabstand ein Vielfaches eines Einheitsabstands d ist. Beispielsweise beträgt der Teilungsabstand der Schicht M0 in 2A 22 d. In einigen Ausführungsformen beträgt d ein Nanometer. In einigen Ausführungsformen ist d ein anderer Wert als ein Nanometer. In einigen Ausführungsformen werden für eine oder mehrere der Metallisierungsschichten M0-M15 unterschiedliche Teilungsabstände verwendet.
  • Zu Erörterungszwecken ist das Layoutdiagramm 208A in die Spalten C1, C2, C3, C4 und C5 gegliedert. Die Spalte C2 umfasst zum Beispiel einen elektrisch leitfähigen Pfad, der das Pad in der Pad-Schicht AP elektrisch mit dem vergrabenen Pad in der Schicht BAP koppelt. Der elektrisch leitfähige Pfad in der Spalte C2 umfasst: das Pad in der Pad-Schicht AP zum vergrabenen Pad in der Schicht BAP; eine RV-Kontaktstruktur in der RV-Schicht; eine Supra-TR-Einzelstapeldurchkontaktierung (Single Stack- bzw. SS_Durchkontaktierung) 210A; eine VD-Struktur in der VD/VG-Schicht; eine MD-Kontaktstruktur in der MD/MG-Schicht; einen D-Anschluss in der TR-Schicht; eine BVD-Struktur in der BVD/BVG-Schicht; eine Sub-TR-SS_Durchkontaktierung; eine BRV-Kontaktstruktur in der BRV-Schicht; und das vergrabene Pad in der vergrabenen Pad-Schicht BAP.
  • In der Spalte C2 in 2A umfasst die Supra-TR-SS_Durchkontaktierung 210A entsprechende leitfähige Segmente in den Metallisierungsschichten M0-M15 und entsprechende Durchkontaktierungsstrukturen in jeder der Verschaltungsschichten VIAO-VIA14. Die Sub-TR-SS_Durchkontaktierungen in der Spalte C2 umfassen entsprechende vergrabene leitfähige Segmente in den vergrabenen Metallisierungsschichten BM0-BM5 und entsprechende vergrabene Durchkontaktierungsstrukturen in jeder der Verschaltungsschichten VIAO-VIA14.
  • Was die Spalte C2 betrifft, so erstrecken sich weder das Pad in der Pad-Schicht AP, die leitfähigen Strukturen in den Metallisierungsschichten MO-M15, die vergrabenen leitfähigen Segmente in den vergrabenen Metallisierungsschichten BMO-BM5 noch das vergrabene Pad in der vergrabenen Pads-Schicht BAP bezogen auf die X-Achse in die Spalte C1 und auch nicht in die Spalte C3.
  • Das Layoutdiagramm 208A umfasst in jeder der Spalten C1, C3, C4 und C5 weitere SS_Durchkontaktierungen. Aus Gründen der Vereinfachung der Zeichnungen sind jedoch in 2A die weiteren SS Durchkontaktierungen nicht mit entsprechenden Bezugszeichen versehen.
  • Die Spalte C1 umfasst einen ersten elektrisch leitfähigen Pfad, der ein Pad in der Pad-Schicht AP elektrisch mit einem B-Anschluss in der TR-Schicht koppelt. Der erste elektrisch leitfähige Pfad der Spalte C1 umfasst: das Pad in der Pad-Schicht AP, eine RV-Kontaktstruktur in der RV-Schicht; eine Supra-TR-SS_Durchkontaktierung (die Metallisierungsschichten M0-M15 und die entsprechenden Verschaltungsschichten VIAO-VIA14 überspannen); eine VD-Struktur in der VD/VG-Schicht; eine MD-Kontaktstruktur in der MD/MG-Schicht; und den B-Anschluss in der TR-Schicht.
  • Die Spalte C1 umfasst ferner einen zweiten elektrisch leitfähigen Pfad, der ein leitfähiges Segment in der vergrabenen Metallisierungsschicht BM0 elektrisch mit einem vergrabenen Pad in der vergrabenen Pad-Schicht BAP verbindet. Der zweite elektrisch leitfähige Pfad der Spalte C1 umfasst: eine Sub-TR-SS_Durchkontaktierung (die vergrabenen Metallisierungsschichten BMO-M5 und die entsprechenden vergrabenen Verschaltungsschichten VIA0-VTA4 überspannen); eine BRV-Kontaktstruktur in der BRV-Schicht; und das vergrabene Pad in der vergrabenen Pad-Schicht BAP. Was die Spalte C1 betrifft, so ist das vergrabene leitfähige Segment in der vergrabenen Metallisierungsschicht BM0 der Spalte C1 elektrisch mit dem vergrabenen Pad in der vergrabenen Pad-Schicht BAP gekoppelt. Da jedoch in der Spalte C1 die BVD/BVG-Schicht keine BVD-Struktur aufweist, ist das vergrabene leitfähige Segment in der vergrabenen Metallisierungsschicht BM0 nicht elektrisch mit dem B-Anschluss gekoppelt. Dementsprechend ist in der Spalte C1 der B-Anschluss nicht elektrisch mit dem vergrabenen Pad in der vergrabenen Pad-Schicht BAP gekoppelt.
  • Was die Spalte C1 betrifft, so erstrecken sich weder das Pad in der Pad-Schicht AP, die leitfähigen Strukturen in den Metallisierungsschichten MO-M15, die vergrabenen leitfähigen Segmente in den vergrabenen Metallisierungsschichten BMO-BM5 noch das vergrabene Pad in der vergrabenen Pad-Schicht BAP bezogen auf die X-Achse in die Spalte C2.
  • In 2A umfasst die Spalte C3 einen ersten elektrisch leitfähigen Pfad, der ein Pad in der Pad-Schicht AP elektrisch mit einem G-Anschluss in der TR-Schicht koppelt. Der erste elektrisch leitfähige Pfad der Spalte C3 umfasst: das Pad in der Pad-Schicht AP; eine RV-Kontaktstruktur in der RV-Schicht; eine Supra-TR-SS_Durchkontaktierung (die Metallisierungsschichten M0-M15 und die entsprechenden Verschaltungsschichten VIAO-VIA14 überspannen); eine VG-Struktur in der VD/VG-Schicht; eine MG-Kontaktstruktur in der MD/MG-Schicht; und den G-Anschluss in der TR-Schicht.
  • Was die Sub-TR-Schichten betrifft, so umfasst die Spalte C3 eine Routing-Anordnung, wobei die Routing-Anordnung entsprechende leitfähige Segmente in den vergrabenen Metallisierungsschichten BMO-BM5 und ein vergrabenes Pad in der vergrabenen Pad-Schicht BAP umfasst. Die leitfähigen Segmente in den vergrabenen Metallisierungsschichten BMO-BM5 stehen zum Routing von Signalen zu anderen Strukturen (in 2A nicht gezeigt) zur Verfügung. Es sei angemerkt, dass die Routing-Anordnung der Spalte C3 keine BVD-Struktur in der BVD/BVG-Schicht, keine entsprechenden Durchkontaktierungsstrukturen in den vergrabenen Verschaltungsschichten BVIAO-BVIA4 und keine BRV-Kontaktstruktur in der BRV-Schicht aufweist. Dementsprechend stellt die Routing-Anordnung in der Spalte C3 keinen zweiten elektrisch leitfähigen Pfad in der Spalte C3 dar, der andernfalls den Anschluss C in der TR-Schicht elektrisch mit dem vergrabenen Pad in der vergrabenen Pad-Schicht BAP gekoppelt hätte.
  • Was die Spalte C3 betrifft, so erstrecken sich weder das Pad in der Pad-Schicht AP, die leitfähigen Strukturen in den Metallisierungsschichten M0-M7, die vergrabenen leitfähigen Segmente in den vergrabenen Metallisierungsschichten BM0-BM5 noch das vergrabene Pad in der vergrabenen Pad-Schicht BAP bezogen auf die X-Achse in die Spalte C2 und auch nicht in die Spalte C4. Die leitfähigen Strukturen in den Metallisierungsschichten M8 und M9 erstrecken sich entsprechend bezogen auf die X-Achse in die Spalte C4, nicht jedoch in die Spalte C2.
  • Im Layoutdiagramm 208A umfasst die Spalte C4: einen ersten elektrisch leitfähigen Pfad, der ein leitfähiges Segment in der Schicht M7 elektrisch mit einem vergrabenen Pad in der vergrabenen Pad-Schicht BAP koppelt. Der erste elektrisch leitfähige Pfad in der Spalte C4 umfasst: eine erste Supra-TR-SS_Durchkontaktierung (die Metallisierungsschichten MO-M7 und die entsprechenden Verschaltungsschichten VIAO-VIA6 überspannen); eine VD-Struktur in der VD/VG-Schicht; eine MD-Kontaktstruktur in der MD/MG-Schicht; einen S-Anschluss in der TR-Schicht; eine BVD-Struktur in der BVD/BVG-Schicht; eine Sub-TR-SS_Durchkontaktierung; eine BRV-Kontaktstruktur in der BRV-Schicht; und das vergrabene Pad in der vergrabenen Pad-Schicht BAP. Die Spalte C4 umfasst ferner eine zweite Supra-TR-SS_Durchkontaktierung (die Metallisierungsschichten M8-M9 und die entsprechende Verschaltungsschicht VIA8 überspannen).
  • Die Spalte C4 umfasst ferner leitfähige Segmente in den Metallisierungsschichten M8 und M9 und eine entsprechende Durchkontaktierungsstruktur in der Verschaltungsschicht VIA8, die in einer Durchkontaktierungssäule 212A enthalten sind, die nachstehend erörtert wird. Die leitfähigen Strukturen in den Metallisierungsschichten M8 und M9 erstrecken sich entsprechend bezogen auf die X-Achse in die Spalte C5, nicht jedoch in die Spalte C3.
  • Die Spalte C4 umfasst ferner eine Routing-Anordnung, wobei die Routing-Anordnung entsprechende leitfähige Segmente in den Metallisierungsschichten M10-M15 und ein Pad in der Pad-Schicht AP umfasst. Die leitfähigen Segmente in den Metallisierungsschichten M10-M15 stehen zum Routing von Signalen zu anderen Strukturen (in 2A nicht gezeigt) zur Verfügung. Es sei angemerkt, dass die Routing-Anordnung der Spalte C4 keine entsprechenden Durchkontaktierungsstrukturen in den Verschaltungsschichten VIA9-VIA14 und keine RV-Kontaktstruktur in der RV-Schicht aufweist. Dementsprechend stellt die Routing-Anordnung in der Spalte C4 keinen zweiten elektrisch leitfähigen Pfad in der Spalte C4 dar.
  • Was die Spalte C4 betrifft, so erstrecken sich bezogen auf die X-Achse weder das Pad in der Pad-Schicht AP, die leitfähigen Strukturen in den Metallisierungsschichten MO-M7, die vergrabenen leitfähigen Segmente in den vergrabenen Metallisierungsschichten BM0-BM5 noch das vergrabene Pad in der vergrabenen Pad-Schicht BAP entsprechend in die Spalte C3 und auch nicht in die Spalte C5; und die leitfähigen Strukturen in den Metallisierungsschichten M8 und M9 erstrecken sich entsprechend in jede der Spalten C3 und C4; und die leitfähigen Strukturen in den Metallisierungsschichten M10-M15 erstrecken sich entsprechend in die Spalte C5, jedoch nicht in die Spalte C3.
  • Im Layoutdiagramm 208A umfasst die Spalte C5: einen ersten elektrisch leitfähigen Pfad, der ein leitfähiges Segment in der Schicht M9 elektrisch mit einem vergrabenen Pad in der vergrabenen Pad-Schicht BAP koppelt. Der erste elektrisch leitfähige Pfad in der Spalte C5 umfasst: eine Supra-TR-SS_Durchkontaktierung (die Metallisierungsschichten MO-M9 und die entsprechenden Verschaltungsschichten VIAO-VIA8 überspannen); eine VD-Struktur in der VD/VG-Schicht; eine MD-Kontaktstruktur in der MD/MG-Schicht; eine TSV-Struktur in der TR-Schicht; eine BVD-Struktur in der BVD/BVG-Schicht; eine Sub-TR-SS_Durchkontaktierung; eine BRV-Kontaktstruktur in der BRV-Schicht; und das vergrabene Pad in der vergrabenen Pad-Schicht BAP.
  • Im Layoutdiagramm 208A stellen die zweite Supra-TR-SS_Durchkontaktierung der Spalte C4 (welche die Metallisierungsschichten M8-M9 und die entsprechende Verschaltungsschicht VIA8 überspannt) und die Supra-TR-SS_Durchkontaktierung der Spalte C5 (welche die Metallisierungsschichten MO-M9 und die entsprechenden Verschaltungsschichten VIA0-VTA8 überspannt) zusammen eine Supra-TR-Durchkontaktierungssäule 212A dar.
  • In einigen Ausführungsformen bezieht sich der Begriff Durchkontaktierungssäule, wie Supra-TR-Durchkontaktierungssäule 212A, auf eine Anordnung von mehreren SS_Durchkontaktierungen, die parallelgeschaltet sind. In einigen Ausführungsformen sind die „Beine“ einer Durchkontaktierungssäule bezüglich der in Y-Richtung gemessenen Länge symmetrisch. In einigen Ausführungsformen sind die „Beine“ einer Durchkontaktierungssäule bezüglich der in Y-Richtung gemessenen Länge asymmetrisch. In einigen Ausführungsformen verringert in einem Fall, in dem eine Durchkontaktierungssäule eine einzelne SS_Durchkontaktierung innerhalb eines gegebenen elektrisch leitfähigen Pfads ersetzt, die Verwendung einer Durchkontaktierungssäule den elektrischen Widerstand des gegebenen elektrisch leitfähigen Pfads im Vergleich zur Verwendung der einzelnen SS_Durchkontakierung, was Leistungsvorteile bietet, z. B. in Bezug auf zeitliche Effekte und Signallaufzeitverzögerungen. Hinsichtlich der Verwendung von Durchkontaktierungssäulen muss jedoch eine Abwägung getroffen werden, z. B. da eine Durchkontaktierungssäule im Vergleich zur Verwendung einer einzelnen SS_Durchkontakierung zusätzlichen Raum innerhalb einer Geometrie eines Halbleiterbauelements benötigt, was das Routing erschweren und eine Gesamtgröße des Halbleiterbauelements vergrößern kann. Die Verwendung einer Durchkontaktierungssäule spiegelt die Entscheidung wider, dass die Vorteile bei der Abwägung überwiegen.
  • In der Spalte C5 erstrecken sich die leitfähigen Strukturen in den Metallisierungsschichten M8 und M9 in die Spalte C4 und über die Spalte C4 hinaus in die Spalte C3. Daher ist die Durchkontaktierungssäule 212A Teil einer größeren Durchkontaktierungssäule, die nicht nur die Durchkontaktierungssäule 212A umfasst, sondern auch die Supra-TR-SS_Durchkontaktierung der Spalte C3 (welche die Metallisierungsschichten M0-M15 und die entsprechenden Verschaltungsschichten VIAO-VIA14 überspannt).
  • Die Spalte C5 umfasst ferner eine Routing-Anordnung, wobei die Routing-Anordnung entsprechende leitfähige Segmente in den Metallisierungsschichten M10-M15 und ein Pad in der Pad-Schicht AP umfasst. Die leitfähigen Segmente in den Metallisierungsschichten M10-M15 stehen zum Routing von Signalen zu anderen Strukturen (in 2A nicht gezeigt) zur Verfügung. Es sei angemerkt, dass die Routing-Anordnung der Spalte C5 keine entsprechenden Durchkontaktierungsstrukturen in den Verschaltungsschichten VIA9-VIA14 und keine RV-Kontaktstruktur in der RV-Schicht aufweist. Dementsprechend stellt die Routing-Anordnung in der Spalte C5 keinen zweiten elektrisch leitfähigen Pfad in der Spalte C54 dar.
  • Was die Spalte C5 betrifft, so erstrecken sich bezogen auf die X-Achse weder die leitfähigen Strukturen in den Metallisierungsschichten M0-M7, die vergrabenen leitfähigen Segmente in den vergrabenen Metallisierungsschichten BMO-BM5 noch das vergrabene Pad in der vergrabenen Pad-Schicht BAP in die Spalte C4; und die leitfähigen Strukturen in den Metallisierungsschichten M8 und M9 erstrecken sich jeweils (wie vorstehend angemerkt) in die Spalte C4; und die leitfähigen Strukturen in den Metallisierungsschichten M10-M15 erstrecken sich in die Spalte C5.
  • Wie bereits gesagt, ist das Layoutdiagramm 208A in 2A mit dualer Architektur kompatibel und kann selektiv zurechtgestutzt werden, um entweder das mit einfacher Architektur kompatible Layoutdiagramm 208B aus 2B oder das mit einfacher Architektur kompatible Layoutdiagramm 208C aus 2C zu ergeben. Das mit einfacher Architektur kompatible Layoutdiagramm 208B weist einen Architekturtyp mit nicht vergrabener Stromschiene (Nicht-BPR-Architekturtyp) auf. Das mit einfacher Architektur kompatible Layoutdiagramm 208C weist einen Architekturtyp mit vergrabener Stromschiene (BPR-Architekturtyp) auf. Das Layoutdiagramm 208A ist zur Vereinbarkeit mit dem Nicht-BPR-Architekturtyp und dem BPR-Architekturtyp eingerichtet.
  • 2B ist ein Querschnitt des mit einfacher Architektur kompatiblen Layoutdiagramms 208B gemäß einigen Ausführungsformen.
  • Das mit einfacher Architektur kompatible Layoutdiagramm 208B stellt eine Entkopplungskondensatorschaltung dar, die einen Architekturtyp mit nicht vergrabener Stromschiene (Nicht-BPR-Architekturtyp) aufweist. Um von 2A zu 2B zu gelangen, werden zur Vereinbarkeit mit dem Nicht-BPR-Architekturtyp Strukturen (Mustern) aus dem Layoutdiagramm 208A beschnitten.
  • In 2B sind als Teil des Konfigurierens des Layoutdiagramms 208B mit einem Nicht-BPR-Architekturtyp alle Strukturen in den verschiedenen Sub-TR-Schichten aus den Spalten C1-C5 entfernt worden, wodurch die TR-Schicht und die Supra-SS-Strukturen zurückbleiben. In einigen Ausführungsformen werden nicht alle Strukturen in den aufgeführten Sub-TR-Schichten entfernt, d. h. einige, jedoch nicht alle der Strukturen in den aufgeführten Sub-TR-Schichten werden bewahrt. In solchen Ausführungsformen, in denen einige, jedoch nicht alle Strukturen in den aufgeführten Sub-TR-Schichten bewahrt werden, werden zumindest die BVD-Strukturen in den Spalten C2, C4 und C5 entfernt.
  • In 2B sind, ebenfalls als Teil des Konfigurierens des Layoutdiagramms 208B mit dem Nicht-BPR-Architekturtyp, Abschnitte in jeder der Metallisierungsschichten M8 und M9, die zwischen den Spalten C4 und C5 in 2A positioniert sind und in 2A mit dem Bezugszeichen 214A bezeichnet sind, entfernt worden. Das Entfernen der Abschnitte 214A aus dem Layoutdiagramm 208A führt zu Folgendem in 2B: eine Durchkontaktierungssäule 212B in den Spalten C3-C4; und eine SS_Durchkontakierung 210B in der Spalte C5.
  • Die SS_Durchkontaktierung 210B in der Spalte C5 ist eine Supra-TR-Dummy-Struktur und wird als Artefakt des Layoutdiagramms 208B betrachtet, das auf dem mit dualer Architektur kompatiblen basierten Layoutdiagramm 208A basiert auf dem mit dualer Architektur kompatiblen basierten Layoutdiagramm 208A basiert. Daher ist die SS_Durchkontaktierung 210B zur Vereinbarkeit mit dem Layoutdiagramm 208B enthalten, das andernfalls mit dem BPR-Architekturtyp kompatibel ist. In einigen Ausführungsformen wird die Dummy-SS_Durchkontaktierung 210B als Dummy-Struktur bezeichnet, da die SS Durchkontaktierung 210B schwebend gelassen wird. In einigen Ausführungsformen wird die Dummy-SS_Durchkontaktierung 210B als Supra-TR-Dummy-Struktur bezeichnet, da die SS_Durchkontaktierung 210B keinen Teil eines elektrisch leitfähigen Pfads zu oder von einer aktiven Komponente in dem Layoutdiagramm 208B bildet. Im Gegensatz zur Supra-TR-Dummy-SS Durchkontaktierung 210B werden die anderen Supra-TR-Strukturen in dem Layoutdiagramm 208B als Supra-TR-Nicht-Dummy-Strukturen bezeichnet. Obwohl derartige Dummy-Strukturen Artefakte, d. h. Exemplare des dritten Typs von Dummy-Struktur sind, können derartige Dummy-Strukturen in einigen Ausführungsformen dennoch insofern nützlich sein, als dass derartige Dummy-Strukturen als eine Anzeige dafür dienen, dass das Layoutdiagramm 208B auf einem mit dualer Architektur kompatiblen Layoutdiagramm 208A basiert.
  • In 2B ist eine Grundfläche einer gegebenen Struktur bei Betrachtung von der Z-Achse die Fläche, die durch die gegebene Struktur bezogen auf die X-Achse und die Y-Achse (wobei letztere in 2A nicht gezeigt ist) eingenommen wird. In 2B ist eine Grundfläche der Supra-TR-Dummy-SS Durchkontaktierung 210B im Wesentlichen innerhalb einer gemeinsamen Grundfläche der Komponenten des Layoutdiagramms 208B enthalten, die sich in der TR-Schicht befinden, nämlich derB-Anschluss in der Spalte C1, der D-Anschluss in der Spalte C2, der G-Anschluss in der Spalte C3, der S-Anschluss in der Spalte C4 und die TSV in der Spalte C5. Bezogen auf die X-Achse ist die Supra-TR-Dummy-SS_Durchkontaktierung 210B asymmetrisch zu den Komponenten des Layoutdiagramms 208B positioniert, die sich in der TR-Schicht befinden, nämlich der B-Anschluss in der Spalte C1, der D-Anschluss in der Spalte C2, der G-Anschluss in der Spalte C3, der S-Anschluss in der Spalte C4 und die TSV in der Spalte C5.
  • 2B umfasst ferner ein Piktogramm 220B. Das Piktogramm 220B ist eine vereinfachte Darstellung des Layoutdiagramms 208B, die widerspiegelt, dass das Layoutdiagramm 208B: ein Bauelement mit einem Nicht-BPR-Architekturtyp darstellt; und Supra-TR-Nicht-Dummy-Strukturen und Supra-TR-Dummy-Strukturen umfasst, jedoch keine Sub-TR-Nicht-Dummy-Strukturen und keine Sub-TR-Dummy-Strukturen aufweist.
  • 2C ist ein Querschnitt eines Layoutdiagramms 208C gemäß einigen Ausführungsformen.
  • Das Layoutdiagramm 208C ist eine Entkopplungskondensatorschaltung, die einen Architekturtyp mit vergrabener Stromschiene (BPR-Architekturtyp) aufweist. Um von 2A zu 2C zu gelangen, werden zur Vereinbarkeit mit dem BPR-Architekturtyp Strukturen (Mustern) aus dem Layoutdiagramm 208A beschnitten. Dementsprechend bewahrt das Layoutdiagramm 208C Sub-TR-Strukturen. Eine der Sub-TR-Nicht-Dummy-Strukturen, die das Layoutdiagramm umfasst, ist die Sub-TR-SS_Durchkontaktierung 212G.
  • In 2C werden als Teil des Konfigurierens des Layoutdiagramms 208C mit dem BPR-Architekturtyp verschiedene Strukturen in einigen der Supra-TR-Schichten entfernt. Insbesondere, in 2C, alle Strukturen in den Metallisierungsschichten M10-M15, den entsprechenden Verschaltungsschichten VIA9-VIA14, in der RV-Schicht und in der AP-Schicht aus den Spalten C1-C5. In einigen Ausführungsformen werden nicht alle Strukturen in den aufgeführten Supra-TR-Schichten entfernt, d. h. einige, jedoch nicht alle der Strukturen in den aufgeführten Supra-TR-Schichten werden bewahrt. In Ausführungsformen, in denen einige, jedoch nicht alle Strukturen in den aufgeführten Supra-TR-Schichten bewahrt werden, werden zumindest die Durchkontaktierungsstrukturen an den Schnittpunkten der Verschaltungsschicht VIA9 und jeder der Spalten C2, C2 und C3 entfernt.
  • Was die Spalte C3 betrifft, so führt das Entfernen aller Strukturen in den Metallisierungsschichten M10-M15, den entsprechenden Verschaltungsschichten VIA9-VIA14, der RV-Schicht und der AP-Schicht dazu, dass ein Abschnitte in den Spalten C3, C4 und C5 aufweist.
  • 2C umfasst ferner ein Piktogramm 220C. Das Piktogramm 220C ist eine vereinfachte Darstellung, die widerspiegelt, dass das Layoutdiagramm 208C: ein Bauelement mit einem BPR-Architekturtyp darstellt; und Supra-TR-Nicht-Dummy-Strukturen und Sub-TR-Nicht-Dummy-Strukturen umfasst, jedoch keine Supra-TR-Dummy-Strukturen und keine Sub-TR-Dummy-Strukturen aufweist.
  • 2D ist wiederum eine Draufsicht des Layoutdiagramms 208D, das dem Querschnitt des Layoutdiagramms 208B in 2B entspricht. Das Layoutdiagramm 208D umfasst keine Strukturen in Schichten unterhalb der Schicht M9. Unter anderen Strukturen umfasst das Layoutdiagramm 208D ein „M9 (VSS)“-Struktur, das ein leitfähiges Segment in der Metallisierungsschicht M9 aus 2D darstellt, das VSS bereitstellt. In dem Layoutdiagramm 208E ist ein Teil des Leerraums unter dem M9-(VSS)-Struktur mit dem Bezugszeichen 218D bezeichnet. In einigen Ausführungsformen bezeichnet der Begriff „Leerraum“ im Kontext eines Layoutdiagramms und ferner im Kontext einer gegebenen Schicht/Ebene des Layoutdiagramms ein Gebiet, in dem ein Struktur nicht vorhanden ist, d. h. ein Gebiet, das kein Struktur aufweist. Obwohl das Layoutdiagramm 208D keine Strukturen in Schichten unterhalb der Schicht M9 umfasst, ist in 2D dennoch eine ungefähre darunterliegende Position der Dummy-Struktur 210B (falls andernfalls enthalten) gezeigt.
  • 2E ist wiederum ein Querschnitt des Layoutdiagramms 208E, der dem Querschnitt des Layoutdiagramms 208C in 2C entspricht. Das Layoutdiagramm 208E umfasst keine Strukturen unterhalb der Schicht M9. Im Vergleich zu 2D wurden unter anderem ein oder mehrere Strukturen 318E, die einen Abschnitt der Durchkontaktierungssäule 212C aus 2C darstellen, in einem Gebiet hinzugefügt, das dem Leerraum 208D in dem Layoutdiagramm 208D aus 2D entspricht. Obwohl das Layoutdiagramm 208E keine Strukturen unterhalb der Schicht M9 umfasst, sind dennoch in 2E ungefähre darunterliegende Positionen von Sub-TR-SS_Durchkontaktierungen 210C(2), 210C(4) und 210C(5) und einer Version 210C(3)' ohne VD-Inhalte einer Sub-TR-SS_Durchkontaktierung (falls andernfalls enthalten) gezeigt.
  • Unter Bezugnahme auf 2F ist das Schaltbild 208F eine kapazitive Kopplungsschaltung, die umfasst: einen kondensatoreingerichteten Transistor P1, der ein PMOS ist und der zwischen eine erste Referenzspannung und eine zweite Referenzspannung gekoppelt ist. Entsprechungen zwischen Abschnitten des Transistors P1 und den Spalten in 2B sind in dem Schaltbild 208F bezeichnet. In einigen Ausführungsformen ist die erste Referenzspannung VDD, und die zweite Referenzspannung ist VSS. In einigen Ausführungsformen sind die erste und die zweite Referenzspannung Spannungen, welche von den entsprechenden Spannungen VDD bzw. VSS verschieden sind.
  • In 2F ist ein Gate-Anschluss des Transistors P1 mit dem ersten Knoten verbunden, und jeder von einem Drain-Anschluss, einem Source-Anschluss und einem Body-Bias-Anschluss des Transistors P1 ist mit VDD verbunden. 2F bezieht sich in folgender Weise auf 2B: In 2B ist das Pad in der Pad-Schicht AP für jede der Spalten C1 und C2 in 2B elektrisch mit VDD gekoppelt; das Pad in der Pad-Schicht AP für die Spalte C3 in 2B ist mit dem ersten Knoten gekoppelt; und, was die Spalte C4 betrifft, so ist das leitfähige Segment in der Metallisierungsschicht M7 aus 2B durch eine Routing-Anordnung, die in 2B nicht gezeigt ist, elektrisch mit VDD gekoppelt.
  • 2G ist 2F ähnlich, daher ist das Schaltbild 208G eine kapazitive Kopplungsschaltung, die den kondensatoreingerichteten Transistor PI aus 2F umfasst. Entsprechungen zwischen Abschnitten des Transistors P1 und den Spalten in 2C sind in dem Schaltbild 208G bezeichnet. Da jedoch das Schaltbild 208G dem Layoutdiagramm 208C aus 2C entspricht, wobei letzteres einen BPR-Architekturtyp aufweist, ist der Gate-Anschluss des Transistors P1 in dem Schaltbild 208G mit einem ersten Knoten in 2G verbunden; und eine Sub-TR-SS_Durchkontaktierung 212G ist zwischen den ersten Knoten und VSS gekoppelt.
  • 3A ist ein Querschnitt eines mit dualer Architektur kompatiblen Layoutdiagramms 308A, das ein Halbleiterbauelement darstellt, gemäß einigen Ausführungsformen. 3B und 3C sind Querschnitte von entsprechenden mit einfacher Architektur kompatiblen Layoutdiagrammen 308B und 308C, die entsprechende Halbleiterbauelemente darstellen, gemäß einigen Ausführungsformen. 3D und 3E sind entsprechende Draufsichten von mit einfacher Architektur kompatiblen Layoutdiagrammen 308D und 308E, die entsprechende Halbleiterbauelemente darstellen, gemäß einigen Ausführungsformen. 3F und 3G sind entsprechende Schaltbilder 308F und 308G gemäß einigen Ausführungsformen.
  • Insbesondere entsprechen 3B, 3D und 3F einander. 3C, 3E und 3G entsprechen einander. In einigen Ausführungsformen sind die Layoutdiagramme 308A-308E der entsprechenden 3A-3E auf einem nichtflüchtigen computerlesbaren Medium (siehe 10) gespeichert.
  • 3A-3E befolgen ein ähnliches Nummerierungsschema wie 2A-2G. Einige Komponenten sind unterschiedlich, obwohl sie einander entsprechen. Um die Identifizierung entsprechender aber unterschiedlicher Komponenten zu erleichtern, werden bei der Nummerierungskonvention 3er-Nummern für 3A-3E verwendet, während für 2A-2G 2er-Nummern verwendet werden. Zum Beispiel ist das Element 312A in 3A ein Exemplar einer Durchkontaktierungssäule und das entsprechende Element 212A in 2A ist ein Exemplar einer Durchkontaktierungssäule, wobei Ähnlichkeiten durch die gemeinsame Endung _12A widergespiegelt sind und Unterschiede durch die entsprechende Anfangsziffer 3 in 3A und 2 in 2A widergespiegelt sind. Der Kürze halber wird sich die Erörterung stärker auf Unterschiede zwischen 3A-3E und 2A-2G als auf Ähnlichkeiten konzentrieren.
  • Der Querschnitt in 3A ist wiederum ein Querschnitt des Layoutdiagramms 308A. Das Layoutdiagramm 308A ist mit dualer Architektur kompatibel und kann selektiv zurechtgestutzt werden, um entweder das mit einfacher Architektur kompatible Layoutdiagramm 308B aus 3B (das eine hochohmige Struktur (High Resistance- bzw. HiR-Struktur) darstellt, die einen Nicht-BPR-Architekturtyp aufweist) oder das mit einfacher Architektur kompatible Layoutdiagramm 308C aus 3C (das eine HiR-Struktur darstellt, die einen BPR-Architekturtyp aufweist) zu ergeben.
  • Zu Erörterungszwecken ist das Layoutdiagramm 308A in die Spalten C1, C2, C3, C4 und C5 gegliedert. Die Spalte C1 umfasst zum Beispiel einen elektrisch leitfähigen Pfad, der das Pad in der Pad-Schicht AP elektrisch mit dem vergrabenen Pad in der Schicht BAP koppelt. Der elektrisch leitfähige Pfad in der Spalte C1 umfasst unter anderem: eine Supra-TR-SS_Durchkontaktierung 310A(1), die die Metallisierungsschichten M0-M15 und die entsprechenden Verschaltungsschichten VIAO-VIA14 überspannt; und eine Sub-TR-SS Durchkontaktierung, die die vergrabenen Metallisierungsschichten BM0-BM5 und die entsprechenden vergrabenen Verschaltungsschichten BVIAO-BVIA4 überspannt.
  • Die Spalte C2 umfasst unter anderem eine Supra-TR-SS_Durchkontaktierung 310A(2), die die Metallisierungsschichten M7-M9 und die entsprechenden Verschaltungsschichten VIA7-VIA8 überspannt.
  • Im Layoutdiagramm 308A erstrecken sich die leitfähigen Segmente in der Metallisierung M8-M9 von der Spalte C2 zur Spalte C1, mit dem Ergebnis, dass die Supra-TR-SS_Durchkontaktierung 310A(2) der Spalte C2 und die Supra-TR-SS_Durchkontaktierung 310A(1) der Spalte C1 zusammen eine erste Supra-TR-Durchkontaktierungssäule 312A darstellen. Eine zweite Supra-TR-Durchkontaktierungssäule befindet sich in der Spalte C4 und einem Abschnitt der Spalte C3. Die zweite Supra-TR-Durchkontaktierungssäule ist ein bezüglich der Y-Achse spiegelsymmetrisches Gegenstück.
  • In 3A erstreckt sich ein hochohmiges Segment in der Verschaltungsschicht VIA6 von der Spalte C2 zur und durch die Spalte C3 und weiter in die Spalte C4. Ein erstes Ende des hochohmigen Segments befindet sich in der Spalte C2 und ist elektrisch mit der ersten Supra-TR-Durchkontaktierungssäule 312A gekoppelt. Ein zweites Ende des hochohmigen Segments befindet sich in der Spalte C2 und ist elektrisch mit der zweiten Supra-TR-Durchkontaktierungssäule gekoppelt.
  • 3A umfasst ferner: eine Routing-Anordnung in den Metallisierungsschichten M10-M15 der Spalten C2-C5; eine Routing-Anordnung in den Metallisierungsschichten M0-M16 der Spalten C2-C4; und eine Routing-Anordnung in den vergrabenen Metallisierungsschichten BM0-BM5 der Spalten C2-C5.
  • 3B ist wiederum ein Querschnitt des Layoutdiagramms 308B, das eine HiR-Struktur ist, die einen Nicht-BPR-Architekturtyp aufweist, gemäß einigen Ausführungsformen.
  • Das Layoutdiagramm 308B ist eine HiR-Struktur, die einen Architekturtyp mit nicht vergrabener Stromschiene (Nicht-BPR-Architekturtyp) aufweist. Um von 3A zu 3B zu gelangen, werden zur Vereinbarkeit mit dem Nicht-BPR-Architekturtyp Strukturen (Mustern) aus dem Layoutdiagramm 308A beschnitten.
  • In 3B sind als Teil des Konfigurierens des Layoutdiagramms 308B mit einem Nicht-BPR-Architekturtyp alle Strukturen in den verschiedenen Sub-TR-Schichten aus den Spalten C1-C5 entfernt worden, wodurch die TR-Schicht und die Supra-SS-Strukturen zurückbleiben. In einigen Ausführungsformen werden nicht alle Strukturen in den aufgeführten Sub-TR-Schichten entfernt, d. h. einige, jedoch nicht alle der Strukturen in den aufgeführten Sub-TR-Schichten werden bewahrt. In solchen Ausführungsformen, in denen einige, jedoch nicht alle Strukturen in den aufgeführten Sub-TR-Schichten bewahrt werden, wird zumindest die BVD-Struktur in der Spalte C1 entfernt.
  • In 3B ist ebenfalls als Teil des Konfigurierens des Layoutdiagramms 308B mit dem Nicht-BPR-Architekturtyp eine Durchkontaktierungsstruktur 316A am Schnittpunkt der Verschaltungsschicht VIA6 und der Spalte C1 entfernt worden. Das Entfernen der Durchkontaktierungsstruktur 316A aus dem Layoutdiagramm 308A führt zu Folgendem in 3B: eine erste Supra-TR-Durchkontaktierungssäule 312B in den Spalten C1-C2, die die Metallisierungsschichten M7-M15 und die entsprechenden Verschaltungsschichten VIA7-VIA14 überspannt; und eine erste Supra-TR-SS_Durchkontaktierung 310B in der Spalte C1, die die Metallisierungsschichten MO-M6 und die entsprechenden Verschaltungsschichten VIAO-VIA5 überspannt.
  • Die erste Supra-TR-SS_Durchkontaktierung in Spalte C1 ist eine Supra-TR-Dummy-Struktur und wird als Artefakt dessen des Layoutdiagramm 308B betrachtet, das auf dem mit dualer Architektur kompatiblen Layoutdiagramm 308A basiert. Daher ist die erste Supra-TR-SS_Durchkontaktierung in der Spalte C1 zur Vereinbarkeit mit dem Layoutdiagramm 308B enthalten, das andernfalls mit dem BPR-Architekturtyp kompatibel ist. Im Gegensatz zur ersten Supra-TR-SS_Durchkontaktierung in der Spalte C1 werden die anderen Supra-TR-Strukturen in dem Layoutdiagramm 308B als Supra-TR-Nicht-Dummy-Strukturen bezeichnet. Obwohl derartige Dummy-Strukturen Artefakte, d. h. Exemplare des dritten Typs von Dummy-Struktur sind, können derartige Dummy-Strukturen in einigen Ausführungsformen dennoch insofern nützlich sein, als dass derartige Dummy-Strukturen als eine Anzeige dafür dienen, dass das Layoutdiagramm 308B auf einem mit dualer Architektur kompatiblen Layoutdiagramm 308A basiert.
  • 3B umfasst ferner ein Piktogramm 320B. Das Piktogramm 320B ist eine vereinfachte Darstellung des Layoutdiagramms 308B, die widerspiegelt, dass das Layoutdiagramm 308B: ein Bauelement mit einem Nicht-BPR-Architekturtyp darstellt; und Supra-TR-Nicht-Dummy-Strukturen und Supra-TR-Dummy-Strukturen umfasst, jedoch keine Sub-TR-Nicht-Dummy-Strukturen und keine Sub-TR-Dummy-Strukturen aufweist.
  • 3C ist wiederum ein Querschnitt des Layoutdiagramms 308C, das eine HiR-Struktur ist, die einen BPR-Architekturtyp aufweist, gemäß einigen Ausführungsformen.
  • Das Layoutdiagramm 308C ist eine HiR-Struktur, die einen Architekturtyp mit vergrabener Stromschiene (BPR-Architekturtyp) aufweist. Um von 3A zu 3C zu gelangen, werden zur Vereinbarkeit mit dem BPR-Architekturtyp Strukturen (Mustern) aus dem Layoutdiagramm 308A beschnitten.
  • In 3C sind als Teil des Konfigurierens des Layoutdiagramms 308C mit dem BPR-Architekturtyp verschiedene Strukturen in einigen der Supra-TR-Schichten entfernt worden. Insbesondere sind in 3C alle Strukturen in den Metallisierungsschichten M10-M15, den entsprechenden Verschaltungsschichten VIA9-VIA14, in der RV-Schicht und in der AP-Schicht aus den Spalten C1-C5 entfernt worden. In einigen Ausführungsformen werden nicht alle Strukturen in den aufgeführten Supra-TR-Schichten entfernt, d. h. einige, jedoch nicht alle der Strukturen in den aufgeführten Supra-TR-Schichten werden bewahrt. In Ausführungsformen, in denen einige, jedoch nicht alle Strukturen in den aufgeführten TR-Schichten bewahrt werden, wird zumindest die Durchkontaktierungsstruktur am Schnittpunkt der Verschaltungsschicht VIA9 und der Spalte 1 entfernt.
  • Was die Spalte C3 betrifft, so führt das Entfernen aller Strukturen in den Metallisierungsschichten M10-M15, den entsprechenden Verschaltungsschichten VIA9-VIA14, der RV-Schicht und der AP-Schicht dazu, dass eine Durchkontaktierungssäule 312C Abschnitte in den Spalten C3, C4 und C5 aufweist.
  • In 3C ist eine Grundfläche der Sub-TR-Dummy-SS_Durchkontaktierung in der Spalte C1 im Wesentlichen innerhalb einer gemeinsamen Grundfläche der Komponenten des Layoutdiagramms 308B enthalten, die sich in der TR-Schicht befinden, nämlich die TSV in der Spalte C1, der G-Anschluss in jeder der Spalten C2-C4 und die TSV in der Spalte C5. Bezogen auf die X-Achse ist die Sub-TR-Dummy-SS_Durchkontaktierung in der Spalte C1 asymmetrisch zu den Komponenten des Layoutdiagramms 208B positioniert, die sich in der TR-Schicht befinden, nämlich die TSV in der Spalte C1, der G-Anschluss in jeder der Spalten C2-C4 und die TSV in der Spalte C5.
  • 3C umfasst ferner ein Piktogramm 320C. Das Piktogramm 320C ist eine vereinfachte Darstellung des Layoutdiagramms 308C, die widerspiegelt, dass das Layoutdiagramm 308C: ein Bauelement mit einem BPR-Architekturtyp darstellt; und Supra-TR-Nicht-Dummy-Strukturen und Sub-TR-Nicht-Dummy-Strukturen umfasst, jedoch keine Supra-TR-Dummy-Strukturen und keine Sub-TR-Dummy-Strukturen aufweist.
  • 3D ist wiederum eine Draufsicht des Layoutdiagramms 308D, das dem Querschnitt des Layoutdiagramms 308B in 3B entspricht. Das Layoutdiagramm 308D umfasst keine Strukturen in Schichten unterhalb der Schicht VIA6. In dem Layoutdiagramm 308E ist ein Teil des Leerraums in der Spalte C1 mit dem Bezugszeichen 318D bezeichnet. 3D zeigt eine ungefähre Position eines Schneidmusters (CP - Cut Pattern) für die Verschaltungsschicht VIA6 in der Spalte C1. Obwohl das Layoutdiagramm 308D keine Strukturen unterhalb der Schicht VIA6 umfasst, ist in 2D dennoch eine ungefähre Position der Supra-TR-SS_Durchkontaktierung 310B (falls andernfalls enthalten) gezeigt.
  • 3E ist wiederum eine Draufsicht des Layoutdiagramms 308E, das dem Querschnitt des Layoutdiagramms 308C in 3C entspricht. Das Layoutdiagramm 308E umfasst keine Strukturen in Schichten unterhalb der Schicht VIA6. Im Vergleich zu 3D wurden unter anderem Strukturen, die einen Abschnitt der Durchkontaktierungssäule 312C aus 3C darstellen, in einem Gebiet hinzugefügt, das dem Leerraum 308D in dem Layoutdiagramm 308D aus 3D entspricht. Obwohl das Layoutdiagramm 308E keine Strukturen unterhalb der Schicht VIA6 umfasst, ist in 2E dennoch eine ungefähre Position der Sub-TR-SS_Durchkontaktierung 310C (falls andernfalls enthalten) gezeigt.
  • Unter Bezugnahme auf 3F umfasst das Schaltbild 308F einen hochohmigen Widerstand (HiR). Entsprechungen zwischen Abschnitten des Schaltbilds 308F und den Spalten in 3B sind in dem Schaltbild 308F bezeichnet. Ein Pfad von dem linken Anschluss des HiR-Widerstands im Schaltbild 308F umfasst: einen ersten Knoten, der Supra-TR-Abschnitte in der Spalte C2 aufweist; und einen zweiten Knoten, der Supra-TR-Abschnitte in der Spalte C1 aufweist. Ein Pfad von dem rechten Anschluss des HiR-Widerstands im Schaltbild 308F umfasst: einen dritten Knoten, der Supra-TR-Abschnitte in der Spalte C4 aufweist; und einen vierten Knoten, der Supra-TR-Abschnitte in der Spalte C5 aufweist.
  • 3G ist 3F ähnlich, daher umfasst das Schaltbild 308G einen hochohmigen Widerstand (HiR). Entsprechungen zwischen Abschnitten des Schaltbilds 308G und den Spalten in 3C sind in dem Schaltbild 308G bezeichnet. Da jedoch das Schaltbild 308G dem Layoutdiagramm 308C aus 3C entspricht, wobei letzteres einen BPR-Architekturtyp aufweist, umfasst ein Pfad zum linken Anschluss des HiR-Widerstands in dem Schaltbild 308G: einen ersten Knoten, der Supra-TR-Abschnitte in der Spalte C2 aufweist; und einen zweiten Knoten, der Supra-TR-Abschnitte in der Spalte C1 aufweist, und eine Sub-TR-SS_Durchkontaktierung 310C (die sich in der Spalte C1 befindet) zwischen dem zweiten Knoten und einem dritten Knoten. Ein Pfad zum rechten Anschluss des HiR-Widerstands in dem Schaltbild 308G umfasst: einen vierten Knoten, der Supra-TR-Abschnitte in der Spalte C4 aufweist; und einen fünften Knoten, der Supra-TR-Abschnitte in der Spalte C5 aufweist.
  • 4A ist ein Querschnitt eines mit dualer Architektur kompatiblen Layoutdiagramms 408A, das ein Halbleiterbauelement darstellt, gemäß einigen Ausführungsformen. 4B und 4C sind Querschnitte von mit einfacher Architektur kompatiblen Layoutdiagrammen 408B und 408C, die entsprechende Halbleiterbauelemente darstellen, gemäß einigen Ausführungsformen. 4D und 4E sind entsprechende Draufsichten von mit einfacher Architektur kompatiblen Layoutdiagrammen 408D und 408E, die entsprechende Halbleiterbauelemente darstellen, gemäß einigen Ausführungsformen. 4F und 4G sind entsprechende Schaltbilder 408F und 408G gemäß einigen Ausführungsformen.
  • Insbesondere entsprechen 4A, 4B und 4D einander. 4A, 4C und 4E entsprechen einander. In einigen Ausführungsformen sind die Layoutdiagramme 408D und 408E der 4D bzw. 4E auf einem nichtflüchtigen computerlesbaren Medium (siehe 10) gespeichert.
  • 4A-4E befolgen ein ähnliches Nummerierungsschema wie 2A-2G. Einige Komponenten sind unterschiedlich, obwohl sie einander entsprechen. Um die Identifizierung entsprechender aber unterschiedlicher Komponenten zu erleichtern, werden bei der Nummerierungskonvention 4er-Nummern für 4A-3E verwendet, während für 2A-2G 2er-Nummern verwendet werden. Zum Beispiel ist das Element 412A in 4A ein Exemplar einer Durchkontaktierungssäule und das entsprechende Element 212A in 2A ein Exemplar einer Durchkontaktierungssäule, wobei Ähnlichkeiten durch die gemeinsame Endung _12A widergespiegelt sind und Unterschiede durch die entsprechende Anfangsziffer 4 in 4A und 2 in 2A widergespiegelt sind. Der Kürze halber wird sich die Erörterung stärker auf Unterschiede zwischen 4A-3E und 2A-2G als auf Ähnlichkeiten konzentrieren.
  • Der Querschnitt in 4A ist wiederum ein Querschnitt des Layoutdiagramms 408A. Das Layoutdiagramm 408A ist mit dualer Architektur kompatibel und kann selektiv zurechtgestutzt werden, um entweder das mit einfacher Architektur kompatible Layoutdiagramm 408B aus 4B (das ein Metall-Oxid-Metall-Bauelement (MOM-Bauelement), z. B. einen MOM-Kondensator darstellt, das einen Nicht-BPR-Architekturtyp aufweist) oder das mit einfacher Architektur kompatible Layoutdiagramm 408C aus 4C (das ein MOM-Bauelement, z. B. einen MOM-Kondensator darstellt, das einen BRP-Architekturtyp aufweist) zu ergeben.
  • Zu Erörterungszwecken ist das Layoutdiagramm 408A in die Spalten C1, C2, C3, C4, C5 und C6 gegliedert. Die Spalte C1 umfasst zum Beispiel einen ersten elektrisch leitfähigen Pfad, der das Pad in der Pad-Schicht AP elektrisch mit dem vergrabenen Pad in der Schicht BAP koppelt. Der erste elektrisch leitfähige Pfad in der Spalte C1 umfasst unter anderem: eine Supra-TR-SS_Durchkontaktierung 410A(1), die die Metallisierungsschichten M0-M15 und die entsprechenden Verschaltungsschichten VIAO-VIA14 überspannt; eine Supra-TR-SS_Durchkontaktierung 410A(1), die die Metallisierungsschichten M7-M9 und die entsprechenden Verschaltungsschichten VIA6-VIA8 überspannt; eine Supra-TR-SS_Durchkontaktierung 410A(2), die die Metallisierungsschichten M7-M9 und die entsprechenden Verschaltungsschichten VIA7-VIA8 überspannt; und Sub-TR-SS_Durchkontaktierungen 26(1) und 426(2), die jeweils die vergrabenen Metallisierungsschichten BMO-BM5 und die vergrabenen Verschaltungsschichten BVIAO-BVIA4 überspannen.
  • Außerdem umfasst die Spalte C6 einen zweiten elektrisch leitfähigen Pfad, der das Pad in der Pad-Schicht AP elektrisch mit dem vergrabenen Pad in der Schicht BAP koppelt. Der zweite elektrisch leitfähige Pfad in der Spalte C6 umfasst unter anderem: eine Supra-TR-SS _Durchkontaktierung, die die Metallisierungsschichten M0-M15 und die entsprechenden Verschaltungsschichten VIAO-VIA14 überspannt; und eine Sub-TR-SS_Durchkontaktierung, die die vergrabenen Metallisierungsschichten BMO-BM5 und die entsprechenden vergrabenen Verschaltungsschichten BVIAO-BVIA4 überspannt.
  • 4B ist wiederum ein Querschnitt des Layoutdiagramms 408B, das ein MOM-Kondensator ist, der einen Nicht-BPR-Architekturtyp aufweist, gemäß einigen Ausführungsformen.
  • In 4B sind als Teil des Konfigurierens des Layoutdiagramms 408B gemäß einem Nicht-BPR-Architekturtyp alle Strukturen in den verschiedenen Sub-TR-Schichten aus den Spalten C1-C5 entfernt worden. In einigen Ausführungsformen werden nicht alle Strukturen in den aufgeführten Sub-TR-Schichten entfernt, d. h. einige, jedoch nicht alle der Strukturen in den aufgeführten Sub-TR-Schichten werden bewahrt. In solchen Ausführungsformen, in denen einige, jedoch nicht alle Strukturen in den aufgeführten Sub-TR-Schichten bewahrt werden, werden zumindest die BVD-Strukturen in den Spalten C1 und C6 entfernt.
  • In 4B ist ebenfalls als Teil des Konfigurierens des Layoutdiagramms 408B mit dem Nicht-BPR-Architekturtyp eine erste Durchkontaktierungsstruktur 416A am Schnittpunkt der Verschaltungsschicht VIA6 und der Spalte C1 entfernt worden. Außerdem wurde eine zweite Durchkontaktierungsstruktur am Schnittpunkt der Verschaltungsschicht VIA6 und der Spalte C6 entfernt. Das Entfernen der ersten Durchkontaktierungsstruktur 416A und der zweiten Durchkontaktierungsstruktur aus dem Layoutdiagramm 408A führt zu Folgendem in 4B: eine erste Supra-TR-erste -Durchkontaktierungssäule 412B(1) in den Spalten C1-C2, die die Metallisierungsschichten M7-M15 und die entsprechenden Verschaltungsschichten VIA6-VIA14 überspannt; eine zweite Supra-TR-erste-Durchkontaktierungssäule 412B(2) in den Spalten C5-C6, die die Metallisierungsschichten M7-M15 und die entsprechenden Verschaltungsschichten VIA7-VIA14 überspannt; eine erste Supra-TR-SS_Durchkontaktierung 424(1) in der Spalte C1, die die Metallisierungsschichten M0-M6 und die entsprechenden Verschaltungsschichten VIA0 ­ VIA5 überspannt; und eine zweite Supra-TR-SS_Durchkontaktierung 424(2) in der Spalte C6, die die Metallisierungsschichten MO-M6 und die entsprechenden Verschaltungsschichten VIA0-­ VIA5 überspannt.
  • Jede der Supra-TR-ersten-SS_Durchkontaktierungen 424(1) und 424(2) in den entsprechenden Spalten C1 C6 ist eine Supra-TR-Dummy-Struktur und wird als Artefakt des Layoutdiagramms 408B betrachtet, das auf dem mit dualer Architektur kompatiblen Layoutdiagramm 408A basiert. Daher sind die Supra-TR-erste-SS_Durchkontaktierung 424(1) in der Spalte C1 und die Supra-TR-erste-SS_Durchkontaktierung 424(2) in der Spalte C6 zur Vereinbarkeit mit dem Layoutdiagramm 408B enthalten, das andernfalls mit dem BPR-Architekturtyp kompatibel ist. Im Gegensatz zu den Dummy-Supra-TR-ersten-SS_Durchkontaktierungen 424(1) und 424(2) werden die Supra-TR-ersten-SS_Durchkontaktierungen in den entsprechenden Spalten C1 und C6, die entsprechende Abschnitte der Durchkontaktierungssäulen 412B(1) und 412B(2) bilden, als Supra-TR-Nicht-Dummy-Strukturen bezeichnet. Obwohl derartige Dummy-Strukturen Artefakte, d. h. Exemplare des dritten Typs von Dummy-Struktur sind, können derartige Dummy-Strukturen in einigen Ausführungsformen dennoch insofern nützlich sein, als dass derartige Dummy-Strukturen als eine Anzeige dafür dienen, dass das Layoutdiagramm 408B auf einem mit dualer Architektur kompatiblen Layoutdiagramm 408A basiert.
  • 4B umfasst ferner ein Piktogramm 420B. Das Piktogramm 420B ist eine vereinfachte Darstellung des Layoutdiagramms 408B, die widerspiegelt, dass das Layoutdiagramm 408B: ein Bauelement mit einem Nicht-BPR-Architekturtyp darstellt; und Supra-TR-Nicht-Dummy-Strukturen und Supra-TR-Dummy-Strukturen umfasst, jedoch keine Sub-TR-Nicht-Dummy-Strukturen und keine Sub-TR-Dummy-Strukturen aufweist.
  • 4C ist wiederum ein Querschnitt des Layoutdiagramms 408C, das ein MOM-Kondensator ist, der einen BPR-Architekturtyp aufweist, gemäß einigen Ausführungsformen.
  • In 4C sind als Teil des Konfigurierens des Layoutdiagramms 408C mit dem BPR-Architekturtyp verschiedene Strukturen in einigen der Supra-TR-Schichten entfernt worden. Insbesondere sind in 4C alle Strukturen in den Metallisierungsschichten M10-M15, den entsprechenden Verschaltungsschichten VIA9-VIA14, in der RV-Schicht und in der AP-Schicht aus den Spalten C1-C5 entfernt worden. In einigen Ausführungsformen werden nicht alle Strukturen in den aufgeführten Supra-TR-Schichten entfernt, d. h. einige, jedoch nicht alle der Strukturen in den aufgeführten Supra-TR-Schichten werden bewahrt. In Ausführungsformen, in denen einige, jedoch nicht alle Strukturen in den aufgeführten Supra-TR-Schichten bewahrt werden, werden zumindest die Durchkontaktierungsstrukturen an den Schnittpunkten der Verschaltungsschicht VIA9 und jeder der Spalten C1 und C6 entfernt. Das Layoutdiagramm 408C umfasst einen unteren Anschluss 422(2) und einen oberen Anschluss 422(1) eines Kondensators.
  • Was die Spalte C1 betrifft, so führt das Entfernen aller Strukturen in den Metallisierungsschichten M10-M15, den entsprechenden Verschaltungsschichten VIA9-VIA14, der RV-Schicht und der AP-Schicht dazu, dass eine erste Durchkontaktierungssäule 412C(1) Abschnitte in den Spalten C1 und C2 aufweist, und dazu, dass eine zweite Durchkontaktierungssäule 412C(2) Abschnitte in den Spalten C5 und C6 aufweist.
  • 4C umfasst ferner ein Piktogramm 420C. Das Piktogramm 420C ist eine vereinfachte Darstellung des Layoutdiagramms 408C, die widerspiegelt, dass das Layoutdiagramm 408C: ein Bauelement mit einem BPR-Architekturtyp darstellt; und Supra-TR-Nicht-Dummy-Strukturen und Sub-TR-Nicht-Dummy-Strukturen umfasst, jedoch keine Supra-TR-Dummy-Strukturen und keine Sub-TR-Dummy-Strukturen aufweist.
  • 4D ist wiederum eine Draufsicht des Layoutdiagramms 408D, das dem Querschnitt des Layoutdiagramms 408B in 4B entspricht. Das Layoutdiagramm 408D umfasst keine Strukturen in Schichten oberhalb der Schicht M7 und unterhalb der Schicht M0. Das Layoutdiagramm 408 ist zur Konzentration auf Platten des MOM-Kondensators vereinfacht. Dennoch sind in 4D ungefähre Positionen der Dummy-Supra-TR-SS_Durchkontaktierung 424(1) in der Spalte C1 und der Dummy-Supra-TR-SS_Durchkontaktierung 424(1) in der Spalte C6 (falls andernfalls enthalten) gezeigt.
  • 4E ist wiederum eine Draufsicht des Layoutdiagramms 408E, das dem Querschnitt des Layoutdiagramms 408C in 4C entspricht. Das Layoutdiagramm 408E umfasst keine Strukturen in Schichten oberhalb der Schicht M7. Das Layoutdiagramm 408 ist zur Konzentration auf Platten des MOM-Kondensators vereinfacht. Dennoch sind in 4E ungefähre Positionen von Strukturen (falls andernfalls enthalten) wie folgt gezeigt: eine Position der Dummy-Sub-TR-SS_Durchkontaktierung 426(1) in der Spalte C1; und eine Position der Dummy-Sub-TR-SS_Durchkontaktierung 426(2) in der Spalte C6.
  • Unter Bezugnahme auf 4F umfasst das Schaltbild 408F einen Kondensator C. Entsprechungen zwischen Abschnitten des Schaltbilds 408F und den Spalten in 4B sind in dem Schaltbild 408F bezeichnet. Ein Pfad von einem unteren Anschluss 422(2) des Kondensators C in dem Schaltbild 408F umfasst eine Supra-TR-Durchkontaktierungssäule 412B(1), wobei letztere Supra-TR-Abschnitte in jeder der Spalten C2 und C1 umfasst. Ein Pfad von einem oberen Anschluss 422(1) des Kondensators C in dem Schaltbild 408F umfasst eine Supra-TR-Durchkontaktierungssäule 412B(2), wobei letztere Supra-TR-Abschnitte in jeder der Spalten C5 und C6 umfasst.
  • 4G ist 4F ähnlich, daher umfasst das Schaltbild 408G einen Kondensator C. Entsprechungen zwischen Abschnitten des Schaltbilds 408G und den Spalten in 4C sind in dem Schaltbild 408F bezeichnet. Ein Pfad von einem unteren Anschluss 422(2) des Kondensators C in dem Schaltbild 408G umfasst: eine Supra-TR-Durchkontaktierungssäule 412C(1), wobei letztere einen Supra-TR-Abschnitt in jeder der Spalten C2 und C1 umfasst; und die Sub-TR-SS_Durchkontaktierung 426(1), die Abschnitte in der Spalte C1 aufweist. Ein Pfad von einem oberen Anschluss 422(1) des Kondensators C in dem Schaltbild 408F umfasst: eine Supra-TR-Durchkontaktierungssäule 412C(2), wobei letztere Supra-TR-Abschnitte in jeder der Spalten C5 und C6 umfasst; und die Sub-TR-SS_Durchkontaktierung 426(2), die Abschnitte in der Spalte C6 aufweist.
  • 5A ist ein Querschnitt eines mit dualer Architektur kompatiblen Layoutdiagramms 508A, das ein Halbleiterbauelement darstellt, gemäß einigen Ausführungsformen. 5B und 5C sind Querschnitte von entsprechenden mit einfacher Architektur kompatiblen Layoutdiagrammen 508B und 508C gemäß einigen Ausführungsformen. 5D und 5E sind entsprechende Draufsichten von mit einfacher Architektur kompatiblen Layoutdiagrammen 508D und 508E, die entsprechende Halbleiterbauelemente darstellen, gemäß einigen Ausführungsformen. 5F und 5G sind entsprechende Schaltbilder 508F und 508G gemäß einigen Ausführungsformen.
  • 5A-5C befolgen ein ähnliches Nummerierungsschema wie 2A-2G. Einige Komponenten sind unterschiedlich, obwohl sie einander entsprechen. Um die Identifizierung entsprechender aber unterschiedlicher Komponenten zu erleichtern, werden bei der Nummerierungskonvention 5er-Nummern für 5A-3E verwendet, während für 2A-2G 2er-Nummern verwendet werden. Zum Beispiel ist das Element 512A(2) in 5A ein Exemplar einer Durchkontaktierungssäule und das entsprechende Element 212A in 2A ein Exemplar einer Durchkontaktierungssäule, wobei Ähnlichkeiten durch die gemeinsame Endung _12A widergespiegelt sind und Unterschiede durch die entsprechende Anfangsziffer 5 in 5A und 2 in 2A widergespiegelt sind. Der Kürze halber wird sich die Erörterung stärker auf Unterschiede zwischen 5A-5E und 2A-2G als auf Ähnlichkeiten konzentrieren.
  • Der Querschnitt in 5A ist wiederum ein Querschnitt des Layoutdiagramms 508A. Das Layoutdiagramm 508A ist mit dualer Architektur kompatibel und kann selektiv zurechtgestutzt werden, um entweder das mit einfacher Architektur kompatible Layoutdiagramm 508B aus 5B (das einen Induktor darstellt, der einen Nicht-BPR-Architekturtyp aufweist) oder das mit einfacher Architektur kompatible Layoutdiagramm 508C aus 5C (das einen Induktor darstellt, der einen BPR-Architekturtyp aufweist) zu ergeben.
  • Zu Erörterungszwecken ist das Layoutdiagramm 508A in die Spalten C1, C2, C3, C4 und C5 gegliedert. Die Spalte C1 umfasst einen ersten elektrisch leitfähigen Pfad, der ein erstes Ende einer Supra-TR-Durchkontaktierungssäule 512A(1) elektrisch mit einem ersten Ende einer Sub-TR-Durchkontaktierungssäule 512A(2) koppelt. Der erste elektrisch leitfähige Pfad in der Spalte C1 umfasst unter anderem: eine Supra-TR-SS_Durchkontaktierung 510A, die die Metallisierungsschichten M0-M13 und die entsprechenden Verschaltungsschichten VIAO-VIA13 überspannt; und eine Sub-TR-SS_Durchkontaktierung 510A(3), die die vergrabenen Metallisierungsschichten BMO-BM3 und die entsprechenden vergrabenen Verschaltungsschichten BVIA0-BVTA3 überspannt. Die Spalte C5 umfasst einen zweiten elektrisch leitfähigen Pfad, der ein zweites Ende der Supra-TR-ersten-Durchkontaktierungssäule 512A(1) elektrisch mit einem zweiten Ende einer Sub-TR-zweiten-Durchkontaktierungssäule 512A(2) koppelt. Der zweite elektrisch leitfähige Pfad in der Spalte C5 umfasst unter anderem: eine Supra-TR-SS_Durchkontaktierung 510A(2), die die Metallisierungsschichten M0-M13 und die entsprechenden Verschaltungsschichten VIA0-VIA13 überspannt; und eine Sub-TR-SS Durchkontaktierung 510A(4), die die vergrabenen Metallisierungsschichten BM0-BM3 und die entsprechenden vergrabenen Verschaltungsschichten BVIA0-BVIA3 überspannt.
  • 5B ist wiederum ein Querschnitt des Layoutdiagramms 508B, das ein Induktor ist, der einen Nicht-BPR-Architekturtyp aufweist, gemäß einigen Ausführungsformen.
  • In 5B sind als Teil des Konfigurierens des Layoutdiagramms 508B gemäß einem Nicht-BPR-Architekturtyp alle Strukturen in den verschiedenen Sub-TR-Schichten aus den Spalten C1-C5 entfernt worden. In einigen Ausführungsformen werden nicht alle Strukturen in den aufgeführten Sub-TR-Schichten entfernt, d. h. einige, jedoch nicht alle der Strukturen in den aufgeführten Sub-TR-Schichten werden bewahrt. In solchen Ausführungsformen, in denen einige, jedoch nicht alle Strukturen in den aufgeführten Sub-TR-Schichten bewahrt werden, werden zumindest die BVD-Strukturen in den Spalten C1 und C5 entfernt. Das Layoutdiagramm 508B umfasst unter anderem Nicht-Dummy-Supra-TR-Strukturen, welche umfassen: Supra-TR-SS_Durchkontaktierungen 510B(1) und 510B(2); und eine Nicht-Dummy-Supra-TR-Durchkontaktierungssäule 512(1).
  • 5B umfasst ferner ein Piktogramm 520B. Das Piktogramm 520B ist eine vereinfachte Darstellung des Layoutdiagramms 508B, die widerspiegelt, dass das Layoutdiagramm 508B: ein Bauelement mit einem Nicht-BPR-Architekturtyp darstellt; und Supra-TR-Nicht-Dummy-Strukturen umfasst, jedoch keine Supra-TR-Dummy-Strukturen aufweist und auch keine Sub-TR-Nicht-Dummy-Strukturen und keine Sub-TR-Dummy-Strukturen aufweist.
  • 5C ist wiederum ein Querschnitt des Layoutdiagramms 508C, das ein Induktor ist, der einen BPR-Architekturtyp aufweist, gemäß einigen Ausführungsformen.
  • In 5C sind als Teil des Konfigurierens des Layoutdiagramms 508C mit dem BPR-Architekturtyp verschiedene Strukturen in einigen der Supra-TR-Schichten entfernt worden. Insbesondere sind in 5C alle Strukturen in den Metallisierungsschichten M10-M15, den entsprechenden Verschaltungsschichten VIA9-VIA14, in der RV-Schicht und in der AP-Schicht aus den Spalten C1-C5 entfernt worden. In einigen Ausführungsformen werden nicht alle Strukturen in den aufgeführten Supra-TR-Schichten entfernt, d. h. einige, jedoch nicht alle der Strukturen in den aufgeführten Supra-TR-Schichten werden bewahrt. In Ausführungsformen, in denen einige, jedoch nicht alle Strukturen in den aufgeführten Supra-TR-Schichten bewahrt werden, werden zumindest die Durchkontaktierungsstrukturen an den Schnittpunkten der Verschaltungsschicht VIA9 und jeder der Spalten C1 und C5 entfernt. Was die Spalte C1 betrifft, so führt das Entfernen aller Strukturen in den Metallisierungsschichten M10-M15, den entsprechenden Verschaltungsschichten VIA9-VIA14, der RV-Schicht und der AP-Schicht zu einer Durchkontaktierungssäule 512C(2).
  • In 5C sind ebenfalls als Teil des Konfigurierens des Layoutdiagramms 508C gemäß dem BPR-Architekturtyp die folgenden weiteren Strukturen entfernt worden: die VD-Strukturen in jeder der Spalten C1 und C5; die MD-Strukturen in jeder der Spalten C1 und C5; die Durchkontaktierungsstrukturen an den Schnittpunkten der Spalte C1 und der Verschaltungsschichten VIA0-VIA8; und die Durchkontaktierungsstrukturen an den Schnittpunkten der Spalte C5 und der Verschaltungsschichten VIAO-VIA8. Durch das Entfernen der weiteren Strukturen ergibt sich an den Schnittpunkten der Spalte C1 und der Metallisierungsschichten M0-M9 eine Supra-TR-Routing-Anordnung. Das Layoutdiagramm 508C umfasst unter anderem Dummy-Supra-TR-Strukturen (einschließlich Supra-TR-SS_Durchkontaktierungen 510C(1) und 510C(2)) und Nicht-Dummy-Sub-TR-Strukturen, einschließlich: Sub-TR-Durchkontaktierungen 510C(3) und 510C(4); und eine Sub-TR-Durchkontaktierung 512C(2).
  • 5C umfasst ferner ein Piktogramm 520C. Das Piktogramm 520C ist eine vereinfachte Darstellung des Layoutdiagramms 508C, die widerspiegelt, dass das Layoutdiagramm 508C: ein Bauelement mit einem BPR-Architekturtyp darstellt; und Supra-TR-Nicht-Dummy-Strukturen und Sub-TR-Nicht-Dummy-Strukturen umfasst, jedoch keine Supra-TR-Dummy-Strukturen und keine Sub-TR-Dummy-Strukturen aufweist.
  • 5D ist wiederum eine Draufsicht des Layoutdiagramms 508D, das dem Querschnitt des Layoutdiagramms 508B in 5B entspricht.
  • Das Layoutdiagramm 508D umfasst keine Strukturen in Schichten unterhalb der Schicht M14 und stellt eine der Schichten M14, M15 und AP dar. Obwohl das Layoutdiagramm 508D keine Strukturen in Schichten unterhalb der Schicht M14 umfasst, sind dennoch in 5D ungefähre darunterliegende Positionen der Nicht-Dummy-Supra-TR-SS_Durchkontaktierung 510B(1) in der Spalte C1 und der Nicht-Dummy-Supra-SS_Durchkontaktierung 510B(2) in der Spalte C5 (falls andernfalls enthalten) gezeigt.
  • 5E ist wiederum eine Draufsicht des Layoutdiagramms 508E, das dem Querschnitt des Layoutdiagramms 508C in 5C entspricht. Das Layoutdiagramm 508E umfasst keine Strukturen in Schichten oberhalb der Schicht BM4 und stellt eine der Schichten BM4, BM5 und BAP dar. Obwohl das Layoutdiagramm 508E keine Strukturen in Schichten oberhalb der Schicht BM4 umfasst, sind dennoch in 5D ungefähre darüberliegende Positionen der Nicht-Dummy-Sub-TR-SS_Durchkontaktierung 510C(3) in der Spalte C1 und der Nicht-Dummy-Supra-TR-SS_Durchkontaktierung 510C(4) in der Spalte C5 (falls andernfalls enthalten) gezeigt.
  • Unter Bezugnahme auf 5F umfasst das Schaltbild 508F einen Induktor IND Entsprechungen zwischen Abschnitten des Schaltbilds 508F und den Spalten in 5B sind in dem Schaltbild 508F bezeichnet. Ein Pfad von einem oberen Anschluss des Induktors IND in dem Schaltbild 508F umfasst eine Supra-TR-Durchkontaktierungssäule 510B(1), wobei letztere Supra-TR-Abschnitte in der Spalte C1 umfasst, an deren Spitze eine TTLV angeordnet ist. Ein Pfad von einem unteren Anschluss des Induktors IND in dem Schaltbild 508F umfasst eine Supra-TR-Durchkontaktierungssäule 510B(2), wobei letztere Supra-TR-Abschnitte in der Spalte C6 umfasst, an deren Spitze eine TTLV angeordnet ist.
  • 5G ist 5F ähnlich, daher umfasst das Schaltbild 508G einen Induktor IND Entsprechungen zwischen Abschnitten des Schaltbilds 508G und den Spalten in 5C sind in dem Schaltbild 508G bezeichnet. Ein Pfad von einem oberen Anschluss des Induktors IND in dem Schaltbild 508G umfasst eine Sub-TR-Durchkontaktierungssäule 510C(3), wobei letztere Sub-TR-Abschnitte in der Spalte C1 umfasst, an deren Spitze eine TTLV angeordnet ist. Ein Pfad von einem unteren Anschluss des Induktors IND in dem Schaltbild 508G umfasst eine Sub-TR-Durchkontaktierungssäule 510C(2), wobei letztere Sub-TR-Abschnitte in der Spalte C6 umfasst, an deren Spitze eine TTLV angeordnet ist.
  • 6A ist ein Querschnitt eines mit dualer Architektur kompatiblen Layoutdiagramms 608A, das ein Halbleiterbauelement darstellt, gemäß einigen Ausführungsformen. 6B und 6C sind Querschnitte von entsprechenden mit einfacher Architektur kompatiblen Layoutdiagrammen 608B und 608C gemäß einigen Ausführungsformen. 6D und 6E sind entsprechende Draufsichten von mit einfacher Architektur kompatiblen Layoutdiagrammen 608D und 608E, die entsprechende Halbleiterbauelemente darstellen, gemäß einigen Ausführungsformen. 6F und 6G sind entsprechende Schaltbilder 608F und 608G gemäß einigen Ausführungsformen.
  • 6A-6C befolgen ein ähnliches Nummerierungsschema wie 2A-2G. Einige Komponenten sind unterschiedlich, obwohl sie einander entsprechen. Um die Identifizierung entsprechender aber unterschiedlicher Komponenten zu erleichtern, werden bei der Nummerierungskonvention 6er-Nummern für 6A-3E verwendet, während für 2A-2G 2er-Nummern verwendet werden. Zum Beispiel ist das Element 612A in 6A ein Exemplar einer Durchkontaktierungssäule und das entsprechende Element 212A in 2A ein Exemplar einer Durchkontaktierungssäule, wobei Ähnlichkeiten durch die gemeinsame Endung _12A widergespiegelt sind und Unterschiede durch die entsprechende Anfangsziffer 6 in 6A und 2 in 2A widergespiegelt sind. Der Kürze halber wird sich die Erörterung stärker auf Unterschiede zwischen 6A-6E und 2A-2G als auf Ähnlichkeiten konzentrieren.
  • Der Querschnitt in 6A ist wiederum ein Querschnitt des Layoutdiagramms 608A. Das Layoutdiagramm 608A ist mit dualer Architektur kompatibel und kann selektiv zurechtgestutzt werden, um entweder das mit einfacher Architektur kompatible Layoutdiagramm 608B aus 4B (das ein Metall-Isolator-Metall-Bauelement (MIM-Bauelement), z. B. einen MIM-Kondensator darstellt, das einen Nicht-BPR-Architekturtyp aufweist) oder das mit einfacher Architektur kompatible Layoutdiagramm 608C aus 6C (das einen MIM-Kondensator darstellt, der einen BPR-Architekturtyp aufweist) zu ergeben. In einigen Ausführungsformen ist der MIM-Kondensator ein MIM-Kondensator vom Typ mit superhoher Dichte (SHD) (ein SHDMIM-Kondensator).
  • Zu Erörterungszwecken ist das Layoutdiagramm 608A in die Spalten C1, C2, C3 und C4 gegliedert. Die Spalte C4 umfasst zum Beispiel einen ersten elektrisch leitfähigen Pfad, der das Pad in der Pad-Schicht AP elektrisch mit dem vergrabenen Pad in der Schicht BAP koppelt. Der erste elektrisch leitfähige Pfad in der Spalte C4 umfasst unter anderem: eine erste Supra-TR-erste-SS_Durchkontaktierung 612A(1), die die Metallisierungsschichten M0-M15 und die entsprechenden Verschaltungsschichten VIAO-VIA14 überspannt; und eine erste Sub-TR-erste-SS Durchkontaktierung, die die vergrabenen Metallisierungsschichten BM0-BM5 und die entsprechenden vergrabenen Verschaltungsschichten BVIAO-BVIA4 überspannt.
  • In 6A umfasst die Spalte C3 einen zweiten elektrisch leitfähigen Pfad, der das Pad in der Pad-Schicht AP elektrisch mit dem vergrabenen Pad in der Schicht BAP koppelt. Der zweite elektrisch leitfähige Pfad in der Spalte C3 umfasst unter anderem: eine zweite Supra-TR-zweite-SS_Durchkontaktierung 610A(2), die die Metallisierungsschichten M0-M15 und die entsprechenden Verschaltungsschichten VIAO-VIA14 überspannt; und eine zweite Sub-TRzweite-SS _Durchkontaktierung, die die vergrabenen Metallisierungsschichten BM0-BM5 und die entsprechenden vergrabenen Verschaltungsschichten BVIAO-BVIA4 überspannt. Gemeinsam stellen die erste Supra-TR-SS_Durchkontaktierung 610A(1) und die zweite Supra-TR-erste-Durchkontaktierungssäule 612A(2) eine Supra-TR-Durchkontaktierungssäule 612A dar.
  • Die Spalte C1 umfasst einen dritten elektrisch leitfähigen Pfad, der das Pad in der Pad-Schicht AP elektrisch mit dem vergrabenen Pad in der Schicht BAP koppelt. Der dritte elektrisch leitfähige Pfad in der Spalte C3 umfasst unter anderem: eine dritte Supra-TR-zweite-SS _Durchkontaktierung, die die Metallisierungsschichten MO-M15 und die entsprechenden Verschaltungsschichten VIAO-VIA14 überspannt; und eine dritte Sub-TR-zweite-SS Durchkontaktierung, die die vergrabenen Metallisierungsschichten BM0-BM5 und die entsprechenden vergrabenen Verschaltungsschichten BVIAO-BVIA4 überspannt.
  • Das Layoutdiagramm 608A umfasst ferner eine Supra-TR-MIM-Struktur mit superhoher Dichte (SHD) am Schnittpunkt der Spalte C2 und der RV-Schicht und eine Sub-TR-SHD-MIM-Struktur am Schnittpunkt der Spalte C2 und der BRV-Schicht. Entsprechende Abschnitte der Supra-TR-SHD-MIM-Struktur sind elektrisch mit den RV-Kontaktstrukturen in jeder der Spalten C1 und C3 gekoppelt. Entsprechende Abschnitte der Sub-TR-SHD-MIM-Struktur sind elektrisch mit den BRV-Kontaktstrukturen in jeder der Spalten C1 und C3 gekoppelt.
  • 6B ist wiederum ein Querschnitt des Layoutdiagramms 608B, das ein MIM-Kondensator ist, der einen Nicht-BPR-Architekturtyp aufweist, gemäß einigen Ausführungsformen.
  • In 6B sind als Teil des Konfigurierens des Layoutdiagramms 608B gemäß einem Nicht-BPR-Architekturtyp alle Strukturen in den verschiedenen Sub-TR-Schichten aus den Spalten C1-C4 entfernt worden. In einigen Ausführungsformen werden nicht alle Strukturen in den aufgeführten Sub-TR-Schichten entfernt, d. h. einige, jedoch nicht alle der Strukturen in den aufgeführten Sub-TR-Schichten werden bewahrt. In solchen Ausführungsformen, in denen einige, jedoch nicht alle Strukturen in den aufgeführten Sub-TR-Schichten bewahrt werden, werden zumindest die BVD-Strukturen in den Spalten C1, C3 und C4 entfernt.
  • 6B umfasst ferner ein Piktogramm 620B. Das Piktogramm 620B ist eine vereinfachte Darstellung des Layoutdiagramms 608B, die widerspiegelt, dass das Layoutdiagramm 608B: ein Bauelement mit einem Nicht-BPR-Architekturtyp darstellt; und Supra-TR-Nicht-Dummy-Strukturen umfasst, jedoch keine Supra-TR-Dummy-Strukturen, keine Sub-TR-Nicht-Dummy-Strukturen und keine Sub-TR-Dummy-Strukturen aufweist.
  • 6C ist wiederum ein Querschnitt des Layoutdiagramms 608C, das ein MOM-Kondensator ist, der einen BPR-Architekturtyp aufweist, gemäß einigen Ausführungsformen.
  • In 6C sind als Teil des Konfigurierens des Layoutdiagramms 608C mit dem BPR-Architekturtyp verschiedene Strukturen in einigen der Supra-TR-Schichten entfernt worden. Insbesondere sind in 6C alle Strukturen in den Metallisierungsschichten M10-M15, den entsprechenden Verschaltungsschichten VIA9-VIA14, in der RV-Schicht und in der AP-Schicht aus den Spalten C1-C5 entfernt worden. In einigen Ausführungsformen werden nicht alle Strukturen in den aufgeführten Supra-TR-Schichten entfernt, d. h. einige, jedoch nicht alle der Strukturen in den aufgeführten Supra-TR-Schichten werden bewahrt. In Ausführungsformen, in denen einige, jedoch nicht alle Strukturen in den aufgeführten TR-Schichten bewahrt werden, werden zumindest die Durchkontaktierungsstrukturen an den Schnittpunkten der Verschaltungsschicht VIA9 und jeder der Spalten C1, C3 und C5 entfernt.
  • Durch das Entfernen der Supra-TR-Strukturen in der Verschaltungsschicht VIA9 und darüber ergeben sich folgende: eine Supra-TR-SS_Durchkontaktierung in der Spalte C4 (die Metallisierungsschichten MO-M9 und die entsprechenden Verschaltungsschichten VIAO-VIA8 überspannen), bei der es sich um eine Supra-TR-Dummy-Struktur handelt; und eine Sub-TR-SS-Durchkontaktierung in der Spalte C4 (die Metallisierungsschichten BM0-BM5 und die entsprechenden vergrabenen Verschaltungsschichten BVIA0-BVTA4 überspannen), bei der es sich um eine Sub-TR-Dummy-Struktur handelt. Es sei angemerkt, dass die Supra-TR-Dummy-Struktur in der Spalte C4 und die Sub-TR-Dummy-Struktur in der Spalte C4 elektrisch unter anderem durch eine TSV-Struktur in der TR-Schicht in der Spalte C4 gekoppelt sind. Solche Dummy-Strukturen werden als Artefakte des Layoutdiagramms 608B betrachtet, das auf dem mit dualer Architektur kompatiblen Layoutdiagramm 608A basiert. Obwohl derartige Dummy-Strukturen Artefakte, d. h. Exemplare des dritten Typs von Dummy-Struktur sind, können derartige Dummy-Strukturen in einigen Ausführungsformen dennoch insofern nützlich sein, als dass derartige Dummy-Strukturen als eine Anzeige dafür dienen, dass das Layoutdiagramm 608C auf einem mit dualer Architektur kompatiblen Layoutdiagramm 608A basiert.
  • In 6C ist eine Grundfläche der Supra-TR-Dummy-Struktur und der Sub-TR-Dummy-Struktur in der Spalte C4 im Wesentlichen innerhalb einer gemeinsamen Grundfläche der Komponenten des Layoutdiagramms 608C enthalten, die sich in der TR-Schicht befinden, nämlich die TSV in jeder der Spalten C1, C3 und C4. Bezogen auf die X-Achse sind die Supra-TR-Dummy-Struktur und die Sub-TR-Dummy-Struktur in der Spalte C4 asymmetrisch zu den Komponenten des Layoutdiagramms 208B positioniert, die sich in der TR-Schicht befinden, nämlich die TSV in jeder der Spalten C1, C3 und C4.
  • 6C umfasst ferner ein Piktogramm 620C. Das Piktogramm 620C ist eine vereinfachte Darstellung des Layoutdiagramms 608C, die widerspiegelt, dass das Layoutdiagramm 608C: ein Bauelement mit einem BPR-Architekturtyp darstellt; und Supra-TR-Nicht-Dummy-Strukturen, Supra-TR-Dummy-Strukturen, Sub-TR-Nicht-Dummy-Strukturen und Sub-TR-Dummy-Strukturen umfasst.
  • 6D ist wiederum eine Draufsicht des Layoutdiagramms 608D, das dem Querschnitt des Layoutdiagramms 608B in 6B entspricht. Das Layoutdiagramm 608D umfasst Strukturen in der Schicht RV. Obwohl das Layoutdiagramm 608D keine Strukturen in anderen Schichten als der Schicht RV umfasst, sind dennoch in 6D ungefähre Positionen der darunterliegenden Nicht-Dummy-Supra-TR-SS_Durchkontaktierungen 610B(1) in der Spalte C1, 610B(2) in der Spalte C3 und 610B(3) in der Spalte C4 (falls andernfalls enthalten) gezeigt.
  • 6E ist wiederum eine Draufsicht des Layoutdiagramms 608E, das dem Querschnitt des Layoutdiagramms 608C in 6C entspricht. Das Layoutdiagramm 608E umfasst Strukturen in der Schicht BRV. Obwohl das Layoutdiagramm 608E keine Strukturen in anderen Schichten als der Schicht BRV umfasst, sind dennoch in 6D ungefähre Positionen der darüberliegenden Nicht-Dummy-Sub-TR-SS_Durchkontaktierungen 610C(4) in der Spalte C1, 610C(5) in der Spalte C3 und 610C(6) in der Spalte C4 und der darüberliegenden Nicht-Dummy-Supra-TR-SS_Durchkontaktierungen 610C(1) in der Spalte C1, 610C(2) in der Spalte C3 und 610C(3) in der Spalte C4 (falls andernfalls enthalten) gezeigt.
  • Unter Bezugnahme auf 6F umfasst das Schaltbild 608F einen Kondensator MIM vom MIM0-Typ. Entsprechungen zwischen Abschnitten des Schaltbilds 608F und den Spalten in 6B sind in dem Schaltbild 608F bezeichnet. Ein Pfad von einem oberen Anschluss des Kondensators MIM in dem Schaltbild 608F umfasst eine Supra-TR-Durchkontaktierungssäule 610B(1) in der Spalte C1, an deren Spitze eine TTLV angeordnet ist. Ein Pfad von einem unteren Anschluss des Kondensators MIM in dem Schaltbild 608F umfasst eine Supra-TR-Durchkontaktierungssäule 610B(2) in der Spalte C3 und eine Supra-TR-Durchkontaktierungssäule 610B(3) in der Spalte C6, an deren Spitze eine TTLV angeordnet ist.
  • 6G ist 6F ähnlich, daher umfasst das Schaltbild 608G einen Kondensator MIM Entsprechungen zwischen Abschnitten des Schaltbilds 608G und den Spalten in 6C sind in dem Schaltbild 608G bezeichnet. Ein Pfad von einem oberen Anschluss des Kondensators MIM in dem Schaltbild 608G umfasst eine Sub-TR-Durchkontaktierungssäule 610C(3) und eine Supra-TR-Durchkontaktierungssäule 610C(1) in der Spalte C1. Ein Pfad von einem oberen Anschluss des Kondensators MIM in dem Schaltbild 608G umfasst eine Sub-TR-Durchkontaktierungssäule 610C(2) und eine Supra-TRA-Durchkontaktierungssäule 610C(2) in der Spalte C6.
  • 7A ist ein Querschnitt eines mit dualer Architektur kompatiblen Layoutdiagramms 708A, das ein Halbleiterbauelement darstellt, gemäß einigen Ausführungsformen. 7B und 7C sind Querschnitte von entsprechenden mit einfacher Architektur kompatiblen Layoutdiagrammen 708B und 708C gemäß einigen Ausführungsformen. 7D und 7E sind entsprechende Draufsichten von mit einfacher Architektur kompatiblen Layoutdiagrammen 708D und 708E gemäß einigen Ausführungsformen. 7F und 7G sind entsprechende Schaltbilder 708F und 708G gemäß einigen Ausführungsformen. 7H und 7I sind Querschnitte von entsprechenden mit einfacher Architektur kompatiblen Layoutdiagrammen 708H und 7081 gemäß einigen Ausführungsformen.
  • Insbesondere entsprechen 7B, 7D und 7F einander. 7C, 7E und 7G entsprechen einander. In einigen Ausführungsformen sind die Layoutdiagramme 708D und 708E der 7D bzw. 7E auf einem nichtflüchtigen computerlesbaren Medium (siehe 10) gespeichert.
  • 7A-7G befolgen ein ähnliches Nummerierungsschema wie 2A-2G. Einige Komponenten sind unterschiedlich, obwohl sie einander entsprechen. Um die Identifizierung entsprechender aber unterschiedlicher Komponenten zu erleichtern, werden bei der Nummerierungskonvention 7er-Nummern für 7A-3E verwendet, während für 2A-2G 2er-Nummern verwendet werden. Zum Beispiel ist das Element 710A in 7A ein Exemplar einer SS Durchkontaktierung und das entsprechende Element 210A in 2A ein Exemplar einer SS Durchkontaktierung, wobei Ähnlichkeiten durch die gemeinsame Endung _10A widergespiegelt sind und Unterschiede durch die entsprechende Anfangsziffer 7 in 7A und 2 in 2A widergespiegelt sind. Der Kürze halber wird sich die Erörterung stärker auf Unterschiede zwischen 7A-7C und 2A-2G als auf Ähnlichkeiten konzentrieren.
  • Der Querschnitt in 7A ist wiederum ein Querschnitt des Layoutdiagramms 708A. Das Layoutdiagramm 708A ist mit dualer Architektur kompatibel und kann selektiv zurechtgestutzt werden, um entweder das mit einfacher Architektur kompatible Layoutdiagramm 708B aus 4B (das einen Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) darstellt, der einen Nicht-BPR-Architekturtyp aufweist) oder das mit einfacher Architektur kompatible Layoutdiagramm 708C aus 7C (das einen MOSFET darstellt, der einen BPR-Architekturtyp aufweist) zu ergeben. Zu Erörterungszwecken ist das Layoutdiagramm 708A in die Spalten C1, C2, C3, C4, C5 und C6 gegliedert.
  • 7B ist wiederum ein Querschnitt des Layoutdiagramms 708B, das ein MOSFET ist, der einen Nicht-BPR-Architekturtyp aufweist, gemäß einigen Ausführungsformen.
  • In 7B sind als Teil des Konfigurierens des Layoutdiagramms 708B gemäß einem Nicht-BPR-Architekturtyp alle Strukturen in den verschiedenen Sub-TR-Schichten aus den Spalten C1-C5 entfernt worden. Das Layoutdiagramm 708B umfasst Supra-TR-SS_Durchkontaktierungen 718B(1) in der Spalte C1 und 710B(2) in der Spalte C6. In einigen Ausführungsformen werden nicht alle Strukturen in den aufgeführten Sub-TR-Schichten entfernt, d. h. einige, jedoch nicht alle der Strukturen in den aufgeführten Sub-TR-Schichten werden bewahrt. In solchen Ausführungsformen, in denen einige, jedoch nicht alle Strukturen in den aufgeführten Sub-TR-Schichten bewahrt werden, werden zumindest die BVD-Strukturen in den Spalten C1 und C6 entfernt.
  • 7B umfasst ferner ein Piktogramm 720B. Das Piktogramm 720B ist eine vereinfachte Darstellung des Layoutdiagramms 708B, die widerspiegelt, dass das Layoutdiagramm 708B: ein Bauelement mit einem Nicht-BPR-Architekturtyp darstellt; und Supra-TR-Nicht-Dummy-Strukturen umfasst, jedoch keine Supra-TR-Dummy-Strukturen, keine Sub-TR-Nicht-Dummy-Strukturen und keine Sub-TR-Dummy-Strukturen aufweist.
  • 7C ist wiederum ein Querschnitt des Layoutdiagramms 708C, das ein Induktor ist, der einen BPR-Architekturtyp aufweist, gemäß einigen Ausführungsformen.
  • In 7C sind als Teil des Konfigurierens des Layoutdiagramms 708C mit dem BPR-Architekturtyp verschiedene Strukturen in einigen der Supra-TR-Schichten entfernt worden. Insbesondere sind in 7C alle Strukturen in den Metallisierungsschichten M10-M15, den entsprechenden Verschaltungsschichten VIA9-VIA14, in der RV-Schicht und in der AP-Schicht aus den Spalten C1-C5 entfernt worden.
  • 7C umfasst ferner ein Piktogramm 720C. Das Piktogramm 720C ist eine vereinfachte Darstellung des Layoutdiagramms 708C, die widerspiegelt, dass das Layoutdiagramm 708C: ein Bauelement mit einem BPR-Architekturtyp darstellt; und Supra-TR-Nicht-Dummy-Strukturen und Sub-TR-Nicht-Dummy-Strukturen umfasst, jedoch keine Supra-TR-Dummy-Strukturen und keine Sub-TR-Dummy-Strukturen aufweist.
  • 7D ist wiederum eine Draufsicht des Layoutdiagramms 708D, das dem Querschnitt des Layoutdiagramms 708B in 7B entspricht. Der Einfachheit halber umfasst das Layoutdiagramm 708D keine Strukturen in der TR-Schicht, der Schicht M0 und der Schicht VD/VG.
  • 7E ist wiederum eine Draufsicht des Layoutdiagramms 708E, das dem Querschnitt des Layoutdiagramms 708C in 7C entspricht. Der Einfachheit halber umfasst das Layoutdiagramm 708E keine Strukturen in der TR-Schicht, der Schicht M0 und der Schicht VD/VG. Obwohl das Layoutdiagramm 708E keine anderen Strukturen als die Strukturen in der TR-Schicht, der Schicht M0 und der Schicht VD/VG umfasst, sind dennoch in 7E ungefähre darunterliegende Positionen von BVD-Strukturen in der Schicht BVD/BVG und Strukturen in der Schicht BM0 210B (falls andernfalls enthalten) gezeigt.
  • Unter Bezugnahme auf 7F umfasst das Schaltbild 708F eine Schaltung 728, z. B. eine Inverterschaltung. Entsprechungen zwischen Abschnitten des Schaltbilds 708F und den Spalten in 7B sind in dem Schaltbild 708F bezeichnet. Ein Pfad, welcher der Schaltung 728 eine erste Referenzspannung, z. B. VDD bereitstellt, umfasst eine Supra-TR-SS_Durchkontaktierung 710B(1) in der Spalte C1. Ein Pfad, welcher der Schaltung 728 eine zweite Referenzspannung, z. B. VSS bereitstellt, umfasst eine Supra-TR-SS_Durchkontaktierung 710B(2) in der Spalte C6.
  • Unter Bezugnahme auf 7G umfasst das Schaltbild 708G eine Schaltung 728, z. B. eine Inverterschaltung. Entsprechungen zwischen Abschnitten des Schaltbilds 708G und den Spalten in 7C sind in dem Schaltbild 708G bezeichnet. Ein Pfad, welcher der Schaltung 728 eine erste Referenzspannung, z. B. VDD bereitstellt, umfasst eine Supra-TR-SS_Durchkontaktierung 710C(1) und eine Sub-TR-SS_Durchkontaktierung 710C(3) in der Spalte C1. Ein Pfad, welcher der Schaltung 728 eine zweite Referenzspannung, z. B. VSS bereitstellt, umfasst eine Supra-TR-SS_Durchkontaktierung 710C(2) und eine Sub-TR-SS_Durchkontaktierung 710C(4) in der Spalte C6.
  • 8 ist ein Flussdiagramm eines Verfahrens 800 zum Herstellen eines Halbleiterbauelements gemäß einigen Ausführungsformen.
  • Gemäß einigen Ausführungsformen kann das Verfahren 800 zum Beispiel unter Verwendung eines EDA-Systems 1000 (10, nachstehend erörtert) und eines Herstellungssystems 1100 für integrierte Schaltungen (IC-Herstellungssystems) (11, nachstehend erörtert) implementierbar sein. Beispiele für ein Halbleiterbauelement, das gemäß dem Verfahren 800 hergestellt werden kann, umfassen das Halbleiterbauelement 100 aus 1, Halbleiterbauelemente, die verschiedenen der vorliegend offenbarten Layoutdiagramme entsprechen, oder dergleichen.
  • In 8A umfasst das Verfahren 800 Block 802-804. In Block 802 wird ein Layoutdiagramm erzeugt, das unter anderem eines oder mehrere der vorliegend offenbarten Layoutdiagramme oder dergleichen umfasst. Gemäß einigen Ausführungsformen kann Block 802 zum Beispiel unter Verwendung des EDA-Systems 1000 (10, nachstehend erörtert) umgesetzt werden. Nach Block 802 geht der Ablauf zu Block 804 über.
  • In Block 804 wird bzw. werden basierend auf dem Layoutdiagramm (A) eine oder mehrere fotolithografische Belichtungen durchgeführt, (B) eine oder mehrere Halbleitermasken gefertigt und/oder (C) eine oder mehrere Komponenten in einer Schicht eines Halbleiterbauelements gefertigt. Siehe die nachstehende Erörterung zu 11.
  • 9 ist ein Flussdiagramm eines Verfahrens zum Herstellen eines Halbleiterbauelements gemäß einigen Ausführungsformen.
  • Insbesondere zeigt das Flussdiagramm in 9 weitere Blöcke, die gemäß einem oder mehreren Ausführungsformen in Block 802 aus 8 enthalten sind. In 9 umfasst Block 802 Block 902-908. In Block 902 werden Strukturen, die entsprechende Komponenten eines Transistors darstellen, in einer Transistorschicht des Layoutdiagramms erzeugt. Beispiele für die Komponenten eines Transistors in der Transistorschicht sind der B-Anschluss, der D-Anschluss, der G-Anschluss und der S-Anschluss in der TR-Schicht aus 2A. Nach Block 902 geht der Ablauf zu Block 904 über.
  • In Block 904 werden Strukturen, die Supra-TR-Strukturen darstellen, in entsprechenden Schichten des Layoutdiagramms oberhalb der Transistorschicht erzeugt, die mit dem Halbleiterbauelement vereinbar sind, das eine Architektur mit nicht vergrabener Stromschiene (Nicht-BPR-Architektur) aufweist, und die mit dem Halbleiterbauelement vereinbar sind, das eine Architektur mit vergrabener Stromschiene (BPR-Architektur) aufweist. Beispiele für derartige Supra-TR-Strukturen sind die Supra-TR-Strukturen in jeder der Spalten C1-C5 in 2A. Von Block 904 geht der Ablauf weiter zu Block 906.
  • In Block 906 werden Strukturen, die Sub-TR-Strukturen darstellen, in entsprechenden Schichten des Layoutdiagramms unterhalb der Transistorschicht (Sub-TR-Schichten) erzeugt, die mit dem Halbleiterbauelement vereinbar sind, das die BPR-Architektur aufweist. Beispiele für derartige Sub-TR-Strukturen sind die Sub-TR-Strukturen in jeder der Spalten C1-C5 in 2A. Von Block 906 geht der Ablauf weiter zu Block 908.
  • In Block 908 wird einer der folgenden Schritte durchgeführt: wenn das Halbleiterbauelement die Nicht-BPR-Architektur aufweisen soll, dann werden Strukturen entfernt, die mit dem BPR-Architekturtyp vereinbare Sub-TR-Strukturen darstellen; oder, wenn das Halbleiterbauelement die BPR-Architektur aufweisen soll, dann werden Strukturen entfernt, die mit dem Nicht-BPR-Architekturtyp vereinbare Supra-TR-Strukturen darstellen. Ein Beispiel für das Entfernen von Strukturen, die Sub-TR-Strukturen darstellen, um mit dem Nicht-BPR-Architekturtyp vereinbar zu sein, ist das Entfernen von Strukturen, die Sub-TR-Strukturen darstellen, aus dem Layoutdiagramm 208A in 2A als Teil des Erzeugens des Layoutdiagramms 208B in 2B. Ein Beispiel für das Entfernen einiger der Strukturen, die Supra-TR-Strukturen darstellen, um mit dem BPR-Architekturtyp vereinbar zu sein, ist das Entfernen aller Strukturen, die in den Metallisierungsschichten M10-M15, den entsprechenden Verschaltungsschichten VIA9-VIA14, der RV-Schicht und der AP-Schicht Supra-TR-Strukturen darstellen, aus den Spalten C1-C5 des Layoutdiagramms 208A in 2A als Teil des Erzeugens des Layoutdiagramms 208C in 2C.
  • Gemäß der numerischen Reihenfolge folgt 10 auf 9. Die Erörterung wird jedoch nicht mit 10, sondern mit 12A-12B fortgesetzt. Nach Erörterung von 12A-12B kehrt die Erörterung zu 10 und 11 zurück.
  • Gemäß einigen Ausführungsformen kann das Verfahren aus 12A-12B zum Beispiel unter Verwendung des Herstellungssystems 1100 für integrierte Schaltungen (IC-Herstellungssystems) (11, nachstehend erörtert) umgesetzt werden. Beispiele für ein Halbleiterbauelement, das gemäß dem Verfahren 800 hergestellt werden kann, umfassen das Halbleiterbauelement 100 aus 1, Halbleiterbauelemente, die verschiedenen der vorliegend offenbarten Layoutdiagramme entsprechen, oder dergleichen.
  • Das Verfahren aus 12A-12B umfasst Block 1202-1206 und 1236.
  • In Block 1202 werden Komponenten von Transistoren in der Transistorschicht eines Halbleiterbauelements basierend auf einem mit einfacher Architektur kompatiblen Layoutdiagramm gebildet, das durch Beschneiden eines mit dualer Architektur kompatiblen erzeugt wurde. Beispiele für in der Transistorschicht gebildete Komponenten umfassen Komponenten, die den G-, D-, S- oder B-Anschlüssen oder der TTLV aus 2A und 2C entsprechen oder dergleichen. Von Block 1202 geht der Ablauf weiter zu Block 1204.
  • Nach Block 1204 kann der Ablauf entweder mit Block 1206 oder mit Block 1236 fortgesetzt werden, was dadurch verdeutlicht ist, dass Block 1204 als Symbol für eine logische Exklusiv-Oder-Verzweigung (XOR-Verzweigung) gezeigt ist. Die Erörterung wird zunächst mit Block 1206 fortgesetzt, kehrt jedoch später zu Block 1236 zurück. Dementsprechend wird hier angenommen, dass der Ablauf nach Block 1204 mit Block 1206 fortgesetzt wird.
  • Der Ablaufpfad von Block 1204 zu Block 1206 spiegelt wider, dass das mit einfacher Architektur kompatible Layoutdiagramm den BPR-Architekturtyp aufweist, der Sub-TR-Schichten und Supra-TR-Schichten umfasst. Dementsprechend werden in Block 1206 weitere Komponenten gemäß dem BPR-Architekturtyp gefertigt, der Sub-TR-Schichten und Supra-TR-Schicht umfasst. Beispiele für den BPR-Architekturtyp umfassen Halbleiterbauelemente, die den Layoutdiagramme aus 2C, 3C, 4C, 5C, 6C, 7C entsprechen oder dergleichen. Block 1206 umfasst Block 1208-1220. Der Ablauf geht zu Block 1208 über.
  • In Block 1208 werden in entsprechenden Sub-TR-Schichten verschiedene Nicht-Dummy-Sub-TR-Strukturen gebildet und mit entsprechenden Transistorkomponenten in der TR-Schicht gekoppelt. Beispiele für Nicht-Dummy-Sub-TR-Strukturen umfassen Strukturen, die der Durchkontaktierungssäule 210C(4) in 2C, der Durchkontaktierungssäule 310C in 3C, den Durchkontaktierungssäulen 426C(1) und 426C(2) in 4C, den SS_Durchkontaktierungen 510C(3) und 510C(4) in 5C, den SS_Durchkontaktierungen 610C(4) und 610C(5) in 6C, den SS_Durchkontaktierungen 710C(3) und 710C(4) in 7C oder dergleichen entsprechen. Von Block 1208 geht der Ablauf weiter zu Block 1210.
  • In Block 1210 werden in entsprechenden Supra-TR-Schichten verschiedene Dummy-Supra-TR-Strukturen gebildet, die entsprechende Artefakte sind, die sich aus dem Duale-Architektur-Design ergeben, das zur Anpassung an den Nicht-BPR-Architekturtyp geeignet ist. Beispiele für Dummy-Supra-TR-Strukturen umfassen Strukturen, die den Supra-TR-SS_Durchkontaktierungen in der Spalte C1 in 2C, den SS_Durchkontaktierungen 510C(1) und 510C(2) in 5C, der SS Durchkontaktierung 610(C) in 6C oder dergleichen entsprechen. Von Block 1210 geht der Ablauf weiter zu Block 1212.
  • In Block 1212 werden in entsprechenden Sub-TR-Schichten verschiedene Dummy-Sub-TR-Strukturen gebildet, die entsprechende Artefakte sind, die sich aus dem Duale-Architektur-Design ergeben, das zur Anpassung an den Nicht-BPR-Architekturtyp geeignet ist. Beispiele für Dummy-Sub-TR-Strukturen umfassen Strukturen, die der Sub-TR-SS_Durchkontaktierung 610C(6) in 6C entsprechend oder dergleichen. Nach Block 1212 geht der Ablauf zu Block 1214 in 12B über.
  • Nach Block 1214 in 12B kann der Ablauf entweder mit Block 1216, mit Block 1218 oder mit Block 1220 fortgesetzt werden, was dadurch verdeutlicht ist, dass Block 1204 als Symbol für eine logische Oder-Verzweigung gezeigt ist. Die Erörterung wird zunächst mit Block 1216 fortgesetzt, kehrt jedoch später zu jedem der Blöcke 1218 und 1220 zurück. Dementsprechend wird hier angenommen, dass der Ablauf nach Block 1214 mit Block 1216 fortgesetzt wird.
  • In Block 1216 werden die verschiedenen Dummy-Supra-TR-Strukturen asymmetrisch zu den verschiedenen Nicht-Dummy-Sub-TR-Strukturen positioniert. Beispiele für Dummy-Supra-TR-Strukturen, die asymmetrisch zu den verschiedenen Nicht-Dummy-Sub-TR-Strukturen positioniert sind, umfassen Strukturen, die der Dummy-Supra-TR-SS_Durchkontaktierung 610C(3) entsprechen, die asymmetrisch zu den Nicht-Dummy-Sub-TR-SS-Durchkontaktierungen 610C(4) und 610C(5) positioniert ist, oder dergleichen.
  • Wird stattdessen angenommen, dass der Ablauf von Block 1214 zu Block 1218 übergeht, dann werden in Block 1218 die verschiedenen Dummy-Supra-TR-Strukturen symmetrisch zu den verschiedenen Nicht-Dummy-Sub-TR-Strukturen positioniert. Beispiele für Dummy-Supra-TR-Strukturen, die symmetrisch zu den verschiedenen Nicht-Dummy-Sub-TR-Strukturen positioniert sind, umfassen Strukturen, die den Supra-TR-SS_Durchkontaktierungen 510C(1) und 510C(2) entsprechen, die symmetrisch zu den Sub-TR-SS_Durchkontaktierungen 510C(3) und 510C(4) in 5C positioniert sind, oder dergleichen.
  • Wird stattdessen angenommen, dass der Ablauf von Block 1214 zu Block 1220 übergeht, dann wird in Block 1220 eine gemeinsame Grundfläche der verschiedenen Dummy-Supra-TR-Strukturen und/oder der verschiedenen Sub-TR-Strukturen so eingerichtet, dass sie innerhalb einer Grundfläche der entsprechenden enthalten ist.
  • Die Erörterung kehrt nun zu Block 1204 zurück, wobei diesmal angenommen wird, dass der Ablauf nach Block 1204 mit Block 1236 fortgesetzt wird. Beispiele dafür, dass die gemeinsame Grundfläche der verschiedenen Dummy-Supra-TR-Strukturen innerhalb der Grundfläche der entsprechenden Komponenten in der TR-Schicht enthalten ist, umfassen die gemeinsamen Grundflächen der Dummy-Supra-TR-Strukturen entsprechend den Layoutdiagramme in 2C, 3C, 4C, 5C, 6C, 7C oder dergleichen.
  • Der Ablaufpfad von Block 1204 zu Block 1206 spiegelt wider, dass das mit einfacher Architektur kompatible Layoutdiagramm den Nicht-BPR-Architekturtyp aufweist, der Supra-TR-Schichten umfasst. Dementsprechend werden in Block 1236 weitere Komponenten gemäß dem Nicht-BPR-Architekturtyp gefertigt, der Supra-TR-Schichten umfasst. Beispiele für den BPR-Architekturtyp umfassen Halbleiterbauelemente, die den Layoutdiagramme in 2B, 3B, 4B, 5B, 6B, 7B entsprechen oder dergleichen. Block 1236 umfasst Block 1238-1240, 1244 und Block 1248-2250. Der Ablauf geht zu Block 1238 über.
  • In Block 1238 werden in entsprechenden Supra-TR-Schichten verschiedene Nicht-Dummy-Sub-TR-Strukturen gebildet und mit entsprechenden Transistorkomponenten in der TR-Schicht gekoppelt. Beispiele für Nicht-Dummy-Supra-TR-Strukturen umfassen Strukturen, die der Durchkontaktierungssäule 212B und der SS_Durchkontaktierung 210B in 2B, der Durchkontaktierungssäule 312B in 3B, den Durchkontaktierungssäulen 412B(1) und 412B(2) und dem unteren Anschluss 422(2) und dem oberen Anschluss 422(1) in 4B, den SS_Durchkontaktierungen 519B(1) und 510B(2) in 5B, den SS_Durchkontaktierungen 610B(1), 610B(2) und 610B(3) in 6B, den SS Durchkontaktierungen 710B(1) und 710B(2) in 7C entsprechen oder dergleichen. Nach Block 1238 geht der Ablauf zu Block 1244 in 12B über.
  • Nach Block 12454 in 12B kann der Ablauf entweder mit Block 1246, mit Block 1248 oder mit Block 1250 fortgesetzt werden, was dadurch verdeutlicht ist, dass Block 1244 als Symbol für eine logische Oder-Verzweigung gezeigt ist. Die Erörterung wird zunächst mit Block 1246 fortgesetzt, kehrt jedoch später zu jedem der Blöcke 1248 und 1250 zurück. Dementsprechend wird hier angenommen, dass der Ablauf nach Block 1244 mit Block 1246 fortgesetzt wird.
  • In Block 1246 werden die verschiedenen Dummy-Supra-TR-Strukturen asymmetrisch zu den verschiedenen Nicht-Dummy-Supra-TR-Strukturen positioniert. Beispiele für Dummy-Supra-TR-Strukturen, die asymmetrisch zu den verschiedenen Nicht-Dummy-Sub-TR-Strukturen positioniert werden, umfassen Strukturen, die der Dummy-Supra-TR-SS_Durchkontaktierung 310B) entsprechen, die asymmetrisch zu den Nicht-Dummy-Sub-TR-Durchkontaktierungssäulen 310B(1) und 310B(2) positioniert ist, oder dergleichen.
  • Wird stattdessen angenommen, dass der Ablauf von Block 1244 zu Block 1248 übergeht, dann werden in Block 1248 die verschiedenen Dummy-Supra-TR-Strukturen symmetrisch zu den verschiedenen Nicht-Dummy-Supra-TR-Strukturen positioniert. Beispiele für Dummy-Supra-TR-Strukturen, die symmetrisch zu den Nicht-Dummy-Supra-TR-Strukturen positioniert werden, umfassen Strukturen, die den Dummy-Supra-TR-SS_Durchkontaktierungen 424B(1) und 424B(2) entsprechen, die symmetrisch zu den Nicht-Dummy-Supra-TR-Durchkontaktierungssäulen 414B(1) und 412B(2) in 4B positioniert sind, oder dergleichen.
  • Wird stattdessen angenommen, dass der Ablauf von Block 1244 zu Block 1250 übergeht, dann wird in Block 1250 eine gemeinsame Grundfläche der verschiedenen Dummy-Supra-TR-Strukturen so eingerichtet, dass sie innerhalb einer Grundfläche der entsprechenden Komponenten in der TR-Schicht enthalten ist. Beispiele dafür, dass die gemeinsame Grundfläche der verschiedenen Dummy-Supra-TR-Strukturen innerhalb der Grundfläche der entsprechenden Komponenten in der TR-Schicht enthalten ist, umfassen die gemeinsamen Grundflächen der Dummy-Supra-TR-Strukturen entsprechend den Layoutdiagramme in 2B, 3B, 4B, 5B, 6B, 7B oder dergleichen.
  • 10 ist ein Blockdiagramm eines EDA-Systems (Systems zur elektronischen Designautomatisierung) 1000 gemäß einigen Ausführungsformen.
  • In einigen Ausführungsformen umfasst das EDA-System 1000 ein automatisches Platzierungs- und Routing-System (Automatic Placement and Routing- bzw. APR-System). Vorliegend beschriebene Verfahren zum Designen von Layoutdiagramme gemäß einem oder mehreren Ausführungsformen können zum Beispiel unter Verwendung des EDA-Systems 1000 gemäß einigen Ausführungsformen implementierbar sein.
  • In einigen Ausführungsformen ist das EDA-System 1000 eine Allzweck-Recheneinrichtung, die einen Hardwareprozessor 1002 und ein nichtflüchtiges computerlesbares Speichermedium 1004 umfasst. Das Speichermedium 1004 ist unter anderem mit Computerprogrammcode 1006, d. h. einem Satz von ausführbaren Anweisungen codiert, d. h., der Computerprogrammcode 1006 ist auf dem Speichermedium 1004 gespeichert. Die Ausführung der Anweisungen 1006 durch den Hardwareprozessor 1002 stellt (zumindest teilweise) ein EDA-Tool dar, das einen Abschnitt oder die Gesamtheit der vorliegend gemäß einem oder mehreren Ausführungsformen beschriebenen Verfahren (im Folgenden als aufgeführte Prozesse und/oder Verfahren bezeichnet) umsetzt.
  • Der Prozessor 1002 ist über einen Bus 1008 elektrisch mit dem computerlesbaren Speichermedium 1004 gekoppelt. Der Prozessor 1002 ist außerdem über den Bus 1008 elektrisch mit einer E/A-Schnittstelle 1010 gekoppelt. Eine Netzwerkschnittstelle 1012 ist ebenfalls über den Bus 1008 elektrisch mit dem Prozessor 1002 verbunden. Die Netzwerkschnittstelle 1012 ist derart mit einem Netzwerk 1014 verbunden, dass der Prozessor 1002 und das computerlesbare Speichermedium 1004 sich über das Netzwerk 1014 mit externen Elementen verbinden können. Der Prozessor 1002 ist dazu eingerichtet, den Computerprogrammcode 1006 auszuführen, der in dem computerlesbaren Speichermedium 1004 codiert ist, um zu bewirken, dass das System 1000 zum Durchführen eines Abschnitts oder der Gesamtheit der aufgeführten Prozesse und/oder Verfahren verwendbar ist. In einer oder mehreren Ausführungsformen ist der Prozessor 1002 eine zentrale Verarbeitungseinheit (CPU), ein Multiprozessor, ein verteiltes Verarbeitungssystem, eine anwendungsspezifische integrierte Schaltung (ASIC) und/oder eine geeignete Verarbeitungseinheit.
  • In einer oder mehreren Ausführungsformen ist das computerlesbare Speichermedium 1004 ein elektronisches, magnetisches, optisches, elektromagnetisches, Infrarot- und/oder Halbleiter-System (bzw. -Vorrichtung oder -Bauelement). Zum Beispiel umfasst das computerlesbare Speichermedium 1004 einen Halbleiter- oder Festkörperspeicher, ein Magnetband, eine entnehmbare Computerdiskette, einen Direktzugriffsspeicher (RAM), einen Nur-Lese-Speicher (ROM), eine magnetische Festplatte und/oder eine optische Platte. In einem oder mehreren Ausführungsformen mit Verwendung von optischen Platten umfasst das computerlesbare Speichermedium 1004 eine CD-ROM (Compact Disc Read-Only Memory), eine CD-RW (Compact Disc ReWritable) und/oder eine DVD (Digital Video Disc).
  • In einer oder mehreren Ausführungsformen ist auf dem Speichermedium 1004 der Computerprogrammcode 1006 gespeichert, der dazu eingerichtet ist, zu bewirken, dass das System 1000 (wobei eine derartige Ausführung (zumindest teilweise) das EDA-Tool darstellt) zum Durchführen eines Abschnitts oder der Gesamtheit der aufgeführten Prozesse und/oder Verfahren verwendbar ist. In einer oder mehreren Ausführungsformen sind auf dem Speichermedium 1004 auch Informationen gespeichert, die das Durchführen eines Abschnitts oder der Gesamtheit der aufgeführten Prozesse und/oder Verfahren fördern. In einem oder mehreren Ausführungsformen ist auf dem Speichermedium 1004 eine Bibliothek 1007 von Standardzellen gespeichert, die Standardzellen wie die vorliegend offenbarten umfasst. In einem oder mehreren Ausführungsformen sind auf dem Speichermedium 1004 ein oder mehrere Layoutdiagramme 1009 gespeichert, die einem oder mehreren der vorliegend offenbarten Layoutdiagramme entsprechen.
  • Das EDA-System 1000 umfasst die E/A-Schnittstelle 1010. Die E/A-Schnittstelle 1010 ist mit externen Schaltungen gekoppelt. In einem oder mehreren Ausführungsformen umfasst die E/A-Schnittstelle 1010 eine Tastatur, ein Tastenfeld, eine Maus, eine Rollkugel, ein Trackpad, einen Touchbildschirm und/oder Cursor-Richtungstasten zum Kommunizieren von Informationen und Befehlen an den Prozessor 1002.
  • Das EDA-System 1000 umfasst außerdem die Netzwerkschnittstelle 1012, die mit dem Prozessor 1002 gekoppelt ist. Die Netzwerkschnittstelle 1012 ermöglicht es dem System 1000, mit dem Netzwerk 1014 zu kommunizieren, mit dem ein oder mehrere andere Computersysteme verbunden sind. Die Netzwerkschnittstelle 1012 umfasst Drahtlosnetzwerkschnittstellen wie Bluetooth, Wi-Fi, WiMAX, GPRS oder WCDMA; oder drahtgebundene Netzwerkschnittstellen wie Ethernet, USB oder IEEE-1364. In einem oder mehreren Ausführungsformen ist ein Abschnitt oder die Gesamtheit der aufgeführten Prozesse und/oder Verfahren in zwei oder mehr Systemen 1000 umsetzt.
  • Das System 1000 ist dazu eingerichtet, Informationen über die E/A-Schnittstelle 1010 zu empfangen. Die über die E/A-Schnittstelle 1010 empfangenen Informationen umfassen Anweisungen, Daten, Designregeln, Bibliotheken von Standardzellen und/oder andere Parameter für die Verarbeitung durch den Prozessor 1002. Die Informationen werden über den Bus 1008 an den Prozessor 1002 übertragen. Das EDA-System 1000 ist dazu eingerichtet, Informationen, die eine UI betreffen, über die E/A-Schnittstelle 1010 zu empfangen. Die Informationen sind bzw. werden auf dem computerlesbaren Medium 1004 als Benutzerschnittstelle (UI - User Interface) 1042 gespeichert.
  • In einigen Ausführungsformen ist ein Abschnitt oder die Gesamtheit der aufgeführten Prozesse und/oder Verfahren als unabhängige Softwareapplikation zur Ausführung durch einen Prozessor implementiert. In einigen Ausführungsformen ist ein Abschnitt oder die Gesamtheit der aufgeführten Prozesse und/oder Verfahren als Softwareapplikation implementiert, die ein Teil einer zusätzlichen Softwareapplikation ist. In einigen Ausführungsformen ist ein Abschnitt oder die Gesamtheit der aufgeführten Prozesse und/oder Verfahren als Zusatzmodul für eine Softwareapplikation implementiert. In einigen Ausführungsformen ist mindestens einer der aufgeführten Prozesse und/oder Verfahren als Softwareapplikation implementiert, die ein Abschnitt eines EDA-Tools ist. In einigen Ausführungsformen ist ein Abschnitt oder die Gesamtheit der aufgeführten Prozesse und/oder Verfahren als Softwareapplikation implementiert, die von dem EDA-System 1000 verwendet wird. In einigen Ausführungsformen wird ein Layoutdiagramm, das Standardzellen umfasst, unter Verwendung eines Tools wie VIRTUOSO®, das von CADENCE DESIGN SYSTEMS, Inc. lieferbar ist, oder eines anderen geeigneten Layouterzeugungstools erzeugt.
  • In einigen Ausführungsformen werden die Prozesse als Funktionen eines Programms realisiert, das in einem nichtflüchtigen computerlesbaren Aufzeichnungsmedium gespeichert ist. Beispiele für ein nichtflüchtiges computerlesbares Aufzeichnungsmedium umfassen, sind aber nicht beschränkt auf, einen externen/entnehmbaren und/oder internen/eingebauten Speicher bzw. Speichereinheit, z. B. eine optische Platte wie eine DVD, eine magnetische Platte, wie eine Festplatte, ein Halbleiterspeicher wie ein ROM, ein RAM, eine Speicherkarte und/oder dergleichen.
  • 11 ist ein Blockdiagramm eines Herstellungssystems 1100 für integrierte Schaltungen (ICs) und eines zugehörigen IC-Herstellungsablaufs gemäß einigen Ausführungsformen. In einigen Ausführungsformen werden basierend auf einem Layoutdiagramm (A) eine oder mehrere Halbleitermasken und/oder (B) mindestens eine Komponente in einer Schicht einer integrierten Halbleiterschaltung unter Verwendung des Herstellungssystems 1100 gefertigt.
  • In 11 umfasst das IC-Herstellungssystem 1100 Entitäten wie ein Designhaus 1120, ein Maskenhaus 1130 und einen IC-Hersteller/-Fertiger (eine „Fab“) 1150, die bei den Design-, Entwicklungs- und Herstellungszyklen und/oder Diensten, die mit der Herstellung eines IC-Bauelements 1160 in Zusammenhang stehen, miteinander interagieren. Die Entitäten im System 1100 sind über ein Kommunikationsnetzwerk verbunden. In einigen Ausführungsformen ist das Kommunikationsnetzwerk ein einziges Netzwerk. In einigen Ausführungsformen ist das Kommunikationsnetzwerk eine Vielzahl verschiedener Netze, wie ein Intranet und das Internet. Das Kommunikationsnetzwerk umfasst drahtgebundene und/oder drahtlose Kommunikationskanäle. Jede Entität interagiert mit einer oder mehreren anderen Entitäten und stellt einer oder mehreren anderen Entitäten Dienste bereit und/oder empfängt Dienste von diesen. In einigen Ausführungsformen sind zwei oder mehr aus Designhaus 1120, Maskenhaus 1130 und IC-Fab 1150 im Besitz einer einzigen, größeren Firma. In einigen Ausführungsformen koexistieren zwei oder mehr aus Designhaus 1120, Maskenhaus 1130 und IC-Fab 1150 in einer gemeinsamen Einrichtung und verwenden gemeinsame Ressourcen.
  • Das Designhaus (bzw. Designteam) 1120 erzeugt ein IC-Design-Layoutdiagramm 1122. Das IC-Design-Layoutdiagramm 1122 umfasst verschiedene geometrische Strukturen, die für eine IC-Vorrichtung 1160 entwickelt wurden. Die geometrischen Strukturen entsprechen Strukturen in Metall-, Oxid- oder Halbleiterschichten, die die verschiedenen Komponenten des zu fertigenden IC-Bauelements 1160 bilden. Die verschiedenen Schichten kombinieren, um verschiedene IC-Merkmale zu formen. Zum Beispiel umfasst ein Abschnitt des IC-Design-Layoutdiagramms 1122 verschiedene IC-Merkmale, zum Beispiel einen aktiven Bereich, eine Gate-Elektrode, Source und Drain, Metallleitungen oder Durchkontaktierungen einer Zwischenschichtverschaltung und Öffnungen für Bondpads, die in einem Halbleitersubstrat (z. B. einem Siliziumwafer) und verschiedenen auf dem Halbleitersubstrat angeordneten Materialschichten zu bilden sind. Das Designhaus 1120 implementiert eine geeignete Designprozedur, um das IC-Design-Layoutdiagramm 1122 zu bilden. Die Designprozedur umfasst logisches Design, physisches Design und/oder Ort und Weg. Das IC-Design-Layoutdiagramm 1122 wird in einer oder mehreren Dateien präsentiert, die Informationen über die geometrischen Strukturen umfassen. Zum Beispiel kann das IC-Design-Layoutdiagramm 1122 in einem GDSII-Dateiformat oder einem DFII-Dateiformat ausgedrückt werden.
  • Das Maskenhaus 1130 umfasst Datenaufbereitung 1132 und Maskenfertigung 1144. Das Maskenhaus 1130 verwendet das IC-Design-Layoutdiagramm 1122, um eine oder mehrere Masken 1145 herzustellen, die zum Fertigen der verschiedenen Schichten des IC-Bauelements 1160 gemäß dem IC-Design-Layoutdiagramm 1122 zu verwenden sind. Das Maskenhaus 1130 führt die Maskendatenaufbereitung 1132 durch, bei der das IC-Design-Layoutdiagramm 1122 in eine repräsentative Datei („RDF“ - Representative Data File) übersetzt wird. Die Maskendatenaufbereitung 1132 stellt die RDF der Maskenfertigung 1144 bereit. Die Maskenfertigung 1144 umfasst einen Maskenschreiber. Ein Maskenschreiber wandelt die RDF in ein Bild auf einem Substrat, wie einer Maske (Retikel) 1145 oder einem Halbleiterwafer 1153, um. Das Design-Layoutdiagramm 1122 wird durch die Maskendatenaufbereitung 1132 so bearbeitet, dass speziellen Eigenschaften des Maskenschreibers und/oder Anforderungen der IC-Fab 1150 entsprochen wird. In 11 sind die Maskendatenaufbereitung 1132 und die Maskenfertigung 1144 als getrennte Elemente veranschaulicht. In einigen Ausführungsformen können die Maskendatenaufbereitung 1132 und die Maskenfertigung 1144 gemeinsam als Maskendatenaufbereitung bezeichnet werden.
  • In einigen Ausführungsformen umfasst die Maskendatenaufbereitung 1132 eine Korrektur von optischen Naheffekten (OPC - Optical Proximity Correction), die Lithografieverbesserungstechniken verwendet, um Bildfehler zu kompensieren, wie solche, die durch Beugung, Interferenz, andere Prozesseffekte und dergleichen verursacht werden können. Die OPC passt das IC-Design-Layoutdiagramm 1122 an. In einigen Ausführungsformen umfasst die Maskendatenaufbereitung 1132 weitere Auflösungsverbesserungstechniken (RET - Resolution Enhancement Techniques), wie Schrägbeleuchtung, Subauflösungshilfsmerkmale, Phasenverschiebungsmasken, andere geeignete Techniken und dergleichen oder Kombinationen davon. In einigen Ausführungsformen wird auch eine inverse Lithografietechnik (ILT) verwendet, die die OPC als ein inverses Abbildungsproblem behandelt.
  • In einigen Ausführungsformen umfasst die Maskendatenaufbereitung 1132 einen Maskenregelprüfer (MRC - Mask Rule Checker), der das IC-Design-Layoutdiagramm 1122, das OPC-Prozessen unterzogen wurde, hinsichtlich eines Satzes von Maskenerzeugungsregeln überprüft, die bestimmte Beschränkungen bezüglich Geometrie und/oder Verdrahtung enthalten, um ausreichende Randabstände sicherzustellen, um Schwankungen der Halbleiterherstellungsprozesse zu berücksichtigen, und dergleichen. In einigen Ausführungsformen modifiziert der MRC das IC-Design-Layoutdiagramm 1122, um Einschränkungen bei der Maskenfertigung 1144, die einen Teil der durch die OPC durchgeführten Modifikationen rückgängig machen können, zu kompensieren, um den Maskenerzeugungsregeln zu entsprechen.
  • In einigen Ausführungsformen umfasst die Maskendatenaufbereitung 1132 eine Lithografieprozessprüfung (LPC - Lithography Process Checking), die eine Verarbeitung simuliert, die durch die IC-Fab 1150 implementiert werden, um das IC-Bauelement 1160 zu fertigen. Die LPC simuliert diese Verarbeitungen basierend auf dem IC-Design-Layoutdiagramm 1122, um ein simuliertes hergestelltes Bauelement, wie das IC-Bauelement 1160, zu erzeugen. Verarbeitungsparameter bei der LPC-Simulation können verschiedenen Prozessen im IC-Herstellungszyklus zugeordnete Parameter, Werkzeugen, die zum Herstellen des ICs verwendet werden, zugeordnete Parameter und/oder andere Aspekte des Herstellungsprozesses umfassen. Die LPC berücksichtigt verschiedene Faktoren, wie Luftbildkontrast, Tiefenschärfe (DOF - depth of focus), Maskenfehlerverstärkungsfaktor (MEEF - mask error enhancement factor), andere geeignete Faktoren und dergleichen oder Kombinationen davon. In einigen Ausführungsformen werden nach der Erzeugung eines simulierten hergestellten Bauelements durch die LPC die OPC und/oder die MRC zum weiteren Verfeinern des IC-Design-Layoutdiagramms 1122 wiederholt, wenn die Form des simulierten Bauelements zu weit von der Erfüllung der Designregeln entfernt ist.
  • Es versteht sich, dass die vorstehende Beschreibung der Maskendatenaufbereitung 1132 der Klarheit halber vereinfacht worden ist. In einigen Ausführungsformen umfasst die Datenaufbereitung 1132 zusätzliche Merkmale wie beispielsweise eine logische Verknüpfung (LOP - Logic Operation), um das IC-Design-Layoutdiagramm 1122 gemäß Herstellungsregeln zu modifizieren. Zusätzlich können die bei der Datenaufbereitung 1132 auf das IC-Design-Layoutdiagramm 1122 angewendeten Prozesse in vielen unterschiedlichen Reihenfolgen ausgeführt werden.
  • Nach der Maskendatenaufbereitung 1132 und während der Maskenfertigung 1144 wird eine Maske 1145 oder eine Gruppe von Masken 1145 basierend auf dem modifizierten IC-Design-Layoutdiagramm 1122 gefertigt. In einigen Ausführungsformen umfasst die Maskenfertigung 1144 Durchführen einer oder mehrerer lithografischer Belichtungen basierend auf dem IC-Design-Layoutdiagramm 1122. In einigen Ausführungsformen wird ein Elektronenstrahl (e-beam) oder ein Mechanismus mit mehreren Elektronenstrahlen verwendet, um basierend auf dem modifizierten IC-Design-Layoutdiagramm 1122 eine Struktur auf einer Maske (Fotomaske oder Retikel) 1145 zu bilden. Die Maske 1145 kann gemäß verschiedenen Techniken gebildet werden. In einigen Ausführungsformen wird die Maske 1145 unter Verwendung einer binären Technik gebildet. In einigen Ausführungsformen weist eine Maskenstruktur undurchlässige Bereiche und transparente Bereiche auf. Ein Strahlungsbündel, wie ein Ultraviolett (UV) -Strahl, das zum Belichten der Schicht aus bildempfindlichem Material (z. B. Fotolack), mit der ein Wafer beschichtet worden ist, verwendet wird, wird durch den undurchlässigen Bereich blockiert und durch die transparenten Bereiche durchgelassen. In einem Beispiel umfasst eine binäre Maskenversion der Maske 1145 ein transparentes Substrat (z. B. Quarzglas) und ein undurchlässiges Material (z. B. Chrom), das in den undurchlässigen Bereichen der binären Maske als Beschichtung aufgebracht wurde. In einem anderen Beispiel wird die Maske 1145 unter Verwendung einer Phasenverschiebungstechnik gebildet. In einer Phasenverschiebungsmaskenversion (PSM-Version) der Maske 1145 sind verschiedene Merkmale in der auf der Phasenverschiebungsmaske gebildeten Struktur dazu eingerichtet, eine geeignete Phasendifferenz aufzuweisen, um die Auflösung und Abbildungsqualität zu verbessern. In verschiedenen Beispielen kann die Phasenverschiebungsmaske eine gedämpfte PSM oder eine alternierende PSM sein. Die durch die Maskenfertigung 1144 hergestellte(n) Maske(n) wird in verschiedenen Prozessen verwendet. Zum Beispiel wird eine solche Maske bzw. werden solche Masken in einem Ionenimplantationsprozess verwendet, um verschiedene dotierte Bereiche in dem Halbleiterwafer 1153 zu bilden, in einem Ätzprozess verwendet, um verschiedene Ätzbereiche in dem Halbleiterwafer 1153 zu bilden und/oder in anderen geeigneten Prozessen verwendet.
  • Die IC-Fab 1150 umfasst Fertigungswerkzeuge 1152, die dazu eingerichtet sind, verschiedene Herstellungsvorgänge an dem Halbleiterwafer 1153 derart auszuführen, dass das IC-Bauelement 1160 gemäß der/den Maske(n), z. B. Maske 1145, gefertigt wird. Bei verschiedenen Ausführungsformen umfassen die Fertigungswerkzeuge 1152 einen Wafer-Stepper, einen Ionenimplantierer, einen Fotolackbeschichter, eine Prozesskammer, z. B. eine CVD-Kammer oder ein LPCVD-Ofen, ein CMP-System, ein Plasmaätzsystem, ein Waferreinigungssystem und/oder andere Herstellungsausrüstung, die einen oder mehrere geeignete Herstellungsprozesse wie vorliegend erörtert ausführen kann.
  • Die IC-Fab 1150 verwendet die vom Maskenhaus 1130 gefertigte(n) Maske(n) 1145, um die IC-Vorrichtung 1160 zu fertigen. Somit verwendet die IC-Fab 1150 zumindest indirekt das IC-Design-Layoutdiagramm 1122, um das IC-Bauelement 1160 zu fertigen. In einigen Ausführungsformen wird der Halbleiterwafer 1153 von der IC-Fab 1150 unter Verwendung der Maske(n) 1145 gefertigt, um das IC-Bauelement 1160 zu bilden. In einigen Ausführungsformen umfasst die IC-Fertigung Durchführen von einer oder mehreren lithografischen Belichtungen zumindest indirekt basierend auf dem IC-Design-Layoutdiagramm 1122. Der Halbleiterwafer 1153 umfasst ein Siliziumsubstrat oder ein anderes geeignetes Substrat mit darauf gebildeten Materialschichten. Der Halbleiterwafer 1153 umfasst ferner verschiedene dotierte Bereiche, dielektrische Merkmale, Verschaltungen in mehreren Ebenen und/oder dergleichen (die in anschließenden Herstellungsschritten gebildet werden).
  • Details betreffend ein Herstellungssystem für integrierte Schaltungen (ICs) (z. B. das System 1100 aus 11) und einen zugehörigen IC-Herstellungsablauf finden sich z. B. in dem US-Patent Nr. 9,256,709 , erteilt am 9. Februar 2016, der US-Vorabveröffentlichung Nr. 20150278429 , veröffentlicht am 1. Oktober 2015, der US-Vorabveröffentlichung Nr. 20140040838 , veröffentlicht am 6. Februar 2014, und dem US-Patent Nr. 7,260,442 , erteilt am 21. August 2007, die alle hiermit durch Bezugnahme jeweils vollständig aufgenommen werden.
  • In einer Ausführungsform ein Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren umfasst: Bilden, in einer Transistorschicht (TR-Schicht), einer entsprechenden oder mehrerer entsprechender Komponenten eines oder mehrerer Transistoren; Bilden, in einer entsprechenden Kontaktschicht, die sich oberhalb der Transistorschicht befindet (Supra-TR-Kontaktschicht), einer oder mehrerer Supra-TR-Kontaktstrukturen, die ausgewählten Anschlussabschnitten der einen oder mehreren Komponenten der einen oder mehreren Transistoren entsprechen; Bilden, in einer entsprechenden Kontaktschicht, die sich unterhalb der Transistorschicht befindet (Sub-TR-Kontaktschicht), einer oder mehrerer Sub-TR-Kontaktstrukturen, die ausgewählten Anschlussabschnitten der einen oder mehreren Komponenten der einen oder mehreren Transistoren entsprechen; Bilden, in Metallisierungsschichten und entsprechend wechselweise dazwischen angeordneten Supra-Verschaltungsschichten, die sich oberhalb der Supra-TR-Kontaktschicht befinden (Supra-TR-Metallisierungsschichten und entsprechend wechselweise dazwischen angeordnete Supra-TR-Verschaltungsschichten), eines oder mehrerer Supra-TR-Stapel aus entsprechenden Sub-TRleitfähigen-Segmenten und entsprechenden Supra-TR-Durchkontaktierungsstrukturen, die eine oder mehrere Supra-TR-Durchkontaktierungssäulen zum entsprechenden elektrischen Koppeln mit den einen oder mehreren Supra-TR-Kontaktstrukturen darstellen; Bilden, in Metallisierungsschichten und entsprechend wechselweise dazwischen angeordneten Verschaltungsschichten, die sich unterhalb der Sub-TR-Kontaktschicht befinden (Sub-TR-Metallisierungsschichten und entsprechende wechselweise dazwischen angeordnete Sub-TR-Verschaltungsschichten), eines oder mehrerer Sub-TR-Stapel aus entsprechenden Sub-TRleitfähigen-Strukturen und entsprechenden Sub-TR-Durchkontaktierungsstrukturen, die eine oder mehrere Sub-TR-Durchkontaktierungssäulen zum entsprechenden elektrischen Koppeln mit den einen oder mehreren Sub-TR-Kontaktstrukturen darstellen; Bilden, in einer Umverteilungsschicht oberhalb einer obersten der Supra-TR-Metallisierungsschichten (Supra-TR-Umverteilungsschicht), einer entsprechenden oder mehrerer entsprechender Supra-TR-Umverteilungsdurchkontaktierungsstrukturen (Supra-TR-RV-Strukturen) zum entsprechenden elektrischen Koppeln mit den einen oder mehreren Supra-TR-Stapeln; Bilden, in einer Umverteilungsschicht unterhalb einer untersten der Sub-TR-Metallisierungsschichten (Supra-TR-Umverteilungsschicht), einer entsprechenden oder mehrerer entsprechender Sub-TR-Umverteilungsdurchkontaktierungsstrukturen (Sub-TR-RV-Strukturen) zum entsprechenden elektrischen Koppeln mit den einen oder mehreren Sub-TR-Stapeln; Bilden, in einer Supra-Bondpad-Schicht oberhalb der Supra-TR-Umverteilungsschicht, eines entsprechenden oder mehrerer entsprechender Supra-TR-Bondpads zum elektrischen Koppeln; Bilden, in einer Sub-TR-Bondpad-Schicht unterhalb der Sub-Umverteilungsschicht, entsprechender Sub-TR-Bondpads zum entsprechenden elektrischen Koppeln mit den einen oder mehreren Sub-TR-RV-Strukturen; und Durchführen eines der folgenden Schritte: wenn das Halbleiterbauelement dazu vorgesehen ist, einen Architekturtyp mit vergrabener Stromschiene (BPR-Architekturtyp) aufzuweisen, Entfernen mindestens einiger Abschnitte der einen oder mehreren Sub-TR-Stapel in einem Bereich von einer mittleren Supra-TR-Metallisierungsschicht bis zu der obersten Supra-TR-Metallisierungsschicht und in entsprechenden der Supra-TR-Verschaltungsschichten oder mindestens einiger der einen oder mehreren Supra-TR-RV-Strukturen oder mindestens einiger der einen oder mehreren Supra-Bondpads; oder, wenn das Halbleiterbauelement dazu vorgesehen ist, einen Architekturtyp mit nicht vergrabener Stromschiene (Nicht-BPR-Architekturtyp) aufzuweisen, Entfernen mindestens einiger der einen oder mehreren Sub-TR-Kontaktstrukturen oder mindestens einiger der einen oder mehreren Sub-RV-Strukturen oder mindestens einiger der einen oder mehreren Sub-Bondpads oder mindestens einiger Abschnitte der einen oder mehreren Sub-TR-Stapel. In einer Ausführungsform entfernt das Entfernen mindestens einiger der einen oder mehreren Sub-TR-Kontaktstrukturen oder der einen oder mehreren Sub-RV-Strukturen oder der einen oder mehreren Sub-Bondpads oder von Abschnitten der einen oder mehreren Sub-TR-Stapel: im Wesentlichen alle der einen oder mehreren Sub-TR-Kontaktstrukturen, der einen oder mehreren Sub-RV-Strukturen, der einen oder mehreren Sub-Bondpads und der einen oder mehreren Sub-TR-Stapel.
  • In einer Ausführungsform umfasst ein Halbleiterbauelement: in einer Transistorschicht (TR-Schicht), Komponenten von entsprechenden Transistoren (TR-Komponenten); und in entsprechenden Schichten oberhalb der Transistorschicht (Supra-TR-Schichten): verschiedene Nicht-Dummy-Strukturen (Nicht-Dummy-Supra-TR-Strukturen), die mit den Transistorkomponenten gekoppelt sind und die enthalten sind, da das Halbleiterbauelement einen Architekturtyp mit nicht vergrabener Stromschiene (Nicht-BPR-Architekturtyp) aufweist; und verschiedene Dummy-Strukturen (Dummy-Supra-TR-Strukturen), die als Artefakte enthalten sind, die sich aus dem auf einem mit dualer Architektur kompatiblen Design basierten Halbleiterbauelement ergeben, das gleichermaßen zur Anpassung an den BPR-Architekturtyp und zur Anpassung an einen BPR-Architekturtyp geeignet ist.
  • In einer Ausführungsform umfasst das Halbleiterbauelement ferner: in entsprechenden Schichten unterhalb der Transistorschicht (Sub-TR-Schichten): verschiedene Dummy-Strukturen (Dummy-Sub-TR-Strukturen), die als Artefakte enthalten sind, die sich aus dem auf einem mit dualer Architektur kompatiblen Design basierten Halbleiterbauelement ergeben, das im Wesentlichen gleichermaßen zur Anpassung an den BPR-Architekturtyp und zur Anpassung an einen BPR-Architekturtyp geeignet ist. In einer Ausführungsform ist das Halbleiterbauelement ein Metall-Isolator-Metall- (MIM-) Kondensator; oder das Halbleiterbauelement ist eine MIM-Diode. In einer Ausführungsform ist das Halbleiterbauelement eine Entkopplungskondensatorschaltung; eine hochohmige Struktur; ein Metall-Oxid-Metall-Kondensator; eine MOM-Diode; ein Metall-Isolator-Metall-(MIM-) Kondensator; oder eine MIM-Diode. In einer Ausführungsform erstreckt sich jede der TR-Schicht und der Supra-TR-Schichten im Wesentlichen in einer ersten Richtung und einer zweiten Richtung, die senkrecht zueinander sind; die Supra-TR-Schichten sind in einer dritten Richtung gestapelt, die im Wesentlichen senkrecht zu jeder der ersten Richtung und der zweiten Richtung ist; und die verschiedenen Dummy-Supra-TR-Strukturen sind in der ersten Richtung und/oder der zweiten Richtung asymmetrisch zu den verschiedenen Nicht-Dummy-Supra-TR-Strukturen positioniert. In einer Ausführungsform ist das Halbleiterbauelement eine Entkopplungskondensatorschaltung (Decoupling Capacitor- bzw. DECAP-Schaltung); eine hochohmige Struktur (HiR-Struktur); ein Metall-Isolator-Metall- (MIM-) Kondensator; oder eine MIM-Diode. In einer Ausführungsform erstreckt sich jede der TR-Schicht und der Supra-TR-Schichten im Wesentlichen in einer ersten Richtung und einer zweiten Richtung, die senkrecht zueinander sind; die Supra-TR-Schichten sind in einer dritten Richtung gestapelt, die im Wesentlichen senkrecht zu jeder der ersten Richtung und der zweiten Richtung ist; und die verschiedenen Dummy-Supra-TR-Strukturen sind in der ersten Richtung und/oder der zweiten Richtung symmetrisch zu den verschiedenen Nicht-Dummy-Supra-TR-Strukturen positioniert. In einer Ausführungsform ist das Halbleiterbauelement ein Metall-Oxid-Metall- (MOM-) Kondensator; oder eine MOM-Diode. In einer Ausführungsform erstreckt sich jede der TR-Schicht und der Supra-TR-Schichten im Wesentlichen in einer ersten Richtung und einer zweiten Richtung, die senkrecht zueinander sind; die Sub-TR-Schichten sind in einer dritten Richtung gestapelt, die im Wesentlichen senkrecht zu jeder der ersten Richtung und der zweiten Richtung ist; bei einer Betrachtung aus der dritten Richtung ist eine Grundfläche einer gegebenen Struktur eine Fläche in der ersten und der zweiten Richtung, die von der gegebenen Struktur eingenommen wird; und eine gemeinsame Grundfläche der verschiedenen Dummy-Supra-TR-Strukturen ist im Wesentlichen innerhalb einer gemeinsamen Grundfläche der entsprechenden TR-Komponenten enthalten.
  • In einer Ausführungsform umfasst ein Halbleiterbauelement: in einer Transistorschicht (TR-Schicht), Komponenten von entsprechenden Transistoren (Transistorkomponenten); und in entsprechenden Schichten unterhalb der Transistorschicht (Sub-TR-Schichten): verschiedene Nicht-Dummy-Strukturen (Nicht-Dummy-Sub-TR-Strukturen), die mit den Transistorkomponenten gekoppelt sind und die enthalten sind, da das Halbleiterbauelement einen Architekturtyp mit vergrabener Stromschiene (BPR-Architekturtyp) aufweist; und, in entsprechenden Schichten oberhalb der Transistorschicht (Supra-TR-Schichten): verschiedene Dummy-Strukturen (Dummy-Supra-TR-Strukturen), die zur Vereinbarkeit damit enthalten sind, dass das Halbleiterbauelement andernfalls mit einem Architekturtyp mit nicht vergrabener Stromschiene (Nicht-BPR-Architekturtyp) kompatibel ist. In einer Ausführungsform ist das Halbleiterbauelement ein Induktor; ein Metall-Isolator-Metall- (MIM-) Kondensator; oder eine MIM-Diode. In einer Ausführungsform erstreckt sich jede der TR-Schicht, der Sub-TR-Schichten und der Supra-TR-Schichten im Wesentlichen in einer ersten Richtung und einer zweiten Richtung, die senkrecht zueinander sind; die Sub-TR-Schichten und die Supra-TR-Schichten sind in einer dritten Richtung gestapelt, die im Wesentlichen senkrecht zu jeder der ersten Richtung und der zweiten Richtung ist; und die verschiedenen Dummy-Supra-TR-Strukturen sind in der ersten Richtung und/oder der zweiten Richtung asymmetrisch zu den verschiedenen Nicht-Dummy-Sub-TR-Strukturen positioniert. In einer Ausführungsform ist das Halbleiterbauelement ein Metall-Isolator-Metall- (MIM-) Kondensator; oder eine MIM-Diode. In einer Ausführungsform umfasst das Halbleiterbauelement ferner: in entsprechenden Schichten unterhalb der Transistorschicht (Sub-TR-Schichten): verschiedene Dummy-Strukturen (Dummy-Sub-TR-Strukturen), die mit dem Halleiterbauelement vereinbar sind, das andernfalls den Nicht-BPR-Architekturtyp aufweist. In einer Ausführungsform erstreckt sich jede der TR-Schicht, der Sub-TR-Schichten und der Supra-TR-Schichten im Wesentlichen in einer ersten Richtung und einer zweiten Richtung, die senkrecht zueinander sind; die Sub-TR-Schichten und die Supra-TR-Schichten sind in einer dritten Richtung gestapelt, die im Wesentlichen senkrecht zu jeder der ersten Richtung und der zweiten Richtung ist; und die verschiedenen Dummy-Sub-TR-Strukturen sind in der ersten Richtung und/oder der zweiten Richtung asymmetrisch zu den verschiedenen Nicht-Dummy-Sub-TR-Strukturen positioniert. In einer Ausführungsform ist das Halbleiterbauelement ein Metall-Isolator-Metall- (MIM-) Kondensator; oder eine MIM-Diode. In einer Ausführungsform erstreckt sich jede der TR-Schicht, der Sub-TR-Schichten und der Supra-TR-Schichten im Wesentlichen in einer ersten Richtung und einer zweiten Richtung, die senkrecht zueinander sind; die Sub-TR-Schichten und die Supra-TR-Schichten sind in einer dritten Richtung gestapelt, die im Wesentlichen senkrecht zu jeder der ersten Richtung und der zweiten Richtung ist; und die verschiedenen Dummy-Supra-TR-Strukturen sind in der ersten Richtung und/oder der zweiten Richtung symmetrisch zu den verschiedenen Nicht-Dummy-Sub-TR-Strukturen positioniert. In einer Ausführungsform ist das Halbleiterbauelement ein Induktor. In einer Ausführungsform erstreckt sich jede der TR-Schicht und der Supra-TR-Schichten im Wesentlichen in einer ersten Richtung und einer zweiten Richtung, die senkrecht zueinander sind; die Sub-TR-Schichten sind in einer dritten Richtung gestapelt, die im Wesentlichen senkrecht zu jeder der ersten Richtung und der zweiten Richtung ist; bei einer Betrachtung aus der dritten Richtung ist eine Grundfläche einer gegebenen Struktur eine Fläche in der ersten und der zweiten Richtung, die von der gegebenen Struktur eingenommen wird; und eine gemeinsame Grundfläche der verschiedenen Dummy-Sub-TR-Strukturen ist im Wesentlichen innerhalb einer gemeinsamen Grundfläche der entsprechenden TR-Komponenten enthalten. In einer Ausführungsform ist das Halbleiterbauelement ein Metall-Isolator-Metall- (MIM-) Kondensator; oder das Halbleiterbauelement ist eine MIM-Diode.
  • In einer Ausführungsform umfasst ein Verfahren zum Herstellen eines Halbleiterbauelements basierend auf einem mit dualer Architektur kompatiblen Design: Bilden einer oder mehreren Komponenten eines oder mehrerer Transistoren in einer Transistorschicht (TR-Schicht) des Halbleiterbauelements; und Durchführen eines von (A) Fertigen weiterer Komponenten gemäß einem Architekturtyp mit vergrabener Stromschiene (BPR-Architekturtyp) für das Halbleiterbauelement, wobei der BPR-Architekturtyp Schichten unterhalb der Transistorschicht (Sub-TR-Schichten) und Schichten oberhalb der Transistorschicht (Supra-TR-Schichten) umfasst; oder (B) Fertigen weiterer Komponenten gemäß einem Architekturtyp mit nicht vergrabener Stromschiene (Nicht-BPR-Architekturtyp) für das Halbleiterbauelement, wobei der Nicht-BPR-Architekturtyp Supra-TR-Schichten umfasst; wobei: das mit dualer Architektur kompatible Design im Wesentlichen gleichermaßen zur Anpassung an den BPR-Architekturtyp und zur Anpassung an den Nicht-BPR-Architekturtyp geeignet ist; das (A) Fertigen weiterer Komponenten gemäß einem BPR-Architekturtyp umfasst: in entsprechenden Sub-TR-Schichten, Bilden verschiedener Nicht-Dummy-Strukturen (Nicht-Dummy-Sub-TR-Strukturen), die entsprechend mit den Transistorkomponenten gekoppelt sind, und, in entsprechenden Supra-TR-Schichten, Bilden verschiedener Dummy-Strukturen (Dummy-Supra-TR-Strukturen), die entsprechende Artefakte sind, die sich aus dem mit dualer Architektur kompatiblen Design ergeben, das zur Anpassung an den Nicht-BPR-Architekturtyp geeignet ist; und das (B) Fertigen weiterer Komponenten gemäß einem Nicht-BPR-Architekturtyp umfasst: in entsprechenden Supra-TR-Schichten, Bilden verschiedener Nicht-Dummy-Strukturen (Nicht-Dummy-Supra-TR-Strukturen), die entsprechend mit den Transistorkomponenten gekoppelt sind, und Bilden verschiedener Dummy-Strukturen (Dummy-Supra-TR-Strukturen), die entsprechende Artefakte sind, die sich aus dem mit dualer Architektur kompatiblen Design ergeben, das zur Anpassung an den BPR-Architekturtyp geeignet ist.
  • In einigen Ausführungsformen erstreckt sich jede der TR-Schicht und der Supra-TR-Schichten im Wesentlichen in einer ersten Richtung und einer zweiten Richtung, die senkrecht zueinander sind; die Supra-TR-Schichten sind in einer dritten Richtung gestapelt, die im Wesentlichen senkrecht zu jeder der ersten Richtung und der zweiten Richtung ist; und das (B) Fertigen weiterer Komponenten gemäß dem Nicht-BPR-Architekturtyp umfasst ferner Positionieren der verschiedenen Dummy-Supra-TR-Strukturen asymmetrisch zu den verschiedenen Nicht-Dummy-Supra-TR-Strukturen in der ersten Richtung und/oder der zweiten Richtung oder Positionieren der verschiedenen Dummy-Supra-TR-Strukturen symmetrisch zu den verschiedenen Nicht-Dummy-Supra-TR-Strukturen in der ersten Richtung und/oder der zweiten Richtung. In einigen Ausführungsformen erstreckt sich jede der TR-Schicht und der Supra-TR-Schichten im Wesentlichen in eine erste Richtung und eine zweite Richtung, die senkrecht zueinander sind; (A) die Supra-TR-Schichten und/oder (B) die Sub-TR-Schichten werden in einer dritten Richtung gestapelt, die im Wesentlichen senkrecht zu jeder der ersten Richtung und der zweiten Richtung ist; bei einer Betrachtung aus der dritten Richtung ist eine Grundfläche einer gegebenen Struktur eine Fläche in der ersten und der zweiten Richtung, die von der gegebenen Struktur eingenommen wird; und das (A) Fertigen weiterer Komponenten gemäß einem BPR-Architekturtyp umfasst ferner Konfigurieren einer gemeinsamen Grundfläche der verschiedenen Dummy-Sub-TR-Strukturen derart, dass sie im Wesentlichen innerhalb einer gemeinsamen Grundfläche der entsprechenden TR-Komponenten enthalten ist; oder das (B) Fertigen weiterer Komponenten gemäß einem Nicht-BPR-Architekturtyp umfasst ferner Konfigurieren einer gemeinsamen Grundfläche der verschiedenen Dummy-Supra-TR-Strukturen derart, dass sie im Wesentlichen innerhalb einer gemeinsamen Grundfläche der entsprechenden TR-Komponenten enthalten ist. In einigen Ausführungsformen umfasst das (A) Fertigen weiterer Komponenten gemäß einem BPR-Architekturtyp ferner: in entsprechenden der Sub-TR-Schichten, Bilden verschiedener Dummy-Strukturen (Dummy-Sub-TR-Strukturen), die entsprechende Artefakte sind, die sich aus dem mit dualer Architektur kompatiblen Design ergeben, das zur Anpassung an den Nicht-BPR-Architekturtyp geeignet ist. In einigen Ausführungsformen erstreckt sich jede der TR-Schicht, der Sub-TR-Schichten und der Supra-TR-Schichten im Wesentlichen in einer ersten Richtung und einer zweiten Richtung, die senkrecht zueinander sind; die Sub-TR-Schichten und die Supra-TR-Schichten werden in einer dritten Richtung gestapelt, die im Wesentlichen senkrecht zu jeder der ersten Richtung und der zweiten Richtung ist; und das (A) Fertigen weiterer Komponenten gemäß einem BPR-Architekturtyp umfasst ferner Positionieren der verschiedenen Dummy-Sub-TR-Strukturen asymmetrisch zu den verschiedenen Nicht-Dummy-Sub-TR-Strukturen in der ersten Richtung und/oder der zweiten Richtung oder Positionieren der verschiedenen Dummy-Supra-TR-Strukturen symmetrisch zu den verschiedenen Nicht-Dummy-Sub-TR-Strukturen in der ersten Richtung und/oder der zweiten Richtung. In einigen Ausführungsformen führt das (A) Fertigen weiterer Komponenten gemäß einem BPR-Architekturtyp dazu, dass das Halbleiterbauelement ein Induktor; ein Metall-Isolator-Metall-(MIM-) Kondensator; oder eine MIM-Diode ist.
  • In einigen Ausführungsformen führt das (B) Fertigen weiterer Komponenten gemäß einem Nicht-BPR-Architekturtyp dazu, dass das Halbleiterbauelement eine Entkopplungskondensatorschaltung; eine hochohmige Struktur; ein Metall-Oxid-Metall- (MOM-) Kondensator; oder eine MOM-Diode; ein Metall-Isolator-Metall- (MIM-) Kondensator; oder eine MIM-Diode ist.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, sodass die Fachperson die Aspekte der vorliegenden Offenbarung besser verstehen kann. Die Fachperson sollte sich darüber im Klaren sein, dass sie die vorliegende Offenbarung ohne Weiteres als Grundlage für das Entwerfen oder Abwandeln anderer Prozesse und Strukturen verwenden kann, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der vorliegend vorgestellten Ausführungsformen zu erzielen. Die Fachperson sollte auch erkennen, dass derartige äquivalente Konstruktionen nicht von dem Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Modifikationen hieran vornehmen kann, ohne von dem Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
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Claims (20)

  1. Verfahren zum Herstellen eines Halbleiterbauelements basierend auf einem mit dualer Architektur kompatiblen Design, wobei das Verfahren umfasst: Bilden einer oder mehrerer Komponenten eines oder mehrerer Transistoren in einer Transistorschicht (TR-Schicht) des Halbleiterbauelements; und Durchführen eines von: (A) Fertigen weiterer Komponenten gemäß einem Architekturtyp mit vergrabener Stromschiene (BPR-Architekturtyp) für das Halbleiterbauelement, wobei der BPR-Architekturtyp Schichten unterhalb der Transistorschicht (Sub-TR-Schichten) und Schichten oberhalb der Transistorschicht (Supra-TR-Schichten) umfasst; oder (B) Fertigen weiterer Komponenten gemäß einem Architekturtyp mit nicht vergrabener Stromschiene (Nicht-BPR-Architekturtyp) für das Halbleiterbauelement, wobei der Nicht-BPR-Architekturtyp Supra-TR-Schichten umfasst; und wobei: das mit dualer Architektur kompatible Design im Wesentlichen gleichermaßen zur Anpassung an den BPR-Architekturtyp und zur Anpassung an den Nicht-BPR-Architekturtyp geeignet ist; das (A) Fertigen weiterer Komponenten gemäß einem BPR-Architekturtyp umfasst: in entsprechenden Sub-TR-Schichten, Bilden verschiedener Nicht-Dummy-Strukturen (Nicht-Dummy-Sub-TR-Strukturen), die entsprechend mit den Transistorkomponenten gekoppelt sind; und, in entsprechenden Supra-TR-Schichten, Bilden verschiedener Dummy-Strukturen (Dummy-Supra-TR-Strukturen), die entsprechende Artefakte sind, die sich aus dem mit dualer Architektur kompatiblen Design ergeben, das zur Anpassung an den Nicht-BPR-Architekturtyp geeignet ist; und das (B) Fertigen weiterer Komponenten gemäß einem Nicht-BPR-Architekturtyp umfasst: in entsprechenden Supra-TR-Schichten: Bilden verschiedener Nicht-Dummy-Strukturen (Nicht-Dummy-Supra-TR-Strukturen), die entsprechend mit den Transistorkomponenten gekoppelt sind; und Bilden verschiedener Dummy-Strukturen (Dummy-Supra-TR-Strukturen), die entsprechende Artefakte sind, die sich aus dem mit dualer Architektur kompatiblen Design ergeben, das zur Anpassung an den BPR-Architekturtyp geeignet ist.
  2. Verfahren nach Anspruch 1, wobei: sich jede der TR-Schicht und der Supra-TR-Schichten im Wesentlichen in einer ersten Richtung und einer zweiten Richtung erstrecken, die senkrecht zueinander sind; die Supra-TR-Schichten in einer dritten Richtung gestapelt werden, die im Wesentlichen senkrecht zu jeder der ersten Richtung und der zweiten Richtung ist; und das (B) Fertigen weiterer Komponenten gemäß einem Nicht-BPR-Architekturtyp ferner umfasst: Positionieren der verschiedenen Dummy-Supra-TR-Strukturen asymmetrisch zu den verschiedenen Nicht-Dummy-Supra-TR-Strukturen in der ersten Richtung und/oder der zweiten Richtung; oder Positionieren der verschiedenen Dummy-Supra-TR-Strukturen symmetrisch zu den verschiedenen Nicht-Dummy-Supra-TR-Strukturen in der ersten Richtung und/oder der zweiten Richtung.
  3. Verfahren nach Anspruch 1, wobei: sich jede der TR-Schicht und der Supra-TR-Schichten im Wesentlichen in einer ersten Richtung und einer zweiten Richtung erstrecken, die senkrecht zueinander sind; (A) die Supra-TR-Schichten und/oder (B) die Sub-TR-Schichten in einer dritten Richtung gestapelt werden, die im Wesentlichen sowohl zu jeder der ersten Richtung und der zweiten Richtung ist; bei einer Betrachtung aus der dritten Richtung eine Grundfläche einer gegebenen Struktur eine Fläche in der ersten und der zweiten Richtung ist, die von der gegebenen Struktur eingenommen wird; und das (A) Fertigen weiterer Komponenten gemäß einem BPR-Architekturtyp ferner umfasst: Konfigurieren einer gemeinsamen Grundfläche der verschiedenen Dummy-Sub-TR-Strukturen derart, dass sie im Wesentlichen innerhalb einer gemeinsamen Grundfläche der entsprechenden TR-Komponenten enthalten ist; oder das (B) Fertigen weiterer Komponenten gemäß einem Nicht-BPR-Architekturtyp ferner umfasst: Konfigurieren einer gemeinsamen Grundfläche der verschiedenen Dummy-Supra-TR-Strukturen derart, dass sie im Wesentlichen innerhalb einer gemeinsamen Grundfläche der entsprechenden TR-Komponenten enthalten ist.
  4. Verfahren nach Anspruch 1 oder 2, wobei das (A) Fertigen weiterer Komponenten gemäß einem BPR-Architekturtyp ferner umfasst: in entsprechenden der Sub-TR-Schichten, Bilden verschiedener Dummy-Strukturen (Dummy-Sub-TR-Strukturen), die entsprechende Artefakte sind, die sich aus dem mit dualer Architektur kompatiblen Design ergeben, das zur Anpassung an den Nicht-BPR-Architekturtyp geeignet ist.
  5. Verfahren nach Anspruch 4, wobei: sich jede der TR-Schicht, der Sub-TR-Schichten und der Supra-TR-Schichten im Wesentlichen in einer ersten Richtung und einer zweiten Richtung erstrecken, die senkrecht zueinander sind; die Sub-TR-Schichten und die Supra-TR-Schichten in einer dritten Richtung gestapelt werden, die im Wesentlichen senkrecht zu jeder der ersten Richtung und der zweiten Richtung ist; und das (A) Fertigen weiterer Komponenten gemäß einem BPR-Architekturtyp ferner umfasst: Positionieren der verschiedenen Dummy-Sub-TR-Strukturen asymmetrisch zu den verschiedenen Nicht-Dummy-Sub-TR-Strukturen in der ersten Richtung und/oder der zweiten Richtung; oder Positionieren der verschiedenen Dummy-Supra-TR-Strukturen symmetrisch zu den verschiedenen Nicht-Dummy-Sub-TR-Strukturen in der ersten Richtung und/oder der zweiten Richtung.
  6. Verfahren nach einem der vorangehenden Ansprüche, wobei: das (A) Fertigen weiterer Komponenten gemäß einem BPR-Architekturtyp dazu führt, dass das Halbleiterbauelement ein Induktor; ein Metall-Isolator-Metall- (MIM-) Kondensator; oder eine MIM-Diode ist.
  7. Verfahren nach einem der vorangehenden Ansprüche, wobei: das (B) Fertigen weiterer Komponenten gemäß einem Nicht-BPR-Architekturtyp dazu führt, dass das Halbleiterbauelement eine Entkopplungskondensatorschaltung; eine hochohmige Struktur; ein Metall-Oxid-Metall- (MOM-) Kondensator; eine MOM-Diode; ein Metall-Isolator-Metall- (MIM-) Kondensator; oder eine MIM-Diode ist.
  8. Halbleiterbauelement, umfassend: in einer Transistorschicht (TR-Schicht), Komponenten entsprechender Transistoren (TR-Komponenten); und, in entsprechenden Schichten oberhalb der Transistorschicht (Supra-TR-Schichten): verschiedene Nicht-Dummy-Strukturen (Nicht-Dummy-Supra-TR-Strukturen), die mit den Transistorkomponenten gekoppelt sind und die enthalten sind, da das Halbleiterbauelement einen Architekturtyp mit nicht vergrabener Stromschiene (Nicht-BPR-Architekturtyp) aufweist; und verschiedene Dummy-Strukturen (Dummy-Supra-TR-Strukturen), die als Artefakte enthalten sind, die sich aus dem auf einem mit dualer Architektur kompatiblen Design basierten Halbleiterbauelement ergeben, das im Wesentlichen gleichermaßen zur Anpassung an den BPR-Architekturtyp und zur Anpassung an einen BPR-Architekturtyp geeignet ist.
  9. Halbleiterbauelement nach Anspruch 8, ferner umfassend: in entsprechenden Schichten unterhalb der Transistorschicht (Sub-TR-Schichten): verschiedene Dummy-Strukturen (Dummy-Sub-TR-Strukturen), die als Artefakte enthalten sind, die sich aus dem mit dualer Architektur kompatiblen Design ergeben, das zur Anpassung an den BPR-Architekturtyp geeignet ist.
  10. Halbleiterbauelement nach Anspruch 8 oder 9, wobei: sich jede der TR-Schicht und der Supra-TR-Schichten im Wesentlichen in einer ersten Richtung und einer zweiten Richtung erstrecken, die senkrecht zueinander sind; die Supra-TR-Schichten in einer dritten Richtung gestapelt werden, die im Wesentlichen senkrecht zu jeder der ersten Richtung und der zweiten Richtung ist; und die verschiedenen Dummy-Supra-TR-Strukturen in der ersten Richtung und/oder der zweiten Richtung asymmetrisch zu den verschiedenen Nicht-Dummy-Supra-TR-Strukturen positioniert sind.
  11. Halbleiterbauelement nach Anspruch 10, wobei: das Halbleiterbauelement eine Entkopplungskondensatorschaltung; eine hochohmige Struktur; ein Metall-Isolator-Metall- (MIM-) Kondensator; oder eine MIM-Diode ist.
  12. Halbleiterbauelement nach einem der vorhergehenden Ansprüche 8 bis 11, wobei: sich jede der TR-Schicht und der Supra-TR-Schichten im Wesentlichen in einer ersten Richtung und einer zweiten Richtung erstrecken, die senkrecht zueinander sind; die Supra-TR-Schichten in einer dritten Richtung gestapelt werden, die im Wesentlichen senkrecht zu jeder der ersten Richtung und der zweiten Richtung ist; und die verschiedenen Dummy-Supra-TR-Strukturen in der ersten Richtung und/oder der zweiten Richtung symmetrisch zu den verschiedenen Nicht-Dummy-Supra-TR-Strukturen positioniert sind.
  13. Halbleiterbauelement nach einem der vorhergehenden Ansprüche 8 bis 11, wobei: sich jede der TR-Schicht und der Supra-TR-Schichten im Wesentlichen in einer ersten Richtung und einer zweiten Richtung erstrecken, die senkrecht zueinander sind; die Supra-TR-Schichten in einer dritten Richtung gestapelt sind, die im Wesentlichen senkrecht zu jeder der ersten Richtung und der zweiten Richtung ist; bei einer Betrachtung aus der dritten Richtung eine Grundfläche einer gegebenen Struktur eine Fläche in der ersten und der zweiten Richtung ist, die von der gegebenen Struktur eingenommen wird; und eine gemeinsame Grundfläche der verschiedenen Dummy-Supra-TR-Strukturen im Wesentlichen innerhalb einer gemeinsamen Grundfläche der entsprechenden TR-Komponenten enthalten ist.
  14. Halbleiterbauelement, umfassend: in einer Transistorschicht (TR-Schicht), Komponenten entsprechender Transistoren (Transistorkomponenten); und, in entsprechenden Schichten unterhalb der Transistorschicht: verschiedene Nicht-Dummy-Strukturen (Nicht-Dummy-Sub-TR-Strukturen), die mit den Transistorkomponenten gekoppelt sind und die enthalten sind, da das Halbleiterbauelement einen Architekturtyp mit vergrabener Stromschiene (BPR-Architekturtyp) aufweist; und, in entsprechenden Schichten oberhalb der Transistorschicht: verschiedene Dummy-Strukturen (Dummy-Supra-TR-Strukturen), die als Artefakte enthalten sind, die sich aus dem auf einem mit dualer Architektur kompatiblen Design basierten Halbleiterbauelement ergeben, das im Wesentlichen gleichermaßen zur Anpassung an den Nicht-BPR-Architekturtyp und zur Anpassung an einen Nicht-BPR-Architekturtyp geeignet ist.
  15. Halbleiterbauelement nach Anspruch 14, ferner umfassend: in entsprechenden Schichten unterhalb der Transistorschicht: verschiedene Dummy-Strukturen (Dummy-Sub-TR-Strukturen), die mit dem Halbleiterbauelement vereinbar sind, das andernfalls den Nicht-BPR-Architekturtyp aufweist.
  16. Halbleiterbauelement nach Anspruch 15, wobei: sich jede der TR-Schicht, der Sub-TR-Schichten und der Supra-TR-Schichten im Wesentlichen in einer ersten Richtung und einer zweiten Richtung erstrecken, die senkrecht zueinander sind; die Sub-TR-Schichten und die Supra-TR-Schichten in einer dritten Richtung gestapelt werden, die im Wesentlichen senkrecht zu jeder der ersten Richtung und der zweiten Richtung ist; und die verschiedenen Dummy-Sub-TR-Strukturen in der ersten Richtung und/oder der zweiten Richtung asymmetrisch zu den verschiedenen Nicht-Dummy-Sub-TR-Strukturen positioniert sind.
  17. Halbleiterbauelement nach Anspruch 16, wobei: das Halbleiterbauelement ein Metall-Isolator-Metall- (MIM-) Kondensator; oder eine MIM-Diode ist.
  18. Halbleiterbauelement nach Anspruch 14, wobei: sich jede der TR-Schicht, der Sub-TR-Schichten und der Supra-TR-Schichten im Wesentlichen in einer ersten Richtung und einer zweiten Richtung erstrecken, die senkrecht zueinander sind; die Sub-TR-Schichten und die Supra-TR-Schichten in einer dritten Richtung gestapelt werden, die im Wesentlichen senkrecht zu jeder der ersten Richtung und der zweiten Richtung ist; und die verschiedenen Dummy-Supra-TR-Strukturen in der ersten Richtung und/oder der zweiten Richtung symmetrisch zu den verschiedenen Nicht-Dummy-Sub-TR-Strukturen positioniert sind.
  19. Halbleiterbauelement nach Anspruch 18, wobei: das Halbleiterbauelement ein Induktor ist.
  20. Halbleiterbauelement nach Anspruch 14, wobei: sich jede der TR-Schicht und der Supra-TR-Schichten im Wesentlichen in einer ersten Richtung und einer zweiten Richtung erstrecken, die senkrecht zueinander sind; die Sub-TR-Schichten in einer dritten Richtung gestapelt sind, die im Wesentlichen senkrecht zu jeder der ersten Richtung und der zweiten Richtung ist; bei einer Betrachtung aus der dritten Richtung eine Grundfläche einer gegebenen Struktur eine Fläche in der ersten und der zweiten Richtung ist, die von der gegebenen Struktur eingenommen wird; und eine gemeinsame Grundfläche der verschiedenen Dummy-Sub-TR-Strukturen im Wesentlichen innerhalb einer gemeinsamen Grundfläche der entsprechenden TR-Komponenten enthalten ist.
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