DE102020127462B4

DE102020127462B4 - Halbleitervorrichtung und verfahren zu ihrer herstellung

Info

Publication number: DE102020127462B4
Application number: DE102020127462.9A
Authority: DE
Inventors: You-Cheng Xiao; Jhih-Siang Hu; Ru-Yu WANG; Jung-Hsuan Chen; Ting-Wei Chiang
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2020-09-28
Filing date: 2020-10-19
Publication date: 2023-10-12
Anticipated expiration: 2040-10-20
Also published as: TW202213645A; US11552085B2; CN113937063A; DE102020127462A1; US20230124337A1; TWI747719B; US20230111939A1; KR20220042988A; KR102459553B1; US20220102363A1

Abstract

Halbleitervorrichtung, aufweisend:
mindestens eine Speicherzelle (210, 310, 330, 410, 430, 510, 530); und mindestens eine Logikzelle (220, 320, 340, 420, 440, 520, 540), die neben der mindestens einen Speicherzelle (210, 310, 330, 410, 430, 510, 530) angeordnet ist und konfiguriert ist, eine Logikfunktion umzusetzen, die mindestens eine Logikzelle aufweisend:
mehrere Finnen (221, 222, 223, 224, 225, 226, 321, 322, 323, 324, 325, 326, 341, 342, 343, 344, 345, 346, 421, 422, 423, 424, 425, 426, 441, 442, 443, 444, 445, 446), wobei die mehreren Finnen (221, 222, 223, 224, 225, 226, 321, 322, 323, 324, 325, 326, 341, 342, 343, 344, 345, 346, 421, 422, 423, 424, 425, 426,441, 442, 443, 444, 445, 446) in mehrere Finnengruppen (T1, T2, T3, T4, T5, T6, T7, T8) getrennt sind, wobei die mehreren Finnen (221, 222, 223, 224, 225, 226, 321, 322, 323, 324, 325, 326, 341, 342, 343, 344, 345, 346, 421, 422, 423, 424, 425, 426, 441, 442, 443, 444, 445, 446) aktive Elemente sind, und wobei Transistoren in den mehreren Finnen gebildet sind,
wobei sich ein Abstand zwischen zwei benachbarten Gruppen der mehreren Finnengruppen (T1, T2, T3, T4, T5, T6, T7, T8) von einem Abstand zwischen anderen zwei benachbarten Gruppen der mehreren Finnengruppen (T1, T2, T3, T4, T5, T6, T7, T8) unterscheidet.

Description

HINTERGRUND
Statischer Direktzugriffspeicher (SRAM), der Bitzellen und periphere Zellen umfasst, wird häufig durch eine Halbleitervorrichtung umgesetzt. Eine Möglichkeit, die Halbleitervorrichtung darzustellen, ist mit einem Draufsichtsdiagramm, das als Layoutdiagramm mit Rastern bezeichnet wird. Das Layoutdiagram wird in einem Kontext von Designregeln erstellt. Beispielsweise ist für die peripheren Zellen in dem Layoutdiagramm eine Anordnung jeder der finnenförmigen aktiven Regionen auf eine entsprechende Zellhöhe eingeschränkt und sie schränkt außerdem die Dichte aktiver Regionen und eine Bereichsskalierung des Layoutdiagramms ein.
Die Druckschrift DE 10 2019 135 843 A1 beschreibt ein Verfahren zum Entwerfen eines Standardzellenbereichs mit Standardzellen, einer Speichermatrix und eines Füllzellenbereichs.
KURZFASSUNG DER ERFINDUNG
Bereitgestellt wird eine Halbleitervorrichtungen nach den Ansprüchen 1 und 7, und ein Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 16.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.

1 ist ein vereinfachtes Blockdiagramm einer Halbleitervorrichtung nach verschiedenen Ausführungsformen dieser Offenbarung.
2 ist ein schematisches Diagramm einer Speichervorrichtung, das der Halbleitervorrichtung entspricht, die in 1 dargestellt ist, nach einigen Ausführungsformen dieser Offenbarung.
3 ist ein schematisches Diagramm einer Speichervorrichtung, das der Halbleitervorrichtung entspricht, die in 1 dargestellt ist, nach einigen Ausführungsformen dieser Offenbarung.
4 ist ein Layoutdiagramm der Speichervorrichtung, die in 3 dargestellt ist, nach einigen Ausführungsformen dieser Offenbarung.
5 ist ein Layoutdiagramm einer Speichervorrichtung, das der Halbleitervorrichtung entspricht, die in 1 dargestellt ist, nach einigen Ausführungsformen dieser Offenbarung.
6A bis 6B sind Layoutdiagramme der Speichervorrichtung, die in 3 dargestellt ist, nach einigen Ausführungsformen dieser Offenbarung.
7A bis 7B sind Layoutdiagramme der Speichervorrichtung, die in 3 dargestellt ist, nach einigen Ausführungsformen dieser Offenbarung.
8A ist ein Ablaufdiagramm eines Verfahrens zum Erzeugen eines Layoutdiagramms einer integrierten Schaltung (IC), die eine Speichervorrichtung umfasst, nach einigen Ausführungsformen dieser Offenbarung.
8B ist ein Ablaufdiagramm eines Verfahrens zum Erzeugen einer integrierten Schaltung (IC) einer Speichervorrichtung nach einigen Ausführungsformen dieser Offenbarung.
9 ist ein Blockdiagramm eines Systems zum Designen eines IC-Layoutdesigns nach einigen Ausführungsformen dieser Offenbarung.
10 ist ein Blockdiagramm eines integrierten Schaltungsherstellungssystems (IC-Herstellungssystem) und eines IC-Herstellungsablaufs, der damit assoziiert ist, nach einigen Ausführungsformen dieser Offenbarung.

AUSFÜHRLICHE BESCHREIBUNG
Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Umsetzung verschiedener Funktionen des dargelegten Inhalts bereit. Spezifische Beispiele von Bauteilen und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Beispielsweise kann das Bilden eines ersten Elements oder eines zweiten Elements in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt gebildet sind, und es kann außerdem Ausführungsformen umfassen, in denen weitere Elemente zwischen dem ersten und dem zweiten Element gebildet werden können, sodass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Weiterhin kann diese Offenbarung Referenzziffern und/oder -buchstaben der verschiedenen Beispiele wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert nicht für sich eine Beziehung zwischen den verschiedenen erklärten Ausführungsformen und/oder Konfigurationen.
Auch wenn die Begriffe „erstes“, „zweites“ usw. hierin verwendet werden können, um verschiedene Elemente zu beschreiben, sollten diese Elemente nicht als durch diese Begriffe eingeschränkt verstanden werden. Diese Begriffe werden verwendet, um ein Element von einem anderen zu unterscheiden. Beispielsweise kann ein erstes Element als zweites Element bezeichnet werden, und ebenso kann ein zweites Element als erstes Element bezeichnet werden, ohne vom Umfang der Ausführungsformen abzuweichen. Wie hierin verwendet, umfasst der Begriff „und/oder“ sämtliche Kombinationen von einem oder mehreren der assoziierten aufgeführten Punkte.
Ferner können räumlich relative Begriffe wie „darunterliegend“, „darunter“, „unterer“, „darüberliegend“, „oberer“ und dergleichen in dieser gesamten Beschreibung für ein einfacheres Verständnis verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) wie in den Figuren illustriert zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist, verschiedene Ausrichtungen der Vorrichtung in der Verwendung oder im Betrieb umfassen. Die Struktur kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in einer anderen Ausrichtung) und die räumlich relativen Bezeichnungen, die hierin verwendet werden, können ebenfalls entsprechend ausgelegt werden.
Wie hierin verwendet, bezieht sich „um“, „etwa“, „ungefähr“ oder „im Wesentlichen“ allgemein auf einen ungefähren Wert eines bestimmten Werts oder Bereichs, in dem er variiert wird, abhängig von verschiedenen Techniken, auf die er sich bezieht und deren Umfang durch den Fachmann auf dem Gebiet, auf den er sich bezieht, so umfassend wie möglich ausgelegt werden sollte, um alle solche Modifikationen und ähnliche Strukturen zu umfassen. In einigen Ausführungsformen bedeutet es allgemein innerhalb von 20 Prozent, vorzugsweise innerhalb von 10 Prozent, und noch bevorzugter innerhalb von 5 Prozent um einen bestimmten Wert oder Bereich. Numerische Mengen, die hierin angegeben sind, sind ungefähre Angaben. Das bedeutet, dass der Begriff „um“, „etwa“, „ungefähr“ oder „im Wesentlichen“ oder andere ungefähre Werte impliziert werden können, wenn sie nicht ausdrücklich genannt sind.
Verwiesen wird nun auf 1. 1 ist eine vereinfachtes Blockdiagramm einer Halbleitervorrichtung 100 nach verschiedenen Ausführungsformen dieser Offenbarung. Die Halbleitervorrichtung 100 umfasst ein Schaltungsmakro (nachfolgend Makro) 102. In einigen Ausführungsformen ist das Makro 102 ein statisches Direktzugriffsmakro (SRAM-Makro). In einigen anderen Ausführungsformen ist das Makro 102 ein anderes Makro als das SRAM-Makro.
In einigen Ausführungsformen umfasst das Makro 102 Speicherzellen (in 1 nicht dargestellt) und periphere Schaltungen (in 1 nicht dargestellt). Die Speicherzellen werden auch als Bitzellen bezeichnet und sind konfiguriert, Speicherbits zu speichern. Die peripheren Zellen werden auch als Logikzellen bezeichnet, die um die Bitzellen herum angeordnet sind und konfiguriert sind, verschiedene Logikfunktionen umzusetzen. Die Logikfunktionen der Logikzellen umfassen beispielsweise Schreib- und/oder Lesedecodierung, Wortleitungsauswahl, Bitleitungsauswahl, Datentreiben und Speicherselbsttests. Die Logikfunktionen der oben beschriebenen Logikzellen sind zum Zweck der Erklärung angegeben. Verschiedene Logikfunktionen der Logikzellen liegen im betrachteten Umfang dieser Offenbarung.
In einigen Ausführungsformen werden die Bitzellen und die Logikzellen in einer Speichervorrichtung verwendet, die beispielsweise SRAM umfasst. Anders ausgedrückt, umfasst die Speichervorrichtung mindestens eine Bitzelle und mindestens eine Logikzelle basierend auf dem Makro 102. In einigen Ausführungsformen ist mindestens eine der Bitzellen und der Logikzellen durch 6 oder 8 Transistoren umgesetzt.
Verwiesen wird nun auf 2. 2 ist ein schematisches Diagramm einer Speichervorrichtung MCo, das der Halbleitervorrichtung 100 entspricht, die in 1 dargestellt ist, nach einigen Ausführungsformen dieser Offenbarung. In einigen Ausführungsformen wird die Speichervorrichtung MCo nach dem Makro 102 aus 1 erzeugt.
Zur Illustration umfasst die Speichervorrichtung MCo in 2 eine Bitzelle 210 und eine Logikzelle 220. Die Logikzelle 220 stößt an die Bitzelle 210 an. Die Logikzelle 220 umfasst aktive Regionen AA1, AA2 und AA3 (die auch als aktive Bereiche bezeichnet werden), die konfiguriert sind, Transistoren zu bilden. Um der Einfachheit Willen wird jede der aktiven Regionen AA1, AA2 und AA3 nachfolgend zu Illustrationszwecken als AA bezeichnet, da jede der aktiven Regionen AA1, AA2 und AA3 in einigen Ausführungsformen in ähnlicher Weise funktioniert. Die Bitzelle 210 umfasst auch aktive Regionen AA (nicht dargestellt) zum Bilden von Transistoren, die von den Transistoren getrennt sind, die in der Logikzelle 220 gebildet sind. Um der Einfachheit der Illustration Willen sind nur wenige aktive Regionen AA in der Logikzelle 220 illustriert. Verschiedene Elemente zum Bilden der Transistoren oder anderen Schaltungseinheiten, einschließlich beispielsweise leitfähiger Segmente, die Sources und Drains der Transistoren entsprechend, sind in 2 oder anderen Ausführungsformen dieser Offenbarung nicht illustriert.
Die aktiven Regionen AA in der Logikzelle 220 sind in Spalten angeordnet und umfassen aktive Elemente 221, 222, 223, 224, 225 und 226. Um der Einfachheit Willen wird jedes der aktiven Elemente 221, 222, 223, 224, 225 und 226 nachfolgend zu Illustrationszwecken als FN bezeichnet, da jedes der aktiven Elemente 221, 222, 223, 224, 225 und 226 in einigen Ausführungsformen in ähnlicher Weise funktioniert. Die aktiven Elemente FN sind in einer entsprechenden aktiven Region AA gebildet. Speziell sind die aktiven Elemente 221 und 222 in der aktiven Region AA1 gebildet; die aktiven Elemente 223 und 224 sind in der aktiven Region AA2 gebildet; und die aktiven Elemente 225 und 226 sind in der aktiven Region AA3 gebildet. Weiterhin sind die aktiven Elemente FN in mehrere Gruppen getrennt, darunter beispielsweise eine erste Gruppe T1 zum Bilden eines Transistors, eine zweite Gruppe T2 zum Bilden eines anderen Transistors und eine erste Gruppe T3 zum Bilden des anderen Transistors. Anders ausgedrückt umfasst eine Logikzelle 220 mehr als drei Transistoren, und jeder dieser Transistoren ist mit mindestens zwei aktiven Elementen FN gebildet. In einer anderen Erklärungswiese sind mit Verweis auf 2 drei Transistoren in der Logikzelle 220 umfasst, und jeder dieser Transistoren wird basierend auf zwei aktiven Elementen FN erzeugt, die in drei Gruppen T1, T2 und T3 getrennt sind.
In einigen Ausführungsformen sind die aktive Regionen AA Polysilizium. In einigen Ausführungsformen sind die aktive Regionen AA aus einem p-dotierten Material hergestellt. In einigen anderen Ausführungsformen sind die aktive Regionen AA aus einem n-dotierten Material hergestellt. In verschiedenen Ausführungsformen sind die aktiven Regionen AA konfiguriert, Kanäle von Transistoren zu bilden. In einigen anderen Ausführungsformen sind die aktiven Regionen AA finnenförmige aktive Regionen und konfiguriert, Finnenstrukturen zum Bilden von Finnenfeldeffekttransistoren (FinFET) zu bilden. Die aktiven Elemente FN, die in diesen aktive Regionen AA gebildet sind, sind Finnenstrukturen (nachfolgend Finnen FN in einigen Ausführungsformen dieser Offenbarung). Um der Einfachheit der Illustration Willen sind nur aktive Regionen AA und Finnen FN in der Logikzelle 220 illustriert. Verschiedene Zahlen aktiver Regionen AA und Finnen FN in der Logikzelle 220 fallen in den betrachteten Umfang dieser Offenbarung.
Die Konfiguration der Speichervorrichtung MCo ist zu illustrativen Zwecken gegeben. Verschiedene Konfigurationen der Speichervorrichtung MCo fallen in den Umfang dieser Offenbarung. Die Anzahl und Anordnung der Finnen FN sind zu illustrativen Zwecken gegeben. Verschiedene Zahlen und Anordnungen der Finnen FN zum Umsetzen der Logikzelle 220 fallen in den betrachteten Umfang dieser Offenbarung. Beispielsweise ist in einigen Ausführungsformen eine Anzahl der Finnen FN in einer entsprechenden Gruppe mehr als zwei (z. B. drei Finnen FN in der Gruppe T1), und der entsprechende Transistor ist ein FinFET mit Mehrfachfinnenstrukturen (z. B. drei-Finnen-FinFET, der in der Gruppe T1 gebildet ist). In anderen Ausführungsformen sind die Finnen FN in Reihen angeordnet.
Verwiesen wird nun auf 3. 3 ist ein schematisches Diagramm einer Speichervorrichtung MC1, das der Halbleitervorrichtung 100 entspricht, die in 1 dargestellt ist, nach einigen Ausführungsformen dieser Offenbarung. In einigen Ausführungsformen wird die Speichervorrichtung MC1 nach dem Makro 102 aus 1 erzeugt. In einigen Ausführungsformen wird die Speichervorrichtung MC1 basierend auf der Speichervorrichtung MCo aus 2 konstruiert.
Zur Illustration umfasst die Speichervorrichtung MC1 in 3 die Bitzellen 310, 330 und die Logikzellen 320, 340. Die Bitzellen 310, 330 und die Logikzellen 320, 340 sind als ein Array in Zeilen und Spalten angeordnet. Die Bitzelle 310 ist entlang einer Zeile neben der Logikzelle 320 angeordnet und die Bitzelle 330 ist entlang einer anderen Zeile, die an die Zeile anstößt, die an der Bitzelle 310 und der Logikzelle 320 ausgerichtet ist, neben der Logikzelle 340 angeordnet.
In einigen Ausführungsformen ist die Bitzelle 310 identisch mit der Bitzelle 330. In einigen anderen Ausführungsformen unterscheidet sich die Bitzelle 310 von der Bitzelle 330, und die Differenz zwischen denselben umfasst beispielsweise Zellhöhe und Anzahl der Transistorbildung. In verschiedenen Ausführungsformen sind die Bitzellen 310, 330 identisch mit der Bitzelle 210 aus 2.
In einigen Ausführungsformen ist die Bitzelle 310 mit mindestens einer Bitleitung gekoppelt, die dieselbe ist, die mit der Bitzelle 330 gekoppelt ist, konfiguriert, Bitdaten zu empfangen, die von der Bitleitung übertragen werden. Anders ausgedrückt teilen sich die Bitzelle 310 und die Bitzelle 330 mindestens eine Bitleitung zum Empfangen derselben Bitdaten. In verschiedenen Ausführungsformen ist die Bitzelle 310 mit mindestens einer Wortleitung gekoppelt, die dieselbe ist, die mit der Bitzelle 330 gekoppelt ist, konfiguriert, Programmdaten zu empfangen, die von der Wortleitung übertragen werden. Anders ausgedrückt teilen sich die Bitzelle 310 und die Bitzelle 330 mindestens eine Wortleitung zum Empfangen derselben Programmdaten.
In einigen Ausführungsformen ist die Logikzelle 320 identisch mit der Logikzelle 340. In einigen anderen Ausführungsformen unterscheidet sich die Logikzelle 320 von der Logikzelle 340, und die Differenz zwischen denselben umfasst beispielsweise Zellhöhe und Logikfunktion. In verschiedenen Ausführungsformen sind die Logikzellen 320, 340 identisch mit der Bitzelle 210 aus 2.
In einigen Ausführungsformen ist die Logikzelle 320 mit mindestens einer Signalzeile gekoppelt, die dieselbe ist, die mit der Logikzelle 340 gekoppelt ist, konfiguriert, Programmdaten zu empfangen, die von der Signalzeile übertragen werden. In verschiedenen Ausführungsformen ist die Logikzelle 320 mit Signalzeilen gekoppelt, die andere sind als die, die mit der Logikzelle 340 gekoppelt sind, konfiguriert, Programmdaten zu empfangen, die von der Signalzeile übertragen werden.
Weiter mit Verweis auf 3 umfasst die Logikzelle 320 aktive Regionen AA1, AA2 und AA3, und die aktiven Regionen AA1, AA2 und AA3 sind konfiguriert, Finnen 321, 322, 323, 324, 325 und 326 jeweils in Spalten angeordnet zu bilden. Die Logikzelle 340 umfasst aktive Regionen AA4, AA5 und AA6, und die aktiven Regionen AA4, AA5 und AA6 sind konfiguriert, Finnen 341, 342, 343, 344, 345 und 346 jeweils in Spalten angeordnet zu bilden. Um der Einfachheit Willen ist jede der Finnen 321, 322, 323, 324, 325, 326, 341, 342, 343, 344, 345 und 346 nachfolgend zu Illustrationszwecken als FN bezeichnet, weil jede der Finnen 321, 322, 323, 324, 325, 326, 341, 342, 343, 344, 345 und 346 in einigen Ausführungsformen dieser Offenbarung eine Finnenstruktur ist und in einigen Ausführungsformen auf ähnliche Weise funktioniert.
Die Finnen FN sind zum Bilden jeweiliger Transistoren in Gruppen getrennt, die mit Verweis auf 3 Gruppen T1, T2, T3, T4, T5 und T6 umfassen. Um der Einfachheit Willen wird jede der Gruppen T1, T2, T3, T4, T5 und T6 nachfolgend zu Illustrationszwecken als TN bezeichnet, weil jede der Gruppen T1, T2, T3, T4, T5 und T6 in einigen Ausführungsformen in ähnlicher Weise funktioniert. Speziell sind in der Logikzelle 320 die Finnen 321 und 322, die in der aktiven Region AA1 umfasst sind, in die Gruppe T1 getrennt; die Finnen 323 und 324, die in der aktiven Region AA2 umfasst sind, sind in die Gruppe T2 getrennt, und die Finnen 325 und 326, die in der aktiven Region AA3 umfasst sind, sind in die Gruppe T3 getrennt. In der Logikzelle 340 sind die Finnen 341 und 342, die in der aktiven Region AA4 umfasst sind in die Gruppe T4 getrennt; die Finnen 343 und 344, die in der aktiven Region AA5 umfasst sind, sind in die Gruppe T5 getrennt, und die Finnen 345 und 346, die in der aktiven Region AA6 umfasst sind, sind in die Gruppe T6 getrennt. Anders ausgedrückt sind mehrere Transistoren in den Finnen FN gebildet, die in jeweilige Gruppen getrennt sind, und diese Gruppen sind nebeneinander angeordnet und in Spalten ausgerichtet. Beispielsweise ist mit Verweis auf 3 ein Transistor (nicht dargestellt) in der Gruppe T1 gebildet, die die Finnen 321 und 322 umfasst, und ein anderer Transistor, der neben diesem Transistor angeordnet ist, ist in der Gruppe T2 gebildet, die die Finnen 323 und 324 umfasst.
Alle zwei benachbarten Gruppen TN sind in eine Vorrichtungseinheit unterteilt. Speziell sind die Gruppe T1 und T2 als eine Vorrichtungseinheit DU1 bezeichnet; die Gruppe T3 und T4 sind als eine Vorrichtungseinheit DU2 bezeichnet; und die Gruppe T5 und T6 sind als eine Vorrichtungseinheit DU3 bezeichnet. Anders ausgedrückt umfasst eine Vorrichtungseinheit DU1, DU2 oder DU3 zwei benachbarte Gruppen TN, und jede dieser Gruppen TN umfasst zwei Finnen FN zum Bilden eines Transistors. Mit Verweis auf 3 umfasst die Vorrichtungseinheit DU1 die Gruppen T1 und T2, die die Finnen 321, 322, 323 und 324 umfassen, zum Bilden von zwei benachbarten Transistoren; die Vorrichtungseinheit DU2 umfasst die Gruppen T3 und T4, die die Finnen 325, 325, 341 und 342 umfassen, zum Bilden anderer zwei benachbarter Transistoren; und die Vorrichtungseinheit DU3 umfasst die Gruppen T5 und T6, die die Finnen 343, 344, 345 und 346 umfassen, zum Bilden der anderen beiden benachbarten Transistoren. Anders erklärt, sind die Vorrichtungseinheit DU1 und die Hälfte der Vorrichtungseinheit DU2 in der Logikzelle 320 ausgerichtet und die Hälfte der Vorrichtungseinheit DU2 und die Vorrichtungseinheit DU3 sind in der Logikzelle 340 ausgerichtet. Daher ist mehr als eine Vorrichtungseinheit DU1, DU2 oder DU3 in der Logikzelle 320 oder 340 ausgerichtet, und mehr als zwei Vorrichtungseinheiten DU1, DU2 oder DU3 sind in den Logikzellen 320 und 340 in der Speichervorrichtung MC1 ausgerichtet. Um der Einfachheit Willen wird jede der Vorrichtungseinheiten DU1, DU2 und DU3 nachfolgend zu Illustrationszwecken als DU bezeichnet, da jede der Vorrichtungseinheiten DU1, DU2 und DU3 in einigen Ausführungsformen in ähnlicher Weise funktioniert.
In einigen Ausführungsformen unterscheiden sich die Transistoren, die in mindestens zwei benachbarten Gruppen TN angeordnet sind, voneinander. Beispielsweise ist mit Verweis auf 3 in der Logikzelle 320 ein Transistor, der in der Gruppe T1 gebildet ist, ein p-Metalloxidhalbleitertransistor (PMOS-Transistor) und ein Transistor, der in der Gruppe T2 gebildet ist, ist ein n-Metalloxidhalbleitertransistor (NMOS-Transistor). Weiter umfasst die Vorrichtungseinheit DU1, umfassend die Gruppe T1 und T2, einen PMOS-Transistor und einen NMOS-Transistor. In einigen anderen Ausführungsformen sind die Transistoren, die in mindestens zwei benachbarten Gruppen TN gebildet sind, identisch zueinander. Beispielsweise ist mit Verweis auf 3 in der Logikzelle 320 ein Transistor, der in der Gruppe T2 gebildet ist, ein NMOS-Transistor, und ein Transistor, der in der Gruppe T3 gebildet ist, ist ebenfalls ein NMOS-Transistor. In verschiedenen Ausführungsformen werden Typen der Transistoren aus den entsprechenden Gruppen TN basierend auf der Ausrichtung der Vorrichtungseinheiten DU bestimmt, und jede der Vorrichtungseinheiten DU umfasst zwei Transistoren unterschiedlicher Typen. Beispielsweise umfasst mit Verweis auf 3 die Vorrichtungseinheit DU1 einen PMOS-Transistor, der in der Gruppe T1 gebildet ist, und einen NMOS-Transistor, der in der Gruppe T2 gebildet ist; die Vorrichtungseinheit DU2 umfasst einen NMOS-Transistor, der in der Gruppe T3 gebildet ist, und einen PMOS-Transistor, der in der Gruppe T4 gebildet ist; und die Vorrichtungseinheit DU3 umfasst einen PMOS-Transistor, der in der Gruppe T5 gebildet ist, und einen NMOS-Transistor, der in der Gruppe T6 gebildet ist. In einigen Ausführungsformen ist eine Vorrichtungseinheit DU, die mindestens einen PMOS und mindestens einen NMOS umfasst, ebenfalls als eine Logikschaltung angezeigt, um eine grundlegende Logikfunktion umzusetzen.
Die obige Konfiguration der Speichervorrichtung MC1 ist zu illustrativen Zwecken bereitgestellt. Verschiedene Umsetzungen der Speichervorrichtung MC1 fallen in den Umfang dieser Offenbarung. Beispielsweise sind in verschiedenen Ausführungsformen die Bitzellen 310 und 330 in Zeilen angeordnet, und die Logikzellen 320 und 340 sind in Spalten angeordnet.
In einigen Ansätzen sind nur Finnen, die in einer entsprechenden aktiven Region angeordnet sind, in den Logikzellen angeordnet. Speziell ist in einer Logikzelle eine Anzahl der Finnen auf unter vier beschränkt, um Transistoren zu bilden, die weniger als zwei sind (d. h. weniger als eine Vorrichtungseinheit). Anders ausgedrückt sind in zwei benachbarten Logikzellen, weniger als zwei Vorrichtungseinheiten umfasst, und sie weist eine geringe aktive Regionsdichte auf und führt ferner zu einer schlechten Bereichsskalierung in einer Speichervorrichtung.
Im Vergleich mit den obigen Ansätzen ist in den Ausführungsformen dieser Offenbarungen beispielsweise mit Verweis auf 3 in einer Logikzelle 320 oder 340 eine Anzahl der Finnen FN mindestens sechs, um Transistoren zu bilden, die mehr als drei sind und Vorrichtungseinheiten DU bilden, die mehr als eineinhalb sind. Anders ausgedrückt ist es mit Verweis auf 3, in der Lage, drei Vorrichtungseinheiten DU auszurichten, um drei Logikschaltungseinheiten in zwei benachbarten Logikzellen 320 und 340 umzusetzen. Dementsprechend steigen in zwei benachbarten Logikzellen 320 und 340 der Speichervorrichtung sowohl die aktive Regionsdichte und die Bereichsskalierung an, und es weit außerdem eineinhalbmal die Vorrichtungseinheitendichte erreicht.
Verwiesen wird nun auf 4. 4 ist ein Layoutdiagramm ML1 der Speichervorrichtung, die in 3 dargestellt ist, nach einigen Ausführungsformen ML1 dieser Offenbarung. Für einfachere Illustration sind nur Finnen FN in dem Layoutdiagramm ML1 illustriert, und jede der Finnen FN ist in einer entsprechenden aktiven Region (nicht beschriftet) angeordnet. Verschiedene Strukturen zum Bilden von Transistoren oder anderen Schaltungseinheiten, unter anderem beispielsweise leitfähiger Segmente und Durchkontaktierungen sind in 4 oder anderen Ausführungsformen dieser Offenbarung nicht illustriert. Mit Verweis auf die Ausführungsformen aus 3 sind gleiche Elemente in 4 für ein einfacheres Verständnis mit denselben Referenzziffern bezeichnet.
Mit Verweis auf 3 und 4 entspricht die Bitzelle 410 der Bitzelle 310 aus 3; die Bitzelle 430 entspricht der Bitzelle 330 aus 3; die Logikzelle 420 entspricht der Logikzelle 320 aus 3; und die Logikzelle 440 entspricht der Logikzelle 340 aus 3. Weiterhin entsprechen in der Logikzelle 420 die Finnen 421, 422, 423, 424, 425 bzw. 426 den Finnen 321, 322, 323, 324, 325 und 326 bzw. 3, und in der Logikzelle 440 entsprechen die Finnen 441, 442, 443, 444, 445 bzw. 446 den Finnen 341, 342, 343, 344, 345 bzw. 346 aus 3.
Im Vergleich mit den Ausführungsformen, die in 3 illustriert sind, umfassen die Bitzellen 410 und 430 getrennte Finnen FN. Um der Einfachheit Willen sind nur wenige Finnen FN in Bitzellen 410 und 430 in 4 zu Illustrationszwecken beschriftet, darunter beispielsweise die Finnen 411, 412, 413, 414, 415 und 416 in der Bitzelle 410 und die Finnen 431, 432, 433, 434, 435 und 436 in der Bitzelle 430. In einigen Ausführungsformen ist jede der Finnen FN in den Bitzellen 410 und 430 konfiguriert, einen Transistor zu bilden. Beispielsweise ist in der Bitzelle 410 ein erster Transistor in einer aktiven Region (nicht dargestellt) gebildet, die die Finne 411 umfasst; ein zweiter Transistor, der neben dem ersten Transistor angeordnet ist, ist in einer aktiven Region gebildet, die die Finne 412 umfasst; ein dritter Transistor ist in einer aktiven Region gebildet, die die Finne 413 umfasst; ein vierter Transistor ist in einer aktiven Region gebildet, die die Finne 414 umfasst; ein fünfter Transistor ist in einer aktiven Region gebildet, die die Finne 415 umfasst; und ein sechster Transistor ist in einer aktiven Region gebildet, die die Finne 416 umfasst. Daher sind mindestens sechs Transistoren in einer Bitzelle 410 erzeugt. Ähnlich umfasst die Bitzelle 430 auch sechs Transistoren, die mit den entsprechenden Finnen FN gebildet sind.
Weiter weist die Bitzelle 410 eine Zellhöhe H1 auf und die Bitzelle 430 weist eine Zellhöhe H2 auf. In einigen Ausführungsformen ist die Zellhöhe H1 gleich der Zellhöhe H2. In einigen anderen Ausführungsformen ist die Zellhöhe H1 im Wesentlichen gleich der Zellhöhe H2. In verschiedenen Ausführungsformen ist die Zellhöhe H1 anders als die Zellhöhe H2. In einigen Ausführungsformen wird die Zellhöhe H1 oder H2 basierend auf einem Typ Bitzelle 410 oder 430 bestimmt, die eine der Standardzellen in einer Bibliothek von Standardzellen ist (die mit Verweis auf 9 besprochen wird). In verschiedenen Ausführungsformen sind die Bitzellen 410 und 430 symmetrische Strukturen mit Hinblick auf die Spalten.
In einigen Ausführungsformen ist eine Zellhöhe der Logikzelle 420 basierend auf der Zellhöhe H1 der Bitzelle 410 bestimmt und eine Zellhöhe der Logikzelle 440 ist basierend auf der Zellhöhe H2 der Bitzelle 430 bestimmt. In verschiedenen Ausführungsformen weist die Logikzelle 420, die neben der Bitzelle 410 angeordnet ist, auch die Zellhöhe H1 auf und die Logikzelle 440, die neben der Bitzelle 430 angeordnet ist, weist die Zellhöhe H2 auf.
Eine Breite der Finnen FN ist eine feste Breite. In einigen Ausführungsformen dieser Offenbarung sind die aktiven Regionen (z. B. aktive Regionen AA1 bis AA6 aus 3), die die Finnen FN umfassen, finnenförmige aktive Regionen zum Bilden von Finnenstrukturen der Transistoren, und die Finnen FN sind Finnenstrukturen. Die feste Breite jeder der Finnen FN ist als eine Finnenbreite angegeben, beispielsweise eine Finnenbreite P der Finne 421 aus 4. Weiter mit Verweis auf 4 weist jede der Finnen FN in allen Bitzellen 410, 430 und Logikzellen 420 und 440 eine feste breite auf und wird als die Finnenbreite P bezeichnet. Um der Einfachheit Willen ist bei der Finne 431 nur eine Finnenbreite P illustriert.
Mindestens eine Länge der Finnen FN in den Bitzellen 410 und 430 unterscheidet sich von einer anderen Länge derselben. Längen der Finnen FN in den Logikzellen 420 und 440 gleichen einander. In einigen Ausführungsformen ist eine Länge der Finnen FN in den Bitzellen 410 und 430 anders als eine Länge der Finnen FN in den Logikzellen 420 und 440. In einigen anderen Ausführungsformen ist eine Länge der Finnen FN in den Bitzellen 410 und 430 kürzer als eine Länge der Finnen FN in den Logikzellen 420 und 440. In verschiedenen Ausführungsformen ist eine Länge der Finnen FN in den Bitzellen 410 und 430 im Wesentlichen gleich wie eine Länge der Finnen FN in den Logikzellen 420 und 440.
Weiterhin ist ein Abstand zwischen allen zwei benachbarten Gruppen TN als ein Abstand S1 aus 4 angegeben. In einigen Ausführungsformen ist der Abstand S1 zwischen zwei benachbarten aktiven Regionen (d. h. zwei benachbarten Gruppen TN) auch als ein Abstand zwischen aktiven Regionen angegeben, der auf Designregeln des Layoutdiagramms ML1 beschränkt ist. Anders ausgedrückt, ist eine Finne FN einer Gruppe TN (hierin bezeichnet als Gruppe T1') von einer anderen Finne FN einer anderen Gruppe TN (hierin bezeichnet als Gruppe T2') getrennt. Die Gruppe T1' ist neben der Gruppe T2' angeordnet und voneinander durch mindestens einen Abstand der aktiven Regionen getrennt. Weiter ist mit Verweis auf 4 der Abstand zwischen allen zwei benachbarten Gruppen TN, darunter beispielsweise zwischen den Gruppen T1 und T2, zwischen den Gruppen T2 und T3, zwischen den Gruppen T3 und T4, zwischen den Gruppen T4 und T5, und zwischen den Gruppen T5 und T6, gleich wie die anderen, und gleich wie der Abstand S1. Um der Einfachheit Willen ist nur ein Abstand S1 zwischen der Gruppe T1 und der Gruppe T2 in 4 illustriert. Speziell ist der Abstand S1 ein Abstand zwischen einer oberen Kante einer Finne FN in einer Gruppe T1' und einer oberen Kante einer Finne in einer anderen Gruppe T2', die zu der Gruppe T1' benachbart ist. Beispielsweise ist, wie in 4 illustriert, der Abstand S1 ein Abstand zwischen einer oberen Kante der Finne 422 in der Gruppe T1 und einer oberen Kante der Finne 423 in der Gruppe T2.
In einigen Ausführungsformen ist ein Abstand zwischen mindestens zwei benachbarten Gruppen TN anders als ein Abstand zwischen zwei anderen benachbarten Gruppen TN. Anders ausgedrückt sind mindestens zwei benachbarte Gruppen TN durch einen ersten Abstand getrennt, und mindestens zwei andere benachbarte Gruppen TN sind durch einen zweiten Abstand getrennt. Der erste Abstand unterscheidet sich von dem zweiten Abstand. Beispielsweise ist mit Verweis auf 4 die Gruppe T1 von der Gruppe T2 durch einen ersten Abstand (dem Abstand S1) getrennt; die Gruppe T2 ist von der Gruppe T3 durch einen zweiten Abstand getrennt (nicht dargestellt in 4); die Gruppe T3 ist von der Gruppe T4 durch einen dritten Abstand getrennt (nicht dargestellt in 4); die Gruppe T4 ist von der Gruppe T5 durch einen vierten Abstand getrennt (nicht dargestellt in 4); und die Gruppe T5 ist von der Gruppe T6 durch einen fünften Abstand getrennt (nicht dargestellt in 4). Der erste Abstand unterscheidet sich von mindestens einem aus dem zweiten Abstand, dem dritten Abstand, dem vierten Abstand oder dem fünften Abstand. Anders erklärt, mindestens ein Abstand der aktiven Regionen unter mehreren Gruppen TN unterscheidet sich von den anderen.
Weiterhin ist ein Abstand zwischen allen zwei benachbarten Finnen FN der einen Gruppe TN als ein Abstand S2 aus 4 angegeben. In einigen Ausführungsformen ist der Abstand S2 zwischen zwei benachbarten Finnen FN jede Gruppe TN auch alle in Finnenabstand angegeben (der mit Verweis auf 6A bis 6B beschrieben wird), der auf mindestens eines aus der Zellhöhe, den Designregeln des Layoutdiagramms ML1 und Einschränkungen der Herstellung beschränkt ist. Anders ausgedrückt ist eine Finne FN (hierin bezeichnet als Finne F1) von einer anderen Finne FN (hierin bezeichnet als Finne F2) getrennt. Die Finnen F1 und F2 sind als eine Gruppe zum Bilden eines selben Transistors angegeben. Die Finne F1 ist neben der Finne F2 angeordnet und von der Finne F2 durch mindestens eine Finnenabstand getrennt. Weiter ist mit Verweis auf 4 der Abstand zwischen allen zwei benachbarten Finnen FN einer entsprechenden Gruppe TN, darunter beispielsweise zwischen den Finnen 421 und 422 der Gruppe T1, zwischen den Finnen 423 und 424 der Gruppe T2, zwischen den Finnen 425 und 426 der Gruppe T3, zwischen den Finnen 441 und 442 der Gruppe T4, zwischen den Finnen 442 und 444 der Gruppe T5, und zwischen den Finnen 445 und 446 der Gruppe T6, gleich wie die anderen und gleich wie der Abstand S2. Um der Einfachheit Willen ist nur ein Abstand S2 zwischen den benachbarten Finnen 423 und 424 der Gruppe in 4 illustriert.
In einigen Ausführungsformen unterscheidet sich ein Abstand zwischen zwei benachbarten Finnen FN einer Gruppe TN von einem Abstand von zwei benachbarten Finnen FN einer anderen Gruppe TN. Anders ausgedrückt sind zwei benachbarten Finnen FN mindestens einer Gruppe TN voneinander durch einen ersten Abstand getrennt, und zwei benachbarten Finnen FN mindestens einer anderen Gruppe TN sind voneinander durch einen zweiten Abstand getrennt. Der erste Abstand unterscheidet sich von dem zweiten Abstand. Beispielsweise sind mit Verweis auf 4 die Finnen 421 und 422 der Gruppe T1 durch einen ersten Abstand getrennt (nicht dargestellt in 4); die Finnen 423 und 424 der Gruppe T2 sind durch einen zweiten Abstand getrennt (der der Abstand S2 ist); die Finnen 425 und 426 der Gruppe T3 sind durch einen dritten Abstand getrennt; die Finnen 441 und 442 der Gruppe T4 sind durch einen vierten Abstand getrennt; die Finnen 442 und 444 der Gruppe T5 sind durch einen fünften Abstand getrennt; und die Finnen 445 und 446 der Gruppe T6 sind durch einen sechsten Abstand getrennt. Der erste Abstand unterscheidet sich von mindestens einem aus dem zweiten Abstand, dem dritten Abstand, dem vierten Abstand, dem fünften Abstand oder dem sechsten Abstand.
Die Konfiguration von Layoutdiagramm ML1 ist zu illustrativen Zwecken angegeben. Verschiedene Konfigurationen von Layoutdiagramm ML1 liegen im betrachteten Umfang dieser Offenbarung. Beispielsweise weist in verschiedenen Ausführungsformen jede der Finnen FN in den Bitzellen 410 und 430 eine Länge auf, die im Wesentlichen gleich groß ist.
Verwiesen wird nun auf 5. 5 ist ein Layoutdiagramm ML2 einer Speichervorrichtung, das der Halbleitervorrichtung 100 entspricht, die in 1 dargestellt ist, nach einigen Ausführungsformen ML2 dieser Offenbarung. In einigen Ausführungsformen ist das Layoutdiagramm ML2 aus 5 eine alternative Ausführungsform des Layoutdiagramms ML1 aus 4. Mit Verweis auf die Ausführungsformen aus 4 sind gleiche Elemente in 5 für ein einfacheres Verständnis mit denselben Referenzziffern bezeichnet.
Im Vergleich mit den Ausführungsformen, die in 4 illustriert sind, ist eine Anzahl der Finnen FN, die in jeder der Bitzellen 510 und 530 umfasst ist, mehr als die derselben, die in jeder der Bitzellen 410 und 430 aus 4 umfasst sind. Anders ausgedrückt ist eine Anzahl von Transistoren, die in den Bitzellen 510 und 530 gebildet sind, mehr als die derselben, die in den Bitzellen 410 und 430 aus 4 gebildet sind. Beispielsweise sind mit Verweis auf 5, in der Bitzelle 510 Transistoren, die Gruppen T9, T10, T11, T12, T13, T14, T15 und T16 entsprechen, in den entsprechenden aktiven Regionen gebildet (nicht beschriftet), die Finnen FN umfassen (die für eine einfachere Illustration nicht einzeln beschriftet sind). Daher sind mindestens acht Transistoren in einer Bitzelle 510 erzeugt, was mehr als mindestens sechs Transistoren bedeutet, die in der Bitzelle 410 in 4 erzeugt sind. Ähnlich umfasst die Bitzelle 530 auch acht Transistoren, darunter beispielsweise Transistoren, die Gruppen T17, T18, T19, T20, T21, T22, T23 und T24 entsprechen, die in entsprechenden aktiven Regionen (nicht beschriftet) gebildet sind, die die Finnen FN umfassen.
Weiterhin ist eine Anzahl der Finnen FN, die in jeder der Logikzellen 520 und 540 umfasst sind, mehr, als die derselben, die jeweils in jeder der Logikzellen 420 und 440 aus 4 umfasst sind. Anders ausgedrückt ist eine Anzahl von Transistoren, die in den Logikzellen 520 und 540 gebildet sind, mehr als die derselben, die in den Logikzellen 420 und 440 aus 4 gebildet sind. Beispielsweise sind mit Verweis auf 5 in den Logikzellen 520 die Transistoren, die Gruppen T1, T2, T3 und T4 entsprechend, gebildet. Daher sind mindestens vier Transistoren in einer Logikzelle 520 erzeugt, was mehr als drei Transistoren bedeutet, die in der Logikzelle 420 in 4 erzeugt sind. Ähnlich umfassen die Logikzellen 540 auch vier Transistoren, die Gruppen T5, T6, T7 und T8 entsprechen.
Weiterhin sind in einigen Ausführungsformen zwei benachbarte Gruppen TN in eine Vorrichtungseinheit DU getrennt. Eine Anzahl der Vorrichtungseinheiten DU, die in jeder der Logikzellen 520 und 540 umfasst sind, ist mehr, als die derselben, die jeweils in jeder der Logikzellen 420 und 440 aus 4 umfasst sind. Beispielsweise sind mit Verweis auf 5 mindestens zwei Vorrichtungseinheiten DU, darunter beispielsweise Vorrichtungseinheiten DU1, umfassend die Gruppen T1 und T2, und Vorrichtungseinheiten DU2, umfassend die Gruppen T3 und T4, in den Logikzellen 520 umfasst. Es sind mehr als 0,5 Vorrichtungseinheit DU in der Logikzelle 420 aus 4 umfasst. Ähnlich umfassen die Logikzellen 540 auch zwei Vorrichtungseinheiten DU, darunter beispielsweise Vorrichtungseinheit DU3, umfassend die Gruppen T5 und T6, und Vorrichtungseinheit DU4, umfassend die Gruppen T7 und T8.
Verwiesen wird nun auf 6A und 6B. Jede aus 6A und 6B ist ein Layoutdiagramm ML1 der Speichervorrichtung, die in 3 dargestellt ist, nach einigen Ausführungsformen ML1 dieser Offenbarung. In einigen Ausführungsformen ist das Layoutdiagramm ML1 aus 6A bis 6B eine alternative Ausführungsform des Layoutdiagramms ML1 aus 4. Mit Verweis auf die Ausführungsformen aus 3 bis 4 sind gleiche Elemente in 6A bis 6B für ein einfacheres Verständnis mit denselben Referenzziffern bezeichnet. Um der Einfachheit Willen sind mit Verweis auf die Ausführungsformen aus 3 bis 4 sind einige der Elemente in 6A bis 6B für ein einfacheres Verständnis mit nicht mit identischen Elementen beschriftet.
Im Vergleich mit den Ausführungsformen, die in 4 illustriert sind, sind aktive Regionsraster FN' illustriert und erstrecken sich über die Bitzellen und Logikzellen entlang Zeilen. In einigen Ausführungsformen dieser Offenbarung sind die Finnen FN Finnenstrukturen der Transistoren, und die aktiven Regionsraster FN' sind nachfolgend als Finnenraster FN' angezeigt. In einigen Ausführungsformen ist die Breite der Finnenraster FN' gleich wie die der anderen, und ferner gleich einer Breite jeder der Finnen FN. Anders ausgedrückt weist jedes der Finnenraster FN' eine Breite auf, die gleich einer festen Breite der Finnen FN ist, die als die Finnenbreite P bezeichnet wird, die in 4 und 6A gezeigt ist. In einigen Ausführungsformen ist ein Abstand zwischen allen zwei benachbarten Finnenrastern FN' gleich zueinander und wird als der Finnenabstand bezeichnet. In verschiedenen Ausführungsformen sind die Finnenraster FN' Referenzraster zum Erzeugen des Layoutdiagramms ML1. Anders ausgedrückt ist das Layoutdiagramm ML1, umfassend die Bitzellen und die Logikzellen, basierend auf dem Finnenraster FN' erzeugt.
Abstände zwischen allen zwei benachbarten Finnen FN entlang von Spalten sind in 6A illustriert, und Abstände zwischen allen zwei benachbarten Finnen FN entlang von Zeilen sind in 6B illustriert. Anders ausgedrückt, sind vertikale Abstände zwischen den Finnen FN in 6A illustriert, und horizontale Abstände zwischen den Finnen FN sind in 6B illustriert. In einigen Ausführungsformen sind die Abstände, die in 6A bis 6B illustriert sind, auch als Intervalle zwischen den Finnen FN bezeichnet. Beispielsweise ist mit Verweis auf 6A ein vertikaler Abstand zwischen Finnen FN (d. h. als Abstand S3 bezeichnet) von einer unteren Kante einer Finne FN (d. h. als Gruppe T7 angegeben) zu einer oberen Kante der anderen Finne FN (d. h. als Gruppe T8 angegeben) berechnet. In einem anderen Beispiel, das in 6B illustriert ist, wird ein horizontaler Abstand zwischen Finnen FN (d. h. als Abstand D3 bezeichnet) von einer rechten Kante einer Finne FN (d. h. als Gruppe T7 in 6A angegeben) zu einer linken Kante der anderen Finne FN (d. h. als Gruppe T1 angegeben) berechnet. Die Abstände aus 6A bis 6B sind zu illustrativen Zwecken angegeben. Verschiedene Konfigurationen von Abständen liegen im betrachteten Umfang dieser Offenbarung.
Mit Verweis auf 6A sind die Finnen FN in den Bitzellen durch Differenzabstände entlang von Spalten getrennt. Für die Finnen FN in den Bitzellen der ganz linken Spalte (angegeben als eine Spalte C1) sind zwölf Finnen FN in Zeilen angeordnet und durch unterschiedliche Abstände voneinander getrennt, unter anderem beispielsweise Abstände S3, S5, S5, S5, S3, S5, S3, S5, S5, S5 und S3 von der oberen Zeile zur unteren Zeile. Für die Finnen FN in den Bitzellen der mittleren Spalte (angegeben als eine Spalte C2) sind zwölf Finnen FN in Zeilen angeordnet und durch unterschiedliche Abstände voneinander getrennt, unter anderem beispielsweise Abstände S3, S6, S3, S6, S3, S5, S3, S6, S3, S6 und S3 von der oberen Zeile zur unteren Zeile. Für die Finnen FN in den Bitzellen der ganz rechten Spalte (angegeben als eine Spalte C3) sind acht Finnen FN in Zeilen angeordnet und durch unterschiedliche Abstände voneinander getrennt, unter anderem beispielsweise Abstände S3, S7, S3, S5, S3, S7 und S3 von der oberen Zeile zur unteren Zeile.
Weiterhin sind in den Bitzellen einige der Finnen FN direkt in dem Finnenraster FN' in dem Layoutdiagramm ML1 angeordnet. Anders ausgedrückt sind einige der Finnen FN in den Bitzellen direkt mit den Finnenrastern FN' in einer Layoutansicht überlappt, und es wird außerdem angegeben, dass diese Finnen FN an dem Finnenraster FN' angeordnet sind. Andererseits sind einige der Finnen FN in den Bitzellen von den Finnenrastern FN' in einer Layoutansicht getrennt, und es wird außerdem angegeben, dass diese Finnen FN an dem Finnenraster FN' angeordnet sind. In einigen Ausführungsformen sind einige der Finnen FN in den Bitzellen teilweise mit dem Finnenraster FN' in einer Layoutansicht überlappt, und es wird außerdem angegeben, dass diese Finnen FN außerhalb des Finnenrasters FN' angeordnet sind. Beispielsweise ist mit Verweis auf 6A eine Gruppe T9 in der mittleren Spalte C2 der Bitzellen vollständig mit dem entsprechenden Finnenraster FN' überlappt und eine Gruppe T8 in der rechten Spalte C3 der Bitzellen ist nicht mit dem entsprechenden Finnenraster FN' überlappt.
Die Finnen FN in den Logikzellen sind durch verschiedene Abstände entlang Spalten getrennt. Speziell sind in den Logikzellen zwei benachbarte Finnen FN in den entsprechende Gruppen TN voneinander durch einen ersten Abstand (angegeben als ein Abstand S3) getrennt. Weiterhin sind zwei benachbarte Gruppen TN voneinander durch einen zweiten Abstand (angegeben als ein Abstand S4) getrennt.
In einigen Ausführungsformen ist jede der Finnen FN in einer entsprechenden Gruppe TN durch einen selben Abstand (z. B. den Abstand S3 aus 6A) getrennt. In einigen anderen Ausführungsformen ist ein Abstand zwischen zwei benachbarten Finnen FN in einer Gruppe TN anders als ein Abstand zwischen zwei benachbarten Finnen FN in einer anderen Gruppe TN. Beispielsweise sind mit weiterem Verweis auf 6A zwei benachbarte Finnen FN in der Gruppe T1 voneinander durch den Abstand S3 getrennt und zwei benachbarte Finnen FN in der Gruppe T2 sind voneinander durch einen Abstand getrennt, der sich von dem Abstand S3 unterscheidet.
In einigen Ausführungsformen sind alle zwei benachbarten der Gruppen TN voneinander durch einen selben Abstand (z. B. den Abstand S4 aus 6A) getrennt. Beispielsweise sind mit weiterem Verweis auf 6A zwei benachbarte Gruppen T1 und T2 voneinander durch den Abstand S4 getrennt. In einigen anderen Ausführungsformen sind mindestens zwei benachbarte Gruppen TN von den anderen durch verschiedene Abstände getrennt. Anders ausgedrückt sind mindestens zwei benachbarte Gruppen TN voneinander durch einen ersten Abstand getrennt und zwei andere benachbarte Gruppen TN sind voneinander durch einen zweiten Abstand getrennt, der sich von dem ersten Abstand unterscheidet. Beispielsweise ist mit weiterem Verweis auf 6A der Abstand zwischen den Gruppen T1 und T2 anders als mindestens ein Abstand zwischen den Gruppen T2 und T3, zwischen den Gruppen T3 und T4, zwischen den Gruppen T4 und T5 oder zwischen den Gruppen T5 und T6.
Weiterhin sind in den Logikzellen einige der Finnen FN teilweise in dem Finnenraster FN' in dem Layoutdiagramm ML1 angeordnet. Anders ausgedrückt sind einige der Finnen FN in den Logikzellen teilweise mit dem Finnenraster FN' in einer Layoutansicht überlappt, und es wird auch angezeigt, dass diese Finnen FN außerhalb des Finnenrasters FN' angeordnet sind. In einigen Ausführungsformen sind einige der Finnen FN in den Logikzellen von dem Finnenraster FN' in einer Layoutansicht getrennt und es ist außerdem angezeigt, dass diese Finnen FN außerhalb des Finnenrasters FN' angeordnet sind. In verschiedenen Ausführungsformen in den Logikzellen sind einige der Finnen FN direkt in den Finnenrastern FN' in dem Layoutdiagramm ML1 angeordnet. Anders ausgedrückt sind einige der Finnen FN in den Logikzellen direkt mit den Finnenrastern FN' in einer Layoutansicht überlappt und es wird außerdem angezeigt, dass diese Finnen FN an den Finnenrastern FN' angeordnet sind. Beispielsweise sind mit Verweis auf 6A die Finnen FN außerhalb der Finnenraster FN' angeordnet.
In einigen Ausführungsformen sind, da das Layoutdiagramm ML1 basierend auf den Finnenrastern FN' erzeugt wurde, die Abstände zwischen zwei benachbarten Finnen FN basierend auf dem Finnenabstand bestimmt. Weiter basiert das Design der Finnen FN zum Bilden der Finnenstrukturen von Transistoren auch auf der fortgeschrittenen Technologie. Anders ausgedrückt wird die Ausrichtung der Finnen FN basierend auf den Finnenrastern FN' und den Herstellungsbeschränkungen bestimmt. In einigen Ausführungsformen ist die Ausrichtung der Finnen FN ferner basierend auf der Zellhöhe der Bitzellen bestimmt.
Beispielsweise ist mit Verweis auf 6A für die Zellen mit der Zellhöhe H1 und H2 der Abstand S3 im Wesentlichen gleich wie ein Abstand zwischen zwei benachbarten Finnenrastern FN' (d. h. ein Finnenabstand), minus der Breite der Finnenraster FN' (d. h. der Abstand P). Anders ausgedrückt sind zwei benachbarten Finnenraster FN' voneinander durch den Abstand S2 getrennt (der mit Verweis auf 4 beschrieben wird), und wird in einigen Ausführungsformen auch als ein Finnenabstand angegeben. Der Abstand S4 liegt in einem Bereich von einem Finnenabstand bis zwei Mal der Finnenabstand (d. h. S4 = 1*Finnenabstand ~ 2* Finnenabstand). Der Abstand S5 liegt in einem Bereich von einem Finnenabstand bis zwei Mal der Finnenabstand (d. h. S5 = 1*Finnenabstand ~ 2* Finnenabstand) und ist größer als der Abstand S3. Der Abstand S6 liegt in einem Bereich von zwei Mal der Finnenabstand bis drei Mal der Finnenabstand (d. h. S6 = 2*Finnenabstand ~ 3* Finnenabstand). Der Abstand S7 liegt in einem Bereich von fünf Mal der Finnenabstand bis sechs Mal der Finnenabstand (d. h. S7 = 5*Finnenabstand ~ 6* Finnenabstand).
In einigen Ausführungsformen ist ein Abstand zwischen mindestens zwei benachbarten Gruppen TN in den Logikzellen kein Ganzzahliges des Finnenabstands. Beispielsweise ist in einigen Ausführungsformen der Abstand S4 zwischen zwei benachbarten Gruppen TN im Wesentlichen gleich wie der Finnenabstand mal einer Zahl, die kein Ganzzahliges ist und in einem Bereich von eins bis zwei liegt. Speziell ist der Abstand S4 ein Abstand zwischen einer oberen Kante einer Finne FN in der Gruppe T1 und einer oberen Kante einer Finne FN in der Gruppe T2. Der Abstand S4 ist kein ganzzahliges Mehrfaches des Finnenabstands. Andererseits ist der Abstand S2 (der in 4 gezeigt ist) zwischen zwei benachbarten Finnen FN einer entsprechenden Gruppe TN im Wesentlichen gleich wie der Finnenabstand Mal einer ganzen Zahl, die eins ist. Diese ganze Zahl ist kleiner als eine solche Zahl. Beispielsweise ist die ganze Zahl 1, und daher ist der Abstand S2 zwischen zwei benachbarten Finnen FN gleich wie der Finnenabstand multipliziert mit 1. Die Zahl ist 1,2; was größer ist als das die ganze Zahl 1, und daher ist der Abstand S4 zwischen zwei benachbarten Gruppen TN gleich wie der Finnenabstand multipliziert mit 1,2. In einigen anderen Ausführungsformen ist die Zahl kleiner als das die ganze Zahl und die Zahl ist auch keine ganze Zahl. In einigen anderen Ausführungsformen ist ein Abstand zwischen mindestens zwei benachbarten Gruppen TN in den Logikzellen ein Ganzzahliges des Finnenabstands, wenn diese zwei benachbarten Gruppen TN außerhalb der Finnenraster FN' ausgerichtet sind und eine selbe Verschiebung bezüglich der Finnenraster FN' aufweisen.
Weiterhin sind einige Finnen FN in den Bitzellen bezüglich der benachbarten Finnenraster FN' unter diesen Finnen FN nicht an einigen Finnen FN in den Logikzellen ausgerichtet. Anders ausgedrückt ist mindestens eine Finne FN in den Bitzellen nicht an der mindestens einen Finne FN in den Logikzellen entlang der Zeilen ausgerichtet oder im Wesentlichen daran ausgerichtet. Beispielsweise sind in einigen Ausführungsformen mit weiterem Verweis auf 6A zwei Gruppen T7 und T8 in der rechten Spalte C3 der Bitzellen außerhalb der Finnenraster FN' ausgerichtet und die Gruppe T1, die neben diesen Gruppen T7 und T8 entlang der Zeilen angeordnet ist, ist ebenfalls außerhalb der Finnenraster FN' ausgerichtet. Da die Trennung zwischen den Gruppen T7 und T8 und den Finnenrastern FN' anders ist als die zwischen der Gruppe T1 und den Finnenrastern FN', sind die Gruppen T7 und T8 in der Bitzelle nicht an der Gruppe T1 in der Logikzelle entlang der Zeilen ausgerichtet. Die Gruppen T11 und T12 in der rechten Spalte C3 der Bitzellen sind nicht an der Gruppe T3 in der Logikzelle entlang der Zeilen ausgerichtet. Ähnlich sind in der rechten Spalte C3 der Bitzellen die Gruppen T13 und T14 nicht an der Gruppe T4 in der Logikzelle entlang der Zeilen ausgerichtet, und die Gruppen T17 und T18 sind nicht an der Gruppe T6 in der Logikzelle entlang der Zeilen ausgerichtet.
In einigen Ausführungsformen sind einige Finnen FN in den Bitzellen bezüglich der benachbarten Finnenraster FN' unter diesen Finnen FN an einigen Finnen FN in den Logikzellen ausgerichtet. Anders ausgedrückt ist mindestens eine Finne FN in den Bitzellen an der mindestens einen Finne FN in den Logikzellen entlang der Zeilen ausgerichtet. Beispielsweise sind, mit weiterem Verweis auf 6A, in der mittleren Spalte C2 der Bitzellen die Gruppen T9 und T10 an der Gruppe T2 in der Logikzelle entlang der Zeilen ausgerichtet, und die Gruppen T15 und T16 sind an der Gruppe T5 in der Logikzelle entlang der Zeilen ausgerichtet.
Mit Verweis auf 6B sind die Finnen FN in den Logikzellen durch unterschiedliche Abstände entlang von Spalten getrennt. In den Bitzellen sind die Finnen FN in der linken Spalte C1 von den Finnen FN in der mittleren Spalte C2 durch Abstände getrennt, unter anderem beispielsweise von einer oberen Zeile zu einer unteren Zeile durch die Abstände D1, D2, D1, D1, D1, D2 und D1. In einigen Ausführungsformen sind die Finnen FN in den Bitzellen durch einen selben Abstand zwischen Zeilen getrennt. Beispielsweise sind mit weiterem Verweis auf 6a die Finnen FN in der mittleren Spalte C2 von den Finnen FN in der rechten Spalte C3 durch Abstände getrennt, unter anderem beispielsweise von einer oberen Zeile zu einer unteren Zeile durch die Abstände, D1, D1, D1 und D1.
Weiter sind die Gruppen zwischen den Bitzellen und den Logikzellen durch unterschiedliche Abstände entlang Zeilen getrennt. Speziell ist eine Finne FN in den Bitzellen von den Finnen FN der Gruppen TN durch einen ersten Abstand getrennt, und eine andere Finne FN in den Bitzellen ist von den Finnen FN der Gruppen TN durch einen zweiten Abstand getrennt, der anders als der erste Abstand ist. Beispielsweise ist mit weiterem Verweis auf 6A, die Gruppe T8 in der rechten Spalte C3 der Bitzellen (die in 6A beschriftet ist) von der Gruppe T1 der Logikzellen durch einen Abstand D3 getrennt; die Gruppe T10 in der mittleren Spalte C2 (die in 6A beschriftet ist) ist von der Gruppe T2 durch einen Abstand D4 getrennt; die Gruppe T11 in der rechten Spalte C3 (die in 6A beschriftet ist) ist von der Gruppe T2 durch den Abstand D3 getrennt; die Gruppe T14 in der rechten Spalte C3 der Bitzellen (die in 6A beschriftet ist) ist von der Gruppe T4 durch den Abstand D3 getrennt; die Gruppe T16 in der mittleren Spalte C2 (die in 6A beschriftet ist) ist von der Gruppe T5 durch den Abstand D3 getrennt; und die Gruppe T17 in der rechten Spalte C3 (die in 6A beschriftet ist) ist von der Gruppe T6 durch den Abstand D3 getrennt.
In einigen Ausführungsformen wird die Ausrichtung der Finnen FN basierend auf mindestens den Finnenrastern FN' oder aktiven Bereichen zum Bilden von Gatestrukturen von Transistoren getrennt. So sind die Abstände zwischen den Finnen FN in den Bitzellen und den Finnen FN in den Logikzellen entlang der Zeilen mit mindestens dem Finnenabstand oder einem Polyabstand assoziiert, der in einigen Ausführungsformen als ein Mindestabstand zwischen zwei benachbarten Gatestrukturen bezeichnet wird. Beispielsweise ist mit Verweis auf 6B der Abstand D1 im Wesentlichen gleich wie ein Polyabstand; der Abstand D2 ist im Wesentlichen gleich wie zwei Mal der Polyabstand (d. h. D2 ≈2* Polyabstand); der Abstand D3 ist im Wesentlichen in einem Bereich von vier Mal der Polyabstand bis sieben Mal der Polyabstand (d. h. D3 = 4* Polyabstand ~ 7* Polyabstand); und der Abstand D4 ist im Wesentlichen in einem Bereich von sieben Mal der Polyabstand bis zehn Mal der Polyabstand (d. h. D4 = 7* Polyabstand ~ 10* Polyabstand).
Die obige Konfiguration des Layoutdiagramms ML1 ist zu illustrativen Zwecken bereitgestellt. Verschiedene Umsetzungen des Layoutdiagramms ML1 fallen in den Umfang dieser Offenbarung.
In einigen Ansätzen ist, wenn die Finnen in den Logikzellen angeordnet sind, jede der Finnen an dem Finnenraster angeordnet. So ist der Abstand der aktiven Regionen zwischen zwei benachbarten Gruppen der Finnen darauf beschränkt, ein Integral des Finnenabstands zu sein, und wirkt sich ferner auf die aktive Regionsdichte der Speichervorrichtung aus. Weiterhin stellt der Abstand der aktiven Regionen, da er beschränkt ist, keine angepasste Ausrichtung der Finnen bereit, die in den aktiven Regionen gebildet sind.
Im Vergleich mit den obigen Ansätzen ist in den Ausführungsformen dieser Offenbarungen, beispielsweise mit Verweis auf 4, 6A oder 6B, in den Logikzellen mindestens eine der Finnen FN außerhalb der Finnenraster FN' ausgerichtet. Dementsprechend ist der Abstand der aktiven Regionen zwischen zwei benachbarten Gruppen TN der Finnen FN nicht durch die Finnenabstandbeschränkung eingeschränkt. Außerdem kann dies eine gespannte aktive Regionsdichte der Speichervorrichtung bereitstellen und außerdem eine angepasste Ausrichtung der Finnen FN bereitstellen, die in den entsprechenden aktiven Regionen gebildet sind (was die aktiven Regionen AA aus 3 darstellt).
Verwiesen wird nun auf 7A bis 7B. Jede aus 7A und 7B ist ein Layoutdiagramm ML1 der Speichervorrichtung, die in 3 dargestellt ist, nach einigen Ausführungsformen ML1 dieser Offenbarung. In einigen Ausführungsformen ist das Layoutdiagramm ML1 aus 7A bis 7B eine alternative Ausführungsform des Layoutdiagramms ML1 aus 4 oder 6A bis 6B. Mit Verweis auf die Ausführungsformen aus 3, 4, 6A und 6B sind gleiche Elemente in 7A bis 7B für ein einfacheres Verständnis mit denselben Referenzziffern bezeichnet. Um der Einfachheit Willen sind mit Verweis auf die Ausführungsformen aus 3, 4, 6A und 6B sind einige der Elemente in 7A bis 7B für ein einfacheres Verständnis mit nicht mit identischen Elementen beschriftet.
Im Vergleich mit den Ausführungsformen, die in 4 illustriert sind, umfasst das Layoutdiagramm ML1 ferner leitfähige Schienen, die in einer Metall-Null-Schicht (Mo-Schicht) angeordnet sind, und die Mo-Schicht ist über den Finnen FN angeordnet. Die leitfähigen Schienen umfassen Stromschienen 711, 713, 715, 717 und 719 und Signalschienen 712, 714, 716 und 718, die in den Bitzellen angeordnet sind, und umfasst auch Stromschienen 731, 737, 743 und 749, und Signalschienen 732, 733, 734, 735, 736, 738, 739, 740, 741, 742, 744, 745, 746, 747 und 748, die in den Logikzellen angeordnet sind. Um der Einfachheit Willen wird jede der Stromschienen 711, 713, 715, 717, 719, 731, 737, 743 und 749 nachfolgend zu Illustrationszwecken als PG bezeichnet, weil jede der Stromschienen 711, 713, 715, 717, 719, 731, 737, 743 und 749 in einigen Ausführungsformen in ähnlicher Weise funktioniert. Um der Einfachheit Willen wird jede der Signalschienen 732, 733, 734, 735, 736, 738, 739, 740, 741, 742, 744, 745, 746, 747 und 748 nachfolgend zu Illustrationszwecken als SL bezeichnet, da jede der Signalschienen 732, 733, 734, 735, 736, 738, 739, 740, 741, 742, 744, 745, 746, 747 und 748 in einigen Ausführungsformen in ähnlicher Weise funktioniert.
Mit Verweis auf 7A bis 7B sind die Stromschienen PG in den Bitzellen oder in den Logikzellen voneinander entlang der Spalten getrennt. Die Signalschienen SL in den Bitzellen oder in den Logikzellen sind zwischen den Stromschienen PG angeordnet und voneinander entlang der Spalten getrennt. Die Stromschienen PG und die Signalschienen SL sind beide parallel zueinander und erstrecken sich entlang von Zeilen.
In einigen Ausführungsformen sind die Stromschienen PG und die Signalschienen SL in den Bitzellen gleichmäßig voneinander getrennt. Anders ausgedrückt ist in den Bitzellen ein Abstand zwischen beliebigen zwei benachbarten Schienen der Stromschienen PG und der Signalschienen SL gleich wie die anderen. Beispielsweise ist mit Verweis auf 7A bis 7B ein Abstand zwischen der Stromschiene 711 und der Signalschiene 712 gleich wie ein Abstand zwischen der und umfassend die Signalschiene 712 und die Stromschiene 713, und die Stromschiene 713 und die Signalschiene 714 usw. In einigen anderen Ausführungsformen ist in den Bitzellen, mindestens ein Abstand zwischen der Stromschienen PG und der Signalschienen SL anders als die anderen davon. Beispielsweise ist mit Verweis auf 7A bis 7B ein Abstand zwischen der Stromschiene 711 und der Signalschiene 712 oder zwischen der Signalschiene 714 und der Stromschiene 715 oder zwischen der Stromschiene 715 und der Signalschiene 716 oder zwischen der Signalschiene 718 und der Stromschiene 719, gleich wie ein erster Schienenabstand. Ein Abstand zwischen der Signalschiene 712 und der Stromschiene 713 oder zwischen der Stromschiene 713 und der Signalschiene 714 oder zwischen der Signalschiene 716 und der Stromschiene 717 oder zwischen der Stromschiene 717 und der Signalschiene 718 ist gleich wie ein zweiter Schienenabstand. Der erste Schienenabstand ist auch als ein Abstand S11 aus 7B angegeben, und der zweite Schienenabstand ist als ein Abstand S12 aus 7B angegeben. Der erste Schienenabstand unterscheidet sich von dem zweiten Schienenabstand.
In einigen Ausführungsformen sind die Stromschienen PG und die Signalschienen SL in den Logikzellen gleichmäßig voneinander getrennt. Anders ausgedrückt ist in den Logikzellen ein Abstand zwischen beliebigen zwei benachbarten Schienen der Stromschienen PG und der Signalschienen SL gleich wie die anderen. Beispielsweise ist mit Verweis auf 7A bis 7B ein Abstand zwischen der Stromschiene 731 und der Signalschiene 732 gleich wie ein Abstand zwischen der und umfassend die Signalschienen 732 und 733, die Signalschienen 733 und 734, die Signalschienen 734 und 735, die Signalschienen 735 und 736 und die Signalschiene 736 und Signalschiene 737 usw. Dieser Abstand zwischen zwei benachbarten Schienen der Stromschienen PG und den Signalschienen SL ist auch als ein Abstand S13 aus 7B ausgegeben. In einigen anderen Ausführungsformen ist in den Bitzellen, mindestens ein Abstand zwischen der Stromschienen PG und der Signalschienen SL anders als die anderen derselben. Beispielsweise ist mit Verweis auf 7A bis 7B ein Abstand zwischen der Stromschiene 731 und der Signalschiene 732 gleich wie ein dritter Schienenabstand, und ein Abstand zwischen den Signalschienen 732 und 733 ist gleich wie ein vierter Schienenabstand. Der dritte Schienenabstand unterscheidet sich von dem vierten Schienenabstand.
Zu Illustrationszwecken ist in 7A in den Bitzellen die Stromschiene 711 in einer Layoutansicht direkt über einer oberen Kante der Bitzellen angeordnet. Die Stromschiene 715 ist direkt über einer geschnittenen Kante zwischen zwei benachbarten Bitzellen angeordnet und die Stromschiene 719 ist direkt über einer unteren Kante der Bitzellen in einer Layoutansicht angeordnet. Die Signalschiene 712 ist zwischen den Stromschienen 711 und 713 angeordnet. Die Signalschiene 712 ist auch über den Finnen FN, umfassend die Finne 412, angeordnet. Ferner ist die Signalschiene 714 zwischen den Stromschienen 713 und 715 angeordnet. Die Signalschiene 714 ist auch über den Finnen FN, umfassend die Finne 415, angeordnet. Weiterhin ist die Signalschiene 716 zwischen den Stromschienen 715 und 717 angeordnet. Die Signalschiene 716 ist auch über den Finnen FN, umfassend die Finne 432, angeordnet. Die Signalschiene 718 ist zwischen den Stromschienen 717 und 719 angeordnet. Die Signalschiene 718 ist auch über den Finnen FN, umfassend die Finne 435, angeordnet.
In einigen Ausführungsformen ist die Stromschiene 711 durch Durchkontaktierungen (nicht dargestellt) mit Transistoren gekoppelt, die in den Finnen FN, umfassend die Finne 411, gebildet sind. Die Signalschiene 712 ist durch Durchkontaktierungen mit Transistoren gekoppelt, die in den Finnen FN, umfassend die Finnen 411 und 412, gebildet sind. Die Stromschiene 713 ist durch Durchkontaktierungen mit Transistoren gekoppelt in den Finnen FN, umfassend die Finnen 413 und 414, gebildet sind. Die Signalschiene 714 ist durch Durchkontaktierungen mit Transistoren gekoppelt, die in den Finnen FN, umfassend die Finnen 415 und 416, gebildet sind. Die Stromschiene 715 ist durch Durchkontaktierungen mit Transistoren gekoppelt in den Finnen FN, umfassend die Finnen 416 und 431, gebildet sind. Die Signalschiene 716 ist durch Durchkontaktierungen mit Transistoren gekoppelt, die in den Finnen FN, umfassend die Finnen 431 und 432, gebildet sind. Die Stromschiene 717 ist durch Durchkontaktierungen mit Transistoren gekoppelt in den Finnen FN, umfassend die Finnen 433 und 434, gebildet sind. Die Signalschiene 718 ist durch Durchkontaktierungen mit Transistoren gekoppelt, die in den Finnen FN, umfassend die Finnen 435 und 436, gebildet sind. Die Stromschiene 719 ist durch Durchkontaktierungen mit Transistoren gekoppelt in den Finnen FN, umfassend die Finne 436, gebildet sind.
Weiter mit Verweis auf 7A ist in den Logikzellen die Stromschiene 731 direkt über einer oberen Kante der Logikzellen angeordnet und die Stromschiene 749 ist direkt über einer unteren Kante der Bitzellen in einer Layoutansicht angeordnet. Die Signalschiene 732 ist teilweise über der Finne 421 angeordnet. Anders ausgedrückt ist die Signalschiene 732 in a Layoutansicht teilweise mit der Finne 421 überlappt. Weiterhin ist die Signalschiene 733 in einer Layoutansicht direkt mit der Finne 422 überlappt. Die Signalschiene 734 ist nicht mit den Finnen FN überlappt. Anders ausgedrückt ist die Signalschiene 734 von der Finne 422 einer Gruppe (d. h. der Gruppe T1 aus 4) und der Finne 423 der anderen benachbarten Gruppe (d. h. der Gruppe T2 aus 4) getrennt. Die Signalschiene 735 ist in einer Layoutansicht direkt mit der Finne 423 überlappt. Die Signalschiene 736 ist in einer Layoutansicht im Wesentlichen vollständig mit der Finne 424 überlappt. Anders ausgedrückt ist die Signalschiene 736 im Wesentlichen über der Finne 424 angeordnet. Weiterhin ist die Stromschiene 737 nicht mit den Finnen FN überlappt. Anders ausgedrückt ist die Stromschiene 737 von der Finne 424 einer Gruppe (d. h. der Gruppe T2 aus 4) und der Finne 425 der anderen benachbarten Gruppe (d. h. der Gruppe T3 aus 4) getrennt.
In einigen Ausführungsformen sind die Stromschiene 731, die Signalschienen 732, 733, 734, 735 und 736, und die Stromschiene 737 als eine Gruppe leitfähiger Schienen angegeben, um Signale für die Vorrichtungseinheit (d. h. die Vorrichtungseinheit DU1 aus 4) bereitzustellen. In einigen anderen Ausführungsformen ist die Stromschiene 731 durch Durchkontaktierungen (nicht dargestellt) mit Transistoren gekoppelt, die in den Finnen 421 und 422 gebildet sind, und die Stromschiene 737 ist durch Durchkontaktierungen (nicht dargestellt) mit Transistoren gekoppelt, die in den Finnen 423 und 424 gekoppelt sind. Anders ausgedrückt sind die Stromschienen 731 und 737 mit einer Vorrichtungseinheit gekoppelt, die zwei Transistoren verschiedener Typen umfassen, die in den benachbarten Finnen FN gebildet sind, umfassend die Finnen 421, 422, 423 und 424. In verschiedenen Ausführungsformen sind die Signalschienen 732, 733, 734, 735 und 736 durch Durchkontaktierungen (nicht dargestellt) mit Transistoren gekoppelt, die in den Finnen 421, 422, 423 und 424 gebildet sind. Anders ausgedrückt sind die Signalschienen 732, 733, 734, 735 und 736 mit einer Vorrichtungseinheit gekoppelt, die ferner mit den Stromschienen 731 und 737 gekoppelt ist.
Weiterhin ist die Signalschiene 738 in einer Layoutansicht teilweise mit der Finne 425 überlappt. Die Signalschiene 739 ist im Wesentlichen über der Finne 426 angeordnet. Die Signalschiene 740 ist direkt über einer geschnittenen Kante zwischen zwei benachbarten Logikzellen angeordnet. Die Signalschiene 741 ist in einer Layoutansicht direkt mit der Finne 441 überlappt. Die Signalschiene 742 ist in einer Layoutansicht direkt mit der Finne 442 überlappt. Weiterhin ist die Stromschiene 743 nicht mit den Finnen FN überlappt. Anders ausgedrückt ist die Stromschiene 743 von der Finne 442 einer Gruppe (d. h. der Gruppe T4 aus 4) und der Finne 443 der anderen benachbarten Gruppe (d. h. der Gruppe T5 aus 4) getrennt.
In einigen Ausführungsformen sind die Stromschiene 737, die Signalschienen 738, 739, 740, 741 und 742, und die Stromschiene 743 als eine Gruppe leitfähiger Schienen angegeben, um Signale für die Vorrichtungseinheit (d. h. die Vorrichtungseinheit DU2 aus 4) bereitzustellen. In einigen anderen Ausführungsformen ist die Stromschiene 737 durch Durchkontaktierungen (nicht dargestellt) mit Transistoren gekoppelt, die in den Finnen 425 und 426 gebildet sind, und die Stromschiene 743 ist durch Durchkontaktierungen (nicht dargestellt) mit Transistoren gekoppelt, die in den Finnen 441 und 442 gekoppelt sind. Anders ausgedrückt sind die Stromschienen 737 und 743 mit einer Vorrichtungseinheit gekoppelt, die zwei Transistoren verschiedener Typen umfassen, die in den benachbarten Finnen FN gebildet sind, umfassend die Finnen 425, 426, 441 und 442. In verschiedenen Ausführungsformen sind die Signalschienen 738, 739, 740, 741 und 742 durch Durchkontaktierungen (nicht dargestellt) mit Transistoren gekoppelt, die in den Finnen 425, 426, 441 und 442 gebildet sind. Anders ausgedrückt sind die Signalschienen 738, 739, 740, 741 und 742 mit einer Vorrichtungseinheit gekoppelt, die ferner mit den Stromschienen 737 und 743 gekoppelt ist.
Weiterhin ist die Signalschiene 744 in einer Layoutansicht teilweise mit der Finne 443 überlappt. Die Signalschiene 745 ist im Wesentlichen über der Finne 444 angeordnet. Die Signalschiene 746 ist nicht mit den Finnen FN überlappt. Anders ausgedrückt ist die Signalschiene 746 von der Finne 444 einer Gruppe (d. h. der Gruppe T5 aus 4) und der Finne 445 der anderen benachbarten Gruppe (d. h. der Gruppe T6 aus 4) getrennt. Die Signalschiene 747 ist in einer Layoutansicht direkt mit der Finne 445 überlappt. Die Signalschiene 748 ist in einer Layoutansicht direkt mit der Finne 446 überlappt.
In einigen Ausführungsformen sind die Stromschiene 743, die Signalschienen 744, 745, 746, 747 und 748, und die Stromschiene 749 als eine Gruppe leitfähiger Schienen angegeben, um Signale für die Vorrichtungseinheit (d. h. die Vorrichtungseinheit DU3 aus 4) bereitzustellen. In einigen anderen Ausführungsformen ist die Stromschiene 743 durch Durchkontaktierungen (nicht dargestellt) mit Transistoren gekoppelt, die in den Finnen 443 und 444 gebildet sind, und die Stromschiene 749 ist durch Durchkontaktierungen (nicht dargestellt) mit Transistoren gekoppelt, die in den Finnen 445 und 446 gekoppelt sind. Anders ausgedrückt sind die Stromschienen 743 und 749 mit einer Vorrichtungseinheit gekoppelt, die zwei Transistoren verschiedener Typen umfassen, die in den benachbarten Finnen FN gebildet sind, umfassend die Finnen 443, 444, 445 und 446. In verschiedenen Ausführungsformen sind die Signalschienen 738, 739, 740, 741 und 742 durch Durchkontaktierungen (nicht dargestellt) mit Transistoren gekoppelt, die in den Finnen 435, 436, 441 und 442 gebildet sind. Anders ausgedrückt sind die Signalschienen 744, 745, 746, 747 und 748 mit einer Vorrichtungseinheit gekoppelt, die ferner mit den Stromschienen 743 und 749 gekoppelt ist.
In einigen Ausführungsformen sind die Stromschienen PG aus Metall hergestellt. In einigen anderen Ausführungsformen sind die Stromschienen PG durch Durchkontaktierungen (nicht dargestellt) mit mindestens einer Stromschaltung (nicht dargestellt, z. B. einer Stromquelle oder einer Spannungsquelle) gekoppelt, die in einer Metallschicht angeordnet ist (z. B. Metall-Eins-Schicht (M1-Schicht)) über der Mo-Schicht gekoppelt, um Stromsignale zu empfangen. In verschiedenen Ausführungsformen sind die Stromschienen PG durch Durchkontaktierungen, die zwischen den Finnen FN und der Mo-Schicht mit den Finnen FN, die unter der Mo-Schicht angeordnet sind, gekoppelt, um die Stromsignale an die entsprechenden Transistoren bereitzustellen, die in den Finnen FN gebildet sind. In einigen Ausführungsformen ist mindestens eine Stromschiene PG konfiguriert, Signale mit einer ersten Spannung bereitzustellen, und mindestens eine Stromschiene PG ist konfiguriert, Signale mit einer zweiten Spannung bereitzustellen, wobei die erste Spannung höher ist als die zweite Spannung. Diese Stromschiene PG mit der ersten Spannung ist als eine Stromleitung angegeben und diese Stromschiene mit der zweiten Spannung ist als eine Erdungsleitung angegeben. Beispielsweise sind in einigen Ausführungsformen mit Verweis auf 7A die Stromschienen 713 und 717 in den Bitzellen und die Stromschienen 731 und 743 in den Logikzellen als die Stromleitungen bezeichnet. Die Stromschienen 711, 715 und 719 in den Bitzellen und die Stromschienen 737 und 749 in den Logikzellen sind als die Erdungsleitungen bezeichnet. Die Stromleitungen und die Erdungsleitungen sind miteinander geschnitten angeordnet.
In einigen Ausführungsformen sind die Signalschienen SL aus Metall hergestellt. In einigen anderen Ausführungsformen sind die Signalschienen SL durch Durchkontaktierungen (nicht dargestellt) mit mindestens einer Datenschaltung (nicht dargestellt) gekoppelt, die in der M1-Schicht angeordnet ist, um Datensignale zu empfangen. In verschiedenen Ausführungsformen sind die Signalschienen SL durch Durchkontaktierungen (nicht dargestellt) mit den Finnen FN gekoppelt, um die Datensignale an die entsprechenden Transistoren bereitzustellen, die in den Finnen FN gebildet sind.
In einigen Ausführungsformen sind die Signalschienen SL in den Bitzellen konfiguriert, Signale mit Bitdaten bereitzustellen, und diese Signalschienen SL sind als Bitleitungen angegeben. Beispielsweise sind in einigen Ausführungsformen mit Verweis auf 7A die Signalschienen 712, 714, 716 und 718 in den Bitzellen als Bitleitungen bezeichnet. Jede der Signalschienen 712, 714, 716 und 718 sind zwischen einer der Stromschienen 713 und 717 als Strommetallschienen und eine der Stromschienen 711, 715 und 719 als Erdungsschienen angeordnet. In einigen Ausführungsformen sind die Signalschienen 712 und 714 ein Bitleitungspaar, das mit einer Zeile der Speichervorrichtung (die die Speichervorrichtung MC1 in 4 ist) gekoppelt ist. Ähnlich sind die Signalschienen 716 und 718 ein Bitleitungspaar, das mit einer anderen Zeile der Speichervorrichtung (die die Speichervorrichtung MC1 in 4 gekoppelt ist).
In einigen Ausführungsformen sind die Signalschienen SL in den Logikzellen konfiguriert, Signale für den Betrieb von Logikfunktionen bereitzustellen, und diese Signalschienen SL sind als Signalleitungen angegeben. Beispielsweise sind in einigen Ausführungsformen mit Verweis auf 7A die Signalschienen 732, 733, 734, 735 und 736, die zwischen einer der Stromschienen 731 als Strommetallschiene und derselben 737 als Erdungsschiene in den Logikzellen angeordnet sind, als die Stromleitungen bezeichnet. Ähnlich sind die Signalschienen 738, 739, 740, 741 und 742 in den Logikzellen als Signalzeilen bezeichnet und diese Signalzeilen sind zwischen einer der Stromschienen 737 als Erdungsleitung und derselben 743 als Stromleitung angeordnet. Die Signalschienen 744, 745, 746, 747 und 748 sind in den Logikzellen als Signalzeilen bezeichnet und diese Signalzeilen sind zwischen einer der Stromschienen 743 als Stromleitung und derselben 749 als Erdungsleitung angeordnet.
Mit Verweis auf 7B illustriert dies zur Einfachheit nur Elemente, die in der Mo-Schicht aus 7A gezeigt sind. Eine Breite einer der Stromschienen PG in den Bitzellen ist als eine Breite W1 angegeben. Eine Breite einer der Signalschienen SL in den Bitzellen ist als eine Breite W2 angegeben. Eine Breite einer anderen der Stromschienen PG in den Bitzellen ist als eine Breite W3 angegeben. Eine Breite einer der Stromschienen PG in den Logikzellen ist als eine Breite W4 angegeben. Eine Breite einer der Signalschienen SL in den Logikzellen ist angegeben als eine Breite W5 angegeben. Um der Einfachheit Willen sind nur wenige Stromschienen PG oder Signalschienen SL mit Breiten W1 bis W5 beschriftet, die in 7B illustriert sind.
In einigen Ausführungsformen sind, mit Verweis auf 7B, in den Bitzellen, die Stromschienen 711, 715 und 719 als die Erdungsleitungen angegeben, wobei jede davon die Breite W1 aufweist. In den Bitzellen sind die Stromschienen 713 und 717 als die Stromleitungen angegeben, von denen jede die Breite W2 aufweist. In den Bitzellen sind die Signalschienen 712, 714, 716 und 718 als die Bitleitungen angegeben, von denen jede die Breite W3 aufweist.
In einigen Ausführungsformen sind mit Verweis auf 7B, in den Logikzellen, den Stromschienen 731 und 743 als die Stromleitungen angegeben, wobei jede davon die Breite W4 aufweist. In Logikzellen sind die Stromschienen 737 und 749 als Erdungsleitungen angegeben und jede davon weist auch die Breite W4 auf. In Logikzellen sind die Signalschienen 732, 733, 734, 735, 736, 738, 739, 740, 741, 742, 744, 745, 746, 747 und 748 als die Signalzeilen angegeben, und jede davon weist die Breite W5 auf.
In einigen Ausführungsformen sind die Breiten W1 bis W5 unterschiedlich voneinander. In einigen anderen Ausführungsformen ist die Breite W1 im Wesentlichen gleich wie die Breite W2 oder die Breite W4. In verschiedenen Ausführungsformen ist die Breite W1 kleiner oder größer als die Breite W2, und die Breite W1 ist kleiner oder größer als die Breite W4. In einigen Ausführungsformen ist die Breite W4 größer als die Breite W5.
In einigen Ausführungsformen ist die Breite W4 größer als eine Breite der Finnen FN. Die Breite der Finnen FN wird auch als die Finnenbreite P aus 4 und 6A bezeichnet. In verschiedenen Ausführungsformen ist die Breite W5 größer als die Finnenbreite P. In anderen Ausführungsformen ist die Breite W5 im Wesentlichen gleich wie die Finnenbreite P. In einigen Ausführungsformen ist die Breite W4 kleiner als oder gleich wie ein Abstand zwischen zwei benachbarten Gruppen TN in den Logikzellen (z. B. zwischen der Gruppe T1 und T2 aus 4). In einigen anderen Ausführungsformen ist die Breite W4 im Wesentlichen gleich wie ein Abstand zwischen zwei benachbarten Gruppen TN in den Logikzellen. In verschiedenen Ausführungsformen ist die Breite W5 kleiner als ein Abstand zwischen zwei benachbarten Gruppen TN in den Logikzellen.
Verwiesen wird nun auf 8A. 8A ist ein Ablaufdiagramm eines Verfahrens 800A zum Erzeugen eines Layoutdiagramms der integrierten Schaltung (IC) für die Speichervorrichtung MCo aus 2 oder der Speichervorrichtung MC1 aus 3 nach einigen Ausführungsformen dieser Offenbarung. In einigen Ausführungsformen entspricht das Layoutdiagramm, das mit dem Verfahren 800A erzeugt wird, dem Layoutdiagramm ML1 aus 4, 6Abis 6B oder 7A bis 7B. In einigen anderen Ausführungsformen entspricht das Layoutdiagramm, das mit dem Verfahren 800A erzeugt wird, dem Layoutdiagramm ML2 aus 5. Zu Illustrationszwecken umfasst in 8A das Verfahren 800A Operationen S810a, S820a und S830a. Nachfolgende Illustrationen des Verfahrens 800A in 8A mit Verweis auf das Layoutdiagramm in 4 oder 6A bis 6B umfassen beispielhafte Operationen. Die Operationen aus 8A sind jedoch nicht notwendigerweise in der dargestellten Reihenfolge ausgeführt. Anders ausgedrückt, können Operationen dem Geist und Umfang verschiedener Ausführungsformen dieser Offenbarung entsprechend angemessen hinzugefügt, ersetzt, in der Reihenfolge geändert und/oder eliminiert werden.
In Operation S810a sind Finnenregionen, die voneinander getrennt sind und sich entlang Zeilen erstrecken, in einer Logikzelle ausgerichtet. Die Logikzelle ist neben einer Speicherzelle angeordnet, und die Logikzelle und die Speicherzelle sind beide in einer Speichervorrichtung umfasst. Zur Illustration sind, wie in 3 gezeigt ist, die aktiven Regionen AA1 bis AA3, die voneinander getrennt sind und sich entlang von Zeilen erstrecken, in den Logikzellen 320 und 340 ausgerichtet, die neben der Bitzellen 310 und 330 angeordnet sind, die in der Speichervorrichtung MC1 umfasst sind.
In einigen Ausführungsformen umfasst das Verfahren 800A ferner die folgenden Operationen. Ein Abstand zwischen zwei benachbarten Finnen wird bestimmt. Zur Illustration ist, wie in 6A gezeigt, ein Abstand zwischen zwei benachbarten Finnen FN in der Gruppe T1 als der Abstand S3 bestimmt. In einigen anderen Ausführungsformen ist ein Abstand zwischen zwei benachbarten Finnen basierend auf Finnenrastern in einer Layoutansicht bestimmt, und jedes der Finnenraster ist von den anderen durch den Finnenabstand getrennt. Zur weiteren Illustration ist, wie in 6A gezeigt, die Abstand S3 basierend auf den Finnenrastern FN' bestimmt, und jedes der Finnenraster FN' ist von den anderen durch den Finnenabstand getrennt.
In Operation S820a sind die Finnenregionen in Finnengruppen getrennt. Anders ausgedrückt sind die Finnenregionen in mehrere Gruppen getrennt oder geteilt, die in Zeilen angeordnet sind. Zur Illustration sind, wie in 3 gezeigt, die aktiven Regionen AA1 bis AA3 in Gruppen T1 bis T6 getrennt, um jeweilige Transistoren zu erzeugen.
In Operation S830a werden Finnen, die in den Finnenregionen angeordnet sind, erzeugt. Die Finnen entsprechender Transistoren werden in den Finnenregionen konstruiert. Daher werden die Transistoren ferner basierend auf der Ausrichtung der Finnenregionen erzeugt. Zur Illustration werden, wie in 3 gezeigt, die Finnen 321 bis 326 und 341 bis 346 in den aktiven Regionen AA1 bis AA3 entsprechend erzeugt.
In einigen Ausführungsformen umfasst das Verfahren 800A ferner die folgenden Operationen. In der Logikzelle sind die leitfähigen Schienen, die Stromschienen und Signalschienen umfassen, in einer Metallschicht über den Finnenregionen ausgerichtet. In der Logikzelle sind die Stromschienen von den Finnen in einer Layoutansicht getrennt. Zur Illustration sind, wie in 7A gezeigt, in den Logikzellen die leitfähigen Schienen, die Stromschienen PG und Signalschienen SL umfassen, in der Mo-Schicht über den aktiven Finnenregionen ausgerichtet. Außerdem ist in 7A illustriert, dass in der Logikzelle die Stromschienen PG von den Finnen FN in einer Layoutansicht getrennt sind.
In einigen Ausführungsformen umfasst das Verfahren 800A ferner die folgenden Operationen. In der Logikzelle ist mindestens eine der Signalschienen teilweise mit den Finnen in einer Layoutansicht überlappt. Zur Illustration ist, wie in 7A gezeigt, in den Logikzellen mindestens eine der Signalschienen SL, beispielsweise die Signalschiene 732 umfassend, in einer Layoutansicht teilweise mit den Finnen FN überlappt.
8B ist ein Ablaufdiagramm eines Verfahrens 800B zum Erzeugen einer integrierten Schaltung (IC), umfassend die Speichervorrichtung MCo aus 2 oder der Speichervorrichtung MC1 aus 3 nach einigen Ausführungsformen dieser Offenbarung. Zu Illustrationszwecken umfasst in 8B das Verfahren 800B Operationen S810b, S820b, S830b und S840b. Nachfolgende Illustrationen des Verfahrens 800B in 8B mit Verweis auf die Speichervorrichtung und das Layoutdiagramm davon in 4, 6A bis 6B oder 7A bis 7B umfassen beispielhafte Operationen. Die Operationen aus 8B sind jedoch nicht notwendigerweise in der dargestellten Reihenfolge ausgeführt. Anders ausgedrückt, können Operationen dem Geist und Umfang verschiedener Ausführungsformen dieser Offenbarung entsprechend angemessen hinzugefügt, ersetzt, in der Reihenfolge geändert und/oder eliminiert werden.
In Operation S810b werden Finnenregionen in einer Logikzelle gebildet, die neben einer Bitzelle angeordnet ist. Die Finnenregionen sind voneinander getrennt und erstrecken sich entlang einer Zeilenrichtung. In einigen Ausführungsformen entsprechen die Finnenregionen den aktiven Regionen AA1 bis AA3 wie in 3 gezeigt. In einigen Ausführungsformen entspricht die Logikzelle der Logikzelle 320 oder 340 aus 3, und die Bitzelle entspricht der Bitzelle 310 oder 330 aus 3.
In Operation S820b sind die Finnenregionen in Finnengruppen getrennt. In einigen Ausführungsformen entsprechen Finnengruppen den Gruppen T1 bis T6 aus 3. In einigen Ausführungsformen ist ein Abstand zwischen mindestens zwei benachbarten Finnengruppen anders als ein Abstand zwischen zwei anderen benachbarten Finnengruppen.
In Operation S830b werden Finnen in den Finnenregionen gebildet. In einigen Ausführungsformen entsprechen die Finnen den Finnen 321 bis 326 oder 341 bis 346 aus 3. In einigen Ausführungsformen ist ein Abstand zwischen den Finnen größer als oder gleich wie der Finnenabstand.
In Operation S840b werden Transistoren erzeugt. Die Transistoren umfassen die Finnen, die in der Operation S830b gebildet sind. In einigen Ausführungsformen entsprechen die Transistoren den Gruppen T1 bis T6 aus 3.
Verwiesen wird nun auf 9. 9 ist ein Blockdiagramm eines elektronischen Designautomatisierungssystems (EDA-System) 900 zum Entwerfen des integrierten Schaltungslayoutdesigns nach einigen Ausführungsformen dieser Offenbarung. Das EDA-System 900 ist konfiguriert, eine oder mehrere Operationen des Verfahrens 800, die in 8A offenbart sind, oder des Verfahrens 800B, das in 8B offenbart sind, und ferner in Verbindung mit 3 bis 4, 6A bis 6B und 7A bis 7B erklärt sind, umzusetzen. In einigen Ausführungsformen umfasst das EDA-System 900 ein APR-System.
In einigen Ausführungsformen ist das EDA-System 900 eine Mehrzweckrechnervorrichtung, die einen Hardwareprozessor 920 und ein nicht transitorisches computerlesbares Speichermedium 960 umfasst. Das Speichermedium 960 ist unter anderem mit d. h. Speichern, Computerprogrammcodes (Anweisungen) 961, d. h. einem Satz ausführbarer Anweisungen codiert. Ausführung von Anweisungen 961 durch Hardwareprozessor 920 stellt (mindestens teilweise) ein EDA-Tool dar, das einen Abschnitt oder alles von, z. B., dem Verfahren 800A oder 800B umsetzt.
Der Prozessor 920 ist mit dem computerlesbaren Speichermedium 960 elektrisch über einen Bus 950 gekoppelt. Der Prozessor 920 ist außerdem durch den Bus 950 elektrisch mit einer E/A-Schnittstelle 910 und einem Herstellungstool 970 gekoppelt. Eine Netzwerkschnittstelle 930 ist außerdem elektrisch über Bus 950 mit dem Prozessor 920 gekoppelt. Die Netzwerkschnittstelle 930 ist mit einem Netzwerk 940 verbunden, sodass Prozessor 920 und das computerlesbare Speichermedium 960 in der Lage sind, sich mit externen Elementen über das Netzwerk 940 zu verbinden. Der Prozessor 920 ist konfiguriert, Computerprogrammcode 961 auszuführen, der in dem computerlesbarem Speichermedium 960 codiert ist, um das EDA-System 900 zu veranlassen, für die Ausführung eines Abschnitts oder aller der genannten Prozesse und/oder Verfahren verwendbar zu sein. In einer oder mehreren Ausführungsformen ist der Prozessor 920 eine zentrale Prozessoreinheit (CPU), ein Mehrfachprozessor, ein verteiltes Prozessorsystem, eine anwendungsspezifische integrierte Schaltung (ASIC) und/oder eine geeignete Verarbeitungseinheit.
In einer oder mehr Ausführungsformen ist das computerlesbare Speichermedium 960 ein elektronisches, magnetisches, optisches, elektromagnetisches, infrarotes und/oder ein Halbleitersystem (oder ein solcher Apparat oder eine solche Vorrichtung). Beispielsweise umfasst ein computerlesbares Speichermedium 960 einen Halbleiter- oder Solid-State-Speicher, ein Magnetband, eine entfernbare Computerdiskette, einen Direktzugriffsspeicher (RAM), einen Read-Only-Speicher (ROM), eine steife Magnetscheibe und/oder eine optische Scheibe. In eine oder mehr Ausführungsformen, die optische Scheiben verwendet, umfasst das computerlesbare Speichermedium 960 eine „Compact Disk-Read Only Speicher“ (CD-ROM), eine „Compact Disk-Read/Write“ (CD-R/W) und/oder eine „Digital Video Disc“ (DVD).
In einer oder mehreren Ausführungsformen speichert das Speichermedium 960 Computerprogrammcode 961, der konfiguriert ist, das EDA-System 900 (wo eine solche Ausführung (zumindest teilweise) das EDA-Tool darstellt) zu veranlassen, zum Ausführen eines Abschnitts oder aller der genannten Prozesse und/oder Verfahren verwendbar zu sein. In einer oder mehr Ausführungsformen speichert das Speichermedium 960 auch Informationen, die die Durchführung eines Abschnitts oder aller der benannten Prozesse und/oder Verfahren erleichtert. In einer oder mehreren Ausführungsformen speichert das Speichermedium 960 Bibliothek 962 aus Standardzellen, umfassend solche Standardzellen wie hierin offenbart, beispielsweise eine Speicherzelle, die in dem Array der Zellen 410 bis 440 wie oben bezüglich 4 beschrieben ist.
EDA-System 900 umfasst die E/A-Schnittstelle 910. Die E/A-Schnittstelle 910 ist mit den externen Schaltkreisen gekoppelt. In einer oder mehreren Ausführungsformen umfasst die E/Schnittstelle 910 eine Tastatur, einen Ziffernblock, eine Maus, einen Trackball, ein Trackpad, einen Touchscreen und/oder Cursorrichtungstasten für die Übermittlung von Informationen und Befehlen an den Prozessor 920.
Das EDA-System 900 umfasst auch die Netzwerkschnittstelle 930, die mit dem Prozessor 920 gekoppelt ist. Die Netzwerkschnittstelle 930 erlaubt dem EDA-System 900, mit dem Netzwerk 940 zu kommunizieren, mit der ein oder mehrere andere Computersysteme verbunden sind. Die Netzwerkschnittstelle 930 umfasst Drahtlosnetzwerkschnittstellen wie BLUETOOTH, WIFI, WIMAX, GPRS oder WCDMA; oder verkabelte Netzwerkschnittstellen wie ETHERNET, USB oder IEEE-1364. In einer oder mehreren Ausführungsformen ist ein Abschnitt oder alle der genannten Prozesse und/oder Verfahren in zwei oder mehr EDA-Systemen 900 umgesetzt.
Das EDA-System 900 umfasst auch das Herstellungswerkzeug 970, das mit dem Prozessor 920 gekoppelt ist. Das Herstellungswerkzeug 970 ist konfiguriert, integrierte Schaltungen herzustellen, darunter beispielsweise die Speichervorrichtung MCo oder MC1, die durch eine Halbleitervorrichtung 100 umgesetzt sind, die in 1 illustriert ist, basierend auf den Designdateien, die durch den Prozessor 920 verarbeitet werden und/oder die IC-Layoutdesigns wie oben beschrieben.
Das EDA-System 900 ist konfiguriert, Informationen durch die E/A-Grenzfläche 910 zu empfangen. Die Informationen, die durch die E/A-Grenzfläche 910 empfangen werden, umfassen eines oder mehr aus Anweisungen, Daten, Designregeln, Bibliotheken von Standardzellen und/oder andere Parameter für die Verarbeitung von Prozessor 920. Die Information wird an den Prozessor 920 über den Bus 950 übertragen. Das EDA-System 900 ist konfiguriert, Informationen in Verbindung mit einer E/A-Schnittstelle 910 zu empfangen. Die Information wird in dem Computerlesbaren Medium 960 als Benutzeroberfläche (UI) 963 gespeichert.
In einigen Ausführungsformen sind ein Abschnitt oder alle der genannten Prozesse und/oder Verfahren als eine eigenständige Softwareanweisung für die Ausführung durch einen Prozessor umgesetzt. In einigen Ausführungsformen sind ein Abschnitt oder alle der genannten Prozesse und/oder Verfahren als eine Softwareanwendung umgesetzt, die Teil einer weiteren Softwareanwendung ist. In einigen Ausführungsformen sind ein Abschnitt oder alle der genannten Prozesse und/oder Verfahren als ein Plugin für eine Softwareanwendung umgesetzt. In einigen Ausführungsformen sind mindestens einer/eines der genannten Prozesse und/oder Verfahren als eine Softwareanwendung umgesetzt, die ein Abschnitt eines EDA-Tools ist. In einigen Ausführungsformen werden ein Abschnitt oder alle der genannten Prozesse und/oder Verfahren als eine Softwareanwendung umgesetzt, die durch das EDA-System 900 verwendet wird. In einigen Ausführungsformen, ist ein Layoutdiagramm, das Standardzellen umfasst, unter Verwendung eines Tools wie etwa VIRTUOSO®, das von CADENCE DESIGN SYSTEMS, Inc. erhältlich ist, oder einem anderen geeigneten Layouterzeugungstool erzeugt.
In einigen Ausführungsformen sind die Prozesse als Funktionen eines Programms umgesetzt, das in einem nichttransitorischen computerlesbaren Aufnahmemedium gespeichert ist. Beispiele nichttransitorischer computerlesbarer Aufzeichnungsmedien umfassen unter anderem externe/Wechsel- und interne/Eingebaute Speicher- oder Arbeitsspeichereinheiten, beispielsweise eines oder mehrere aus einer optischen Scheibe, wie etwa einer DVD, einer magnetischen Scheibe, wie etwa einer Festplatte, einem Halbleiterspeicher, wie etwa einem ROM, einem RAM, einer Speicherkarte und dergleichen.
10 ist ein Blockdiagramm eines IC-Herstellungssystems 1000 und eines IC-Herstellungsablaufs, der damit assoziiert ist, nach einigen Ausführungsformen dieser Offenbarung. In einigen Ausführungsformen ist basierend auf einem Layoutdiagramm, mindestens eines aus (A) einer oder mehreren Halbleitermasken oder (B) mindestens eine Komponente in einer Schicht einer halbleiterintegrierten Schaltung unter Verwendung des IC-Herstellungssystems 1000 hergestellt.
In 10 umfasst das IC-Herstellungssystem 1000 Entitäten, wie etwa ein Designhaus 1010, ein Maskenhaus 1020 und einen IC-Hersteller/Fabrikator („Fab“) 1030, die miteinander in den Design-, Entwicklungs- und Herstellungszyklen und/oder Diensten bezüglich der Herstellung einer IC-Vorrichtung 1040 interagieren. Die Entitäten in dem IC-Herstellungssystem 1000 sind durch ein Kommunikationsnetzwerk verbunden. In einigen Ausführungsformen ist das Kommunikationsnetzwerk ein einzelnes Netzwerk. In einigen Ausführungsformen ist das Kommunikationsnetzwerk eine Vielzahl verschiedener Netzwerke, wie etwa ein Intranet und das Internet. Das Kommunikationsnetzwerk umfasst verkabelte und/oder kabellose Kommunikationskanäle. Jede Entität interagiert mit einer oder mehreren anderen Entitäten und stelle Dienste eine oder mehrere der anderen Entitäten bereit und/oder empfängt Dienste von ihr. In einigen Ausführungsformen befinden sich zwei oder mehr aus dem Designhaus 1010, dem Maskenhaus 1020 und dem IC-Fab 1030 im Besitz eines einzelnen größeren Unternehmens. In einigen Ausführungsformen koexistieren zwei oder mehr aus dem Designhaus 1010, dem Maskenhaus 1020 und dem IC-Fab 1030 in einer gemeinsamen Einrichtung und verwenden gemeinsame Ressourcen.
Das Designhaus (oder Designteam) 1010 generiert ein IC-Designlayoutdiagramm 1011. Das IC-Designlayoutdiagramm 1010 umfasst verschiedene geometrische Strukturen, wie beispielsweise ein IC-Layoutdesign wie in 4, 5, 6A bis 6B und/oder 7A bis 7B dargestellt, das für eine IC-Vorrichtung 1040 entworfen wurde, beispielsweise Speichervorrichtung MC1, wie oben bezüglich 3 beschrieben. Die geometrischen Strukturen entsprechen Strukturen aus Metall, Oxid oder Halbleiterschichten, die die verschiedenen Bestandteile der IC-Vorrichtung 1040 darstellen, die hergestellt werden soll. Die verschiedenen Schichten kombinieren sich zum Bilden verschiedener IC-Merkmale. Beispielsweise umfasst ein Abschnitt des IC-Designlayoutdiagramms 1011 verschiedene IC-Merkmale, wie etwa eine Finne, eine Gateelektrode, Source und Drain, leitfähige Segmente oder Durchkontaktierungen einer Zwischenschichtverbindung, die in einem Halbleitersubstrat gebildet werden sollen (wie etwa einem Siliziumwafer) und verschiedene Materialschichten, die an dem Halbleitersubstrat abgeschieden sind. Das Designhaus 1010 setzt ein korrektes Verfahren um, um das IC-Designlayoutdiagramm 1011 zu bilden. Das Designverfahren umfasst eines oder mehrere aus Logikdesign, physischem Design oder Ort und Route. Das IC-Designlayoutdiagramm 1011 ist in einer oder mehreren Datendateien dargestellt, die Informationen zu den geometrischen Strukturen aufweisen. Beispielsweise kann das IC-Designlayoutdiagramm 1011 in einem GDSII-Dateiformat oder DFII-Dateiformat ausgedrückt werden.
Das Maskenhaus 1020 umfasst die Maskendatenvorbereitung 1021 und Maskenherstellung 1022. Das Maskenhaus 1020 verwendet das IC-Designlayoutdiagramm 1011 zur Herstellung einer oder mehrerer Masken 1023, die zur Herstellung der verschiedenen Schichten der IC-Vorrichtung 1040 nach dem IC-Designlayoutdiagramm 1011 verwendet werden sollen. Das Maskenhaus 1020 führt eine Maskendatenvorbereitung 1021 durch, wobei das IC-Designlayoutdiagramm 1011 in eine repräsentative Datendatei („RDF“) übersetzt wird. Die Maskendatenvorbereitung 1021 stellt die RDF für die Maskenherstellung 1022 bereit. Die Maskenherstellung 1022 umfasst einen Maskenschreiber. Ein Maskenschreiber konvertiert die RDF in ein Bild auf einem Substrat, wie etwa einer Maske (Strichplatte) 1023 oder einem Halbleiterwafer 1033. Das IC-Designlayoutdiagramm 1011 wird durch Maskendatenvorbereitung 1021 manipuliert, bestimmte Eigenschaften des Maskenschreibers und/oder Anforderungen des IC-Fab 1030 zu erfüllen. In 10 sind die Datenvorbereitung 1021 und Maskenherstellung 1022 als separate Elemente illustriert. In einigen Ausführungsformen können die Datenvorbereitung 1021 und Maskenherstellung 1022 kollektiv als Maskendatenvorbereitung bezeichnet werden.
In einigen Ausführungsformen umfasst die Maskendatenvorbereitung 1021 optische Nähenkorrektur (OPC), die Lithographieverbesserungstechniken verwendet, um Bildfehler auszugleichen, wie etwa solche, die aus Diffraktion, Interferenz, anderen Prozesseffekten und dergleichen entstehen können. OPC passt das IC-Designlayoutdiagramm 1010 an. In einigen Ausführungsformen umfasst die Datenvorbereitung 1021 weitere Auflösungsverbesserungstechniken (RET), wie etwa achsenverschobene Beleuchtung, Unterauflösungs-Assist-Merkmale, Phasenverschiebungsmasken, andere geeignete Techniken und dergleichen oder Kombinationen daraus. In einigen Ausführungsformen wird auch die invertierte Lithographietechnologie (ILT) verwendet, die OPC als ein invertiertes Bildgebungsproblem behandelt.
In einigen Ausführungsformen umfasst die Datenvorbereitung 1021 einen Maskenregelprüfer (MRC), der das IC-Designlayoutdiagramm 1011 prüft, das den Prozessen in OPC mit einem Satz von Maskenerstellungsregeln unterzogen wurde, die bestimmte geometrische und/oder Konnektivitätseinschränkungen umfassen, um ausreichende Margen sicherzustellen, um Variabilität der Halbleiterherstellungsprozesse und dergleichen in Betracht zu ziehen. In einigen Ausführungsformen modifiziert der MRC das IC-Designlayoutdiagramm 1011 zum Kompensieren von Einschränkungen während der Maskenherstellung 1022, die einen Teil der Änderungen rückgängig machen können, die durch den OPC durchgeführt wurden, um die Maskenerstellungsregeln zu erfüllen.
In einigen Ausführungsformen umfasst die Datenvorbereitung 1021 die Lithographieprozessprüfung (LPC), die eine Verarbeitung simuliert, die durch IC-Fab 1030 umgesetzt wird, um die IC-Vorrichtung 1040 herzustellen. LPC simuliert diese Verarbeitung basierend auf dem IC-Designlayoutdiagramm 1011 zum Erstellen einer simulierten hergestellten Vorrichtung, wie etwa einer IC-Vorrichtung 1040. Die Verarbeitungsparameter in der LPC-Simulation können Parameter umfassen, die mit verschiedenen Prozessen des IC-Herstellungszyklus assoziiert sind, Parameter, die mit Tools für die Herstellung des IC, und/oder anderen Aspekten des Herstellungsprozesses assoziiert sind. LPC zieht verschiedene Faktoren in Betracht, wie etwa Luftbildkontrast, Fokustiefe („DOF“), Maskenfehlerverbesserungsfaktor („MEEF“), andere geeignete Faktoren und dergleichen oder Kombinationen daraus. In einigen Ausführungsformen werden, wenn die simulierte hergestellte Vorrichtung mit LPC erzeugt wurde, wenn die simulierte Vorrichtung in der Form nicht nahe genug ist, um die Designregeln zufriedenzustellen, OPC und/oder MRC wiederholt, um das IC-Designlayoutdiagramm 1010 ferner zu verfeinern.
Es sollte verstanden werden, dass die obige Beschreibung der Datenerstellung 1021 zum Zweck der Klarheit vereinfacht wurde. In einigen Ausführungsformen umfasst die Datenerstellung 1021 weitere Merkmale wie etwa eine Logikoperation (LOP) zum Ändern des IC-Designlayoutdiagramms 1011 nach Herstellungsregeln. Weiterhin können die Prozesse, die während Datenvorbereitung 1021 auf das IC-Designlayoutdiagramm 1011 angewendet werden, in einer Vielzahl verschiedener Reihenfolgen ausgeführt werden.
Nach der Datenvorbereitung 1021 und während der Maskenherstellung 1022 wird eine Maske 1023 oder eine Gruppe Masken 1023 auf dem geänderten IC-Designlayoutdiagramm 1011 basierend hergestellt. In einigen Ausführungsformen umfasst die Maskenherstellung 1022 das Durchführen einer oder mehrerer lithografischer Belichtungen basierend auf dem IC-Designlayoutdiagramm 1011. In einigen Ausführungsformen wird ein Elektronenstrahl (e-Strahl) oder ein Mechanismus mehrerer e-Strahlen verwendet, um eine Struktur auf einer Maske (Photomaske oder Strichplatte) 1023 basierend auf dem geänderten IC-Designlayoutdiagramm 1011 zu bilden. Die Maske 1023 kann in verschiedenen Technologien gebildet werden. In einigen Ausführungsformen wird die Maske 1023 unter Verwendung von binärer Technologie gebildet. In einigen Ausführungsformen umfasst eine Maskenstruktur opake Regionen und transparente Regionen. Ein Strahlungsstrahl, wie etwa ein ultravioletter (UV) Strahl, der verwendet wird, um die bildsensible Materialschicht offenzulegen (wie etwa Photoresist), mit der der Wafer beschichtet wurde, wird durch die opake Region blockiert und überträgt sich durch die transparenten Regionen. In einem Beispiel umfasst eine Binärmaskenversion der Maske 1023 ein transparentes Substrat (beispielsweise verschmolzenes Quarz) und ein opakes Material (beispielsweise Chrom), das in den opaken Regionen der Binärmaske beschichtet wird. In einem anderen Beispiel wird die Maske 1023 unter Verwendung von Phasenverschiebungstechnologie gebildet. In einer Phasenverschiebungsmaskenversion (PSM-Version) der Maske 1023 sind verschiedene Merkmale in der Struktur, die auf der Phasenverschiebungsmaske gebildet sind, konfiguriert, eine korrekte Phasendifferenz aufzuweisen, um die Auflösung und Bildqualität zu verbessern. In verschiedenen Beispielen kann die Phasenverschiebungsmaske eine angeglichene PSM oder eine abwechselnde PSM sein. Die Maske(n), die durch die Maskenherstellung 1022 erzeugt wird, wird in einer Vielzahl von Prozessen verwendet. Beispielsweise werden eine oder mehrere solche Masken in einem Ionenimplantierungsprozess verwendet, um verschiedene dotierte Regionen in einem Halbleiterwafer 1033 zu bilden, in einem Ätzprozess, um verschiedene Ätzregionen in einem Halbleiterwafer 1033 zu bilden, und/oder in anderen geeigneten Prozessen.
Der IC-Fab 1030 umfasst die Waferherstellung 1032. IC-Fab 1030 ist ein IC-Herstellungsunternehmen, das eine oder mehr Herstellungseinrichtungen für die Herstellung einer Vielzahl verschiedener IC-Produkte umfasst. In einigen Ausführungsformen ist der IC-Fab 1030 eine Halbleitergießerei. Beispielsweise kann es eine Herstellungseinrichtung für die Frontend-Herstellung mehrerer IC-Produkte („Front-End-of-Line“-Herstellung (FEOL-Herstellung)), geben, während eine zweite Herstellungseinrichtung die Backend-Herstellung für die Zwischenverbindung und Verpackung der IC-Produkte bereitstellt („Back-End-of-Line“-Herstellung (BEOL-Herstellung)), und eine dritte Herstellungseinrichtung kann andere Dienste für das Gießereigeschäft bereitstellen.
Der IC-Fab 1030 verwendet eine oder mehrere Masken 1023, die durch das Maskenhaus 1020 hergestellt wurden, zum Herstellen der IC-Vorrichtung 1040. So verwendet der IC-Fab 1030 zumindest indirekt das IC-Designlayoutdiagramm 1010 zum Herstellen der IC-Vorrichtung 1040. In einigen Ausführungsformen wird der Halbleiterwafer 1033 durch den IC-Fab 1030 unter Verwendung einer oder mehrerer Masken 1023 hergestellt, um die IC-Vorrichtung 1040 zu bilden. In einigen Ausführungsformen umfasst die IC-Herstellung das Durchführen einer oder mehrerer lithographischen Belichtungen zumindest indirekt basierend auf dem IC-Designlayoutdiagramm 1011. Der Halbleiterwafer 1033 umfasst a ein Siliziumsubstrat oder ein anderes ordentliches Substrat, das Materialschichten aufweist, die darauf gebildet sind. Der Halbleiterwafer 1033 umfasst ferner eine oder mehrere verschiedene dotierter Regionen, dielektrische Merkmale, mehrlagige Zwischenverbindungen und dergleichen (gebildet in aufeinanderfolgenden Herstellungsschritten).
In einigen Ausführungsformen ist eine Halbleitervorrichtung offenbart. Die Halbleitervorrichtung umfasst mindestens eine Speicherzelle und mindestens eine Logikzelle. Die mindestens eine Logikzelle ist neben der mindestens einen Speicherzelle angeordnet und umfasst mehrere Finnen. Die mehreren Finnen sind in mehrere Finnengruppen getrennt, um Transistoren zu bilden. Ein Abstand zwischen zwei benachbarten Gruppen der mehreren Finnengruppen unterscheidet sich von einem Abstand zwischen anderen zwei benachbarten Gruppen der mehreren Finnengruppen.
In einigen Ausführungsformen erstrecken sich die mehreren Finnen entlang einer ersten Richtung, in der sich mehrere Finnenraster erstrecken, wobei alle zwei benachbarten der mehreren Finnenraster einen Finnenabstand zwischen sich aufweisen. Mindestens eine der mehreren Finnen ist nicht an den mehreren Finnenrastern ausgerichtet.
In einigen Ausführungsformen ist mindestens eine der mehreren Finnen an mindestens einer der Speicherfinnen der mindestens einen Speicherzelle ausgerichtet; oder mindestens eine der mehreren Finnen ist nicht an den Speicherfinnen der mindestens einen Speicherzelle ausgerichtet.
In einigen Ausführungsformen umfasst die mindestens eine Speicherzelle mehrere Speicherfinnen. Die mehreren Speicherfinnen erstrecken sich zu den mehreren Finnen und sind von den mehreren Finnen getrennt. Mindestens eine der mehreren Speicherfinnen ist nicht an den mehreren Finnen ausgerichtet.
In einigen Ausführungsformen umfassen die mehreren Finnengruppen eine erste Finnengruppe, eine zweite Finnengruppe und eine dritte Finnengruppe zum Bilden jeweiliger Transistoren. Die zweite Finnengruppe ist zwischen der ersten Finnengruppe und der dritten Finnengruppe angeordnet. Mindestens einer aus einem Abstand zwischen der ersten Finnengruppe und der zweiten Finnengruppe oder einem Abstand zwischen der zweiten Finnengruppe und der dritten Finnengruppe ist nicht ein integrales Vielfaches eines Finnenabstands.
In einigen Ausführungsformen umfasst die mindestens eine Logikzelle ferner mehrere erste leitfähigen Schienen und mehrere zweite leitfähigen Schienen. Die mehreren ersten leitfähigen Schienen sind in einer ersten leitfähigen Schicht über den mehreren Finnen angeordnet. Die mehreren zweiten leitfähigen Schienen sind in der ersten leitfähigen Schicht angeordnet und sind zwischen den mehreren ersten leitfähigen Schienen angeordnet. Die mehreren ersten leitfähigen Schienen sind von den mehreren Finnen in einer Layoutansicht getrennt, und mindestens eine der mehreren zweiten leitfähigen Schienen ist teilweise mit den mehreren Finnen in einer Layoutansicht überlappt.
Außerdem ist eine Halbleitervorrichtung offenbart, die eine Speicherzelle und eine Logikzelle umfasst. Die Speicherzelle weist eine Zellhöhe auf und umfasst mehrere erste Finnen, die sich entlang einer ersten Richtung erstrecken. Die Logikzelle stößt an die Speicherzelle an und weist eine Zellenhöhe auf. Die Logikzelle umfasst mehrere zweite Finnen. Die mehreren zweiten Finnen erstrecken sich basierend auf der Zellhöhe und mehreren Finnenrastern, die sich entlang der ersten Richtung erstrecken, entlang der ersten Richtung. Alle benachbarten zwei der mehreren Finnenraster weisen einen Finnenabstand zwischen sich auf. Mindestens eine der mehreren zweiten Finnen ist im Wesentlichen an mindestens einer der mehreren ersten Finnen ausgerichtet, und mindestens eine der mehreren zweiten Finnen ist nicht an den mehreren Finnenraster ausgerichtet.
In einigen Ausführungsformen sind die mehreren zweiten Finnen in mehrere Finnengruppen getrennt, um Transistoren zu bilden, und die mehreren Finnengruppen umfassen eine erste Finnengruppe und eine zweite Finnengruppe, die zu der ersten Finnengruppe benachbart ist. Ein Abstand zwischen einer oberen Kante einer ersten Finne in der ersten Finnengruppe und einer oberen Kante einer zweiten Finne, die sich in der zweiten Finnengruppe und zu der ersten Finne benachbart befindet, ist nicht ein integrales Vielfaches des Finnenabstands.
In einigen Ausführungsformen umfassen die mehreren Finnengruppen ferner eine dritte Finnengruppe. Die erste Finnengruppe ist konfiguriert zum Bilden eines ersten Transistors, die zweite Finnengruppe ist konfiguriert zum Bilden eines zweiten Transistors und die dritte Finnengruppe ist konfiguriert zum Bilden eines dritten Transistors. Die zweite Finnengruppe ist zwischen der ersten Finnengruppe und der dritten Finnengruppe angeordnet. Ein Abstand zwischen der ersten Finnengruppe und der zweiten Finnengruppe ist anders als ein Abstand zwischen der zweiten Finnengruppe und der dritten Finnengruppe.
In einigen Ausführungsformen sind die mehreren zweiten Finnen in mehrere Finnengruppen unterteilt, um jeweilige Transistoren zu bilden. Ein Abstand zwischen einer oberen Kante einer ersten Finne in einer ersten Finnengruppe der mehreren Finnengruppen und einer oberen Kante einer zweiten Finne, die zu der ersten Finne benachbart ist, in einer zweiten Finnengruppe der mehreren Finnengruppen, ist größer als ein integrales Vielfaches des Finnenabstands.
In einigen Ausführungsformen ist mindestens eine der mehreren ersten Finnen an mindestens einem der mehreren Finnenraster in einer Layoutansicht ausgerichtet. Die mehreren ersten Finnen sind von den mehreren zweiten Finnen entlang der ersten Richtung getrennt. Ein Abstand zwischen einer der mehreren ersten Finnen und einer der mehreren zweiten Finnen unterscheidet sich von einem Abstand zwischen einer anderen einer der mehreren ersten Finnen und einer anderen der mehreren zweiten Finnen.
In einigen Ausführungsformen umfasst die Logikzelle ferner mehrere erste leitfähigen Schienen und mehrere zweite leitfähigen Schienen. Die mehreren ersten leitfähigen Schienen sind in einer ersten leitfähigen Schicht über den mehreren ersten Finnen und den mehreren zweiten Finnen angeordnet und erstrecken sich entlang der ersten Richtung. Die mehreren zweiten leitfähigen Schienen sind in der ersten leitfähigen Schicht angeordnet und sind zwischen den mehreren ersten leitfähigen Schienen angeordnet und erstrecken sich entlang der ersten Richtung. Die mehreren ersten leitfähigen Schienen sind von den mehreren zweiten Finnen in einer Layoutansicht getrennt, und mindestens eine der mehreren zweiten leitfähigen Schienen ist teilweise mit den mehreren zweiten Finnen in einer Layoutansicht überlappt.
In einigen Ausführungsformen sind die mehreren zweiten Finnen in mehrere Finnengruppen unterteilt, um Transistoren zu bilden. Eine Breite der mehreren ersten leitfähigen Schienen ist kleiner als oder gleich wie ein Abstand zwischen zwei benachbarten Finnengruppen der mehreren Finnengruppen. Eine Breite einer der mehreren zweiten leitfähigen Schienen ist größer als oder gleich wie eine Breite einer der mehreren zweiten Finnen.
In einigen Ausführungsformen sind die mehreren zweiten Finnen in mehrere Finnengruppen getrennt. Die mehreren zweiten leitfähigen Schienen sind in mehrere Schienengruppen getrennt, und zwei benachbarte der mehreren Schienengruppen sind voneinander durch eine der mehreren ersten leitfähigen Schienen getrennt. Die mehreren Finnengruppen und die mehreren Schienengruppen sind in einer Layoutansicht überlappt, und eine Anzahl der mehreren Finnengruppen ist gleich wie eine Anzahl der mehreren Schienengruppen.
In einigen Ausführungsformen umfasst die Speicherzelle ferner mehrere dritte leitfähige Schienen. Die mehreren dritten leitfähigen Schienen sind in der ersten leitfähigen Schicht angeordnet und erstrecken sich entlang der ersten Richtung. Die mehreren dritten leitfähigen Schienen sind teilweise mit den mehreren ersten Finnen in einer Layoutansicht überlappt. Die mehreren dritten leitfähigen Schienen sind nicht an mindestens einer der mehreren ersten leitfähigen Schienen und den mehreren zweiten leitfähigen Schienen ausgerichtet.
Außerdem ist ein Verfahren offenbart, das die folgenden Operationen umfasst. In einer Logikzelle, die neben einer Speicherzelle angeordnet ist, sind mindestens drei Finnengruppen, die getrennt voneinander sind und sich entlang einer ersten Richtung erstrecken, gebildet, innerhalb einer Zellhöhe der Logikzelle, die in einer Layoutansicht gleich wie eine Zellhöhe der Speicherzelle ist, um entsprechende Transistoren in der integrierten Schaltung zu bilden.
In einigen Ausführungsformen umfasst das Bilden der mindestens drei Finnengruppen mindestens eine der folgenden Operationen. Mindestens eine Finne in den mindestens drei Finnengruppen ist gebildet, um an mindestens einer der Speicherfinnen der Speicherzelle ausgerichtet zu sein; oder mindestens eine Finne in den mindestens drei Finnengruppen ist gebildet, nicht an den Speicherfinnen der Speicherzelle ausgerichtet zu sein.
In einigen Ausführungsformen umfassen die mindestens drei Finnengruppen eine erste Finnengruppe, eine zweite Finnengruppe und eine dritte Finnengruppe. Die zweite Finnengruppe ist in einer Layoutansicht zwischen der ersten Finnengruppe und der dritten Finnengruppe angeordnet. Ein Abstand zwischen einer oberen Kante einer ersten Finne in der ersten Finnengruppe und einer oberen Kante einer zweiten Finne, die sich in der zweiten Finnengruppe und zu der ersten Finne benachbart befindet, ist nicht ein integrales Vielfaches eines Finnenabstands zwischen jeweils zwei benachbarten der Finnenraster.
In einigen Ausführungsformen umfasst das Verfahren ferner die folgenden Operationen. In der Logikzelle sind in der integrierten Schaltung mehrere erste leitfähige Schienen in einer ersten leitfähigen Schicht über den mindestens drei Finnengruppen gebildet. In der Logikzelle sind mehrere zweite leitfähige Schienen in der ersten leitfähigen Schicht gebildet. Die mehreren zweiten leitfähigen Schienen sind in einer Layoutansicht zwischen den mehreren ersten leitfähigen Schienen angeordnet.
In einigen Ausführungsformen sind in einer Layoutansicht mehrere Finnen der Logikzelle von mehreren Speicherfinnen der Speicherzelle getrennt, die in der integrierten Schaltung gebildet sind. Die mehreren Speicherfinnen erstrecken sich zu den mehreren Finnen. In einer Layoutansicht ist mindestens eine der mehreren Finnen nicht an den mehreren Speicherfinnen ausgerichtet.

Claims

Halbleitervorrichtung, aufweisend: mindestens eine Speicherzelle (210, 310, 330, 410, 430, 510, 530); und mindestens eine Logikzelle (220, 320, 340, 420, 440, 520, 540), die neben der mindestens einen Speicherzelle (210, 310, 330, 410, 430, 510, 530) angeordnet ist und konfiguriert ist, eine Logikfunktion umzusetzen, die mindestens eine Logikzelle aufweisend: mehrere Finnen (221, 222, 223, 224, 225, 226, 321, 322, 323, 324, 325, 326, 341, 342, 343, 344, 345, 346, 421, 422, 423, 424, 425, 426, 441, 442, 443, 444, 445, 446), wobei die mehreren Finnen (221, 222, 223, 224, 225, 226, 321, 322, 323, 324, 325, 326, 341, 342, 343, 344, 345, 346, 421, 422, 423, 424, 425, 426,441, 442, 443, 444, 445, 446) in mehrere Finnengruppen (T1, T2, T3, T4, T5, T6, T7, T8) getrennt sind, wobei die mehreren Finnen (221, 222, 223, 224, 225, 226, 321, 322, 323, 324, 325, 326, 341, 342, 343, 344, 345, 346, 421, 422, 423, 424, 425, 426, 441, 442, 443, 444, 445, 446) aktive Elemente sind, und wobei Transistoren in den mehreren Finnen gebildet sind, wobei sich ein Abstand zwischen zwei benachbarten Gruppen der mehreren Finnengruppen (T1, T2, T3, T4, T5, T6, T7, T8) von einem Abstand zwischen anderen zwei benachbarten Gruppen der mehreren Finnengruppen (T1, T2, T3, T4, T5, T6, T7, T8) unterscheidet.
Halbleitervorrichtung aus Anspruch 1, wobei sich die mehreren Finnen (221, 222, 223, 224, 225, 226, 321, 322, 323, 324, 325, 326, 341, 342,343,344,345,346, 421,422, 423,424,425, 426,441, 442, 443, 444, 445, 446) entlang einer ersten Richtung erstrecken, in der sich mehrere Finnenraster erstrecken, wobei jeweils zwei benachbarte der mehreren Finnenraster einen Finnenabstand zwischen sich aufweisen, wobei mindestens eine der mehreren Finnen (221, 222, 223, 224, 225, 226, 321, 322, 323, 324, 325, 326, 341, 342, 343, 344, 345, 346, 421, 422, 423, 424, 425, 426, 441, 442, 443, 444, 445, 446) nicht an den mehreren Finnenrastern ausgerichtet ist.
Halbleitervorrichtung aus Anspruch 1 oder 2, wobei mindestens eine der mehreren Finnen (221, 222, 223, 224, 225, 226, 321, 322, 323, 324, 325, 326, 341, 342, 343, 344, 345, 346, 421, 422, 423, 424, 425, 426,441, 442, 443, 444, 445, 446) an mindestens einer Speicherfinne (411, 412, 413, 414, 415, 416, 431, 432, 433, 434, 435, 436) der mindestens einen Speicherzelle (210, 310, 330, 410, 430, 510, 530) ausgerichtet ist oder mindestens eine der mehreren Finnen (221, 222, 223, 224, 225, 226, 321, 322, 323, 324, 325, 326, 341, 342, 343, 344, 345, 346, 421, 422, 423, 424, 425, 426, 441, 442, 443, 444, 445, 446) nicht an Speicherfinnen (411, 412, 413, 414, 415, 416, 431, 432, 433, 434, 435, 436) der mindestens einen Speicherzelle (210, 310, 330, 410, 430, 510, 530) ausgerichtet ist.
Halbleitervorrichtung aus einem der vorhergehenden Ansprüche, wobei die mindestens eine Speicherzelle (210, 310, 330, 410, 430, 510, 530) mehrere Speicherfinnen (411, 412, 413, 414, 415, 416, 431, 432, 433, 434, 435, 436) aufweist, sich die mehreren Speicherfinnen (411, 412, 413, 414, 415, 416, 431, 432, 433, 434, 435, 436) auf die mehreren Finnen (221, 222, 223, 224, 225, 226, 321, 322, 323, 324, 325, 326, 341, 342, 343, 344, 345, 346, 421, 422, 423, 424, 425, 426, 441, 442, 443, 444, 445, 446) zu erstrecken und von den mehreren Finnen (221, 222, 223, 224, 225, 226, 321, 322, 323, 324, 325, 326, 341, 342, 343, 344, 345, 346, 421, 422, 423, 424, 425, 426, 441, 442, 443, 444, 445, 446) getrennt sind, und mindestens eine der mehreren Speicherfinnen (411, 412, 413, 414, 415, 416, 431, 432, 433, 434, 435, 436) nicht an den mehreren Finnen (221, 222, 223, 224, 225, 226, 321, 322, 323, 324, 325, 326, 341, 342, 343, 344, 345, 346, 421, 422, 423, 424, 425, 426,441, 442, 443, 444, 445, 446) ausgerichtet ist.
Halbleitervorrichtung aus einem der vorhergehenden Ansprüche, wobei die mehreren Finnengruppen (T1, T2, T3, T4, T5, T6, T7, T8) eine erste Finnengruppe, eine zweite Finnengruppe und eine dritte Finnengruppe zum Bilden jeweiliger Transistoren aufweisen, die zweite Finnengruppe zwischen der ersten Finnengruppe und der dritten Finnengruppe angeordnet ist, und mindestens einer aus einem Abstand (S1, S4) zwischen der ersten Finnengruppe und der zweiten Finnengruppe oder einem Abstand zwischen der zweiten Finnengruppe und der dritten Finnengruppe nicht ein integrales Vielfaches eines Finnenabstands ist.
Halbleitervorrichtung aus einem der vorhergehenden Ansprüche, wobei die mindestens eine Logikzelle (220, 320, 340, 420, 440, 520, 540) ferner aufweist: mehrere erste leitfähige Schienen (731, 737, 743, 749), die in einer ersten leitfähigen Schicht (Mo) über den mehreren Finnen (221, 222, 223, 224, 225, 226, 321, 322, 323, 324, 325, 326, 341, 342, 343, 344, 345, 346, 421, 422, 423, 424, 425, 426, 441, 442, 443, 444, 445, 446) angeordnet sind; und mehrere zweite leitfähige Schienen (732, 733, 734, 735, 736, 738, 739, 740, 741, 742, 744, 745, 746, 747, 748), die in der ersten leitfähigen Schicht (M0) angeordnet sind und zwischen den mehreren ersten leitfähigen Schienen (731, 737, 743, 749) angeordnet sind, wobei die mehreren ersten leitfähigen Schienen (731, 737, 743, 749) von den mehreren Finnen (221, 222, 223, 224, 225, 226, 321, 322, 323, 324, 325, 326, 341, 342, 343, 344, 345, 346, 421, 422, 423, 424, 425, 426, 441, 442, 443, 444, 445, 446) in einer Layoutansicht getrennt sind, und mindestens eine der mehreren zweiten leitfähigen Schienen (732, 733, 734, 735, 736, 738, 739, 740, 741, 742, 744, 745, 746, 747, 748) teilweise mit den mehreren Finnen (221, 222, 223, 224, 225, 226, 321, 322, 323, 324, 325, 326, 341, 342, 343, 344, 345, 346, 421, 422, 423, 424, 425, 426, 441, 442, 443, 444, 445, 446) in einer Layoutansicht überlappt ist.
Halbleitervorrichtung, aufweisend: Eine Speicherzelle, die eine Zellhöhe (H1, H2) aufweist, aufweisend: mehrere erste Finnen, die sich entlang einer ersten Richtung erstrecken; und eine Logikzelle, die konfiguriert ist, eine Logikfunktion umzusetzen, die an die Speicherzelle anstößt und eine Zellhöhe (H1, H2) aufweist, die Logikzelle aufweisend: mehrere zweite Finnen (421, 422, 423, 424, 425, 426, 441, 442, 443, 444, 445, 446) basierend auf der Zellhöhe (H1, H2), die aktive Elemente sind und sich entlang der ersten Richtung erstrecken; und mehrere Finnenraster, die sich entlang der ersten Richtung erstrecken, wobei jeweils zwei benachbarte der mehreren Finnenraster einen Finnenabstand zwischen sich aufweisen, wobei mindestens eine der mehreren zweiten Finnen (421, 422, 423, 424, 425, 426, 441, 442, 443, 444, 445, 446) im Wesentlichen an mindestens einer der mehreren ersten Finnen ausgerichtet ist, und mindestens eine der mehreren zweiten Finnen (421, 422, 423, 424, 425, 426, 441, 442, 443, 444, 445, 446) nicht an den mehreren Finnenraster ausgerichtet ist.
Halbleitervorrichtung aus Anspruch 7, wobei die mehreren zweiten Finnen (421, 422, 423, 424, 425, 426, 441, 442, 443, 444, 445, 446) in mehrere Finnengruppen (T1, T2, T3, T4, T5, T6) getrennt sind, und wobei Transistoren in den zweiten Finnen der mehreren Finnengruppen gebildet sind, und die mehreren Finnengruppen (T1, T2, T3, T4, T5, T6) eine erste Finnengruppe und eine zweite Finnengruppe aufweisen, die zu der ersten Finnengruppe benachbart ist, und ein Abstand zwischen einer oberen Kante einer ersten Finne in der ersten Finnengruppe und einer oberen Kante einer zweiten Finne, die sich in der zweiten Finnengruppe und zu der ersten Finne benachbart befindet, nicht ein integrales Vielfaches des Finnenabstands ist.
Halbleitervorrichtung aus Anspruch 8, wobei die mehreren Finnengruppen (T1, T2, T3, T4, T5, T6) ferner eine dritte Finnengruppe aufweisen, und die erste Finnengruppe zum Bilden eines ersten Transistors konfiguriert ist, die zweite Finnengruppe zum Bilden eines zweiten Transistors konfiguriert ist und die dritte Finnengruppe zum Bilden eines dritten Transistors konfiguriert ist, die zweite Finnengruppe zwischen der ersten Finnengruppe und der dritten Finnengruppe angeordnet ist, und ein Abstand zwischen der ersten Finnengruppe und der zweiten Finnengruppe anders ist als ein Abstand zwischen der zweiten Finnengruppe und der dritten Finnengruppe.
Halbleitervorrichtung aus Anspruch 7, wobei die mehreren zweiten Finnen (421, 422, 423, 424, 425, 426, 441, 442, 443, 444, 445, 446) in mehrere Finnengruppen (T1, T2, T3, T4, T5, T6) getrennt sind, und wobei Transistoren in den zweiten Finnen der mehreren Finnengruppen gebildet sind, ein Abstand zwischen einer oberen Kante einer ersten Finne in einer ersten Finnengruppe der mehreren Finnengruppen und einer oberen Kante einer zweiten Finne (421, 422, 423, 424, 425, 426, 441, 442, 443, 444, 445, 446), die zu der ersten Finne benachbart ist, in einer zweiten Finnengruppe der mehreren Finnengruppen größer als ein integrales Vielfaches des Finnenabstands ist.
Halbleitervorrichtung aus einem der vorhergehenden Ansprüche 7 bis 10, wobei mindestens eine der mehreren ersten Finnen in einer Layoutansicht an mindestens einem der mehreren Finnenraster ausgerichtet ist, die mehreren ersten Finnen von den mehreren zweiten Finnen (421, 422, 423, 424, 425, 426, 441, 442, 443, 444, 445, 446) entlang der ersten Richtung getrennt sind, und sich ein Abstand zwischen einer der mehreren ersten Finnen und einer der mehreren zweiten Finnen (421, 422, 423, 424, 425, 426, 441, 442, 443, 444, 445, 446) von einem Abstand zwischen einer anderen einer der mehreren ersten Finnen und einer anderen der mehreren zweiten Finnen (421, 422, 423, 424, 425, 426, 441, 442, 443, 444, 445, 446) unterscheidet.
Halbleitervorrichtung aus einem der vorhergehenden Ansprüche 7 bis 11, wobei die Logikzelle ferner aufweist: mehrere erste leitfähige Schienen (731, 737, 743, 749), die in einer ersten leitfähigen Schicht (Mo) über den mehreren ersten Finnen und den mehreren zweiten Finnen (421, 422, 423, 424, 425, 426, 441, 442, 443, 444, 445, 446) angeordnet sind und sich entlang der ersten Richtung erstrecken; und mehrere zweite leitfähige Schienen (732, 733, 734, 735, 736, 738, 739, 740, 741, 742, 744, 745, 746, 747, 748), die in der ersten leitfähigen Schicht (M0) angeordnet sind, zwischen den mehreren ersten leitfähigen Schienen (731, 737, 743, 749) angeordnet sind und sich entlang der ersten Richtung erstrecken, wobei die mehreren ersten leitfähigen Schienen (731, 737, 743, 749) von den mehreren zweiten Finnen (421, 422, 423, 424, 425, 426, 441, 442, 443, 444, 445, 446) in einer Layoutansicht getrennt sind, und mindestens eine der mehreren zweiten leitfähigen Schienen (732, 733, 734, 735, 736, 738, 739, 740, 741, 742, 744, 745, 746, 747, 748) teilweise mit den mehreren zweiten Finnen (421, 422, 423, 424, 425, 426, 441, 442, 443, 444, 445, 446) in einer Layoutansicht überlappt ist.
Halbleitervorrichtung aus Anspruch 12, wobei die mehreren zweiten Finnen (421, 422, 423, 424, 425, 426, 441, 442, 443, 444, 445, 446) in mehrere Finnengruppen (T1, T2, T3, T4, T5, T6) getrennt sind, und wobei Transistoren in den zweiten Finnen der mehreren Finnengruppen gebildet sind, eine Breite der mehreren ersten leitfähigen Schienen (731, 737, 743, 749) kleiner als oder gleich wie ein Abstand zwischen zwei benachbarten Finnengruppen der mehreren Finnengruppen (T1, T2, T3, T4, T5, T6) ist; und eine Breite einer der mehreren zweiten leitfähigen Schienen (732, 733, 734, 735, 736, 738, 739, 740, 741, 742, 744, 745, 746, 747, 748) größer als oder gleich wie eine Breite einer der mehreren zweiten Finnen (421, 422, 423, 424, 425, 426, 441, 442, 443, 444, 445, 446) ist.
Halbleitervorrichtung aus Anspruch 12 oder 13, wobei die mehreren zweiten Finnen (421, 422, 423, 424, 425, 426, 441, 442, 443, 444, 445, 446) in mehrere Finnengruppen (T1, T2, T3, T4, T5, T6) getrennt sind, die mehreren zweiten leitfähigen Schienen (732, 733, 734, 735, 736, 738, 739, 740, 741, 742, 744, 745, 746, 747, 748) in mehrere Schienengruppen getrennt sind und zwei benachbarte der mehreren Schienengruppen voneinander durch eine der mehreren ersten leitfähigen Schienen (731, 737, 743, 749) getrennt sind, und die mehreren Finnengruppen (T1, T2, T3, T4, T5, T6) und die mehreren Schienengruppen in einer Layoutansicht überlappt sind, und eine Anzahl der mehreren Finnengruppen (T1, T2, T3, T4, T5, T6) gleich wie eine Anzahl der mehreren Schienengruppen ist.
Halbleitervorrichtung aus einem der vorhergehenden Ansprüche 12 bis 14, wobei die Speicherzelle ferner aufweist: mehrere dritte leitfähige Schienen (711, 713, 715, 717, 719; 712, 714, 716, 718), die in der ersten leitfähigen Schicht (Mo) angeordnet sind und sich entlang der ersten Richtung erstrecken, wobei die mehreren dritten leitfähigen Schienen (711, 713, 715, 717, 719; 712, 714, 716, 718) teilweise mit den mehreren ersten Finnen in einer Layoutansicht überlappt sind, und die mehreren dritten leitfähigen Schienen (711, 713, 715, 717, 719; 712, 714, 716, 718) nicht an mindestens einer der mehreren ersten leitfähigen Schienen (731, 737, 743, 749) und den mehreren zweiten leitfähigen Schienen (732, 733, 734, 735, 736, 738, 739, 740, 741, 742, 744, 745, 746, 747, 748) ausgerichtet sind.
Verfahren zum Herstellen einer integrierten Schaltung, umfassend: in einer Logikzelle, die neben einer Speicherzelle angeordnet ist: Bilden von mindestens drei Finnengruppen (T1, T2, T3, T4, T5, T6), die getrennt voneinander sind und sich entlang einer ersten Richtung erstrecken, innerhalb einer Zellhöhe (H1, H2) der Logikzelle, die in einer Layoutansicht gleich wie eine Zellhöhe (H1, H2) der Speicherzelle ist, wobei Transistoren in Finnen der mindestens drei Finnengruppen (T1, T2, T3, T4, T5, T6) gebildet sind; Bilden mehrerer erster leitfähiger Schienen (731, 737, 743, 749) in einer ersten leitfähigen Schicht (Mo) über den mindestens drei Finnengruppen (T1, T2, T3, T4, T5, T6) in der integrierten Schaltung; und Bilden mehrerer zweiter leitfähiger Schienen (732, 733, 734, 735, 736, 738, 739, 740, 741, 742, 744, 745, 746, 747, 748) in der ersten leitfähigen Schicht (Mo), wobei die mehreren zweiten leitfähigen Schienen (732, 733, 734, 735, 736, 738, 739, 740, 741, 742, 744, 745, 746, 747, 748) in einer Layoutansicht zwischen den mehreren ersten leitfähigen Schienen (731, 737, 743, 749) angeordnet sind.
Verfahren aus Anspruch 16, wobei das Bilden der mindestens drei Finnengruppen (T1, T2, T3, T4, T5, T6) mindestens eines der folgenden umfasst: Bilden von mindestens einer Finne (421, 422, 423, 424, 425, 426, 441, 442, 443, 444, 445, 446) in den mindestens drei Finnengruppen (T1, T2, T3, T4, T5, T6), die an mindestens einer Speicherfinne (411, 412, 413, 414, 415, 416, 431, 432, 433, 434, 435, 436) der Speicherzelle auszurichten sind; oder Bilden von mindestens einer Finne (421, 422, 423, 424, 425, 426, 441, 442, 443, 444, 445, 446) in den mindestens drei Finnengruppen (T1, T2, T3, T4, T5, T6), die nicht an Speicherfinnen (411, 412, 413, 414, 415, 416, 431, 432, 433, 434, 435, 436) der Speicherzelle auszurichten sind.
Verfahren aus Anspruch 16 oder 17, wobei die mindestens drei Finnengruppen (T1, T2, T3, T4, T5, T6) eine erste Finnengruppe, eine zweite Finnengruppe und eine dritte Finnengruppe umfassen, die zweite Finnengruppe in einer Layoutansicht zwischen der ersten Finnengruppe und der dritten Finnengruppe angeordnet ist, und ein Abstand zwischen einer oberen Kante einer ersten Finne in der ersten Finnengruppe und einer oberen Kante einer zweiten Finne, die sich in der zweiten Finnengruppe und zu der ersten Finne benachbart befindet, nicht ein integrales Vielfaches eines Finnenabstands zwischen jeweils zwei benachbarten der Finnenraster ist.
Verfahren aus einem der vorhergehenden Ansprüche 16 bis 18, wobei in einer Layoutansicht mehrere Finnen (421, 422, 423, 424, 425, 426, 441, 442, 443, 444, 445, 446) der Logikzelle von mehreren Speicherfinnen (411, 412, 413, 414, 415, 416, 431, 432, 433, 434, 435, 436) der Speicherzelle getrennt sind, die in der integrierten Schaltung angeordnet sind, wobei sich die mehreren Speicherfinnen (411, 412, 413, 414, 415, 416, 431, 432, 433, 434, 435, 436) auf die mehreren Finnen (421, 422, 423, 424, 425, 426, 441, 442, 443, 444, 445, 446) zu erstrecken, und mindestens eine der mehreren Finnen (421, 422, 423, 424, 425, 426, 441, 442, 443, 444, 445, 446) nicht an den mehreren Speicherfinnen (411, 412, 413, 414, 415, 416, 431, 432, 433, 434, 435, 436) ausgerichtet ist.