KR102459553B1 - 반도체 소자 - Google Patents

Abstract

반도체 소자는 적어도 하나의 메모리 셀과 적어도 하나의 논리 셀을 포함한다. 적어도 하나의 논리 셀은 적어도 하나의 메모리 셀에 나란히 배치되고 복수의 핀을 포함한다. 복수의 핀은 트랜지스터를 형성하기 위해 복수의 핀 그룹으로 분리된다. 복수의 핀 그룹의 인접한 2개의 그룹 사이의 거리는 복수의 핀 그룹 중 다른 2개의 인접한 그룹 사이의 거리와 상이하다. 방법도 여기에 개시된다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}

비트 셀과 주변 셀을 포함하는 정적 랜덤 액세스 메모리(SRAM)는 반도체 소자에 의해 구현되는 경우가 많다. 반도체 소자를 표현하는 한 가지 방법은 그리드가 있는 레이아웃 다이어그램으로 지칭되는 평면도 다이어그램에 의한 것이다. 레이아웃 다이어그램은 설계 규칙의 맥락에서 생성된다. 예를 들어, 레이아웃 다이어그램의 주변 셀의 경우, 핀형 활성 영역 각각의 배열이 해당 셀 높이로 제한되고, 또한 레이아웃 다이어그램의 활성 영역의 밀도 및 면적 비율도 역시 제한한다.

본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 일정 비율로 작성된 것은 아니라는 것을 강조한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 일부 실시예에 따른 반도체 소자의 단순화된 블록도이다.
도 2는 도 1에 예시된 반도체 소자에 대응하는 본 개시 내용의 일부 실시예에 따른 메모리 소자의 개략도이다.
도 3은 도 1에 예시된 반도체 소자에 대응하는 본 개시 내용의 일부 실시예에 따른 메모리 소자의 개략도이다.
도 4는 도 3에 예시된 메모리 소자에 대한 본 개시 내용의 일부 실시예에 따른 레이아웃 다이어그램이다.
도 5는 도 1에 예시된 반도체 소자에 대응하는 본 개시 내용의 일부 실시예에 따른 메모리 소자의 레이아웃 다이어그램이다.
도 6a-6b는 도 3에 예시된 메모리 소자에 대한 본 개시 내용의 일부 실시예에 따른 레이아웃 다이어그램이다.
도 7a-7b는 도 3에 예시된 메모리 소자에 대한 본 개시 내용의 일부 실시예에 따른 레이아웃 다이어그램이다.
도 8a는 본 개시 내용의 일부 실시예에 따른 메모리 소자를 포함하는 집적 회로(IC) 레이아웃 다이어그램을 생성하기 위한 방법의 흐름도이다.
도 8b는 본 개시 내용의 일부 실시예에 따른 메모리 소자의 집적 회로(IC)를 생성하기 위한 방법의 흐름도이다.
도 9는 본 개시 내용의 일부 실시예에 따른 IC 레이아웃 설계를 위한 시스템의 블록도이다.
도 10은 본 개시 내용의 일부 실시예에 따른 집적 회로(IC) 제조 시스템 및 이와 관련된 IC 제조 흐름의 블록도이다.

다음의 설명은 제공된 주제의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.

본 명세서에서 사용되는 용어는 일반적으로 해당 기술 분야 및 각 용어가 사용되는 특정 문맥에서 일상적인 의미를 가진다. 본 명세서에서 논의된 임의의 용어의 실례를 포함하는 본 명세서에서의 실례의 사용은 예시적이며, 본 개시 내용 또는 임의의 예시된 용어의 범위 및 의미를 결코 제한하지 않는다. 마찬가지로, 본 개시 내용은 본 명세서에서 주어진 다양한 실시예에 제한되지 않는다.

본 명세서에서는 다양한 구성 요소를 설명하기 위해 "제1", "제2" 등의 용어가 사용될 수 있지만, 이들 구성 요소는 이들 용어에 의해 제한되어서는 안된다. 이들 용어는 한 요소를 다른 요소와 구별하는 데 사용된다. 예를 들어, 제1 요소는 제2 요소로 명명될 수 있고, 유사하게 제2 요소는 실시예의 범위를 벗어나지 않고 제1 요소로 명명될 수 있다. 본 명세서에서 사용된 바와 같이, "및/또는"이라는 용어는 하나 이상의 연관된 열거 항목의 임의의 조합 및 모든 조합을 포함한다.

또한, "아래"(예, underlying, below, lower), "위"(예, overlying, upper) 등의 공간 관계 용어는 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하기 위해 이해의 용이성을 위해 명세서 전체에 걸쳐 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 구조체는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.

여기에 사용된 "주위", "약", "대략" 또는 "실질적으로"는 일반적으로 주어진 값 또는 범위의 임의의 근사치를 나타내며, 이는 관련된 다양한 업계에 따라 달라지며, 그리고 그 범위는 그러한 모든 수정 및 유사한 구조를 모두 포함하도록 그것이 속하는 업계의 숙련자에 의해 이해되는 가장 넓은 해석과 일치되어야 한다. 일부 실시예에서, 이는 일반적으로 주어진 값 또는 범위의 20% 이내, 바람직하게는 10% 이내, 더 바람직하게는 5% 이내를 의미할 것이다. 본 명세서에 제공된 수치는 근사치이며, 이는 명시적으로 언급되지 않는 경우, "주위", "약", "대략" 또는 "실질적으로"라는 용어가 추론될 수 있음을 의미하거나 다른 대략적인 값을 의미한다.

이제 도 1을 참조한다. 도 1은 본 개시 내용의 일부 실시예에 따른 반도체 소자(100)의 단순화된 블록도이다. 반도체 소자(100)는 회로 매크로(이하, 매크로)(102)를 포함한다. 일부 실시예에서, 매크로(102)는 정적 랜덤 액세스 메모리(SRAM) 매크로이다. 일부 다른 실시예에서, 매크로(102)는 SRAM 매크로가 아닌 다른 매크로이다.

일부 실시예에서, 매크로(102)는 메모리 셀(도 1에 도시되지 않음) 및 주변 회로(도 1에 도시되지 않음)를 포함한다. 메모리 셀은 비트 셀로도 지칭되며, 메모리 비트를 저장하도록 구성된다. 주변 셀은 비트 셀 주변에 배치된 논리 셀로도 지칭되며, 다양한 논리 함수를 구현하도록 구성된다. 논리 셀의 논리 함수는 예를 들어, 기록 및/또는 판독 디코딩, 워드 라인 선택, 비트 라인 선택, 데이터 구동 및 메모리 자체 테스트를 포함한다. 전술한 논리 셀의 논리 함수는 설명을 위해 제공된다. 논리 셀의 다양한 논리 함수는 본 개시 내용의 고려되는 범위 내에 있다.

일부 실시예에서, 비트 셀 및 로직 셀은 예를 들어, SRAM을 포함하는 메모리 소자에 사용된다. 대안적으로 말하면, 메모리 소자는 매크로(102)를 기초로 적어도 하나의 비트 셀 및 적어도 하나의 논리 셀을 포함한다. 일부 실시예에서, 비트 셀 및 논리 셀 중 적어도 하나는 6개 또는 8개의 트랜지스터에 의해 구현된다.

이제 도 2를 참조한다. 도 2는 도 1에 예시된 반도체 소자(100)에 대응하는 본 개시 내용의 일부 실시예에 따른 메모리 소자(MC0)의 개략도이다. 일부 실시예에서, 메모리 소자(MC0)는 도 1에 예시된 매크로(102)에 따라 생성된다.

도 2의 예시를 위해. 메모리 소자(MC0)는 비트 셀(210)과 논리 셀(220)을 포함한다. 논리 셀(220)은 비트 셀(210)에 접한다. 논리 셀(220)은 트랜지스터를 형성하도록 구성된 활성 영역(AA1, AA2, AA3) (active area로도 지칭됨)을 포함한다. 단순화를 위해, 각각의 활성 영역(AA1, AA2, AA3)은 일부 실시예에서 유사한 방식으로 작동하기 때문에 이하에서 설명을 위해 AA로 언급된다. 비트 셀(210)은 또한 로직 셀(220)에 형성된 트랜지스터로부터 분리된 트랜지스터를 형성하기 위한 활성 영역(AA)(미도시)을 포함한다. 예시의 단순화를 위해, 논리 셀(220)에는 오직 소수의 활성 영역(AA)만 예시되어 있다. 예를 들어, 트랜지스터의 소스 및 드레인에 대응하는 도전 세그먼트를 포함하는 트랜지스터 또는 다른 회로 유닛을 위한 다양한 요소는 도 2 또는 본 개시 내용의 다른 실시예에 예시되지 않는다.

논리 셀(220)의 활성 영역(AA)은 다수의 열로 배열되고 능동 소자(221, 222, 223, 224, 225, 226)를 포함한다. 단순화를 위해, 각 능동 소자(221, 222, 223, 224, 225, 226)는 일부 실시예에서 유사한 방식으로 동작하기 때문에 이하 예시를 위해 FN으로 언급된다. 능동 소자(FN)는 대응하는 활성 영역(AA)에 형성된다. 구체적으로, 능동 소자(221, 222)는 활성 영역(AA1)에 형성되고; 능동 소자(223, 224)는 활성 영역(AA2)에 형성되고; 능동 소자(225, 226)는 활성 영역(AA3)에 형성된다. 또한, 능동 소자(FN)는 예를 들어, 트랜지스터를 형성하기 위한 제1 그룹(T1), 다른 트랜지스터를 형성하기 위한 제2 그룹(T2) 및 나머지 하나의 트랜지스터를 형성하기 위한 제3 그룹(T3)을 포함하는 다수의 그룹으로 분리된다. 달리 말하면, 하나의 로직 셀(220)은 4개 이상의 트랜지스터를 포함하고, 이들 트랜지스터 각각은 적어도 2개의 능동 소자(FN)로 형성된다. 다른 방식으로도 2를 참조로 설명하면, 로직 셀(220)에는 3개의 트랜지스터가 포함되며, 이들 트랜지스터 각각은 3개의 그룹(T1, T2, T3)으로 분리된 2개의 능동 소자(FN)를 기초로 생성된다.

일부 실시예에서, 활성 영역(AA)은 폴리실리콘이다. 일부 실시예에서, 활성 영역(AA)은 p-형 도핑된 재료로 형성된다. 일부 다른 실시예에서, 활성 영역(AA)은 n-형 도핑된 재료로 형성된다. 다양한 실시예에서 활성 영역(AA)은 트랜지스터의 채널을 형성하도록 구성된다. 일부 다른 실시예에서, 활성 영역(AA)은 핀형 활성 영역이고, 핀형 전계 효과 트랜지스터(FinFET)를 형성하기 위한 핀 구조체를 형성하도록 구성된다. 이들 활성 영역(AA)에 형성된 능동 소자(FN)는 핀 구조체(이하, 본 개시 내용의 일부 실시예에서 핀(FN))이다. 예시의 단순화를 위해, 논리 셀(220)에는 활성 영역(AA) 및 핀(FN)만이 예시되어 있다. 논리 셀(220) 내의 다양한 개수의 활성 영역(AA) 및 핀(FN)은 본 개시 내용의 고려되는 범위 내에 있다.

메모리 소자(MC0)의 구성은 예시를 위해 주어진다. 메모리 소자(MC0)의 다양한 구성은 본 개시 내용의 고려되는 범위 내에 있다. 더욱이, 핀(FN)의 수 및 배열은 예시를 위해 제공된다. 논리 셀(220)을 구현하기 위한 핀(FN)의 다양한 수 및 배열은 본 개시 내용의 고려되는 범위 내에 있다. 예를 들어, 일부 실시예에서, 대응하는 그룹의 핀(FN)의 수는 2개보다 많고(예, 그룹(T1)의 3개의 핀(FN)), 대응하는 트랜지스터는 다중 핀 구조체의 FinVFET(예, 그룹(T1)에 형성된 3-핀 FinFET)이다. 대안적인 실시예에서, 핀(FN)은 다수의 행으로 배열된다.

이제 도 3을 참조한다. 도 3은 도 1에 예시된 반도체 소자(100)에 대응하는 본 개시 내용의 일부 실시예에 따른 메모리 소자(MC1)의 개략도이다. 일부 실시예에서, 메모리 소자(MC1)는 도 1에 예시된 매크로(102)에 따라 생성된다. 일부 실시예에서, 메모리 소자(MC1)는 도 2에 예시된 메모리 소자(MC0)를 기초로 구성된다.

도 3의 예시를 위해, 메모리 소자(MC1)는 비트 셀(310, 330) 및 논리 셀(320, 340)을 포함한다. 비트 셀(310, 330) 및 논리 셀(320, 340)은 어레이로서 다수의 행과 열로 배열된다. 비트 셀(310)은 하나의 행을 따라 논리 셀(320) 옆에 배치되고, 비트 셀(330)은 비트 셀(310) 및 논리 셀(320) 모두가 배열된 행에 인접한 다른 행을 따라 논리 셀(340) 옆에 배치된다.

일부 실시예에서, 비트 셀(310)은 비트 셀(330)과 동일하다. 일부 다른 실시예에서, 비트 셀(310)은 비트 셀(330)과 상이하고, 그 차이는 예를 들어, 셀 높이 및 트랜지스터 형성의 수를 포함한다. 다양한 실시예에서, 비트 셀(310, 330)은 도 2에 예시된 비트 셀(210)과 동일하다.

일부 실시예에서, 비트 셀(310)은 비트 라인으로부터 전송된 비트 데이터를 수신하도록 구성된 비트 셀(330)에 연결된 것과 동일한 적어도 하나의 비트 라인에 결합된다. 달리 말하면, 비트 셀(310)과 비트 셀(330)은 동일한 비트 데이터를 수신하기 위해 적어도 하나의 비트 라인을 공유한다. 다양한 실시예에서, 비트 셀(310)은 워드 라인으로부터 전송된 프로그램 데이터를 수신하도록 구성된 비트 셀(330)에 결합된 것과 동일한 적어도 하나의 워드 라인에 결합된다. 달리 말하면, 비트 셀(310)과 비트 셀(330)은 동일한 프로그램 데이터를 수신하기 위해 적어도 하나의 워드 라인을 공유한다.

일부 실시예에서, 논리 셀(320)은 논리 셀(340)과 동일하다. 일부 다른 실시예에서, 논리 셀(320)은 논리 셀(340)과 상이하고, 그 차이는 예를 들어, 셀 높이 및 논리 함수를 포함한다. 다양한 실시예에서, 논리 셀(320, 340)은 도 2에 예시된 비트 셀(210)과 동일하다.

일부 실시예에서, 논리 셀(320)은 신호 라인으로부터 전송된 프로그램 데이터를 수신하도록 구성된 논리 셀(340)에 결합된 것과 동일한 적어도 하나의 신호 라인에 결합된다. 다양한 실시예에서, 논리 셀(320)은 신호 라인으로부터 전송된 프로그램 데이터를 수신하도록 구성된 논리 셀(340)에 결합되는 것의 대안적인 구성인 신호 라인에 결합된다.

계속해서 도 3을 참조하면, 논리 셀(320)은 활성 영역(AA1, AA2, AA3)을 포함하고, 활성 영역(AA1, AA2, AA3)은 각각 다수의 열로 배열된 핀(321, 322, 323, 324, 325, 326)을 형성하도록 구성된다. 논리 셀(340)은 활성 영역(AA4, AA5, AA6)을 포함하고, 활성 영역(AA4, AA5, AA6)은 각각 다수의 열로 배열된 핀(341, 342, 343, 344, 345, 346)을 형성하도록 구성된다. 단순화를 위해, 각각의 핀(321, 322, 323, 324, 325, 326, 341, 342, 343, 344, 345, 346)은 본 개시 내용의 일부 실시예에서 핀 구조체이고 일부 실시예에서 유사한 방식으로 동작하므로, 설명을 위해 이하 FN으로 언급된다.

핀(FN)은 도 3을 참조로 각각의 트랜지스터를 형성하기 위한 그룹(T1, T2, T3, T4, T5, T6)을 포함하는 그룹으로 분리된다. 단순화를 위해, 그룹(T1, T2, T3, T4, T5, T6) 각각은 일부 실시예에서 유사한 방식으로 작동하기 때문에 설명을 위해 이하 TN으로 언급된다. 구체적으로, 논리 셀(320)에서, 활성 영역(AA1)에 포함된 핀(321, 322)은 그룹(T1)으로 분리되고; 활성 영역(AA2)에 포함된 핀(323, 324)은 그룹(T2)으로 분리되고; 활성 영역(AA3)에 포함된 핀(325, 326)은 그룹(T3)으로 분리된다. 논리 셀(340)에서, 활성 영역(AA4)에 포함된 핀(341, 342)은 그룹(T4)으로 분리되고; 활성 영역(AA5)에 포함된 핀(343, 344)은 그럽(T5)으로 분리되고; 활성 영역(AA6)에 포함된 핀(345, 346)은 그룹(T6)으로 분리된다. 달리 말하면, 각각의 그룹으로 분리된 핀(FN)에 다수의 트랜지스터가 형성되고, 이들 그룹은 서로 나란히 배치되고 다수의 열로 배열된다. 예를 들어, 도 3을 참조하면. 핀(321, 322)을 포함하는 그룹(T1)에 트랜지스터(미도시)가 형성되고, 핀(323, 324)을 포함하는 그룹(T2)에 상기 트랜지스터에 나란히 다른 트랜지스터가 배치된다.

인접한 2개의 그룹(TN)은 각각 하나의 장치 유닛으로 분리된다. 구체적으로, 그룹(T1 및 T2)은 장치 유닛(DU1)으로 지시되고; 그룹(T3 및 T4)은 장치 유닛(DU2)으로 지시되고; 그룹(T5 및 T6)은 장치 유닛(DU3)으로 지시된다. 달리 말하면, 하나의 장치 유닛(DU1, DU2 또는 DU3)은 2개의 인접한 그룹(TN)을 포함하고, 이들 그룹(TN) 각각은 하나의 트랜지스터를 형성하기 위해 2개의 핀(FN)을 포함한다. 도 3을 참조하면, 장치 유닛(DU1)은 2개의 인접한 트랜지스터를 형성하기위한 핀(321, 322, 323, 324)을 포함하는 그룹(T1 및 T2)를 포함하고; 장치 유닛((DU2)은 다른 2개의 인접한 트랜지스터를 형성하기 위한 핀(325, 325, 341, 342)을 포함하는 그룹(T3 및 T4)를 포함하고; 장치 유닛(DU3)은 나머지 2개의 인접한 트랜지스터를 형성하기 위한 핀(343, 344, 345, 346)을 포함하는 그룹(T5 및 T6)을 포함한다. 다른 설명 방식으로, 장치 유닛(DU1)과 장치 유닛(DU2)의 절반은 논리 셀(320)에 배치되고, 장치 유닛(DU2)의 절반과 장치 유닛(DU3)은 논리 셀(340)에 배치된다. 따라서, 2개 이상의 장치 유닛(DU1, DU2 또는 DU3)이 논리 셀(320 또는 340)에 배치되고, 3개 이상의 장치 유닛(DU1, DU2, 또는 DU3)이 메모리 소자(MC1)의 논리 셀(320, 340)에 배치된다. 단순화를 위해, 장치 유닛(DU1, DU2, DU3)은 각각 일부 실시예에서 유사한 방식으로 동작하기 때문에 예시를 위해 이하에서 DU로 언급된다.

일부 실시예에서, 적어도 2개의 인접한 그룹(TN)에 형성된 트랜지스터는 서로 상이하다. 예를 들어, 도 3을 참조하면, 논리 셀(320)에서, 그룹(T1)에 형성된 트랜지스터는 p-형 금속 산화물 반도체(PMOS) 트랜지스터이고, 그룹(T2)에 형성된 트랜지스터는 n-형 금속 산화물 반도체(NMOS) 트랜지스터이다. 또한, 그룹(T1 및 T2)을 포함하는 장치 유닛(DU1)은 하나의 PMOS 트랜지스터와 하나의 NMOS 트랜지스터를 포함한다. 일부 다른 실시예에서, 적어도 2개의 인접한 그룹(TN)에 형성된 트랜지스터는 서로 동일하다. 예를 들어, 도 3을 참조하면, 논리 셀(320)에서, 그룹(T2)에 형성된 트랜지스터는 NMOS 트랜지스터이고, 그룹(T3)에 형성된 트랜지스터도 NMOS 트랜지스터이다. 다양한 실시예에서, 대응하는 그룹(TN)에 형성된 트랜지스터의 유형은 장치 유닛(DU)의 배열을 기초로 결정되고, 각각의 장치 유닛(DU)은 상이한 유형의 2개의 트랜지스터를 포함한다. 예를 들어, 도 3을 참조하면, 장치 유닛(DU1)은 그룹(T1)에 형성된 PMOS 트랜지스터와 그룹(T2)에 형성된 NMOS 트랜지스터를 포함하고; 장치 유닛(DU2)은 그룹(T3)에 형성된 NMOS 트랜지스터와 그룹(T4)에 형성된 PMOS 트랜지스터를 포함하고; 장치 유닛(DU3)은 그룹(T5)에 형성된 PMOS 트랜지스터와 그룹(T6)에 형성된 NMOS 트랜지스터를 포함한다. 일부 실시예에서, 적어도 하나의 PMOS 및 적어도 하나의 NMOS를 포함하는 하나의 장치 유닛(DU)은 또한 기본 논리 함수를 구현하기 위한 하나의 논리 회로 유닛으로서 지시된다.

상기 메모리 소자(MC1)의 구성은 예시를 위해 제공된다. 메모리 소자(MC1)의 다양한 구현예는 본 개시 내용의 고려되는 범위 내에 있다. 예를 들어, 다양한 실시예에서, 비트 셀(310, 330)은 다수의 행으로 배열되고, 논리 셀(320, 340)은 다수의 열로 배열된다.

일부 접근법에서, 대응하는 활성 영역에 형성된 소수의 핀만이 논리 셀에 배열된다. 특히, 하나의 논리 셀에서 핀의 수는 2개 미만(즉, 1개 미만의 장치 단위)인 트랜지스터를 형성하기 위해 4개 미만으로 제한된다. 달리 말하면, 2개의 인접한 논리 셀에 2개 미만의 장치 유닛이 포함되며, 낮은 활성 영역 밀도를 가지는 동시에 하나의 메모리 소자 내의 면적 축소가 양호하지 않다.

상기 접근법에 비교하여, 본 개시 내용의 실시예에서, 예를 들어 도 3을 참조하면, 하나의 논리 셀(320 또는 340)에서, 핀(FN)의 수는 4개 이상의 트랜지스터를 형성하고 1과 1/2보다 큰 장치 유닛(DU)을 형성하기 위해 적어도 6개가 된다. 달리 말하면, 도 3을 참조하면, 2개의 인접한 논리 셀(320, 340)에 3개의 논리 회로 유닛을 구현하기 위해 3개의 장치 유닛(DU)을 배열할 수 있다. 따라서, 메모리 소자의 2개의 인접 논리 셀(320, 340)에서, 활성 영역 밀도 및 면적 축소 모두가 증가하고 장치 유닛 밀도의 1.5배를 추가로 달성한다.

이제 도 4를 참조한다. 도 4는 도 3에 예시된 메모리 소자(MC1)에 대한 본 개시 내용의 일부 실시예에 따른 레이아웃 다이어그램(ML1)이다. 설명의 단순화를 위해, 레이아웃 다이어그램(ML1)에는 핀(FN)만이 예시되어 있고, 핀(FN) 각각은 대응하는 활성 영역(표시되지 않음)에 배치된다. 예를 들어, 도전 세그먼트 및 비아를 포함하는 트랜지스터 또는 다른 회로 유닛을 형성하기 위한 다양한 패턴은 도 4 또는 본 개시 내용의 다른 실시예에 예시되지 않는다. 도 3의 실시예와 관련하여, 도 4의 유사 요소는 이해의 편의를 위해 동일한 참조 번호로 지정된다.

도 3 및 도 4를 참조하면, 비트 셀(410)은 도 3에 예시된 비트 셀(310)에 대응하고; 비트 셀(430)은 도 3에 예시된 비트 셀(330)에 대응하고; 논리 셀(420)은 도 3에 예시된 논리 셀(320)에 대응하고; 논리 셀(440)은 도 3에 예시된 논리 셀(340)에 대응한다. 또한, 논리 셀(420)에서, 핀(421, 422, 423, 424, 425, 426)은 각각 도 3에 예시된 핀(321, 322, 323, 324, 325, 326)에 대응하고; 논리 셀(440)에서, 핀(441, 442, 443, 444, 445, 446)은 각각 도 3에 예시된 핀(341, 342, 343, 344, 345, 346)에 대응한다.

도 3에 예시된 실시예와 비교하면, 비트 셀(410, 430)은 분리된 핀(FN)을 포함한다. 단순화를 위해, 비트 셀(410, 430) 내의 소수의 핀(Fn), 예를 들어, 비트 셀(410)의 핀(411, 412, 413, 414, 415, 416) 및 비트 셀(430)의 핀(431, 432, 433, 434, 435, 436)을 포함하는 핀만이 예시를 위해 도 4에 표시된다. 일부 실시예에서, 비트 셀(410, 430)의 각각의 핀(FN)은 하나의 트랜지스터를 형성하도록 구성된다. 예를 들어, 비트 셀(410)에서, 핀(411)을 포함하는 활성 영역(미도시)에 제1 트랜지스터가 형성되고; 핀(412)을 포함하는 활성 영역에 제1 트랜지스터에 나란히 배치된 제2 트랜지스터가 형성되고; 핀(413)을 포함하는 활성 영역에 제3 트랜지스터가 형성되고; 핀(414)을 포함하는 활성 영역에 제4 트랜지스터가 형성되고; 핀(415)을 포함하는 활성 영역에 제5 트랜지스터가 형성되고; 핀(416)을 포함하는 활성 영역에 제6 트랜지스터가 형성된다. 따라서, 하나의 비트 셀(410)에 생성된 적어도 6개의 트랜지스터가 존재한다. 유사하게, 비트 셀(430)은 또한 대응하는 핀(FN)으로 형성된 6개의 트랜지스터를 포함한다.

또한, 비트 셀(410)은 셀 높이가 H1이고, 비트 셀(430)은 셀 높이가 H2이다. 일부 실시예에서, 셀 높이(H1)는 셀 높이(H2)와 동일하다. 일부 다른 실시예에서, 셀 높이(H1)는 셀 높이(H2)와 실질적으로 동일하다. 다양한 실시예에서, 셀 높이(H1)는 셀 높이(H2)와 상이하다. 일부 실시예에서, 셀 높이(H1 또는 H2)는 표준 셀의 라이브러리에서의 표준 셀 중 하나인 비트 셀(410 또는 430)의 유형을 기초로 결정된다(도 9를 참조로 논의됨). 다양한 실시예에서, 비트 셀(410, 430)은 열에 대해 대칭인 구조이다.

일부 실시예에서, 논리 셀(420)의 셀 높이는 비트 셀(410)의 셀 높이(H1)를 기초로 결정되고, 논리 셀(440)의 셀 높이는 비트 셀(430)의 셀 높이(H2)를 기초로 결정된다. 다양한 실시예에서, 비트 셀(410)에 인접 배치된 논리 셀(420)도 역시 셀 높이(H1)를 가지고, 비트 셀(430)에 인접 배치된 논리 셀(440)도 역시 셀 높이(H2)를 가진다.

핀(FN)의 폭은 고정된 폭이다. 본 개시 내용의 일부 실시예에서, 핀(FN)을 포함하는 활성 영역(예, 도 3에 예시된 활성 영역(AA1-AA6))은 트랜지스터의 핀 구조체를 형성하기 위한 핀형 활성 영역이고, 핀(FN)은 핀 구조체이다. 각각의 핀(FN)의 고정폭은 하나의 핀 폭, 예를 들어, 도 4에 예시된 핀(421)의 핀(421)의 핀 폭(P)으로 지시된다. 계속해서 도 4를 참조하면, 모든 비트 셀(410, 430) 및 논리 셀(420 및 440) 내의 각각의 핀(FN)은 고정된 폭을 가지며, 핀 폭(P)으로도 지칭된다. 단순화를 위해, 하나의 핀 폭(P)만이 핀(431)에 예시되어 있다.

비트 셀(410, 430) 내의 핀(FN)의 적어도 하나의 길이는 해당 핀의 다른 길이와 상이하다. 논리 셀(420, 440) 내의 핀(FN)의 길이는 서로 동일하다. 일부 실시예에서, 비트 셀(410, 430) 내의 핀(FN)의 길이는 논리 셀(420, 440) 내의 핀(FN)의 길이와 상이하다. 일부 다른 실시예에서, 비트 셀(410, 430)의 핀(FN)의 길이는 논리 셀(420, 440) 내의 핀(FN)의 길이보다 짧다. 다양한 실시예에서, 비트 셀(410, 430) 내의 핀(FN)의 길이는 논리 셀(420, 440) 내의 핀(FN)의 길이와 실질적으로 동일하다.

또한, 인접한 2개의 그룹(TN) 사이의 거리는 도 4에 예시된 거리(S1)로 지시된다. 일부 실시예에서, 2개의 인접한 활성 영역(즉, 2개의 인접한 그룹(TN)) 사이의 거리(S1)는 또한 레이아웃 다이어그램(ML1)의 설계 규칙으로 제한되는 활성 영역 간격으로서 표시된다. 달리 말하면, 하나의 그룹(TN)(여기서 그룹 T1'로 지칭됨)의 하나의 핀(FN)은 다른 그룹(TN)(여기서 그룹 T2'로 지칭됨)의 다른 하나의 핀(FN)으로부터 분리된다. 그룹(T1')은 그룹(T2')에 나란히 배치되며, 적어도 하나의 활성 영역 간격으로 서로 분리된다. 계속해서 도 4를 참조하면, 예를 들어 그룹 T1과 T2 사이, 그룹 T2와 T3 사이, 그룹 T3과 T4 사이, 그룹 T4와 T5 사이, 그리고 그룹 T5와 T6 사이를 포함하는 각각의 2개의 인접한 그룹(TN) 사이의 거리는 서로 동일하며, 거리(S1)와 동일하다. 단순화를 위해, 도 4에서는 그룹 T1과 T2 사이에 거리(S1)만 예시되어 있다. 구체적으로, 거리(S1)는 그룹(T1')에 있는 하나의 핀(FN)의 상단 엣지와 그룹(T1')에 인접한 다른 그룹(T2')에 있는 하나의 핀의 상단 엣지 사이의 거리이다. 예를 들어, 도 4에 예시된 바와 같이, 거리(S1)는 그룹(T1)의 핀(422)의 상단 엣지와 그룹(T2)의 핀(423)의 상단 엣지 사이의 거리이다.

일부 실시예에서, 적어도 2개의 인접한 그룹(TN) 사이의 거리는 다른 2개의 인접한 그룹(TN) 사이의 거리와 상이하다. 달리 말하면, 적어도 2개의 인접한 그룹(TN)은 제1 거리만큼 분리되고, 적어도 다른 2개의 인접한 그룹(TN)은 제2 거리만큼 분리된다. 제1 거리는 제2 거리와 상이하다. 예를 들어, 도 4를 참조하면, 그룹(T1)은 그룹(T2)으로부터 제1 거리(거리 S1)만큼 분리되고; 그룹(T2)은 그룹(T3)으로부터 제2 거리(도 4에 미도시)만큼 분리되고; 그룹(T3)은 그룹(T4)으로부터 제3 거리(도 4에 미도시)만큼 분리되고; 그룹(T4)은 그룹(T5)으로부터 제4 거리(도 4에 미도시)만큼 분리되고; 그룹(T5)은 그룹(T6)으로부터 제5 거리(도 4에 미도시)만큼 분리된다. 제1 거리는 제2 거리, 제3 거리, 제4 거리 및 제5 거리 중 적어도 하나와 상이하다. 다른 설명 방식으로, 여러 그룹(TN) 사이의 적어도 하나의 활성 영역 간격은 나머지 간격과 상이하다.

또한, 하나의 그룹(TN)의 인접한 2개의 핀(FN) 사이의 거리는 도 4에 예시된 거리(S2)로 표시된다. 일부 실시예에서, 각 그룹(TN)의 2개의 인접한 핀(FN) 사이의 거리(S2)는 또한 셀 높이 중 적어도 하나, 레이아웃 다이어그램(ML1)의 설계 규칙 및 제작의 한계로 제한되는 핀 피치(도 6a-6b를 참조로 논의됨)로 표시된다. 달리 말하면, 하나의 핀(FN)(여기서 핀(F1)으로 지칭됨)은 다른 하나의 핀(FN)(여기서 핀(F2)으로 지칭됨)과 분리된다. 핀(F1, F2)은 동일한 트랜지스터를 형성하기 위한 하나의 그룹으로 표시된다. 핀(F1)은 핀(F2)에 나란히 배치되고, 적어도 1의 핀 피치만큼 핀(F2)으로부터 분리된다. 계속해서 도 4를 참조하면, 예를 들어, 그룹(T1)의 핀(421, 422) 사이, 그룹(T2)의 핀(423, 424) 사이, 그룹(T3)의 핀(425, 426) 사이, 그룹(T4)의 핀(441, 442) 사이, 그룹(T5)의 핀(442, 444) 사이, 그리고 그룹(T6)의 핀(445, 446) 사이를 포함하는, 대응하는 그룹(TN)의 각각의 2개의 인접한 핀(FN) 사이의 거리는 서로 동일하며, 거리(S2)와 같다. 단순화를 위해, 도 4의 그룹(T2)의 인접한 핀(423, 424) 사이에 하나의 거리(S2)만이 예시되어 있다.

일부 실시예에서, 하나의 그룹(TN)의 2개의 인접한 핀(FN) 사이의 거리는 다른 그룹(TN)의 2개의 인접한 핀(FN)의 거리와 상이하다. 달리 말하면, 적어도 하나의 그룹(TN)의 2개의 인접한 핀(FN)은 제1 거리만큼 서로 분리되고, 적어도 다른 그룹(TN)의 2개의 인접한 핀(FN)은 제2 거리만큼 서로 분리된다. 제1 거리는 제2 거리와 상이하다. 예를 들어, 도 4를 참조하면. 그룹(T1)의 핀(421, 422)은 제1 거리(도 4에 미도시)만큼 분리되고; 그룹(T2)의 핀(423, 424)은 제2 거리(거리 S2)만큼 분리되어 있으며; 그룹(T3)의 핀(425, 426)은 제3 거리만큼 분리되고; 그룹(T4)의 핀(441, 442)은 제4 거리만큼 분리되며; 그룹(T5)의 핀(442, 444)은 제5 거리만큼 분리되고; 그룹(T6)의 핀(445, 446)은 제6 거리만큼 분리된다. 제1 거리는 제2 거리, 제3 거리, 제4 거리, 제5 거리 및 제6 거리 중 적어도 하나와 상이하다.

레이아웃 다이어그램(ML1)의 구성은 예시를 위해 주어진다. 레이아웃 다이어그램(ML1)의 다양한 구성은 본 개시 내용의 고려되는 범위 내에 있다. 예를 들어, 다양한 실시예에서, 비트 셀(410, 430)의 각각의 핀(FN)은 서로 실질적으로 동일한 길이를 가진다.

이제 도 5를 참조한다. 도 5는 도 1에 예시된 반도체 소자(100)에 대응하는 본 개시 내용의 일부 실시예에 따른 메모리 소자의 레이아웃 다이어그램(ML2)이다. 일부 실시예에서, 도 5에 예시된 레이아웃 다이어그램(ML2)은 도 4에 예시된 레이아웃 다이어그램(ML1)의 대안적인 실시예이다. 도 4의 실시예를 참조하면, 도 5의 유사 요소는 이해의 편의를 위해 동일한 참조 번호로 지정된다.

도 4에 예시된 실시예와 비교하면, 각 비트 셀(510, 530)에 포함된 핀(FN)의 개수는 도 4에 예시된 각 비트 셀(410, 430)에 포함된 핀 개수보다 많다. 달리 말하면, 비트 셀(510, 530)에 형성된 트랜지스터의 수는 도 4에 예시된 비트 셀(410, 430)에 형성된 트랜지스터의 수보다 많다. 예를 들어, 도 5를 참조하면, 비트 셀(510)에서, 그룹(T9, T10, T11, T12, T13, T14, T15, T16)에 대응하는 트랜지스터는 핀(FN)(예시의 단순화를 위해 부호가 하나씩 병기되지 않음)을 포함하는 대응하는 활성 영역(부호 미병기)에 형성된다. 따라서, 하나의 비트 셀(510)에 생성된 트랜지스터는 적어도 8개이며, 이는 도 4의 비트 셀(410)에 생성된 적어도 6개보다 많다. 유사하게, 비트 셀(530)은 또한 예를 들어, 핀(FN)을 포함하는 대응하는 활성 영역(부호 미병기)에 형성된 그룹(T17, T18, T19, T20, T21, T22, T23, T24)에 대응하는 트랜지스터를 포함하는 8개의 트랜지스터를 포함한다.

또한, 각각의 논리 셀(520, 540)에 포함된 핀(FN)의 개수는 도 4에 예시된 논리 셀(420, 440) 각각에 포함된 핀의 개수보다 많다. 달리 말하면, 논리 셀(520, 540)에 형성된 트랜지스터의 수는 도 4에 예시된 논리 셀(420, 440)에 형성된 트랜지스터의 수보다 많다. 예를 들어, 도 5를 참조하면, 논리 셀(520)에는 그룹(T1, T2, T3, T4)에 대응하는 트랜지스터가 형성된다. 따라서, 하나의 논리 셀(520)에 생성된 적어도 4개의 트랜지스터가 존재하며, 이는 도 4의 논리 셀(420)에 생성된 3개의 트랜지스터보다 많다. 유사하게, 논리 셀(540)은 또한 그룹(T5, T6, T7, T8)에 대응하는 4개의 트랜지스터를 포함한다.

또한, 일부 실시예에서, 2개의 인접한 그룹(TN)은 하나의 장치 유닛(DU)으로 분리된다. 각각의 논리 셀(520, 540)에 포함된 장치 유닛(DU)의 개수는 도 4에 예시된 논리 셀(420, 440) 각각에 포함된 장치 유닛의 개수보다 많다. 예를 들어, 도 5를 참조하면, 논리 셀(520)에는 예컨대, 그룹(T1, T2)을 포함하는 장치 유닛(DU1) 및 그룹(T3, T4)을 포함하는 장치 유닛(DU2)을 포함하는 적어도 2개의 장치 유닛(DU)이 포함되어 있다. 도 4에 예시된 논리 셀(420)에는 0.5개보다 많은 장치 유닛(DU)이 포함된다. 유사하게, 논리 셀(540)은 또한 예를 들어, 그룹(T5, T6)을 포함하는 장치 유닛(DU3) 및 그룹(T7, T8)을 포함하는 장치 유닛(DU4)을 포함하는 2개의 장치 유닛(DU)을 포함한다.

이제 도 6a 및 도 6b를 참조한다. 도 6a-6b는 각각 도 3에 예시된 본 개시 내용의 일부 실시예에 따른 메모리 소자(MC1)의 레이아웃 다이어그램(ML1)이다. 일부 실시예에서, 도 6a-6b에 예시된 레이아웃 다이어그램(ML1)은 도 4에 예시된 레이아웃 다이어그램(ML1)의 대안적인 실시예이다. 도 3-4의 실시예와 관련하여, 도 6a-6b의 유사 요소는 이해의 편의를 위해 동일한 참조 번호로 지정된다. 단순화를 위해, 도 3-4의 실시예와 관련하여, 도 6a-6b의 요소 중 일부는 이해하기 쉽도록 동일한 요소로 부호 병기되지 않는다.

도 4에 예시된 실시예와 비교하면, 활성 영역 그리드(FN')가 예시되고, 행을 따라 비트 셀 및 논리 셀을 가로질러 연장된다. 본 개시 내용의 일부 실시예에서, 핀(FN)은 트랜지스터의 핀 구조체이고, 활성 영역 그리드(FN')는 이후 핀 그리드(FN')로 지시된다. 일부 실시예에서, 핀 그리드(FN')의 폭은 서로 동일하고, 추가로 각 핀(FN)의 폭과 동일하다. 달리 말하면, 각각의 핀 그리드(FN')는 도 4 및 도 6a에 예시된 핀 폭(P)으로 지칭되는 핀(FN)의 고정된 폭과 동일한 폭을 가진다. 일부 실시예에서, 각각의 2개의 인접한 핀 그리드(FN') 사이의 거리는 서로 동일하고, 핀 피치로 지칭된다. 다양한 실시예에서, 핀 그리드(FN')는 레이아웃 다이어그램(ML1)을 생성하기 위한 기준 그리드이다. 달리 말하면, 비트 셀과 논리 셀을 포함하는 레이아웃 다이어그램(ML1)은 핀 그리드(FN')을 기초로 생성된다.

열을 따른 각각의 인접한 2개의 핀(FN) 사이의 거리는 도 6a에 예시되어 있고, 행을 따른 각각의 인접한 2개의 핀(FN) 사이의 거리는 도 6b에 예시되어 있다. 달리 말하면, 핀(FN) 사이의 수직 거리가 도 6a에 예시되어 있고, 핀(FN) 사이의 수평 거리가 도 6b에 예시되어 있다. 일부 실시예에서, 도 6a-6b에 예시된 거리는 핀(FN) 사이의 간격으로도 지칭된다. 예를 들어, 도 6a를 참조하면, 핀(FN) 사이의 수직 거리(즉, 거리 S3으로 지시됨)는 하나의 핀(FN)(즉, 그룹 T7로 표시됨)의 하부 엣지로부터 다른 핀(FN)(즉, 그룹 T8로 표시됨)의 상부 엣지까지 계산된다. 도 6b에 예시된 다른 예로서, 핀(FN) 사이의 수평 거리(즉, 거리 D3로 표시됨)는 하나의 핀(FN)(즉, 도 6a에 예시된 그룹 T7로 표시됨)의 우측 엣지로부터 다른 핀(FN)(즉, 그룹 T1으로 표시됨)의 좌측 엣지까지 계산된다. 도 6a-6b에 예시된 거리는 예시를 위해 제공된다. 거리의 다양한 구성은 본 개시 내용의 고려되는 범위 내에 있다.

도 6a를 참조하면, 비트 셀의 핀(FN)은 열을 따라 상이한 거리로 분리된다. 비트 셀의 최좌측 열의 핀(C1 열로 표시됨)의 경우, 12개의 핀(FN)이 복수의 행으로 배열되고, 예를 들어, 상부 행으로부터 하부 행까지 거리(S3, S5, S5, S5, S3, S5, S3, S5, S5, S5, S3)를 포함하는 다른 거리로 서로 분리된다. 비트 셀의 중간 열의 핀(FN)(C2 열로 표시됨)의 경우, 12개의 핀(FN)이 복수의 행으로 배열되고, 예를 들어, 상부 행으로부터 하부 행까지 거리(S3, S6, S3, S6, S3, S5, S3, S6, S3, S6, S3)을 포함하는 상이한 거리로 서로 분리된다. 비트 셀의 최우측 행의 핀(FN)(C3 열로 표시됨)의 경우, 8개의 핀(FN)이 복수의 행으로 배열되고, 예를 들어, 상부 행으로부터 하부 행까지 거리(S3, S7, S3, S5, S3, S7, S3)를 포함하는 상이한 거리로 서로 분리된다.

또한, 비트 셀에서 일부 핀(FN)은 레이아웃 다이어그램(ML1)에서 핀 그리드(FN')에 직접 배치된다. 달리 말하면, 비트 셀의 일부 핀(FN')은 레이아웃 다이어그램에서 핀 그리드(FN')와 직접 중첩되고, 이들 핀(FN)은 핀 그리드(FN') 상에 배열되는 것으로 표시된다. 다른 한편, 비트 셀의 일부 핀(FN')은 레이아웃 다이어그램서 핀 그리드(FN')로부터 분리되고, 이들 핀(FN)은 핀 그리드(FN')에서 떨어져 배치되는 것으로 표시된다. 일부 실시예에서, 비트 셀의 핀(FN)의 일부는 레이아웃 다이어그램에서 핀 그리드(FN')와 부분적으로 중첩되고, 이들 핀(FN)은 핀 그리드(FN')에서 떨어져 배열된 것으로 표시된다. 예를 들어, 도 6a를 참조하면, 비트 셀의 중간 열(C2)의 그룹(T9)은 대응하는 핀 그리드(FN')와 완전히 중첩되고, 비트 셀의 최우측 열(C3)의 그룹(T8)은 대응하는 핀 그리드(FN')와 중첩되지 않는다.

논리 셀의 핀(FN)은 열을 따라 상이한 거리로 분리된다. 구체적으로, 논리 셀에서, 대응하는 그룹(TN) 내의 2개의 인접한 핀(FN)은 제1 간격(거리 S3로 표시됨)만큼 서로 분리된다. 또한, 2개의 인접한 그룹(TN)은 제2 간격(거리 S4로 표시됨)만큼 서로 분리된다.

일부 실시예에서, 대응하는 그룹(TN)의 각각의 핀(FN)은 동일한 간격(예, 도 6a에 예시된 거리 S3)만큼 분리된다. 일부 다른 실시예에서, 하나의 그룹(TN) 내의 2개의 인접한 핀(FN) 사이의 거리는 다른 그룹(TN) 내의 2개의 인접한 핀(FN) 사이의 거리와 상이하다. 예를 들어, 계속해서 도 6a를 참조하면, 그룹(T1) 내의 인접한 2개의 핀(FN)은 거리(S3)만큼 서로 분리되고, 그룹(T2) 내의 2개의 인접한 핀(FN)은 거리(S3)와 상이한 거리만큼 서로 분리된다.

일부 실시예에서, 그룹(TN)의 2개의 인접한 그룹 각각은 동일한 간격(예, 도 6a에 예시된 거리 S4)만큼 서로 분리된다. 예를 들어, 계속해서 도 6a를 참조하면, 2개의 인접한 그룹(T1, T2)은 거리(S4)만큼 서로 분리되어 있다. 일부 다른 실시예에서, 적어도 2개의 인접한 그룹(TN)은 나머지 그룹과는 다른 간격으로 분리된다. 달리 말하면, 적어도 2개의 인접 그룹(TN)은 제1 거리만큼 서로 분리되고, 다른 2개의 인접한 그룹(TN)은 제1 거리와 상이한 제2 거리만큼 서로 분리된다. 예를 들어, 계속해서 도 6a를 참조하면, 그룹(T1, T2) 사이의 거리는 그룹(T2, T3) 사이, 그룹(T3, T4) 사이, 그룹(T4, T5) 사이 및 그룹(T5, T6) 사이의 거리 중 적어도 하나의 거리와 상이하다.

또한, 논리 셀에서 일부 핀(FN)은 레이아웃 다이어그램(ML1)의 핀 그리드(FN')에 부분적으로 배치된다. 달리 말하면, 논리 셀의 일부 핀(FN)은 레이아웃 다이어그램에서 핀 그리드(FN')와 부분적으로 중첩되며, 이들 핀(FN)은 핀 그리드(FN')에서 떨어져 배열되는 것으로 표시된다. 일부 실시예에서, 논리 셀 내의 일부 핀(FN)은 레이아웃 다이어그램에서 핀 그리드(FN')로부터 분리되고, 이들 핀(FN)은 핀 그리드(FN')로부터 떨어져 배열되는 것으로 표시된다. 다양한 실시예에서, 논리 셀에서, 일부 핀(FN)은 레이아웃 다이어그램(ML1)에서 핀 그리드(FN')에 직접 배치된다. 달리 말하면, 논리 셀의 일부 핀(FN)은 레이아웃 다이어그램에서 핀 그리드(FN')와 직접 중첩되며, 이들 핀(FN)은 핀 그리드(FN') 상에 배열되는 것으로 표시된다. 예를 들어, 도 6a를 참조하면, 핀(FN)은 핀 그리드(FN')에서 떨어져 배열된다.

일부 실시예에서, 레이아웃 다이어그램(ML1)은 핀 그리드(FN')를 기초로 생성되기 때문에, 2개의 인접한 핀(FN) 사이의 거리는 핀 피치를 기초로 결정된다. 또한, 트랜지스터의 핀 구조체를 형성하기 위한 핀(FN)의 설계도 역시 진보된 기술을 기반으로 한다. 달리 말하면, 핀(FN)의 배열은 핀 그리드(FN') 및 제조 제한에 기초하여 결정된다. 일부 실시예에서, 핀(FN)의 배열은 추가로 비트 셀의 셀 높이에 기초하여 결정된다.

예를 들어, 도 6a를 참조하면, 셀 높이가 H1 및 H2인 셀의 경우, 거리(S3)는 핀 그리드(FN')의 폭(즉, 거리(P))을 제한 2개의 인접한 핀 그리드(FN') 사이의 거리(즉, 1 핀 피치)와 실질적으로 동일하다. 달리 말하면, 이들 2개의 인접한 핀 그리드(FN')는 거리(S2)(도 4를 참조로 논의됨)만큼 서로 분리되고, 이는 또한 일부 실시예에서 1 핀 피치로 표시된다. 거리(S4)는 핀 피치의 1배에서 핀 피치의 2배까지의 범위이다(즉, S4 = 1*핀 피치 내지 2*핀 피치). 거리(S5)는 1 핀 피치로부터 2 핀 피치의 범위(즉, S5 = 1*핀 피치 내지 2*핀 피치)이며, 거리(S3)보다 크다. 거리(S6)는 2 핀 피치 내지 3 핀 피치의 범위(즉, S6 = 2*핀 피치 내지 3*핀 피치)에 있다. 거리(S7)은 5 핀 피치 내지 6 핀 피치의 범위(즉, S7 = 5*핀 피치 내지 6*핀 피치)에 있다.

일부 실시예에서, 논리 셀에서 적어도 2개의 인접한 그룹(TN) 사이의 거리는 정수배의 핀 피치가 아니다. 예를 들어, 일부 실시예에서, 2개의 인접한 그룹(TN) 사이의 거리(S4)는 정수가 아니고 1 내지 2의 범위에 있는 수를 곱한 핀 피치와 실질적으로 동일하다. 구체적으로, 거리(S4)는 그룹(T1)의 하나의 핀(FN)의 상단 엣지와 그룹(T2)의 하나의 핀(FN)의 상단 엣지 사이의 거리이다. 거리(S4)는 핀 피치의 정수배가 아니다. 한편, 해당 그룹(TN)의 2개의 인접한 핀(FN) 사이의 거리(S2)(도 4에 예시됨)는 핀 피치에 1인 정수를 곱한 값과 실질적으로 동일하다. 이 정수는 상기 수보다 작다. 예를 들어, 정수는 1과 같으므로 2개의 인접한 핀(FN) 사이의 거리(S2)는 핀 피치에 1을 곱한 것과 같다. 수치는 1인 정수보다 큰 1.2이므로, 2개의 인접한 그룹(TN) 사이의 거리(S4)는 핀 피치에 1.2를 곱한 값과 동일하다. 일부 다른 실시예에서, 수치는 정수보다 작고, 수치는 정수도 아니다. 일부 다른 실시예에서, 논리 셀 내의 적어도 2개의 인접 그룹(TN) 사이의 거리는 이들 2개의 인접한 그룹(TN)이 핀 그리드(FN')로부터 떨어져 배열되고 핀 그리드(FN')에 대해 동일한 시프트를 가질 때, 핀 피치의 정수배이다.

더욱이, 비트 셀의 일부 핀(FN)은 이들 핀(FN) 중 이웃하는 핀 그리드(FN')에 대해 논리 셀의 일부 핀(FN)과 정렬되지 않는다. 달리 말하면, 비트 셀에서 적어도 하나의 핀(FN)은 행을 따라 논리 셀 내의 적어도 하나의 핀(FN)과 정렬되지 않거나 실질적으로 정렬된다. 예를 들어, 일부 실시예에서, 도 6a를 계속 참조하면, 비트 셀의 최우측 열(C3)의 2개의 그룹(T7, T8)은 핀 그리드(FN')에서 떨어져 배열되고, 행을 따라 이들 그룹(T7, T8)과 나란히 배치된 그룹(T1)은 핀 그리드(FN')에서 떨어져 배열된다. 그룹(T7, T8)과 핀 그리드(FN') 간의 분리는 그룹(T1)과 핀 그리드(FN') 간의 분리와 다르기 때문에 비트 셀의 그룹(T7, T8_은 행을 따라 논리 셀의 그룹(T1)과 정렬되지 않는다. 비트 셀의 최우측 열(C3)의 그룹(T11, T12)은 행을 따라 논리 셀의 그룹(T3)과 정렬되지 않는다. 마찬가지로, 비트 셀의 최우측 열(C3)에서 그룹(T13, T14)은 행을 따라 논리 셀의 그룹(T4)과 정렬되지 않으며, 그룹(T17, T18)은 행을 따라 논리 셀의 그룹(T6)과 정렬되지 않는다.

일부 실시예에서, 비트 셀의 일부 핀(FN)은 이들 핀(FN) 중 이웃하는 핀 그리드(FN')에 대해 논리 셀의 일부 핀(FN)과 정렬된다. 달리 말하면, 비트 셀에서 적어도 하나의 핀(FN)은 행을 따라 논리 셀의 적어도 하나의 핀(FN)과 정렬된다. 예를 들어, 도 6a를 계속 참조하면, 비트 셀의 중간 열(C2)에서 그룹(T9, T10)은 행을 따라 논리 셀의 그룹(T2)과 정렬되고, 그룹(T15, T16)은 행을 따라 논리 셀의 그룹(T5)과 정렬된다.

도 6b를 참조하면, 논리 셀의 핀(FN)은 행을 따라 서로 다른 거리로 분리된다. 비트 셀에서 최좌측 열(C1)의 핀(FN)은 예를 들어, 상부 행으로부터 하부 행까지 거리(D1, D2, D1, D1, D1, D2, D1)를 포함하는 거리만큼 중간 열(C2)의 핀(FN)과 분리된다. 일부 실시예에서, 비트 셀 내의 핀(FN)은 행을 따라 동일한 거리만큼 분리된다. 예를 들어, 도 6a를 계속 참조하면, 중간 열(C2)의 핀(FN)은 예를 들어, 상부 행으로부터 하부 행까지 거리(D1, D1, D1, D1)를 포함하는 거리만큼 최우측 열(C3)의 핀(FN)과 분리된다.

또한, 비트 셀과 로직 셀 사이의 그룹은 행을 따라 서로 다른 거리로 분리된다. 구체적으로, 비트 셀 내의 하나의 핀(FN)은 그룹(TN)의 핀(FN)과 제1 거리만큼 분리되고, 비트 셀의 다른 하나의 핀(FN)은 그룹(TN)의 핀(FN)으로부터 제1 거리와 다른 제2 거리만큼 분리된다. 예를 들어, 도 6a를 계속 참조하면, 비트 셀의 최우측 열(C3)(도 6a에 부호 병기됨)의 그룹(T8)은 논리 셀의 그룹(T1)으로부터 거리(D3)만큼 분리되고; 중간 열(C2)(도 6a에 부호 병기됨)의 그룹(T10)은 그룹(T2)으로부터 거리(D4)만큼 분리되고; 최우측 열(C3)(도 6a에 부호 병기됨)의 그룹(T11)은 그룹(T2)으로부터 거리(D3)만큼 분리되고; 비트 셀의 최우측 열(C3)(도 6a에 부호 병기됨)의 그룹(T14)은 그룹(T4)으로부터 거리(D3)만큼 분리되고; 중간 열(C2)(도 6a에 부호 병기됨)의 그룹(T16)은 그룹(T5)으로부터 거리(D3)만큼 분리되고; 최우측 열(C3)(도 6a에 부호 병기됨)의 그룹(T17)은 그룹(T6)으로부터 거리(D3)만큼 분리된다.

일부 실시예에서, 핀(FN)의 배열은 적어도, 트랜지스터의 게이트 구조체를 형성하기 위한 핀 그리드(FN') 또는 활성 영역을 기초로 결정된다. 이로써, 비트 셀의 핀(FN)과 논리 셀의 핀(FN) 사이의 행을 따른 거리는 적어도, 일부 실시예에서 2개의 인접한 게이트 구조체 사이의 최소 거리로 지칭되는, 핀 피치 또는 폴리 피치와 연관된다. 예를 들어, 도 6b를 참조하면, 거리(D1)는 실질적으로 1 폴리 피치와 동일하고; 거리(D2)는 2배의 폴리 피치와 동일하고(즉, D2 ≒ 2*폴리 피치); 거리(D3)는 4배 내지 7배의 폴리 피치 범위와 실질적으로 동일하고(즉, D3 = 4*폴리 피치 내지 7*폴리 피치); 거리(D4)는 7배 내지 10배의 폴리 피치 범위와 실질적으로 동일하다(, D4 = 7*폴리 피치 내지 10*폴리 피치).

상기 레이아웃 다이어그램(ML1)의 구성은 예시를 위해 제공된다. 레이아웃 다이어그램(ML1)의 다양한 구현예는 본 개시 내용의 고려되는 범위 내에 있다.

일부 접근법에서, 핀이 논리 셀에 배열될 때, 핀 각각은 핀 그리드 상에 배열된다. 이로써, 핀의 2개의 인접한 그룹 사이의 활성 영역 간격은 핀 피치의 정수배로 제한되고, 메모리 소자의 활성 영역 밀도에 추가로 영향을 미친다. 더욱이, 활성 영역 간격이 제한되기 때문에 활성 영역에 형성된 핀의 맞춤형 배열을 제공하지 않는다.

상기 접근법과 비교하면, 본 개시 내용의 실시예에서, 예를 들어 도 4, 도 6a 또는 도 6b를 참조하면, 논리 셀에서, 적어도 하나의 핀(FN)이 핀 그리드(FN')에서 떨어져 배열된다. 따라서, 핀(FN)의 2개의 인접한 그룹(TN) 사이의 활성 영역 간격은 핀 피치 제약에 의해 제한되지 않는다. 또한, 메모리 소자의 밀집된 활성 영역 밀도를 제공할 수 있을 뿐만 아니라, 해당 활성 영역(도 3에 예시된 활성 영역(AA))에 형성된 핀(FN)의 맞춤형 배열을 제공할 수 있다.

이제 도 7a-7b를 참조한다. 도 7a-7b는 각각 도 3에 예시된 본 개시 내용의 일부 실시예에 따른 메모리 소자(MC1)의 레이아웃 다이어그램(ML1)이다. 일부 실시예에서, 도 7a-7b에 예시된 레이아웃 다이어그램(ML1)은 도 4 또는 도 6a-6b에 예시된 레이아웃 다이어그램(ML1)의 대안적인 실시예이다. 도 3, 도 4, 도 6a 및 도 6b의 실시예와 관련하여, 도 7a-7b의 유사 요소는 이해의 편의를 위해 동일한 참조 번호로 지정된다. 단순화를 위해, 도 3, 도 4, 도 6a 및 도 6b와 관련하여, 도 7a-7b의 요소 중 일부는 이해하기 쉽도록 동일한 요소로 부호 병기되지 않는다.

도 4에 예시된 실시예와 비교하면, 레이아웃 다이어그램(ML1)은 금속 제로(M0)층에 배치된 도전 레일을 더 포함하고, M0 층은 핀(FN) 위에 배치된다. 도전 레일은 비트 셀에 배치된 파워 레일(711, 713, 715, 717, 719) 및 신호 레일(712, 714, 716, 718)을 포함하고, 또한 논리 셀에 배치된 파워 레일(731, 737, 743, 749) 및 신호 레일(732, 733, 734, 735, 736, 738, 739, 740, 741, 742, 744, 745, 746, 747, 748)을 포함한다. 단순화를 위해, 파워 레일(711, 713,715, 717, 719, 731, 737, 743, 749) 각각은 일부 실시예에서 동일한 방식으로 작동되므로 설명을 위해 PG로 언급된다. 단순화를 위해, 신호 레일(732, 733, 734, 735, 736, 738, 739, 740, 741, 742, 744, 745, 746, 747, 748) 각각은 일부 실시예에서 동일한 방식으로 작동되므로 설명을 위해 이하 SL로 언급된다.

도 7a-7b를 참조하면, 비트 셀 또는 논리 셀의 파워 레일(PG)은 열을 따라 서로 분리된다. 비트 셀 또는 논리 셀의 신호 레일(SL)은 파워 레일(PG) 사이에 배치되고, 열을 따라 서로 분리된다. 파워 레일(PG)과 신호 레일(SL)은 모두 서로 평행하고 행을 따라 연장된다.

일부 실시예에서, 비트 셀 내의 파워 레일(PG)과 신호 레일(SL)은 서로 균일하게 분리된다. 달리 말하면, 비트 셀에서, 파워 레일(PG)과 신호 레일(SL)의 임의의 2개의 인접한 레일 사이의 거리는 다른 것들과 동일하다. 예를 들어, 도 7a-7b를 참조하면, 파워 레일(711)과 신호 레일(712) 사이의 거리는 신호 레일(712)과 파워 레일(713) 사이의 거리, 파워 레일(713)과 신호 레일(714) 사이의 거리 등을 포함하는 거리와 동일하다. 일부 다른 실시예에서, 비트 셀에서, 파워 레일(PG)과 신호 레일(SL) 사이의 적어도 하나의 거리는 다른 것들과 상이하다. 예를 들어, 도 7a-7b를 참조하면, 파워 레일(711)과 신호 레일(712) 사이, 또는 신호 레일(714)과 파워 레일(715) 사이, 또는 파워 레일(715)과 신호 레일(716) 사이, 또는 신호 레일(718)과 파워 레일(719) 사이의 거리는 제1 레일 간격과 같다. 신호 레일(712)과 파워 레일(713) 사이, 또는 파워 레일(713)과 신호 레일(714) 사이, 또는 신호 레일(716)과 파워 레일(717) 사이, 또는 파워 레일(717)과 신호 레일(718) 사이의 거리는 제2 레일 간격과 같다. 제1 레일 간격은 또한 도 7b에 예시된 거리(S11)로 표시되고, 제2 레일 간격은 도 7b에 예시된 거리(S12)로 표시된다. 제1 레일 간격은 제2 레일 간격과 상이하다.

일부 실시예에서, 논리 셀의 파워 레일(PG) 및 신호 레일(SL)은 서로 균일하게 분리된다. 달리 말하면, 논리 셀에서 파워 레일(PG)과 신호 레일(SL)의 인접한 임의의 2개의 레일 사이의 거리는 다른 것들과 동일하다. 예를 들어, 도 7a-7b를 참조하면, 파워 레일(731)과 신호 레일(732) 사이의 거리는 신호 레일(732 및 733) 사이, 신호 레일(733 및 734) 사이, 신호 레일(734 및 735) 사이, 신호 레일 (735 및 736) 사이 및 신호 레일(736)과 파워 레일(737) 사이의 거리 등을 포함하는 거리와 동일하다. 이러한 파워 레일(PG)과 신호 레일(SL)의 2개의 인접한 레일 사이의 거리는 도 7b에 예시된 거리(S13)로도 표시된다. 일부 다른 실시예에 서, 비트 셀에서, 파워 레일(PG)과 신호 레일(SL) 사이의 적어도 하나의 거리는 그 사이 거리의 나머지 사이 거리와 상이하다. 예를 들어, 도 7a-7b를 참조하면, 파워 레일(731)과 신호 레일(732) 사이의 거리는 제3 레일 간격과 같고, 신호 레일(732, 733) 사이의 거리는 제4 레일 간격과 같다. 제3 레일 간격은 제4 레일 간격과 상이하다.

도 7a의 예시를 위해, 비트 셀에서 파워 레일(711)은 레이아웃 다이어그램에서 비트 셀의 상단 엣지 위에 직접 배치된다. 파워 레일(715)은 2개의 인접한 비트 셀 사이의 교차 엣지 위에 직접 배치되고, 파워 레일(719)은 레이아웃 다이어그램서 비트 셀의 하단 엣지 위에 직접 배치된다. 신호 레일(712)은 파워 레일(711 및 713) 사이에 배치된다. 신호 레일(712)은 핀(412)을 포함하는 핀(FN) 위에 또한 배치된다. 또한, 신호 레일(714)은 파워 레일(713 및 715) 사이에 배치된다. 신호 레일(714)은 또한 핀(415)을 포함하는 핀(FN) 위에 배치된다. 또한, 신호 레일(716)은 파워 레일(715 및 717) 사이에 배치된다. 신호 레일(716)은 핀(432)을 포함하는 핀(FN) 위에 배치된다. 신호 레일(718)은 파워 레일(717, 719) 사이에 배치된다. 신호 레일(718)은 또한 핀(435)을 포함하는 핀(FN) 위에 배치된다.

일부 실시예에서, 파워 레일(711)은 비아(미도시)를 통해 핀(411)을 포함하는 핀(FN)에 형성된 트랜지스터에 연결된다. 신호 레일(712)은 비아를 통해 핀(411, 412)을 포함하는 핀(FN)에 형성된 트랜지스터에 연결된다. 파워 레일(713)은 비아를 통해 핀(413, 414)을 포함하는 핀(FN)에 형성된 트랜지스터에 연결된다. 신호 레일(714)은 비아를 통해 핀(415, 416)을 포함하는 핀(FN)에 형성된 트랜지스터에 연결된다. 파워 레일(715)은 비아를 통해 핀(416, 431)을 포함하는 핀(FN)에 형성된 트랜지스터에 연결된다. 신호 레일(716)은 비아를 통해 핀(431, 432)을 포함하는 핀(FN)에 형성된 트랜지스터에 연결된다. 파워 레일(717)은 비아를 통해 핀(433, 434)을 포함하는 핀(FN)에 형성된 트랜지스터에 연결된다. 신호 레일(718)은 비아를 통해 핀(435, 436)을 포함하는 핀(FN)에 형성된 트랜지스터에 연결된다. 파워 레일(719)은 비아를 통해 핀(436)을 포함하는 핀(FN)에 형성된 트랜지스터에 연결된다.

도 7a를 계속 참조하면, 논리 셀에서 파워 레일(731)은 논리 셀의 상단 엣지 위에 직접 배치되고, 파워 레일(749)은 레이아웃 다이어그램에서 비트 셀의 하단 엣지 위에 직접 배치된다. 신호 레일(732)은 핀(421) 위에 부분적으로 배치된다. 달리 말하면, 신호 레일(732)은 레이아웃 다이어그램에서 핀(421)과 부분적으로 중첩된다. 또한, 신호 레일(733)은 레이아웃 다이어그램에서 핀(422)과 직접 중첩된다. 신호 레일(734)은 핀(FN)과 중첩되지 않는다. 달리 말하면, 신호 레일(734)은 하나의 그룹(즉, 도 4에 예시된 그룹 T1)의 핀(422) 및 다른 인접한 그룹(즉, 도 4에 예시된 그룹 T2)의 핀(423)으로부터 분리된다. 신호 레일(735)은 레이아웃 다이어그램에서 핀(423)과 직접 중첩된다. 신호 레일(736)은 레이아웃 다이어그램에서 완전히 핀(424)과 실질적으로 중첩된다. 달리 말하면, 신호 레일(736)은 핀(424) 위에 실질적으로 배치된다. 더욱이, 파워 레일(737)은 핀(FN)과 중첩되지 않는다. 달리 말하면, 파워 레일(737)은 하나의 그룹(즉, 도 4에 예시된 그룹 T2)의 핀(424) 및 다른 인접 그룹(즉, 도 4에 예시된 그룹 T3)의 핀(425)으로부터 분리된다.

일부 실시예에서, 파워 레일(731), 신호 레일(732, 733, 734, 735, 736) 및 파워 레일(737)은 하나의 장치 유닛(즉, 도 4에 예시된 장치 유닛(DU1))에 신호를 제공하기 위한 하나의 도전 레일 그룹으로 표시된다. 일부 다른 실시예에서, 파워 레일(731)은 비아(미도시)를 통해 핀(421, 422)에 형성된 트랜지스터에 연결되고, 파워 레일(737)은 비아(미도시)를 통해 핀(423, 424)에 형성된 트랜지스터에 연결된다. 달리 말하면, 파워 레일(731, 737)은 핀(421, 422, 423, 424)을 포함하는 인접한 핀(FN)에 형성된 상이한 유형의 2개의 트랜지스터를 포함하는 장치 유닛에 결합된다. 다양한 실시예에서, 신호 레일(732, 733, 734, 735, 736)은 비아(미도시)를 통해 핀(421, 422, 423, 424)에 형성된 트랜지스터에 연결된다. 달리 말하면, 신호 레일(732, 733, 734, 735, 736)은 파워 레일(731, 737)에 추가로 연결되는 장치 유닛에 결합된다.

또한, 신호 레일(738)은 레이아웃 다이어그램에서 핀(425)과 부분적으로 중첩된다. 신호 레일(739)은 실질적으로 핀(426) 위에 배치된다. 신호 레일(740)은 2개의 인접한 논리 셀 사이의 교차 엣지 위에 직접 배치된다. 신호 레일(741)은 레이아웃 다이어그램에서 핀(441)과 직접 중첩된다. 신호 레일(742)은 레이아웃 다이어그램에서 핀(442)과 직접 중첩된다. 더욱이, 파워 레일(743)은 핀(FN)과 중첩되지 않는다. 달리 말하면, 파워 레일(743)은 하나의 그룹(즉, 도 4에 예시된 T4 그룹)의 핀(442) 및 다른 인접 그룹(즉, 도 4에 예시된 T5 그룹)의 핀(443)으로부터 분리된다.

일부 실시예에서, 파워 레일(737), 신호 레일(738, 739, 740, 741, 742) 및 파워 레일(743)은 하나의 장치 유닛(즉, 도 4에 예시된 장치 유닛(DU2))에 신호를 제공하기 위한 하나의 도전 레일 그룹으로 표시된다. 일부 다른 실시예에서, 파워 레일(737)은 비아(미도시)를 통해 핀(425, 426)에 형성된 트랜지스터에 연결되고, 파워 레일(743)은 비아(미도시)를 통해 핀(441, 442)에 형성된 트랜지스터에 연결된다. 달리 말하면, 파워 레일(737, 743)은 핀(425, 426, 441, 442)을 포함하는 인접한 핀(FN)에 형성된 상이한 유형의 2개의 트랜지스터를 포함하는 장치 유닛에 결합된다. 다양한 실시예에서, 신호 레일(738, 739, 740, 741, 742)는 비아(미도시)를 통해 핀(425, 426, 441, 442)에 형성된 트랜지스터에 결합된다. 달리 말하면, 신호 레일(738, 739, 740, 741, 742)은 파워 레일(737, 743)에 추가로 결합되는 장치 유닛에 결합된다.

또한, 신호 레일(744)은 레이아웃 다이어그램에서 핀(443)과 부분적으로 중첩된다. 신호 레일(745)은 실질적으로 핀(444) 위에 배치된다. 신호 레일(746)은 핀(FN)과 중첩되지 않는다. 달리 말하면, 신호 레일(746)은 하나의 그룹(즉, 도 4에 예시된 그룹 T5)의 핀(444) 및 다른 인접 그룹(즉, 도 4에 예시된 그룹 T6)의 핀(445)으로부터 분리된다. 신호 레일(747)은 레이아웃 다이어그램에서 핀(445)과 직접 중첩된다. 신호 레일(748)은 레이아웃 다이어그램에서 핀(446)과 직접 중첩된다.

일부 실시예에서, 파워 레일(743), 신호 레일(744, 745, 746, 747, 748) 및 파워 레일(749)은 하나의 장치 유닛(즉, 도 4에 예시된 장치 유닛(DU3)에 신호를 제공하기 위한 하나의 도전 레일 그룹으로 표시된다. 일부 다른 실시예에서, 파워 레일(743)은 비아(미도시)를 통해 핀(443, 444)에 형성된 트랜지스터에 결합되고, 파워 레일(749)은 비아(미도시)를 통해 핀(445, 446)에 형성된 트랜지스터에 결합된다. 달리 말하면, 파워 레일(743, 749)은 핀(443, 444, 445, 446)을 포함하는 인접한 핀(FN)에 형성된 상이한 유형의 2개의 트랜지스터를 포함하는 장치 유닛에 결합된다. 다양한 실시예에서, 신호 레일(738, 739, 740, 741, 742)은 비아(미도시)를 통해 핀(435, 436, 441, 442)에 형성된 트랜지스터에 결합된다. 달리 말하면, 신호 레일(744, 745, 746, 747, 748)은 파워 레일(743, 749)에 추가로 결합되는 장치 유닛에 결합된다.

일부 실시예에서, 파워 레일(PG)은 금속으로 형성된다. 일부 다른 실시예에서, 파워 레일(PG)은 전력 신호를 수신하기 위해 비아(미도시)를 통해 M0 층위의 금속층(예, 금속-1(M1)층)에 배치된 적어도 하나의 전력 회로(예, 전류 소스 또는 전압 소스)에 결합된다. 다양한 실시예에서, 파워 레일(PG)은 핀(FN)에 형성된 대응하는 트랜지스터에 전력 신호를 제공하기 위해 핀(FN)과 M0 층 사이에 배치된 비아를 통해 M0 층 아래에 배치된 핀(FN)에 결합된다. 일부 실시예에서, 적어도 하나의 파워 레일(PG)은 제1 전압의 신호를 제공하도록 구성되고, 적어도 하나의 파워 레일(PG)은 제2 전압의 신호를 제공하도록 구성되는 데, 여기서 제1 전압은 제2 전압보다 높다. 이 제1 전압의 파워 레일(PG)은 전력 라인으로 표시되고, 이 제2 전압의 파워 레일은 접지 라인으로 표시된다. 예를 들어, 일부 실시예에서, 도 7a를 참조하면, 비트 셀의 파워 레일 (713, 717)과 논리 셀의 파워 레일(731, 743)은 전력 라인으로 지칭된다. 비트 셀의 파워 레일(711, 715, 719)과 논리 셀의 파워 레일(737, 749)은 접지 라인으로 지칭된다. 전력 라인과 접지 라인은 서로 교차되게 배치된다.

일부 실시예에서, 신호 레일(SL)은 금속으로 형성된다. 일부 다른 실시예에서, 신호 레일(SL)은 데이터 신호를 수신하기 위해 비아(미도시)를 통해 M1 층에 배치된 적어도 하나의 데이터 회로(미도시)에 결합된다. 다양한 실시예에서, 신호 레일(SL)은 핀(FN)에 형성된 대응하는 트랜지스터에 데이터 신호를 제공하기 위해 비아(미도시)를 통해 핀(FN)에 결합된다.

일부 실시예에서, 비트 셀의 신호 레일(SL)은 비트 데이터와 함께 신호를 제공하도록 구성되고, 이러한 신호 레일(SL)은 비트 라인으로 표시된다. 예를 들어, 일부 실시예에서, 도 7a를 참조하면, 비트 셀의 신호 레일(712, 714, 716, 718)은 비트 라인으로 지칭된다. 각각의 신호 레일(712, 714, 716, 718)은 파워 금속 레일로서의 파워 레일(713, 717) 중 하나와 접지 레일로서의 파워 레일(711, 715, 719) 중 하나 사이에 배치된다. 일부 실시예에서, 신호 레일(712, 714)은 메모리 소자(도 4의 메모리 소자(MC1))의 하나의 행에 결합된 비트 라인 쌍이다. 유사하게, 신호 레일(716, 718)은 메모리 소자(도 4의 메모리 소자(MC1))의 다른 행에 결합된 다른 비트 라인 쌍이다.

일부 실시예에서, 논리 셀의 신호 레일(SL)은 논리 함수를 동작시키기위한 신호를 제공하도록 구성되고, 이러한 신호 레일(SL)은 신호 라인으로 표시된다. 예를 들어, 일부 실시예에서, 도 7a를 참조하면, 파워 금속 레일인 파워 레일(731) 중 하나와 논리 셀의 접지 레일로서의 파워 레일(737) 사이에 배치된 신호 레일(732, 733, 734, 735, 736)은 신호 라인으로 지칭된다. 유사하게, 논리 셀의 신호 레일(738, 739, 740, 741, 742)은 신호 라인으로 지칭되며, 이들 신호 라인은 접지 라인으로서의 파워 레일(737) 중 하나와 파워 라인으로서의 파워 레일(743) 사이에 배치된다. 논리 셀의 신호 레일(744, 745, 746, 747, 748)은 신호 라인으로 지칭되며, 이러한 신호 라인은 전력 라인으로서의 파워 레일(743) 중 하나와 접지 라인으로서의 파워 레일(749) 사이에 배치된다.

도 7b를 참조하면, 단순화를 위해 도 7a에 예시된 M0 층에 배치된 요소만 예시된다. 비트 셀의 파워 레일(PG) 중 하나의 폭은 폭(W1)으로 표시된다. 비트 셀의 신호 레일(SL) 중 하나의 폭은 폭(W2)으로 표시된다. 비트 셀의 파워 레일(PG) 중 다른 하나의 폭은 폭(W3)으로 표시된다. 논리 셀의 파워 레일(PG) 중 하나의 폭은 폭(W4)으로 표시된다. 논리 셀의 신호 레일(SL) 중 하나의 폭은 폭(W5)으로 표시된다. 단순화를 위해, 단지 소수의 파워 레일(PG) 또는 신호 레일(SL)만이 도7b2에 예시된 폭(W1-W5)으로 부호 병기된다.

일부 실시예에서, 도 7b를 참조하면, 비트 셀에서 파워 레일(711, 715, 719)은 접지 라인으로 표시되고 각각의 폭은 W1이다. 비트 셀에서 파워 레일(713, 717)은 전력 라인으로 표시되고 각각의 폭은 W2이다. 비트 셀에서, 신호 레일(712, 714, 716, 718)은 비트 라인으로 표시되고 각각의 폭은 W3이다.

일부 실시예에서, 도 7b를 참조하면, 논리 셀에서 파워 레일(731, 743)은 전력 라인으로 표시되고 각각의 폭은 W4이다. 로직 셀에서 파워 레일(737, 749)는 접지 라인으로 표시되며 각각의 폭은 W4이다. 논리 셀에서 신호 레일(732, 733, 734, 735, 736, 738, 739, 740, 741, 742, 744, 745, 746, 747, 748)은 신호 라인으로 표시되며 각각의 폭은 W5이다.

일부 실시예에서, 폭(W1-W5)은 서로 상이하다. 일부 다른 실시예에서, 폭(W1)은 폭(W2) 또는 폭(W4)과 실질적으로 동일하다. 다양한 실시예에서, 폭(W1)은 폭(W2)보다 작거나 크고, 폭(W1)은 폭(W4)보다 작거나 크다. 일부 실시예에서, 폭(W4)은 폭(W5)보다 크다.

일부 실시예에서, 폭(W4)은 핀(FN)의 폭보다 더 크다. 핀(FN)의 폭은도 4 및 도 6a에 예시된 핀 폭(P)으로도 지칭된다. 다양한 실시예에서, 폭(W5)은 핀 폭(P)보다 크다. 대안적인 실시예에서 폭(W5)은 핀 폭(P)과 실질적으로 동일하다. 일부 실시예에서, 폭(W4)은 논리 셀의 2개의 인접 그룹(TN) 사이(예, 도 4에 예시된 그룹(T1, T2) 사이)의 거리보다 작거나 그와 동일하다. 일부 다른 실시예에서, 폭(W4)은 논리 셀에서 2개의 인접한 그룹(TN) 사이의 거리와 실질적으로 동일하다. 다양한 실시예에서, 폭(W5)은 논리 셀에서 2개의 인접한 그룹(TN) 사이의 거리보다 작다.

이제 도 8a를 참조한다. 도 8a는 도 2에 예시된 메모리 소자(MC0) 또는 도 3에 예시된 메모리 소자(MC1)의 집적 회로(IC) 레이아웃 다이어그램을 생성하기 위한 본 개시 내용의 일부 실시예에 따른 방법(800A)의 흐름도이다. 일부 실시예에서, 방법(800A)에 의해 생성된 레이아웃 다이어그램은 도 4, 도 6a-6b 또는 도 7a-7b에 예시된 레이아웃 다이어그램(ML1)에 대응한다. 일부 다른 실시예에서, 방법(800A)에 의해 생성된 레이아웃 다이어그램은 도 5에 예시된 레이아웃 다이어그램(ML2)에 대응한다. 도 8a의 설명을 위해, 방법(800A)은 다수의 동작(S810a, S820a, S830a)을 포함한다. 도 4 및 도 6a-6b의 레이아웃 다이어그램을 참조로 한 도 8a의 방법(800A)에 대한 다음의 설명은 예시적인 동작을 포함한다. 그러나, 도 8a의 동작은 반드시 예시된 순서대로 수행되는 것은 아니다. 달리 말하면, 본 개시 내용의 다양한 실시예의 사상 및 범위에 따라 여러 동작을 적절하게 추가, 대체, 변경 및/또는 제거할 수 있다.

S810a 동작에서, 서로 분리되어 행을 따라 연장되는 핀 영역이 논리 셀 내에 배열된다. 논리 셀은 메모리 셀에 나란히 배치되며, 논리 셀 및 메모리 셀 모두 메모리 소자에 포함된다. 예시를 위해, 도 3에 예시된 바와 같이, 서로 분리되어 행을 따라 연장되는 활성 영역(AA1-AA3)이 메모리 소자(MC1)에 포함된 비트 셀(310, 330)에 나란히 배치된 논리 셀(320, 340) 내레 배치된다.

일부 실시예에서, 방법(800A)은 다음 동작을 더 포함한다. 2개의 인접한 핀 사이의 거리가 결정된다. 예시를 위해, 도 6a에 예시된 바와 같이, 그룹(T1) 내의 인접한 2개의 핀(FN) 사이의 거리는 거리(S3)로 결정된다. 일부 다른 실시예에서, 2개의 인접한 핀 사이의 거리는 레이아웃 다이어그램에서 핀 그리드를 기초로 결정되고, 핀 그리드 각각은 핀 피치만큼 서로 분리된다. 추가 설명을 위해, 도 6a에 예시된 바와 같이, 거리(S3)는 핀 그리드(FN')를 기초로 결정되고, 각각의 핀 그리드(FN')는 핀 피치만큼 서로 분리된다.

S820a 동작에서, 핀 영역이 핀 그룹으로 분리된다. 달리 말하면, 핀 영역은 다수의 행으로 배열된 여러 그룹으로 그룹화되거나 분할된다. 예시를 위해, 도 3에 예시된 바와 같이, 개별 트랜지스터를 생성하기 위해 활성 영역(AA1-AA3)이 그룹(T1-T6)으로 분리된다.

S830a 동작에서, 핀 영역에 배치된 핀이 생성된다. 핀 영역에 해당 트랜지스터의 핀이 구성된다. 따라서, 트랜지스터는 핀 영역의 배열을 기초로 추가로 생성된다. 예시를 위해, 도 3에 예시된 바와 같이, 그에 따라 핀(321-326 및 341-346)이 활성 영역(AA1-AA3)에 생성된다.

일부 실시예에서, 방법(800A)은 다음 동작을 더 포함한다. 논리 셀에서 파워 레일과 신호 레일을 포함하는 도전 레일이 핀 영역 위의 금속층에 배열된다. 논리 셀에서는 레이아웃 다이어그램에서 파워 레일이 핀으로부터 분리되어 있다. 예시를 위해, 도 7a에 예시된 바와 같이, 논리 셀에서 파워 레일(PG) 및 신호 레일(SL)을 포함하는 도전 레일아 활성 영역 위의 M0 층에 배열된다. 또한 도 7a에 예시된 바와 같이, 논리 셀에서 파워 레일(PG)은 레이아웃 다이어그램에서 핀(FN)으로부터 분리된다.

일부 실시예에서, 방법(800A)은 다음 동작을 더 포함한다. 논리 셀에서, 신호 레일 중 적어도 하나는 레이아웃 다이어그램에서 핀과 부분적으로 중첩된다. 예시를 위해, 도 7a에 예시된 바와 같이, 논리 셀에서, 예를 들어 신호 레일(732)을 포함하는 신호 레일(SL) 중 적어도 하나는 레이아웃 다이어그램에서 핀(FN)과 부분적으로 중첩된다.

도 8b는 도 2에 예시된 메모리 소자(MC0) 또는 도 3에 예시된 메모리 소자(MC1)를 포함하는 집적 회로(IC)를 제조하기 위한 본 개시 내용의 일부 실시예에 따른 방법(800B)의 흐름도이다. 도 8b의 예시를 위해, 방법(800B)은 동작(S810b, S820b, S830b, S840b)을 포함한다. 도 4, 도 6a-6b 또는 도 7a-7b의 메모리 소자 및 레이아웃 다이어그램을 참조한 도 8b의 방법(800B)에 대한 다음의 설명은 예시적인 동작을 포함한다. 그러나, 도 8b의 동작은 반드시 예시된 순서로 수행되는 것은 아니다. 달리 말하면, 본 개시 내용의 다양한 실시예의 사상 및 범위에 따라 여러 동작을 적절하게 추가, 대체, 변경 및/또는 제거할 수 있다.

S810b 동작에서, 비트 셀에 나란히 배치된 논리 셀에 핀 영역이 형성된다. 핀 영역은 서로 분리되어 있으며 행 방향을 따라 연장된다. 일부 실시예에서, 핀 영역은 도 3에 예시된 활성 영역(AA1-AA3)에 대응한다. 일부 실시예에서, 논리 셀은 도 3에 예시된 논리 셀(320 또는 340)에 대응하고, 비트 셀은 도 3에 예시된 비트 셀(310 또는 330)에 대응한다.

S820b 동작에서, 핀 영역이 핀 그룹으로 분리된다. 일부 실시예에서, 핀 그룹은 도 3에 예시된 그룹(T1-T6)에 대응한다. 일부 실시예에서, 적어도 2개의 인접한 핀 그룹 사이의 거리는 다른 2개의 인접한 핀 그룹 사이의 거리와 상이하다.

S830b 동작에서, 복수의 핀이 핀 영역에 형성된다. 일부 실시예에서, 핀은 도 1에 예시된 핀(321-326 또는 341-346)에 대응한다. 일부 실시예에서, 핀 사이의 거리는 핀 피치보다 크거나 그와 같다.

S840b 동작에서, 트랜지스터가 생성된다. 트랜지스터는 S830b 동작에서 형성된 핀을 포함한다. 일부 실시예에서, 트랜지스터는 도 3에 예시된 트랜지스터(T1-T6)에 대응한다.

이제 도 9를 참조한다. 도 9는 본 개시 내용의 일부 실시예에 따른 집적 회로 레이아웃 설계를 위한 전자 설계 자동화(EDA) 시스템(900)의 블록도이다. EDA 시스템(900)은 도 8a에 개시된 방법(800) 또는 도 8b에 개시된 방법(800B)에 포함되고 도 3-4, 도 6a-5b 및 도 7a-7b와 관련하여 추가로 설명된 하나 이상의 동작을 구현하도록 구성된다. 일부 실시예에서, EDA 시스템(900)은 APR 시스템을 포함한다.

일부 실시예에서, EDA 시스템(900)은 하드웨어 프로세서(920) 및 비 일시적 컴퓨터 판독 가능 저장 매체(960)를 포함하는 범용 컴퓨팅 장치이다. 저장 매체(960)는 무엇보다도, 컴퓨터 프로그램 코드(명령)(961), 즉 실행 가능한 명령 세트로 인코딩되며, 즉 이를 저장한다. 하드웨어 프로세서(920)에 의한 명령(961)의 실행은 예를 들어 방법(800A 또는 800B)의 일부 또는 전부를 구현하는 EDA 툴을 (적어도 부분적으로) 나타낸다.

프로세서(920)는 버스(950)를 통해 컴퓨터 판독 가능 저장 매체(960)에 전기적으로 연결된다. 프로세서(920)는 또한 버스(950)에 의해 I/O 인터페이스(910) 및 제조 툴(970)에 전기적으로 연결된다. 네트워크 인터페이스(930)가 또한 버스(950)를 통해 프로세서(920)에 전기적으로 연결된다. 네트워크 인터페이스(930)는 네트워크(940)에 연결되어 있으므로 프로세서(920) 및 컴퓨터 판독 가능 저장 매체(960)는 네트워크(940)를 통해 외부 요소에 연결될 수 있다. 프로세서(920)는 EDA 시스템(900)이 언급된 프로세스 및/또는 방법의 일부 또는 전부를 수행하도록 사용 가능하게 하기 위해 컴퓨터 판독 가능 저장 매체(960)에 인코딩된 컴퓨터 프로그램 코드(961)를 실행하도록 구성된다. 하나 이상의 실시예에서, 프로세서(920)는 중앙 처리 장치(CPU), 다중 프로세서, 분산 처리 시스템, 주문형 집적 회로(ASIC) 및/또는 적절한 처리 장치이다.

하나 이상의 실시예에서, 컴퓨터 판독 가능 저장 매체(960)는 전자, 자기, 광학, 전자기, 적외선 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들어, 컴퓨터 판독 가능 저장 매체(960)는 반도체 또는 고체 상태 메모리, 자기 테이프, 이동식 컴퓨터 디스켓, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 강성 자기 디스크 및/또는 광 디스크를 포함한다. 광 디스크를 사용하는 하나 이상의 실시예에서, 컴퓨터 판독 가능 저장 매체(960)는 컴팩트 디스크 판독 전용 메모리(CD-ROM), 컴팩트 디스크 판독/기록(CD-R/W) 및/또는 디지털 비디오 디스크(DVD)를 포함한다.

하나 이상의 실시예에서, 저장 매체(960)는 EDA 시스템(900)(이런 실행에 의해 (적어도 부분적으로) EDA 툴이 표현됨)이 언급된 프로세스 및/또는 방법의 일부 또는 전부를 수행하는 데 사용될 수 있도록 구성된 컴퓨터 프로그램 코드(961)를 저장한다. 하나 이상의 실시예에서, 저장 매체(960)는 또한 언급된 프로세스 및/또는 방법의 일부 또는 전부를 수행하는 것을 용이하게 하는 정보를 저장한다. 하나 이상의 실시예에서, 저장 매체(960)는 예를 들어 도 4와 관련하여 위에서 논의된 셀(410-440)의 어레이에 포함된 메모리 셀과 같은 본 명세서에 개시된 바와 같은 표준 셀을 포함하는 표준 셀의 라이브러리(962)를 저장한다.

EDA 시스템(900)은 I/O 인터페이스(910)를 포함한다. I/O 인터페이스(910)는 외부 회로에 결합된다. 하나 이상의 실시예에서, I/O 인터페이스(910)는 정보 및 명령을 프로세서(920)에 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙 패드, 터치 스크린 및/또는 커서 방향 키를 포함한다.

EDA 시스템(900)은 또한 프로세서(920)에 결합된 네트워크 인터페이스(930)를 포함한다. 네트워크 인터페이스(930)는 EDA 시스템(900)이 하나 이상의 다른 컴퓨터 시스템이 접속된 네트워크(940)와 통신할 수 있게 한다. 네트워크 인터페이스(930)는 BLUETOOTH, WIFI, WIMAX, GPRS 또는 WCDMA와 같은 무선 네트워크 인터페이스; 또는 ETHERNET, USB 또는 IEEE-1364와 같은 유선 네트워크 인터페이스를 포함한다. 하나 이상의 실시예에서, 언급된 프로세스 및/또는 방법의 일부 또는 전부는 2개 이상의 EDA 시스템(900)에서 구현된다.

EDA 시스템(900)은 또한 프로세서(920)에 연결된 제조 툴(970)을 포함한다. 제조 툴(970)은 전술한 바와 같이 프로세서(920) 및/또는 IC 레이아웃 설계에 의해 처리된 설계 파일을 기반으로 예를 들어, 도 1에 예시된 반도체 소자(100)에 의해 구현된 메모리 소자(MC0 또는 MC1)를 포함하는 집적 회로를 제조하도록 구성된다.

EDA 시스템(900)은 I/O 인터페이스(910)를 통해 정보를 수신하도록 구성된다. I/O 인터페이스(910)를 통해 수신된 정보는 명령, 데이터, 설계 규칙, 표준 셀의 라이브러리 및/또는 프로세서(920)에 의한 처리를 위한 다른 파라미터 중 하나 이상을 포함한다. 정보는 버스(950)를 통해 프로세서(920)로 전송된다. EDA 시스템(900)은 I/O 인터페이스(910)를 통해 UI와 관련된 정보를 수신하도록 구성된다. 정보는 사용자 인터페이스(UI)(963)로서 컴퓨터 판독 가능 매체(960)에 저장된다.

일부 실시예에서, 언급된 프로세스 및/또는 방법의 일부 또는 전부는 프로세서에 의한 실행을 위한 독립형 소프트웨어 애플리케이션으로 구현된다. 일부 실시예에서, 언급된 프로세스 및/또는 방법의 일부 또는 전부는 추가적인 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 언급된 프로세스 및/또는 방법의 일부 또는 전부는 소프트웨어 애플리케이션에 대한 플러그인으로 구현된다. 일부 실시예에서, 언급된 프로세스 및/또는 방법 중 적어도 하나는 EDA 툴의 일부인 소프트웨어 애플리케이션으로 구현된다. 일부 실시예에서, 언급된 프로세스 및/또는 방법의 일부 또는 전부는 EDA 시스템(900)에 의해 사용되는 소프트웨어 애플리케이션으로 구현된다. 일부 실시예에서, 표준 셀을 포함하는 레이아웃 다이어그램은 CADENCE DESIGN SYSTEMS, Inc.에서 입수 가능한 VIRTUOSO®과 같은 툴 또는 다른 적절한 레이아웃 생성 툴을 사용하여 생성된다.

일부 실시예에서, 상기 프로세스는 비일시적 컴퓨터 판독 가능 기록 매체에 저장된 프로그램의 함수로 구현된다. 비일시적 컴퓨터 판독 가능 기록 매체의 예는 한정되는 것은 아니지만, 외장/휴대용 및/또는 내장/매립형 저장 또는 메모리 장치, 예를 들어, DVD와 같은 광 디스크, 하드 디스크와 같은 자기 디스크, ROM과 같은 반도체 메모리, RAM, 메모리 카드 등에서 하나 이상을 포함한다.

도 10은 본 개시 내용의 일부 실시예에 따른 IC 제조 시스템(1000) 및 이와 관련된 IC 제조 흐름의 블록도이다. 일부 실시예에서, 레이아웃 다이어그램에 기초하여, (A) 하나 이상의 반도체 마스크 또는 (B) 반도체 집적 회로의 층 내의 적어도 하나의 구성 요소 중 적어도 하나를 IC 제조 시스템(1000)을 사용하여 제조한다.

도 10에서, IC 제조 시스템(1000)은 IC 소자(1040)의 제조와 관련된 설계, 개발 및 제조 사이클 및/또는 서비스에서 서로 상호 작용하는 설계 하우스(1010), 마스크 하우스(1020) 및 IC 제조업체/제작자("팹(fab)")(1030)와 같은 엔티티를 포함한다. IC 제조 시스템(1000)의 엔티티는 통신 네트워크에 의해 연결된다. 일부 실시예에서, 통신 네트워크는 단일 네트워크이다. 일부 실시예에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크이다. 통신 네트워크는 유선 및/또는 무선 통신 채널을 포함한다. 각 엔티티는 하나 이상의 다른 엔티티와 상호 작용하고, 하나 이상의 다른 엔티티에 대해 서비스를 제공하고 및/또는 서비스를 수신한다. 일부 실시예에서, 설계 하우스(1010), 마스크 하우스(1020), 및 IC 팹(1030) 중 2개 이상은 하나의 대기업이 소유한다. 일부 실시예에서, 설계 하우스(1010), 마스크 하우스(1020) 및 IC 팹(1030) 중 2개 이상은 공동 시설에 공존하고 공동 자원을 사용한다.

설계 하우스(또는 설계팀)(1010)는 IC 설계 레이아웃 다이어그램(1011)을 생성한다. IC 설계 레이아웃 다이어그램(1010)은 예컨대, 도 3과 관련하여 전술한 메모리 소자(MC1)와 같은 IC 소자(1040)를 위해 설계된 다양한 기하학적 패턴, 예컨대, 도 4, 도 5, 도 6a-5b 및/또는 도 7a-7b에 표현된 IC 레이아웃 설계를 포함한다. 기하학적 패턴은 제조될 IC 소자(1040)의 다양한 구성 요소를 구성하는 금속, 산화물 또는 반도체 층의 패턴에 대응한다. 다양한 층이 결합되어 다양한 IC 특징부를 형성한다. 예를 들어, IC 설계 레이아웃 다이어그램(1011)의 일부는 반도체 기판(예, 실리콘 웨이퍼) 및 해당 반도체 기판 상에 배치된 다양한 재료층에 형성될 핀, 게이트 전극, 소스 및 드레인, 층간 상호 접속부의 도전 세그먼트 또는 비아와 같은 다양한 IC 특징부를 포함한다. 설계 하우스(1010)는 IC 설계 레이아웃 다이어그램(1011)을 형성하기 위한 적절한 설계 절차를 구현한다. 설계 절차는 로직 설계, 물리적 설계 또는 배치 및 라우팅 중 하나 이상을 포함한다. IC 설계 레이아웃 다이어그램(1011)은 기하학적 패턴의 정보를 가지는 하나 이상의 데이터 파일로 제공된다. 예를 들어, IC 설계 레이아웃 다이어그램(1011)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.

마스크 하우스(1020)는 마스크 데이터 준비(1021) 및 마스크 제조(1022)를 포함한다. 마스크 하우스(1020)는 IC 설계 레이아웃 다이어그램(1011)에 따라 IC 소자(1040)의 다양한 층을 제조하는 데 사용될 하나 이상의 마스크(1023)를 제조하기 위해 IC 설계 레이아웃 다이어그램(1011)을 사용한다. 마스크 하우스(1020)는 IC 설계 레이아웃 다이어그램(1011)이 대표 데이터 파일("RDF")로 변환되는 마스크 데이터 준비(1021)를 수행한다. 마스크 데이터 준비(1021)는 RDF를 마스크 제조(1022)에 제공한다. 마스크 제조(1022)는 마스크 라이터(writer)를 포함한다. 마스크 라이터는 RDF를 마스크(레티클)(1023) 또는 반도체 웨이퍼(1033)와 같은 기판 상의 이미지로 변환한다. IC 설계 레이아웃 다이어그램(1011)은 마스크 데이터 준비(1021)에 의해 조작되어 마스크 라이터의 특정 특성 및/또는 IC 팹(1030)의 요건을 따른다. 도 10에서, 데이터 준비(1021) 및 마스크 제조(1022)는 별개의 요소로서 예시된다. 일부 실시예에서, 데이터 준비(1021) 및 마스크 제조(1022)는 집합적으로 마스크 데이터 준비로 지칭될 수 있다.

일부 실시예에서, 마스크 데이터 준비(1021)는 회절, 간섭, 기타 프로세스 효과 등에 의해 발생할 수 있는 것과 같은 이미지 오류를 보상하기 위해 리소그래피 향상 기술을 이용하는 광학 근접 보정(OPC)을 포함한다. OPC는 IC 설계 레이아웃 다이어그램(1011)을 조정한다. 일부 실시예에서, 데이터 준비(1021)는 축외(off-axis) 조명, 서브 해상도 지원 특징, 위상 시프팅 마스크, 다른 적절한 기술 등등 또는 이들의 조합과 같은 추가 해상도 향상 기술(RET)을 포함한다. 일부 실시예에서, 역 리소그래피 기술(ILT)이 또한 사용되며, 이는 OPC를 역 이미징 문제로 취급한다.

일부 실시예에서, 데이터 준비(1021)는 충분한 마진의 확보, 반도체 제조 공정의 변동성의 고려 등을 위해 특정 기하학적 및/또는 연결 제한을 포함하는 마스크 생성 규칙 세트로 OPC의 공정을 거친 IC 설계 레이아웃 다이어그램(1011)을 검사하는 마스크 규칙 검사기(MRC)를 포함한다. 일부 실시예에서, MRC는 마스크 생성 규칙을 충족하기 위해 OPC에 의해 수행된 수정의 일부를 취소할 수 있는 마스크 제조(1022) 중의 제한을 보상하기 위해 IC 설계 레이아웃 다이어그램(1011)을 수정한다.

일부 실시예에서, 데이터 준비(1021)는 IC 소자(1040)를 제조하기 위해 IC 팹(1030)에 의해 구현될 프로세싱을 시뮬레이션하는 리소그래피 공정 검사(LPC)를 포함한다. LPC는 IC 설계 레이아웃 다이어그램(1011)을 기초로 이 프로세싱을 시뮬레이션하여 IC 소자(1040)와 같은 시뮬레이션된 제조 소자를 형성한다. LPC 시뮬레이션의 처리 파라미터는 IC 제조 사이클의 다양한 공정과 관련된 파라미터, IC를 제조하는 데 사용되는 툴과 관련된 파라미터 및/또는 제조 공정의 다양한 양태를 포함할 수 있다. LPC는 에이리얼(aerial) 이미지 콘트라스트, 초점 심도("DOF"), 마스크 오류 향상 인자("MEEF"), 다른 적절한 인자 등등 또는 이들의 조합과 같은 다양한 인자 또는 이들의 조합을 고려한다. 일부 실시예에서, 시뮬레이션된 제조된 소자가 LPC에 의해 생성된 후, 시뮬레이션된 소자가 설계 규칙을 만족시키는 형상과 유사하지 않으면, OPC 및/또는 MRC가 반복되어 IC 설계 레이아웃 다이어그램(1011)을 더 구체화한다.

데이터 준비(1021)에 대한 상기 설명은 명료함을 위해 단순화되었음을 이해해야 한다. 일부 실시예에서, 데이터 준비(1021)는 제조 규칙에 따라 IC 설계 레이아웃 다이어그램(1011)을 수정하기 위한 로직 연산(LOP)과 같은 추가 특징을 포함한다. 추가로, 데이터 준비(1021) 중에 IC 설계 레이아웃 다이어그램(1011)에 적용된 공정은 다양한 다른 순서로 실행될 수 있다.

데이터 준비(1021) 이후 및 마스크 제조(1022) 중에, 마스크(1023) 또는 마스크(1023)의 그룹이 수정된 IC 설계 레이아웃 다이어그램(1011)을 기초로 제조된다. 일부 실시예에서, 마스크 제조(1022)는 IC 설계 레이아웃 다이어그램(1011)에 기초한 하나 이상의 리소그래피 노광을 수행하는 것을 포함한다. 일부 실시예에서, 전자빔(e-빔) 또는 다중 e-빔의 메커니즘을 사용하여 수정된 IC 설계 레이아웃 다이어그램(1011)을 기초로 마스크(포토마스크 또는 레티클)(1023)에 패턴을 형성한다. 마스크(1023)는 다양한 기술로 형성될 수 있다. 일부 실시예에서, 마스크(1023)는 바이너리 기술을 이용하여 형성된다. 일부 실시예에서, 마스크 패턴은 불투명 영역 및 투명 영역을 포함한다. 웨이퍼에 코팅된 이미지 민감성 재료층(예, 포토레지스트)을 노광하는 데 사용되는 자외선(UV) 빔과 같은 조사빔은 불투명 영역에 의해 차단되고 투명 영역을 통해 투과된다. 일례로, 마스크(1023)의 이진 마스크 버전은 투명 기판(예, 용융된 석영) 및 이진 마스크의 불투명 영역에 코팅된 불투명 재료(예, 크롬)를 포함한다. 다른 예에서, 마스크(1023)는 위상 시프트 기술을 이용하여 형성된다. 마스크(1023)의 위상 시프트 마스크(PSM) 버전에서, 위상 시프트 마스크 상에 형성된 패턴의 다양한 특징부는 해상도 및 이미징 품질을 향상시키기 위해 적절한 위상차를 가지도록 구성된다. 다양한 예에서, 위상 시프트 마스크는 감쇠된 PSM 또는 교번하는 PSM 일 수 있다. 마스크 제조(1022)에 의해 생성된 마스크(들)는 다양한 공정에서 사용된다. 예를 들어, 이러한 마스크(들)는 반도체 웨이퍼(1033)에 다양한 도핑 영역을 형성하기 위한 이온 주입 공정, 반도체 웨이퍼(1033)에 다양한 에칭 영역을 형성하기 위한 에칭 공정 및/또는 다른 적절한 공정에 사용된다.

IC 팹(1030)은 웨이퍼 제조(1032)를 포함한다. IC 팹(1030)은 다양한 상이한 IC 제품의 제조를 위한 하나 이상의 제조 설비를 포함하는 IC 제조 사업이다. 일부 실시예에서, IC 팹(1030)은 반도체 파운드리이다. 예를 들어, 복수의 IC 제품의 전공정 제조(FEOL 제조)를 위한 제조 시설이 있을 수 있는 반면, 제2 제조 시설은 IC 제품의 상호 접속 및 패키징을 위한 후공정 제조(BEOL 제조)를 제공할 수 있고, 제3 제조 시설은 파운드리 사업을 위한 다른 서비스를 제공할 수 있다.

IC 팹(1030)은 IC 소자(1040)를 제조하기 위해 마스크 하우스(1020)에 의해 제조된 마스크(들)(1023)를 사용한다. 따라서, IC 팹(1030)은 IC 소자(1040)를 제조하기 위해 적어도 간접적으로 IC 설계 레이아웃 다이어그램(1011)을 사용한다. 일부 실시예에서, 반도체 웨이퍼(1033)는 IC 소자(1040)를 형성하기 위해 마스크(들)(1023)를 사용하여 IC 팹(1030)에 의해 제조된다. 일부 실시예에서, IC 제조는 IC 설계 레이아웃 다이어그램(1011)을 적어도 간접적으로 기초하여 하나 이상의 리소그래피 노광을 수행하는 것을 포함한다. 반도체 웨이퍼(1033)는 실리콘 기판 또는 그 위에 형성된 재료층을 갖는 다른 적절한 기판을 포함한다. 반도체 웨이퍼(1033)는 (후속 제조 단계에서 형성되는) 다양한 도핑 영역, 유전체 특징부, 다중 레벨 상호 접속부 등등 중의 하나 이상을 더 포함한다.

일부 실시예에서, 반도체 소자가 개시된다. 반도체 소자는 적어도 하나의 메모리 셀 및 적어도 하나의 논리 셀을 포함한다. 상기 적어도 하나의 논리 셀은 상기 적어도 하나의 메모리 셀에 나란히 배치되고 복수의 핀을 포함한다. 상기 복수의 핀은 트랜지스터를 형성하기 위해 복수의 핀 그룹으로 분리된다. 상기 복수의 핀 그룹의 2개의 인접한 그룹 사이의 거리는 상기 복수의 핀 그룹의 다른 2개의 인접한 그룹 사이의 거리와 상이하다.

일부 실시예에서, 상기 복수의 핀은 복수의 핀 그리드가 연장되는 제1 방향을 따라 연장되고, 상기 복수의 핀 그리드 중 각각의 인접한 2개의 핀 그리드는 그 사이에 핀 피치를 가진다. 상기 복수의 핀 중 적어도 하나는 상기 복수의 핀 그리드와 정렬되지 않는다.

일부 실시예에서, 상기 복수의 핀 중 적어도 하나는 상기 적어도 하나의 메모리 셀의 메모리 핀 중 적어도 하나와 정렬되거나; 상기 복수의 핀 중 적어도 하나는 상기 적어도 하나의 메모리 셀의 상기 메모리 핀과 정렬되지 않는다.

일부 실시예에서, 상기 적어도 하나의 메모리 셀은 복수의 메모리 핀을 포함한다. 상기 복수의 메모리 핀은 상기 복수의 핀을 향해 연장되고, 상기 복수의 핀으로부터 분리된다. 상기 복수의 메모리 핀 중 적어도 하나는 상기 복수의 핀과 정렬되지 않는다.

일부 실시예에서, 상기 복수의 핀 그룹은 개별 트랜지스터를 형성하기위한 제1 핀 그룹, 제2 핀 그룹, 및 제3 핀 그룹을 포함한다. 상기 제2 핀 그룹은 상기 제1 핀 그룹과 상기 제3 핀 그룹 사이에 배치된다. 상기 제1 핀 그룹과 상기 제2 핀 그룹 사이의 거리와 상기 제2 핀 그룹과 상기 제3 핀 그룹 사이의 거리 중 적어도 하나는 핀 피치의 정수배가 아니다.

일부 실시예에서, 상기 적어도 하나의 논리 셀은 복수의 제1 도전 레일 및 복수의 제2 도전 레일을 더 포함한다. 상기 복수의 제1 도전 레일은 상기 복수의 핀 위의 제1 도전층에 배치된다. 상기 복수의 제2 도전 레일은 상기 제1 도전층에 배치되고, 상기 복수의 제1 도전 레일 사이에 배치된다. 상기 복수의 제1 도전 레일은 레이아웃 다이어그램에서 상기 복수의 핀으로부터 분리되고, 상기 복수의 제2 도전 레일 중 적어도 하나는 레이아웃 다이어그램에서 상기 복수의 핀과 부분적으로 중첩된다.

또한, 메모리 셀 및 논리 셀을 포함하는 반도체 소자가 개시된다. 상기 메모리 셀은 셀 높이를 가지며, 제1 방향을 따라 연장되는 복수의 제1 핀을 포함한다. 상기 논리 셀은 상기 메모리 셀에 접하고, 상기 셀 높이를 가진다. 상기 논리 셀은 복수의 제2 핀을 포함한다. 상기 복수의 제2 핀은 상기 셀 높이 및 상기 제1 방향을 따라 연장되는 복수의 핀 그리드를 기초로 상기 제1 방향을 따라 연장된다. 상기 복수의 핀 그리드 중 각각의 인접한 2개의 핀 그리드는 그 사이에 핀 피치를 가진다. 상기 복수의 제2 핀 중 적어도 하나는 상기 복수의 제1 핀 중 적어도 하나와 실질적으로 정렬되고, 상기 복수의 제2 핀 중 적어도 하나는 상기 복수의 핀 그리드와 정렬되지 않는다.

일부 실시예에서, 상기 복수의 제2 핀은 트랜지스터를 형성하기 위해 복수의 핀 그룹으로 분리되고, 상기 복수의 핀 그룹은 제1 핀 그룹과 해당 제1 핀 그룹에 인접한 제2 핀 그룹을 포함한다. 상기 제1 핀 그룹 내의 제1 핀의 상부 엣지와 상기 제2 핀 그룹에 있고 상기 제1 핀에 인접한 제2 핀의 상부 엣지 사이의 거리는 상기 핀 피치의 정수배가 아니다.

일부 실시예에서, 상기 복수의 핀 그룹은 제3 핀 그룹을 더 포함한다. 상기 제1 핀 그룹은 제1 트랜지스터를 형성하도록 구성되고, 상기 제2 핀 그룹은 제2 트랜지스터를 형성하도록 구성되고, 상기 제3 핀 그룹은 제3 트랜지스터를 형성하도록 구성된다. 상기 제2 핀 그룹은 상기 제1 핀 그룹과 상기 제3 핀 그룹 사이에 배치된다. 상기 제1 핀 그룹과 상기 제2 핀 그룹 사이의 거리는 상기 제2 핀 그룹과 상기 제3 핀 그룹 사이의 거리와 상이하다.

일부 실시예에서, 상기 복수의 제2 핀은 개별 트랜지스터를 형성하기 위해 복수의 핀 그룹으로 분리된다. 상기 복수의 핀 그룹 중 제1 핀 그룹 내의 제1 핀의 상부 엣지와 상기 복수의 핀 그룹 중 제2 핀 그룹 내에 있고 상기 제1 핀에 인접한 제2 핀의 상부 엣지 사이의 거리는 상기 핀 피치의 정수배보다 크다.

일부 실시예에서, 상기 복수의 제1 핀 중 적어도 하나는 레이아웃 다이어그램에서 상기 복수의 핀 그리드 중 적어도 하나와 정렬된다. 상기 복수의 제1 핀은 상기 제1 방향을 따라 상기 복수의 제2 핀으로부터 분리된다. 상기 복수의 제1 핀 중 하나와 상기 복수의 제2 핀 중 하나와의 사이의 거리는 상기 복수의 제1 핀 중 다른 하나와 상기 복수의 제2 핀 중 다른 하나와의 사이의 거리와 상이하다.

일부 실시예에서, 상기 논리 셀은 복수의 제1 도전 레일 및 복수의 제2 도전 레일을 더 포함한다. 상기 복수의 제1 도전 레일은 상기 복수의 제1 핀 및 상기 복수의 제2 핀 위의 제1 도전층에 배치되고, 상기 제1 방향을 따라 연장된다. 상기 복수의 제2 도전 레일은 상기 제1 도전층에 배치되고, 상기 복수의 제1 도전 레일 사이에 배치되고, 상기 제1 방향을 따라 연장된다. 상기 복수의 제1 도전 레일은 레이아웃 다이어그램에서 상기 복수의 제2 핀으로부터 분리되고, 상기 복수의 제2 도전 레일 중 적어도 하나는 레이아웃 다이어그램에서 상기 복수의 제2 핀과 부분적으로 중첩된다.

일부 실시예에서, 상기 복수의 제2 핀은 트랜지스터를 형성하기 위해 복수의 핀 그룹으로 분리된다. 상기 복수의 제1 도전 레일의 폭은 상기 복수의 핀 그룹 중 2개의 인접한 핀 그룹 사이의 거리보다 작거나 그와 동일하다. 상기 복수의 제2 도전 레일 중 하나의 폭은 상기 복수의 제2 핀 중 하나의 폭보다 크거나 그와 동일하다.

일부 실시예에서, 상기 복수의 제2 핀은 복수의 핀 그룹으로 분리된다. 상기 복수의 제2 도전 레일은 복수의 레일 그룹으로 분리되고, 상기 복수의 레일 그룹 중 인접하는 2개의 레일 그룹은 상기 복수의 제1 도전 레일 중 하나에 의해 서로 분리된다. 상기 복수의 핀 그룹 및 상기 복수의 레일 그룹은 레이아웃 다이어그램에서 중첩되고, 상기 복수의 핀 그룹의 수는 상기 복수의 레일 그룹의 수와 동일하다.

일부 실시예에서, 상기 메모리 셀은 복수의 제3 도전 레일을 더 포함한다. 상기 복수의 제3 도전 레일은 상기 제1 도전층에 배치되고 상기 제1 방향을 따라 연장된다. 상기 복수의 제3 도전 레일은 레이아웃 다이어그램에서 상기 복수의 제1 핀과 부분적으로 중첩된다. 상기 복수의 제3 도전 레일은 상기 복수의 제1 도전 레일 및 상기 복수의 제2 도전 레일 중 적어도 하나와 정렬되지 않는다.

또한, 다음과 같은 동작을 포함하는 방법이 개시된다. 메모리 셀에 나란히 배치된 논리 셀에서, 집적 회로 내에 대응하는 트랜지스터를 형성하기 위해 레이아웃 다이어그램에서 상기 메모리 셀의 셀 높이와 동일한 상기 논리 셀의 셀 높이 내에서 서로 분리되고 제1 방향을 따라 연장되는 적어도 3개의 핀 그룹이 형성된다.

일부 실시예에서, 상기 적어도 3개의 핀 그룹을 형성하는 동작은 다음 동작 중 적어도 하나를 포함한다. 상기 적어도 3개의 핀 그룹 내의 적어도 하나의 핀은 상기 메모리 셀의 메모리 핀 중 적어도 하나와 정렬되도록 형성되거나; 상기 적어도 3개의 핀 그룹 내의 적어도 하나의 핀은 상기 메모리 셀의 상기 메모리 핀과 정렬되지 않도록 형성된다.

일부 실시예에서, 상기 적어도 3개의 핀 그룹은 제1 핀 그룹, 제2 핀 그룹, 및 제3 핀 그룹을 포함한다. 상기 제2 핀 그룹은 레이아웃 다이어그램에서 상기 제1 핀 그룹과 상기 제3 핀 그룹 사이에 배치된다. 상기 제1 핀 그룹 내의 제1 핀의 상부 엣지와 상기 제2 핀 그룹 내에 있고 상기 제1 핀에 인접한 제2 핀의 상부 엣지 사이의 거리는 핀 그리드 중 각각의 인접한 2개의 핀 그리드 사이의 핀 피치의 정수배가 아니다.

일부 실시예에서, 방법은 다음 동작을 더 포함한다. 상기 논리 셀에서, 집적 회로에서 상기 적어도 3개의 핀 그룹 위의 제1 도전층에 복수의 제1 도전 레일이 형성된다. 상기 논리 셀에서, 복수의 제2 도전 레일이 상기 제1 도전층에 형성된다. 상기 복수의 제2 도전 레일은 레이아웃 다이어그램에서 상기 복수의 제1 도전 레일 사이에 배치된다.

일부 실시예에서, 레이아웃 다이어그램에서, 상기 논리 셀의 복수의 핀이 집적 회로에 형성된 상기 메모리 셀의 복수의 메모리 핀으로부터 분리된다. 상기 복수의 메모리 핀은 상기 복수의 핀을 향해 연장된다. 레이아웃 다이어그램에서, 상기 복수의 핀 중 적어도 하나는 상기 복수의 메모리 핀과 정렬되지 않는다.

이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.

[실시예 1]

반도체 소자로서:

적어도 하나의 메모리 셀; 및

상기 적어도 하나의 메모리 셀에 나란히 배치되고 복수의 핀을 포함하는 적어도 하나의 논리 셀

을 포함하고,

상기 복수의 핀은 트랜지스터를 형성하기 위해 복수의 핀 그룹으로 분리되고,

상기 복수의 핀 그룹의 2개의 인접한 그룹 사이의 거리는 상기 복수의 핀 그룹의 다른 2개의 인접한 그룹 사이의 거리와 상이한 것인, 반도체 소자.

[실시예 2]

실시예 1에 있어서,

상기 복수의 핀은 복수의 핀 그리드가 연장되는 제1 방향을 따라 연장되고, 상기 복수의 핀 그리드 중 각각의 인접한 2개의 핀 그리드는 그 사이에 핀 피치를 가지며, 상기 복수의 핀 중 적어도 하나는 상기 복수의 핀 그리드와 정렬되지 않는 것인, 반도체 소자.

[실시예 3]

실시예 1에 있어서,

상기 복수의 핀 중 적어도 하나는 상기 적어도 하나의 메모리 셀의 메모리 핀 중 적어도 하나와 정렬되거나; 또는

상기 복수의 핀 중 적어도 하나는 상기 적어도 하나의 메모리 셀의 상기 메모리 핀과 정렬되지 않는 것인, 반도체 소자.

[실시예 4]

실시예 1에 있어서,

상기 적어도 하나의 메모리 셀은 복수의 메모리 핀을 포함하고,

상기 복수의 메모리 핀은, 상기 복수의 핀을 향해 연장되고 상기 복수의 핀으로부터 분리되며,

상기 복수의 메모리 핀 중 적어도 하나는 상기 복수의 핀과 정렬되지 않는 것인, 반도체 소자.

[실시예 5]

실시예 1에 있어서,

상기 복수의 핀 그룹은 개별 트랜지스터를 형성하기 위해 제1 핀 그룹, 제2 핀 그룹, 및 제3 핀 그룹을 포함하고,

상기 제2 핀 그룹은 상기 제1 핀 그룹과 상기 제3 핀 그룹 사이에 배치되며,

상기 제1 핀 그룹과 상기 제2 핀 그룹 사이의 거리와 상기 제2 핀 그룹과 상기 제3 핀 그룹 사이의 거리 중 적어도 하나는 핀 피치의 정수배가 아닌 것인, 반도체 소자.

[실시예 6]

실시예 1에 있어서,

상기 적어도 하나의 논리 셀은:

상기 복수의 핀 위의 제1 도전층에 배치된 복수의 제1 도전 레일; 및

상기 제1 도전층에 배치되고, 상기 복수의 제1 도전 레일 사이에 배치된 복수의 제2 도전 레일

을 더 포함하고,

상기 복수의 제1 도전 레일은 레이아웃 뷰에서 상기 복수의 핀으로부터 분리되고, 상기 복수의 제2 도전 레일 중 적어도 하나는 레이아웃 뷰에서 상기 복수의 핀과 부분적으로 중첩되는 것인, 반도체 소자.

[실시예 7]

반도체 소자로서:

제1 방향을 따라 연장되는 복수의 제1 핀을 포함하고 셀 높이를 가지는 메모리 셀; 및

상기 메모리 셀에 접하고, 상기 셀 높이를 가지며, 상기 셀 높이 및 상기 제1 방향을 따라 연장되는 복수의 핀 그리드를 기초로 상기 제1 방향을 따라 연장되는 복수의 제2 핀을 포함하는 논리 셀

을 포함하며,

상기 복수의 핀 그리드 중 각각의 인접한 2개의 핀 그리드는 그 사이에 핀 피치를 가지며,

상기 복수의 제2 핀 중 적어도 하나는 상기 복수의 제1 핀 중 적어도 하나와 실질적으로 정렬되고, 상기 복수의 제2 핀 중 적어도 하나는 상기 복수의 핀 그리드와 정렬되지 않는 것인, 반도체 소자.

[실시예 8]

실시예 7에 있어서,

상기 복수의 제2 핀은 트랜지스터를 형성하기 위해 복수의 핀 그룹으로 분리되고, 상기 복수의 핀 그룹은 제1 핀 그룹과 상기 제1 핀 그룹에 인접한 제2 핀 그룹을 포함하고,

상기 제1 핀 그룹 내의 제1 핀의 상부 엣지와 상기 제2 핀 그룹에 있고 상기 제1 핀에 인접한 제2 핀의 상부 엣지와의 사이의 거리는 상기 핀 피치의 정수배가 아닌 것인, 반도체 소자.

[실시예 9]

실시예 8에 있어서,

상기 복수의 핀 그룹은 제3 핀 그룹을 더 포함하고, 상기 제1 핀 그룹은 제1 트랜지스터를 형성하도록 구성되고, 상기 제2 핀 그룹은 제2 트랜지스터를 형성하도록 구성되고, 상기 제3 핀 그룹은 제3 트랜지스터를 형성하도록 구성되며,

상기 제2 핀 그룹은 상기 제1 핀 그룹과 상기 제3 핀 그룹 사이에 배치되며,

상기 제1 핀 그룹과 상기 제2 핀 그룹 사이의 거리는 상기 제2 핀 그룹과 상기 제3 핀 그룹 사이의 거리와 상이한 것인, 반도체 소자.

[실시예 10]

실시예 7에 있어서,

상기 복수의 제2 핀은 개별 트랜지스터를 형성하기 위해 복수의 핀 그룹으로 분리되며,

상기 복수의 핀 그룹 중 제1 핀 그룹 내의 제1 핀의 상부 엣지와 상기 복수의 핀 그룹 중 제2 핀 그룹 내에 있고 상기 제1 핀에 인접한 제2 핀의 상부 엣지와의 사이의 거리는 상기 핀 피치의 정수배보다 큰 것인, 반도체 소자.

[실시예 11]

실시예 7에 있어서,

상기 복수의 제1 핀 중 적어도 하나는 레이아웃 뷰에서 상기 복수의 핀 그리드 중 적어도 하나와 정렬되고,

상기 복수의 제1 핀은 상기 제1 방향을 따라 상기 복수의 제2 핀으로부터 분리되며,

상기 복수의 제1 핀 중 하나와 상기 복수의 제2 핀 중 하나와의 사이의 거리는 상기 복수의 제1 핀 중 다른 하나와 상기 복수의 제2 핀 중 다른 하나와의 사이의 거리와 상이한 것인, 반도체 소자.

[실시예 12]

실시예 7에 있어서,

상기 논리 셀은:

상기 복수의 제1 핀 및 상기 복수의 제2 핀 위의 제1 도전층에 배치되고, 상기 제1 방향을 따라 연장되는 복수의 제1 도전 레일; 및

상기 제1 도전층에 배치되고, 상기 복수의 제1 도전 레일 사이에 배치되고, 상기 제1 방향을 따라 연장되는 복수의 제2 도전 레일

을 더 포함하고,

상기 복수의 제1 도전 레일은 레이아웃 뷰에서 상기 복수의 제2 핀으로부터 분리되고, 상기 복수의 제2 도전 레일 중 적어도 하나는 레이아웃 뷰에서 상기 복수의 제2 핀과 부분적으로 중첩되는 것인, 반도체 소자.

[실시예 13]

실시예 12에 있어서,

상기 복수의 제2 핀은 트랜지스터를 형성하기 위해 복수의 핀 그룹으로 분리되고,

상기 복수의 제1 도전 레일의 폭은 상기 복수의 핀 그룹 중 2개의 인접한 핀 그룹 사이의 거리보다 작거나 동일하며,

상기 복수의 제2 도전 레일 중 하나의 폭은 상기 복수의 제2 핀 중 하나의 폭보다 크거나 동일한 것인, 반도체 소자.

[실시예 14]

실시예 12에 있어서,

상기 복수의 제2 핀은 복수의 핀 그룹으로 분리되고,

상기 복수의 제2 도전 레일은 복수의 레일 그룹으로 분리되고, 상기 복수의 레일 그룹 중 인접하는 2개의 레일 그룹은 상기 복수의 제1 도전 레일 중 하나에 의해 서로 분리되며,

상기 복수의 핀 그룹 및 상기 복수의 레일 그룹은 레이아웃 뷰에서 중첩되고, 상기 복수의 핀 그룹의 수는 상기 복수의 레일 그룹의 수와 동일한 것인, 반도체 소자.

[실시예 15]

실시예 12에 있어서,

상기 메모리 셀은:

상기 제1 도전층에 배치되고 상기 제1 방향을 따라 연장되는 복수의 제3 도전 레일을 더 포함하고,

상기 복수의 제3 도전 레일은 레이아웃 뷰에서 상기 복수의 제1 핀과 부분적으로 중첩되고,

상기 복수의 제3 도전 레일은 상기 복수의 제1 도전 레일 및 상기 복수의 제2 도전 레일 중 적어도 하나와 정렬되지 않는 것인, 반도체 소자.

[실시예 16]

집적 회로(IC)를 제조하는 방법으로서:

메모리 셀에 나란히 배치된 논리 셀에서,

상기 집적 회로 내에 대응하는 트랜지스터를 형성하기 위해, 레이아웃 뷰에서 상기 메모리 셀의 셀 높이와 동일한 상기 논리 셀의 셀 높이 내에서, 서로 분리되고 제1 방향을 따라 연장되는 적어도 3개의 핀 그룹을 형성하는 단계

를 포함하는, 방법.

[실시예 17]

실시예 16에 있어서,

상기 적어도 3개의 핀 그룹을 형성하는 단계는:

상기 메모리 셀의 메모리 핀 중 적어도 하나와 정렬되도록 상기 적어도 3개의 핀 그룹에 적어도 하나의 핀을 형성하는 단계; 및

상기 메모리 셀의 상기 메모리 핀과 정렬되지 않도록 상기 적어도 3개의 핀 그룹에 적어도 하나의 핀을 형성하는 단계

중 적어도 하나의 단계를 포함하는 것인, 방법.

[실시예 18]

실시예 16에 있어서,

상기 적어도 3개의 핀 그룹은 제1 핀 그룹, 제2 핀 그룹, 및 제3 핀 그룹을 포함하고,

상기 제2 핀 그룹은 레이아웃 뷰에서 상기 제1 핀 그룹과 상기 제3 핀 그룹 사이에 배치되며,

상기 제1 핀 그룹 내의 제1 핀의 상부 엣지와 상기 제2 핀 그룹 내에 있고 상기 제1 핀에 인접한 제2 핀의 상부 엣지와의 사이의 거리는 핀 그리드 중 각각의 인접한 2개의 핀 그리드 사이의 핀 피치의 정수배가 아닌 것인, 방법.

[실시예 19]

실시예 16에 있어서,

상기 논리 셀에서,

상기 집적 회로에서 상기 적어도 3개의 핀 그룹 위의 제1 도전층에 복수의 제1 도전 레일을 형성하는 단계; 및

상기 제1 도전층에 복수의 제2 도전 레일을 형성하는 단계 - 상기 복수의 제2 도전 레일은 레이아웃 뷰에서 상기 복수의 제1 도전 레일 사이에 배치됨 -

를 더 포함하는, 방법.

[실시예 20]

실시예 16에 있어서,

레이아웃 뷰에서, 상기 논리 셀의 복수의 핀이 집적 회로에 형성된 상기 메모리 셀의 복수의 메모리 핀으로부터 분리되고, 상기 복수의 메모리 핀은 상기 복수의 핀을 향해 연장되며, 상기 복수의 핀 중 적어도 하나는 상기 복수의 메모리 핀과 정렬되지 않는 것인, 방법.

Claims (10)

1. 반도체 소자로서:
   적어도 하나의 메모리 셀; 및
   상기 적어도 하나의 메모리 셀에 나란히 배치되고 복수의 핀을 포함하는 적어도 하나의 논리 셀
   을 포함하고,
   상기 복수의 핀은 트랜지스터를 형성하기 위해 복수의 핀 그룹으로 분리되고,
   상기 복수의 핀 그룹의 2개의 인접한 그룹 사이의 거리는 상기 복수의 핀 그룹의 다른 2개의 인접한 그룹 사이의 거리와 상이하고,
   상기 복수의 핀은 복수의 핀 그리드가 연장되는 제1 방향을 따라 연장되고,
   상기 복수의 핀 그리드 중 각각의 인접한 2개의 핀 그리드는 그 사이에 핀 피치를 가지며, 상기 복수의 핀 중 적어도 하나는 상기 복수의 핀 그리드와 정렬되지 않는 것인, 반도체 소자.
2. 제1항에 있어서,
   상기 복수의 핀 중 적어도 하나는 상기 적어도 하나의 메모리 셀의 메모리 핀 중 적어도 하나와 정렬되거나; 또는
   상기 복수의 핀 중 적어도 하나는 상기 적어도 하나의 메모리 셀의 상기 메모리 핀과 정렬되지 않는 것인, 반도체 소자.
3. 제1항에 있어서,
   상기 적어도 하나의 메모리 셀은 복수의 메모리 핀을 포함하고,
   상기 복수의 메모리 핀은, 상기 복수의 핀을 향해 연장되고 상기 복수의 핀으로부터 분리되며,
   상기 복수의 메모리 핀 중 적어도 하나는 상기 복수의 핀과 정렬되지 않는 것인, 반도체 소자.
4. 반도체 소자로서:
   적어도 하나의 메모리 셀; 및
   상기 적어도 하나의 메모리 셀에 나란히 배치되고 복수의 핀을 포함하는 적어도 하나의 논리 셀
   을 포함하고,
   상기 복수의 핀은 트랜지스터를 형성하기 위해 복수의 핀 그룹으로 분리되고,
   상기 복수의 핀 그룹의 2개의 인접한 그룹 사이의 거리는 상기 복수의 핀 그룹의 다른 2개의 인접한 그룹 사이의 거리와 상이하고,
   상기 복수의 핀 그룹은 개별 트랜지스터를 형성하기 위해 제1 핀 그룹, 제2 핀 그룹, 및 제3 핀 그룹을 포함하고,
   상기 제2 핀 그룹은 상기 제1 핀 그룹과 상기 제3 핀 그룹 사이에 배치되며,
   상기 제1 핀 그룹과 상기 제2 핀 그룹 사이의 거리와 상기 제2 핀 그룹과 상기 제3 핀 그룹 사이의 거리, 중 적어도 하나는 핀 피치의 정수배가 아닌 것인, 반도체 소자.
5. 제1항에 있어서,
   상기 적어도 하나의 논리 셀은:
   상기 복수의 핀 위의 제1 도전층에 배치된 복수의 제1 도전 레일; 및
   상기 제1 도전층에 배치되고, 상기 복수의 제1 도전 레일 사이에 배치된 복수의 제2 도전 레일
   을 더 포함하고,
   상기 복수의 제1 도전 레일은 레이아웃 뷰에서 상기 복수의 핀으로부터 분리되고, 상기 복수의 제2 도전 레일 중 적어도 하나는 레이아웃 뷰에서 상기 복수의 핀과 부분적으로 중첩되는 것인, 반도체 소자.
6. 반도체 소자로서:
   제1 방향을 따라 연장되는 복수의 제1 핀을 포함하고 셀 높이를 가지는 메모리 셀; 및
   상기 메모리 셀에 접하고, 상기 셀 높이를 가지며, 상기 셀 높이 및 상기 제1 방향을 따라 연장되는 복수의 핀 그리드를 기초로 상기 제1 방향을 따라 연장되는 복수의 제2 핀을 포함하는 논리 셀
   을 포함하며,
   상기 복수의 핀 그리드 중 각각의 인접한 2개의 핀 그리드는 그 사이에 핀 피치를 가지며,
   상기 복수의 제2 핀 중 적어도 하나는 상기 복수의 제1 핀 중 적어도 하나와 정렬되고, 상기 복수의 제2 핀 중 적어도 하나는 상기 복수의 핀 그리드와 정렬되지 않는 것인, 반도체 소자.
7. 제6항에 있어서,
   상기 복수의 제2 핀은 트랜지스터를 형성하기 위해 복수의 핀 그룹으로 분리되고, 상기 복수의 핀 그룹은 제1 핀 그룹과 상기 제1 핀 그룹에 인접한 제2 핀 그룹을 포함하고,
   상기 제1 핀 그룹 내의 제1 핀의 상부 엣지와 상기 제2 핀 그룹에 있고 상기 제1 핀에 인접한 제2 핀의 상부 엣지와의 사이의 거리는 상기 핀 피치의 정수배가 아닌 것인, 반도체 소자.
8. 제7항에 있어서,
   상기 복수의 핀 그룹은 제3 핀 그룹을 더 포함하고, 상기 제1 핀 그룹은 제1 트랜지스터를 형성하도록 구성되고, 상기 제2 핀 그룹은 제2 트랜지스터를 형성하도록 구성되고, 상기 제3 핀 그룹은 제3 트랜지스터를 형성하도록 구성되며,
   상기 제2 핀 그룹은 상기 제1 핀 그룹과 상기 제3 핀 그룹 사이에 배치되며,
   상기 제1 핀 그룹과 상기 제2 핀 그룹 사이의 거리는 상기 제2 핀 그룹과 상기 제3 핀 그룹 사이의 거리와 상이한 것인, 반도체 소자.
9. 제7항에 있어서,
   상기 복수의 제2 핀은 개별 트랜지스터를 형성하기 위해 복수의 핀 그룹으로 분리되며,
   상기 복수의 핀 그룹 중 제1 핀 그룹 내의 제1 핀의 상부 엣지와 상기 복수의 핀 그룹 중 제2 핀 그룹 내에 있고 상기 제1 핀에 인접한 제2 핀의 상부 엣지와의 사이의 거리는 상기 핀 피치의 정수배보다 큰 것인, 반도체 소자.
10. 집적 회로(IC)를 제조하는 방법으로서:
    메모리 셀에 나란히 배치된 논리 셀에서,
    상기 집적 회로 내에 대응하는 트랜지스터를 형성하기 위해, 레이아웃 뷰에서 상기 메모리 셀의 셀 높이와 동일한 상기 논리 셀의 셀 높이 내에서, 제1 방향을 따라 연장되는 복수의 핀 그리드에 기초하여 상기 제1 방향을 따라 연장되고 서로 분리되는 적어도 3개의 핀 그룹을 형성하는 단계
    를 포함하고,
    상기 복수의 핀 그리드 중 각각의 인접한 2개의 핀 그리드는 그 사이에 핀 피치를 가지며,
    상기 적어도 3개의 핀 그룹 중 적어도 하나의 핀은 상기 복수의 핀 그리드와 정렬되지 않는 것인, 방법.

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