TW202213645A

TW202213645A - 半導體裝置及製造積體電路之方法

Info

Publication number: TW202213645A
Application number: TW110101849A
Authority: TW
Inventors: 蕭有呈; 胡智翔; 王茹毓; 陳蓉萱; 江庭瑋
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2020-09-28
Filing date: 2021-01-18
Publication date: 2022-04-01
Also published as: TWI747719B; KR102459553B1; US20220102363A1; DE102020127462B4; US11552085B2; KR20220042988A; DE102020127462A1; US20230111939A1; CN113937063A; US20230124337A1

Abstract

一種半導體裝置包括至少一個記憶體單元及至少一個邏輯單元。至少一個邏輯單元鄰近至少一個記憶體單元設置且包括複數個鰭片。此些鰭片被分成用於形成電晶體之複數個鰭片組。此些鰭片組中的兩個相鄰組之間的距離與此些鰭片組中的另外兩個相鄰組之間的距離不同。本文亦揭示一種方法。

Description

半導體裝置

無

包括位元單元及周邊單元之靜態隨機存取記憶體(Static random access memory；SRAM)通常係藉由半導體裝置來實施。表示半導體裝置之一種方法為使用被稱為具有柵格(grid)之佈局圖的平面圖。佈局圖係在設計規則之背景下產生。例如，對於佈局圖中的周邊單元，鰭片狀主動區中的每一者的佈置被限制於對應之單元高度，且此亦限制了主動區之密度及佈局圖之面積縮放。

無

以下揭示提供用於實施所提供主題之不同特徵的許多不同之實施例或實例。在下文描述組件及佈置之具體實例，以簡化本揭示案之一些實施例。當然，此些實例僅為示例且不意欲為限制性的。例如，在接下來之描述中第一特徵在第二特徵上方或之上形成可包括第一特徵與第二特徵直接接觸地形成之實施例，且亦可包括在第一特徵與第二特徵之間可形成額外特徵使得第一特徵與第二特徵可能不直接接觸的實施例。另外，本揭示案之一些實施例在各種實例中可重複參考數字及/或字母。此重複係為了簡單及清楚起見，且自身並未指定所論述之各種實施例及/或組態之間的關係。

本說明書中所使用之術語大體上具有其在本領域中及在每一術語所使用之具體情形中的一般含義。在本說明書中實例(包括本文所論述之任何術語的實例)之使用為說明性的，且決不會限制本揭示案之一些實施例或任何列舉之術語的範疇及含義。同樣地，本揭示案之一些實施例不限於在本說明書中給出之各種實施例。

雖然在本文中可使用「第一」、「第二」等術語來描述各種元件，但此些元件不應受此些術語限制。此些術語用於將一個元件與另一個元件區分開。例如，第一元件可被稱為第二元件，且類似地，第二元件可被稱為第一元件，而不會脫離實施例之範疇。如本文中所使用，術語「及/或」包括相關聯之所列項目中的一者或多者的任何及所有組合。

此外，為便於理解，貫穿本說明書可使用空間相關術語，諸如「下伏」、「下方」、「下部」、「上覆」、「上部」及類似者，來描述如圖中所示的一個元件或特徵與另一個(些)元件或特徵的關係。除了圖中繪示之取向之外，空間相關術語亦意欲涵蓋裝置在使用中或在操作中的不同取向。結構可以其他方式取向(例如，旋轉90度或採取其他取向)，且本文中使用之空間相關描述詞可同樣地相應地進行解釋。

如本文中所使用，「大約」、「約」、「近似」或「大致上」應大體上係指給定值或範圍之任何近似值，其中該術語視其所屬之各種領域而改變，且該術語之範圍應依據熟習其所屬領域之技術者所理解的最寬泛之解釋，以便涵蓋所有此類修改及類似結構。在一些實施例中，該術語將大體上表示與給定值或範圍相差20%，較佳相差10%，且更佳相差5%。本文中給出之數值數量為近似的，意謂著若非明確指示否則可推斷出術語「大約」、「約」、「近似」或「大致上」，或表示其他近似值。

現在參看第1圖。第1圖為根據本揭示案之一些實施例的半導體裝置100的簡化方塊圖。半導體裝置100包括電路巨集(下文為巨集)102。在一些實施例中，巨集102為靜態隨機存取記憶體(static random access memory；SRAM)巨集。在一些其他實施例中，巨集102為與SRAM巨集不同的巨集。

在一些實施例中，巨集102包括記憶體單元(第1圖中未示)及周邊電路(第1圖中未示)。記憶體單元亦被稱為位元單元，且用以儲存記憶體位元。周邊單元亦被稱為設置於位元單元周圍之邏輯單元，且用以實施各種邏輯功能。邏輯單元之邏輯功能包括，例如，寫入及/或讀取解碼、字線選擇、位元線選擇、資料驅動及記憶體自檢(self-testing)。給出上述邏輯單元之邏輯功能以便於闡述。邏輯單元之各種邏輯功能係在本揭示案之一些實施例之預期範疇內。

在一些實施例中，在包括(例如)SRAM之記憶體裝置中使用位元單元及邏輯單元。換言之，基於巨集102，記憶體裝置包括至少一個位元單元及至少一個邏輯單元。在一些實施例中，藉由6個或8個電晶體來實施位元單元及邏輯單元中的至少一者。

現在參看第2圖。第2圖為根據本揭示案之一些實施例的與第1圖中所示之半導體裝置100對應的記憶體裝置MC0的示意圖。在一些實施例中，根據第1圖中所示之巨集102來產生記憶體裝置MC0。

為了在第2圖中進行說明，記憶體裝置MC0包括位元單元210及邏輯單元220。邏輯單元220鄰接位元單元210。邏輯單元220包括用以形成電晶體之主動區AA1、AA2及AA3 (亦被稱為主動區域)。為簡單起見，主動區AA1、AA2及AA3中的每一者在下文被稱為AA以便於說明，因為在一些實施例中，主動區AA1、AA2及AA3中的每一者以類似方式操作。位元單元210亦包括用於形成電晶體之主動區AA (未圖示)，此些電晶體與在邏輯單元220中形成之電晶體隔開。為了便於說明，在邏輯單元220中僅示出幾個主動區AA。在第2圖或本揭示案之其他實施例中未示出用於形成電晶體或其他電路單元的各種元件，此些其他電路單元包括(例如)與電晶體之源極及汲極對應的導電段。

邏輯單元220中的主動區AA成行(column)地佈置且包括主動元件221、222、223、224、225及226。為簡單起見，主動元件221、222、223、224、225及226中的每一者在下文被稱為FN以便於說明，因為在一些實施例中，主動元件221、222、223、224、225及226中的每一者以類似方式操作。主動元件FN形成於對應之主動區AA中。具體而言，主動元件221及222形成於主動區AA1中；主動元件223及224形成於主動區AA2中；且主動元件225及226形成於主動區AA3中。此外，主動元件FN分成若干組，包括(例如)用於形成電晶體之第一組T1、用於形成另一個電晶體之第二組T2，及用於形成再一個電晶體之第三組T3。換言之，一個邏輯單元220包括三個以上電晶體，且此些電晶體中的每一者由至少兩個主動元件FN形成。換言之，參看第2圖，在邏輯單元220中包括三個電晶體，且基於被分到三個組T1、T2及T3中的兩個主動元件FN來產生此些電晶體中的每一者。

在一些實施例中，主動區AA為多晶矽。在一些實施例中，主動區AA由p型摻雜材料製成。在一些其他實施例中，主動區AA由n型摻雜材料製成。在各種實施例中，主動區AA用以形成電晶體之通道。在一些其他實施例中，主動區AA為鰭片狀主動區且用以形成鰭片結構，該些鰭片結構用於形成鰭片場效電晶體(FinFET)。在此些主動區AA中形成之主動元件FN為鰭片結構(下文中，在本揭示案之一些實施例中，被稱為鰭片FN)。為便於說明，在邏輯單元220中僅示出主動區AA及鰭片FN。邏輯單元220中的各種數目之主動區AA及鰭片FN係在本揭示案之一些實施例之預期範疇內。

給出記憶體裝置MC0之組態以便於說明。記憶體裝置MC0之各種組態係在本揭示案之一些實施例之預期範疇內。此外，給出鰭片FN之數目及佈置以便於說明。用於實施邏輯單元220的各種數目及佈置之鰭片FN係在本揭示案之一些實施例之預期範疇內。例如，在一些實施例中，對應組中的鰭片FN的數目為兩個以上(例如，組T1中有三個鰭片FN)，且對應電晶體為具有多鰭片結構的鰭片FET (例如，形成於組T1中的三鰭片鰭片FET)。在替代實施例中，鰭片FN成列佈置。

現在參看第3圖。第3圖為根據本揭示案之一些實施例的與第1圖中所示之半導體裝置100對應的記憶體裝置MC1的示意圖。在一些實施例中，根據第1圖中所示之巨集102來產生記憶體裝置MC1。在一些實施例中，基於第2圖中所示之記憶體裝置MC0來建構記憶體裝置MC1。

為了在第3圖中進行說明，記憶體裝置MC1包括位元單元310、330及邏輯單元320、340。位元單元310、330及邏輯單元320、340按列(row)及行佈置為陣列。位元單元310鄰近邏輯單元320沿著一個列設置，且位元單元330鄰近邏輯單元340沿著另一個列設置，其中此另一個列鄰接佈置有位元單元310與邏輯單元320的列。

在一些實施例中，位元單元310與位元單元330相同。在一些其他實施例中，位元單元310與位元單元330不同，且其間之差異包括(例如)單元高度及電晶體結構之數目。在各種實施例中，位元單元310、330與第2圖中所示之位元單元210相同。

在一些實施例中，位元單元310耦接至與耦接至位元單元330之位元線相同的至少一個位元線，用以接收自此位元線傳輸之位元資料。換言之，位元單元310與位元單元330共用至少一個位元線來接收相同之位元資料。在各種實施例中，位元單元310耦接至與耦接至位元單元330之字線相同的至少一個字線，用以接收自此字線傳輸之程式資料。換言之，位元單元310與位元單元330共用至少一個位元線來接收相同之程式資料。

在一些實施例中，邏輯單元320與邏輯單元340相同。在一些其他實施例中，邏輯單元320與邏輯單元340不同，且其間之差異包括(例如)單元高度及邏輯功能。在各種實施例中，邏輯單元320、340與第2圖中所示之位元單元210相同。

在一些實施例中，邏輯單元320耦接至與耦接至邏輯單元340之訊號線相同的至少一個訊號線，用以接收自此訊號線傳輸之程式資料。在各種實施例中，邏輯單元320耦接至與耦接至邏輯單元340之訊號線不同的訊號線，用以接收自此訊號線傳輸之程式資料。

繼續參看第3圖，邏輯單元320包括主動區AA1、AA2及AA3，且主動區AA1、AA2及AA3用以分別形成成行地佈置的鰭片321、322、323、324、325及326。邏輯單元340包括主動區AA4、AA4及AA6，且主動區AA4、AA4及AA6用以分別形成成行地佈置的鰭片341、342、 343、344、345及346。為簡單起見，鰭片321、322、323、324、325、326、341、342、343、344、345及346中的每一者在下文被稱為FN以便於說明，因為鰭片321、322、323、324、325、326、341、342、343、344、345及346中的每一者在本揭示案之一些實施例中為鰭片結構且在一些實施例中以類似方式操作。

鰭片FN被分成用於形成各別電晶體之組，參看第3圖，包括組T1、T2、T3、T4、T5及T6。為簡單起見，組T1、T2、T3、T4、T5及T6中的每一者在下文被稱為TN以便於說明，因為在一些實施例中，組T1、T2、T3、T4、T5及T6中的每一者以類似方式操作。具體而言，在邏輯單元320中，主動區AA1中包括之鰭片321及322被分到組T1中；主動區AA2中包括之鰭片323及324被分到組T2中；且主動區AA3中包括之鰭片325及326被分到組T3中。在邏輯單元340中，主動區AA4中包括之鰭片341及342被分到組T4中；主動區AA5中包括之鰭片343及344被分到組T5中；且主動區AA6中包括之鰭片345及346被分到組T6中。換言之，在被分到各別組中的鰭片FN中形成多個電晶體，且此些組TN彼此鄰近設置且成行地佈置。例如，參看第3圖，在包括鰭片321及322之組T1中形成電晶體(未圖示)，且在包括鰭片323及324之組T2中形成鄰近該電晶體設置的另一個電晶體。

每兩個相鄰組TN被分到一個裝置單元中。具體而言，組T1及T2被表示為裝置單元DU1；組T3及T4被表示為裝置單元DU2；且組T5及T6被表示為裝置單元DU3。換言之，一個裝置單元DU1、DU2或DU3包括兩個相鄰組TN，且此些組TN中的每一者包括用於形成一個電晶體的兩個鰭片FN。參看第3圖，裝置單元DU1包括組T1及T2，組T1及T2包括用於形成兩個相鄰電晶體的鰭片321、322、323及324；裝置單元DU2包括組T3及T4，組T3及T4包括用於形成另外兩個相鄰電晶體的鰭片325、326、341及342；且裝置單元DU3包括組T5及T6，組T5及T6包括用於形成其他兩個相鄰電晶體的鰭片343、344、345及346。換言之，裝置單元UD1及裝置單元DU2之一半佈置於邏輯單元320中，且裝置單元DU2之一半及裝置單元DU3佈置於邏輯單元340中。因此，在記憶體裝置MC1中，一個以上裝置單元DU1、DU2或DU3佈置於邏輯單元320或340中，且兩個以上裝置單元DU1、DU2或DU3佈置於邏輯單元320及340中。為簡單起見，裝置單元DU1、DU2及DU3中的每一者在下文被稱為裝置單元DU以便於說明，因為在一些實施例中，裝置單元DU1、DU2及DU3中的每一者以類似方式操作。

在一些實施例中，形成於至少兩個相鄰組TN中的電晶體彼此不同。例如，參看第3圖，在邏輯單元320中，形成於組T1中的電晶體為p型金屬氧化物半導體(p-type metal oxide semiconductor；PMOS)電晶體，且形成於組T2中的電晶體為n型金屬氧化物半導體(n-type metal oxide semiconductor；NMOS)電晶體。此外，包括組T1及T2之裝置單元DU1包括一個PMOS電晶體及一個NMOS電晶體。在一些其他實施例中，形成於至少兩個相鄰組TN中的電晶體彼此相同。例如，參看第3圖，在邏輯單元320中，形成於組T2中的電晶體為NMOS電晶體，且形成於組T3中的電晶體亦為NMOS電晶體。在各種實施例中，基於裝置單元DU之佈置來決定形成於對應組TN中的電晶體的類型，且裝置單元DU中的每一者包括不同類型之兩個電晶體。例如，參看第3圖，裝置單元DU1包括形成於組T1中的PMOS電晶體及形成於組T2中的NMOS電晶體；裝置單元DU2包括形成於組T3中的NMOS電晶體及形成於組T4中的PMOS電晶體；且裝置單元DU3包括形成於組T5中的PMOS電晶體及形成於組T6中的NMOS電晶體。在一些實施例中，包括至少一個PMOS及至少一個NMOS之一個裝置單元DU亦被表示為用於實施基礎邏輯功能的一個邏輯電路單元。

提供記憶體裝置MC1之上述組態以便於說明。記憶體裝置MC1之各種實施方案係在本揭示案之一些實施例之預期範疇內。例如，在各種實施例中，位元單元310及330成列地佈置，且邏輯單元320及340成行地佈置。

在一些方法中，僅形成於對應主動區中的幾個鰭片佈置於邏輯單元中。具體而言，在一個邏輯單元中，鰭片之數目被限制為四個以下，用於形成少於兩個之電晶體(亦即，少於一個裝置單元)。換言之，在兩個相鄰邏輯單元中，包括少於兩個裝置單元，且在一個記憶體裝置中，具有低之主動區密度且進一步導致不良之面積縮放。

與以上方法相比，在本揭示案之實施例中，例如參看第3圖，在一個邏輯單元320或340中，鰭片FN之數目為至少六個，用於形成三個以上之電晶體且形成一個半以上之裝置單元DU。換言之，參看第3圖，能夠佈置三個裝置單元DU以用於在兩個相鄰邏輯單元320及340中實施三個邏輯電路單元。因此，在記憶體裝置之兩個相鄰邏輯單元320及340中，主動區密度與面積縮放均增加，且進一步達成一點五倍之裝置單元密度。

現在參看第4圖。第4圖為根據本揭示案之一些實施例的在第3圖中所示之記憶體裝置MC1的佈局圖ML1。為了便於說明，在佈局圖ML1中僅示出鰭片FN，且鰭片FN中的每一者設置於對應之主動區(未標出)中。在第4圖或本揭示案之其他實施例中未示出用於形成電晶體或其他電路單元(包括，例如，導電段及通孔)的各種圖案。相對於第3圖之實施例，為便於理解，第4圖中的類似元件用相同之元件符號來標示。

參看第3圖及第4圖，位元單元410對應於第3圖中所示之位元單元310；位元單元430對應於第3圖中所示之位元單元330；邏輯單元420對應於第3圖中所示之邏輯單元320；且邏輯單元440對應於第3圖中所示之邏輯單元340。此外，在邏輯單元420中，鰭片421、422、423、424、425及426分別對應於第3圖中所示之鰭片321、322、323、324、325及326；且在邏輯單元440中，鰭片441、442、443、444、445及446分別對應於第3圖中所示之鰭片341、342、343、344、345及346。

與第3圖中所示之實施例相比，位元單元410及430包括間隔開之鰭片FN。為簡單起見，在第4圖中僅標示位元單元410及430中的幾個鰭片FN以便於說明，包括(例如)位元單元410中的鰭片411、412、413、414、415及416與位元單元430中的鰭片431、432、433、434、435及436。在一些實施例中，位元單元410及430中的鰭片FN中的每一者用以形成一個電晶體。例如，在位元單元410中，第一電晶體形成於包括鰭片411之主動區(未圖示)中；鄰近第一電晶體設置之第二電晶體形成於包括鰭片412之主動區中；第三電晶體形成於包括鰭片413之主動區中；第四電晶體形成於包括鰭片414之主動區中；第五電晶體形成於包括鰭片415之主動區中；且第六電晶體形成於包括鰭片416之主動區中。因此，在一個位元單元410中產生至少六個電晶體。類似地，位元單元430亦包括由對應之鰭片FN形成的六個電晶體。

此外，位元單元410具有單元高度H1，且位元單元430具有單元高度H2。在一些實施例中，單元高度H1等於單元高度H2。在一些其他實施例中，單元高度H1大致上等於單元高度H2。在各種實施例中，單元高度H1與單元高度H2不同。在一些實施例中，基於位元單元410或430之類型來決定單元高度H1或H2，此位元單元410或430為標準單元庫(參看第9圖進行論述)中的標準單元中的一者。在各種實施例中，位元單元410及430相對於行，為對稱結構。

在一些實施例中，基於位元單元410之單元高度H1來決定邏輯單元420之單元高度，且基於位元單元430之單元高度H2來決定邏輯單元440之單元高度。在各種實施例中，鄰近位元單元410設置之邏輯單元420亦具有單元高度H1，且鄰近位元單元430設置之邏輯單元440亦具有單元高度H2。

鰭片FN之寬度為固定寬度。在本揭示案之一些實施例中，包括鰭片FN之主動區(例如，第3圖中所示之主動區AA1-AA6)為用於形成電晶體之鰭片結構的鰭片狀主動區，且鰭片FN為鰭片結構。鰭片FN中的每一者的固定寬度被表示為一個鰭片寬度，例如，第4圖中所示之鰭片421的鰭片寬度P。繼續參看第4圖，位元單元410、430以及邏輯單元420及440全體中的鰭片FN中的每一者具有固定寬度，且亦被稱為鰭片寬度P。為簡單起見，僅示出鰭片431之一個鰭片寬度P。

位元單元410及430中的鰭片FN的至少一個的長度與此些鰭片FN之另一者的長度不同。邏輯單元420及440中的鰭片FN的長度彼此相同。在一些實施例中，位元單元410及430中的鰭片FN的長度與邏輯單元420及440中的鰭片FN的長度不同。在一些其他實施例中，位元單元410及430中的鰭片FN的長度比邏輯單元420及440中的鰭片FN的長度短。在各種實施例中，位元單元410及430中的鰭片FN的長度大致上等於邏輯單元420及440中的鰭片FN的長度。

此外，每兩個相鄰組TN之間的距離被表示為第4圖中所示之距離S1。在一些實施例中，兩個相鄰主動區(亦即，兩個相鄰組TN)之間的距離S1亦被表示為主動區間隔，此主動區間隔被限制於佈局圖ML1之設計規則。換言之，一個組TN(在此被稱為組T1’)之一個鰭片FN與另一個組TN(在此被稱為組T2’)之另一個鰭片FN間隔開。組T1’鄰近組T2’設置且彼此間隔開至少一個主動區間隔。繼續參看第4圖，每兩個相鄰組TN之間(包括(例如)組T1與T2之間、組T2與T3之間、組T3與T4之間、組T4與T5之間，及組T5與T6之間)的距離彼此相同，且等於距離S1。為簡單起見，在第4圖中僅示出在組T1與組T2之間的一個距離S1。具體而言，距離S1為一個組T1’中的一個鰭片FN的頂邊緣與組T1’相鄰之另一個組T2’中的一個鰭片之頂邊緣之間的距離。例如，如第4圖中所示，距離S1為組T1中的鰭片422的頂邊緣與組T2中的鰭片423的頂邊緣之間的距離。

在一些實施例中，至少兩個相鄰組TN之間的距離與其他兩個相鄰組TN之間的距離不同。換言之，至少兩個相鄰組TN間隔開第一距離，且至少其他兩個相鄰組TN間隔開第二距離。第一距離與第二距離不同。例如，參看第4圖，組T1與組T2間隔開第一距離(為距離S1)；組T2與組T3間隔開第二距離(第4圖中未示出)；組T3與組T4間隔開第三距離(第4圖中未示出)；組T4與組T5間隔開第四距離(第4圖中未示出)；且組T5與組T6間隔開第五距離(第4圖中未示出)。第一距離與第二距離、第三距離、第四距離或第五距離中的至少一者不同。換言之，幾個組TN間的至少一個主動區間隔與其他主動區間隔不同。

此外，一個組TN之每兩個相鄰鰭片FN之間的距離被表示為第4圖中所示之距離S2。在一些實施例中，每一組TN之兩個相鄰鰭片FN之間的距離S2亦被表示為鰭片間距(將參看第6A圖至第6B圖來論述)。鰭片間距被限制於單元高度、佈局圖ML1之設計規則及製造限制中的至少一者。換言之，一個鰭片FN(在此被稱為鰭片F1)與另一個鰭片FN(在此被稱為鰭片F2)間隔開。鰭片F1及F2被表示為用於形成同一個電晶體之一個組TN。鰭片F1鄰近鰭片F2設置，且與鰭片F2間隔開至少一個鰭片間距。繼續參看第4圖，對應組TN的每兩個相鄰鰭片FN之間(包括(例如)組T1之鰭片421與422之間、組T2之鰭片423與424之間、組T3之鰭片425與426之間、組T4之鰭片441與442之間、組T5之鰭片442與444之間，及組T6之鰭片445與446之間)的距離彼此相同，且等於距離S2。為簡單起見，在第4圖中僅示出組T2之相鄰鰭片423與424之間的一個距離S2。

在一些實施例中，一個組TN之兩個相鄰鰭片FN之間的距離與另一個組TN之兩個相鄰鰭片FN之間的距離不同。換言之，至少一個組TN之兩個相鄰鰭片FN彼此間隔開第一距離，且至少另一個組TN之兩個相鄰鰭片FN彼此間隔開第二距離。第一距離與第二距離不同。例如，參看第4圖，組T1之鰭片421與422間隔開第一距離(第4圖中未示出)；組T2之鰭片423與424間隔開第二距離(為距離S2)；組T3之鰭片425與426間隔開第三距離；組T4之鰭片441與442間隔開第四距離；組T5之鰭片442與444間隔開第五距離；且組T6之鰭片445與446間隔開第六距離。第一距離與第二距離、第三距離、第四距離、第五距離或第六距離中的至少一者不同。

給出佈局圖ML1之組態以便於說明。佈局圖ML1之各種組態係在本揭示案之一些實施例之預期範疇內。例如，在各種實施例中，位元單元410及430中的鰭片FN具有彼此大致上相等的長度。

現在參看第5圖。第5圖為根據本揭示案之一些實施例的與第1圖中所示之半導體裝置100對應的記憶體裝置的佈局圖ML2。在一些實施例中，第5圖中所示之佈局圖ML2為第4圖中所示之佈局圖ML1的替代實施例。相對於第4圖之實施例，為便於理解，第5圖中的類似元件用相同之元件符號來標示。

與第4圖中所示之實施例相比，位元單元510及530中的每一者中包括的鰭片FN之數目比第4圖中所示之位元單元410及430中的每一者中包括的鰭片FN之數目多。換言之，在位元單元510及530中形成之電晶體的數目比在第4圖中所示的位元單元410及430中形成之電晶體的數目多。例如，參看第5圖，在位元單元510中，與組T9、T10、T11、T12、T13、T14、T15及T16對應之電晶體形成於包括鰭片FN (為便於說明，並未逐一對此些鰭片進行標示)之對應主動區(未標示)中。因此，在一個位元單元510中產生至少八個電晶體，比在第4圖中的位元單元410中產生的至少六個電晶體多。類似地，位元單元530亦包括在包括鰭片FN之對應主動區(未標示)中形成的八個電晶體，包括(例如)與組T17、T18、T19、T20、T21、T22、T23及T24對應之電晶體。

此外，邏輯單元520及540中的每一者中包括的鰭片FN之數目分別比第4圖中所示之邏輯單元420及440中的每一者中包括的鰭片FN之數目多。換言之，在邏輯單元520及540中形成之電晶體的數目比在第4圖中所示之邏輯單元420及440中形成的電晶體之數目多。例如，參看第5圖，在邏輯單元520中，形成與組T1、T2、T3及T4對應之電晶體。因此，在一個邏輯單元520中產生至少四個電晶體，比在第4圖中的邏輯單元420中產生的三個電晶體多。類似地，邏輯單元540亦包括與組T5、T6、T7及T8對應之四個電晶體。

此外，在一些實施例中，兩個相鄰組TN被分到一個裝置單元DU中。邏輯單元520及540中的每一者中包括的裝置單元DU之數目分別比第4圖中所示之邏輯單元420及440中的每一者中包括的裝置單元DU之數目多。例如，參看第5圖，在邏輯單元520中包括至少兩個裝置單元DU，包括(例如)包括組T1及T2之裝置單元DU1及包括組T3及T4之裝置單元DU2。此至少兩個裝置單元DU，比在第4圖中所示之邏輯單元420中包括0.5個以上之裝置單元DU多。類似地，邏輯單元540亦包括兩個裝置單元DU，包括(例如)包括組T5及T6之裝置單元DU3及包括組T7及T8之裝置單元DU4。

現在參看第6A圖及第6B圖。第6A圖及第6B圖中的每一者為根據本揭示案之一些實施例的在第3圖中所示之記憶體裝置MC1的佈局圖ML1。在一些實施例中，第6A圖及第6B圖中所示之佈局圖ML1為第4圖中所示之佈局圖ML1的替代實施例。相對於第3圖至第4圖之實施例，為便於理解，第6A圖至第6B圖中的類似元件用相同之元件符號來標示。為簡單起見，相對於第3圖至第4圖之實施例，為便於理解，第6A圖至第6B圖中的一些元件未標有相同元件。

與第4圖中所示之實施例相比，示出主動區柵格(grids) FN’，且此些主動區柵格FN’沿著列延伸越過位元單元及邏輯單元。在本揭示案之一些實施例中，鰭片FN為電晶體之鰭片結構，且主動區柵格FN’在下文被表示為鰭片柵格FN’。在一些實施例中，鰭片柵格FN’之寬度彼此相等，且每一個鰭片柵格FN’之寬進一步等於每一鰭片FN之寬度。換言之，鰭片柵格FN’中的每一者的寬度等於鰭片FN之固定寬度，此固定寬度被稱為第4圖及第6A圖中所示之鰭片寬度P。在一些實施例中，每兩個相鄰鰭片柵格FN’之間的距離彼此相等，且被稱為鰭片間距。在各種實施例中，鰭片柵格FN’為用於產生佈局圖ML1之參考柵格。換言之，基於鰭片柵格FN’來產生包括位元單元及邏輯單元之佈局圖ML1。

每兩個相鄰鰭片FN之間的沿著行之距離在第6A圖中示出，且每兩個相鄰鰭片FN之間的沿著列之距離在第6B圖中示出。換言之，鰭片FN之間的垂直距離在第6A圖中示出，且鰭片FN之間的水平距離在第6B圖中示出。在一些實施例中，第6A圖至第6B圖中所示之距離亦被稱為鰭片FN之間的間隔。例如，參看第6A圖，自一個鰭片FN (亦即，被表示為組T7)之底邊緣至另一個鰭片FN (亦即，被表示為組T8)之頂邊緣計算鰭片FN之間的垂直距離(亦即，被表示為距離S3)。第6B圖中所示之另一個實例，自一個鰭片FN (亦即，被表示為第6A圖中所示之組T7)之右邊緣至另一個鰭片FN (亦即，被表示為組T1)之左邊緣計算鰭片FN之間的水平距離(亦即，被表示為距離D3)。給出第6A圖至第6B圖中所示之距離以便於說明。距離之各種組態係在本揭示案之一些實施例之預期範疇內。

參看第6A圖，位元單元中的鰭片FN沿著行間隔開不同距離。對於位元單元中的最左行之鰭片FN (被表示為行C1)，十二個鰭片FN成列地佈置且彼此間隔開不同距離，包括(例如)自頂列至底列為距離S3、S5、S5、S5、S3、S5、S3、S5、S5、S5及S3。對於位元單元中的中間行之鰭片FN (被表示為行C2)，十二個鰭片FN成列地佈置且彼此間隔開不同距離，包括(例如)自頂列至底列為距離S3、S6、S3、S6、S3、S5、S3、S6、S3、S6及S3。對於位元單元中的最右行之鰭片FN (被表示為行C3)，八個鰭片FN成列地佈置且彼此間隔開不同距離，包括(例如)自頂列至底列為距離S3、S7、S3、S5、S3、S7及S3。

此外，在位元單元中，在佈局圖ML1中，鰭片FN中的一些正好設置於鰭片柵格FN’中。換言之，在佈局視圖中，位元單元中的鰭片FN中的一些鰭片柵格FN’正好重疊，且亦指示此些鰭片FN佈置於鰭片柵格FN’上。另一方面，在佈局視圖中，位元單元中的鰭片FN中的一些與鰭片柵格FN’間隔開，且亦指示此些鰭片FN偏離鰭片柵格FN’佈置。在一些實施例中，在佈局視圖中，位元單元中的鰭片FN中的一些與鰭片柵格FN’部分地重疊，且亦指示此些鰭片FN偏離鰭片柵格FN’佈置。例如，參看第6A圖，位元單元之中間行C2中的組T9與對應之鰭片柵格FN’完全重疊，且位元單元中的最右行C3中的組T8未與對應之鰭片柵格FN’重疊。

邏輯單元中的鰭片FN沿著行間隔開不同距離。具體而言，在邏輯單元中，對應組TN中的兩個相鄰鰭片FN彼此間隔開第一間隔(被表示為距離S3)。此外，兩個相鄰組TN彼此間隔開第二間隔(被表示為距離S4)。

在一些實施例中，對應組TN中的鰭片FN間隔開相同間隔(例如，第6A圖中所示之距離S3)。在一些其他實施例中，一個組TN中的兩個相鄰鰭片FN之間的距離與另一個組TN中的兩個相鄰鰭片FN之間的距離不同。例如，繼續參看第6A圖，組T1中的兩個相鄰鰭片FN彼此間隔開距離S3，且組T2中的兩個相鄰鰭片FN彼此間隔開與距離S3不同的距離。

在一些實施例中，每兩個相鄰組TN彼此間隔開相同間隔(例如，第6A圖中所示之距離S4)。例如，繼續參看第6A圖，兩個相鄰組T1與T2彼此間隔開距離S4。在一些其他實施例中，至少兩個相鄰組TN與其他組間隔開不同間隔。換言之，至少兩個相鄰組TN彼此間隔開第一距離，且另外兩個相鄰組TN彼此間隔開與第一距離不同的第二距離。例如，繼續參看第6A圖，組T1與T2之間的距離與組T2與T3之間、組T3與T4之間、組T4與T5之間或組T5與T6之間的至少一個距離不同。

此外，在邏輯單元中，鰭片FN中的一些部分地設置於佈局圖ML1中的鰭片柵格FN’中。換言之，在佈局視圖中，邏輯單元中的鰭片FN中的一些與鰭片柵格FN’部分地重疊，且亦指示此些鰭片FN偏離鰭片柵格FN’佈置。在一些實施例中，在佈局視圖中，邏輯單元中的鰭片FN中的一些與鰭片柵格FN’間隔開，且亦指示此些鰭片FN偏離鰭片柵格FN’佈置。在各種實施例中，在邏輯單元中，鰭片FN中的一些正好設置於佈局圖ML1中的鰭片柵格FN’中。換言之，在佈局視圖中，邏輯單元中的鰭片FN中的一些與鰭片柵格FN’正好重疊，且亦指示此些鰭片FN佈置於鰭片柵格FN’上。例如，參看第6A圖，鰭片FN偏離鰭片柵格FN’佈置。

在一些實施例中，由於佈局圖ML1係基於鰭片柵格FN’產生，因此基於鰭片間距來決定兩個相鄰鰭片FN之間的距離。此外，用於形成電晶體之鰭片結構的鰭片FN的設計亦基於先進技術。換言之，基於鰭片柵格FN’及製造限制來決定鰭片FN之佈置。在一些實施例中，另外基於位元單元之單元高度來決定鰭片FN之佈置。

例如，參看第6A圖，對於具有單元高度H1及H2之單元，距離S3大致上等於兩個相鄰鰭片柵格FN’之間的距離(亦即，一個鰭片間距)減去鰭片柵格FN’之寬度(亦即，距離P)。換言之，該兩個相鄰鰭片柵格FN’彼此間隔開距離S2 (參看第4圖來論述)，且在一些實施例中，該距離S2亦被表示為一個鰭片間距。距離S4係在一個鰭片間距至鰭片間距之兩倍的範圍內(亦即，S4 = 1*鰭片間距 ~ 2*鰭片間距)。距離S5係在一個鰭片間距至鰭片間距之兩倍的範圍內(亦即，S5 = 1*鰭片間距 ~ 2*鰭片間距)，且大於距離S3。距離S6係在鰭片間距之兩倍至鰭片間距之三倍的範圍內(亦即，S6 = 2*鰭片間距 ~ 3*鰭片間距)。距離S7係在鰭片間距之五倍至鰭片間距之六倍的範圍內(亦即，S7 =5*鰭片間距 ~ 6*鰭片間距)。

在一些實施例中，邏輯單元中的至少兩個相鄰組TN之間的距離並非鰭片間距之整數倍。例如，在一些實施例中，兩個相鄰組TN之間的距離S4大致上等於鰭片間距乘以某一數字，此數字並非整數且在一至二的範圍內。具體而言，距離S4為組T1中的一個鰭片FN的頂邊緣與組T2中的一個鰭片FN的頂邊緣之間的距離。距離S4並非鰭片間距之整數倍。另一方面，對應組TN之兩個相鄰鰭片FN之間的距離S2 (示出於第4圖中)大致上等於鰭片間距乘以一整數，此整數為一。此整數小於此數字。例如，整數等於1，因此兩個相鄰鰭片FN之間的距離S2等於鰭片間距乘以1。數字等於1.2，比整數1大，因此兩個相鄰組TN之間的距離S4等於鰭片間距乘以1.2。在一些其他實施例中，此數字小於此整數，且此數字亦非整數。在一些其他實施例中，當邏輯單元中的至少兩個相鄰組TN偏離鰭片柵格FN’佈置且相對於鰭片柵格FN’具有相同偏移時，此至少兩個相鄰組TN之間的距離為鰭片間距之整數倍。

此外，位元單元中的一些鰭片FN未與邏輯單元中的一些鰭片FN對準，此係相對於此些鰭片FN間之鄰近鰭片柵格FN’而言。換言之，沿著列，位元單元中的至少一個鰭片FN未與邏輯單元中的至少一個鰭片FN對準或與邏輯單元中的至少一個鰭片FN大致上對準。例如，在一些實施例中，繼續參看第6A圖，位元單元之最右行C3中的兩個組T7及T8偏離鰭片柵格FN’佈置，且沿著列鄰近此些組T7及T8佈置的組T1亦偏離鰭片柵格FN’佈置。由於組T7及T8與鰭片柵格FN’之間的間隔與組T1與鰭片柵格FN’之間的間隔不同，因此位元單元中的組T7及T8沿著列未與邏輯單元中的組T1對準。位元單元之最右行C3中的組T11及T12沿著列未與邏輯單元中的組T3對準。類似地，在位元單元之最右行C3中，組T13及T14沿著列未與邏輯單元中的組T4對準，且組T17及T18沿著列未與邏輯單元中的組T6對準。

在一些實施例中，位元單元中的一些鰭片FN與邏輯單元中的一些鰭片FN對準，此係相對於此些鰭片FN間之鄰近鰭片柵格FN’而言。換言之，位元單元中的至少一個鰭片FN沿著列與邏輯單元中的至少一個鰭片FN對準。例如，繼續參看第6A圖，在位元單元之中間行C2中，組T9及T10沿著列與邏輯單元中的組T2對準，且組T15及T16沿著列與邏輯單元中的組T5對準。

參看第6B圖，邏輯單元中的鰭片FN沿著列間隔開不同距離。在位元單元中，最左行C1中的鰭片FN與中間行C2中的鰭片FN間隔開多個距離，包括(例如)自頂列至底列為距離D1、D2、D1、D1、D1、D2及D1。在一些實施例中，位元單元中的鰭片FN沿著列間隔開相同距離。例如，繼續參看第6A圖，中間行C2中的鰭片FN與最右行C3中的鰭片FN間隔開多個距離，包括(例如)自頂列至底列為距離D1、D1、D1及D1。

此外，位元單元與邏輯單元之間的組沿著列間隔開不同距離。具體而言，位元單元中的一個鰭片FN與組TN之鰭片FN間隔開第一距離，且位元單元中的另一個鰭片FN與組TN之鰭片FN間隔開與第一距離不同的第二距離。例如，繼續參看第6B圖，位元單元之最右行C3中的組T8 (在第6A圖中標出)與邏輯單元之組T1間隔開距離D3；中間行C2中的組T10 (在第6A圖中標出)與組T2間隔開距離D4；最右行C3中的組T11 (在第6A圖中標出)與組T2間隔開距離D3；位元單元之最右行C3中的組T14 (在第6A圖中標出)與組T4間隔開距離D3；中間行C2中的組T16 (在第6A圖中標出)與組T5間隔開距離D4；且最右行C3中的組T17 (在第6A圖中標出)與組T6間隔開距離D3。

在一些實施例中，至少基於鰭片柵格FN’或用於形成電晶體之閘極結構的主動區域來決定鰭片FN之佈置。因而，位元單元中的鰭片FN與邏輯單元中的鰭片FN之間的沿著列之距離至少與鰭片間距或閘極間距相關聯，在一些實施例中，閘極間距被稱為兩個相鄰閘極結構之間的最小距離。例如，參看第6B圖，距離D1大致上等於一個閘極間距；距離D2大致上等於閘極間距之兩倍(亦即，D2 ≈ 2*閘極間距)；距離D3大致上在閘極間距之四倍至閘極間距之七倍的範圍內(亦即，D3 = 4*閘極間距~ 7*閘極間距)；且距離D4大致上在閘極間距之七倍至閘極間距之十倍的範圍內(亦即，D4 = 7* 閘極間距 ~ 10* 閘極間距)。

提供佈局圖ML1之以上組態以便於說明。佈局圖ML1之各種實施方案係在本揭示案之一些實施例之預期範疇內。

在一些方法中，當將鰭片佈置於邏輯單元中時，將此些鰭片中的每一者佈置於鰭片柵格上。因而，鰭片之兩個相鄰組之間的主動區間隔被限制為鰭片間距之整數倍，且進一步影響記憶體裝置之主動區密度。此外，由於主動區間隔受約束，因此未能提供形成於主動區中的鰭片的定製化佈置。

與以上方法相比，在本揭示案之實施例中，例如參看第4圖、第6A圖或第6B圖，在邏輯單元中，鰭片FN中的至少一者偏離鰭片柵格FN’佈置。因此，鰭片FN之兩個相鄰組TN之間的主動區間隔未受鰭片間距約束所限。此外，可提供記憶體裝置的密集之主動區密度，且亦提供形成於對應主動區(為第3圖中所示之主動區AA)中的鰭片FN的定製化佈置。

現在參看第7A圖至第7B圖。第7A圖至第7B圖中的每一者為根據本揭示案之一些實施例的在第3圖中所示之記憶體裝置MC1的佈局圖ML1。在一些實施例中，第7A圖至第7B圖中所示之佈局圖ML1為第4圖或第6A圖至第6B圖中所示之佈局圖ML1的替代實施例。相對於第3圖、第4圖、第6A圖及第6B圖之實施例，為便於理解，第7A圖至第7B圖中的類似元件用相同之元件符號來標示。為簡單起見，相對於第3圖、第4圖、第6A圖及第6B圖之實施例，為便於理解，第7A圖至第7B圖中的一些元件未標有相同元件。

與第4圖中所示之實施例相比，佈局圖ML1進一步包括設置於金屬零(M0)層中的導電軌條，且M0層設置於鰭片FN上方。導電軌條包括設置於位元單元中的電力軌條711、713、715、717及719與訊號軌條712、714、716及718，且亦包括設置於邏輯單元中的電力軌條731、737、743及749與訊號軌條732、733、734、735、736、738、739、740、741、742、744、745、746、747及748。為簡單起見，電力軌條711、713、715、717、719、731、737、743及749中的每一者在下文被稱為PG以便於說明，因為在一些實施例中，電力軌條711、713、715、717、719、731、737、743及749中的每一者以類似方式操作。為簡單起見，訊號軌條732、733、734、735、736、738、739、740、741、742、744、745、746、747及748中的每一者在下文被稱為SL以便於說明，因為在一些實施例中，訊號軌條732、733、734、735、736、738、739、740、741、742、744、745、746、747及748中的每一者以類似方式操作。

參看第7A圖至第7B圖，位元單元或邏輯單元中的電力軌條PG彼此沿著行間隔開。位元單元或邏輯單元中的訊號軌條SL設置於電力軌條PG之間且彼此沿著行間隔開。電力軌條PG與訊號軌條SL彼此平行，且沿著列延伸。

在一些實施例中，位元單元中的電力軌條PG與訊號軌條SL彼此均勻地間隔開。換言之，在位元單元中，電力軌條PG及訊號軌條SL中的任何兩個相鄰軌條之間的距離與其他任何兩個相鄰軌條之間的距離相同。例如，參看第7A圖至第7B圖，電力軌條711與訊號軌條712之間的距離等於以下各者之間的距離，包括訊號軌條712與電力軌條713之間及電力軌條713與訊號軌條714之間等等。在一些其他實施例中，在位元單元中，電力軌條PG與訊號軌條SL之間的至少一個距離與其他電力軌條與訊號軌條之間的距離不同。例如，參看第7A圖至第7B圖，電力軌條711與訊號軌條712之間，或訊號軌條714與電力軌條715之間，或電力軌條715與訊號軌條716之間，或訊號軌條718與電力軌條719之間的距離等於第一軌條間隔。訊號軌條712與電力軌條713之間，或電力軌條713與訊號軌條714之間，或訊號軌條716與電力軌條717之間，或電力軌條717與訊號軌條718之間的距離等於第二軌條間隔。第一軌條間隔亦被表示為第7B圖中所示之距離S11，且第二軌條間隔被表示為第7B圖中所示之距離S12。第一軌條間隔與第二軌條間隔不同。

在一些實施例中，邏輯單元中的電力軌條PG與訊號軌條SL彼此均勻地間隔開。換言之，在邏輯單元中，電力軌條PG及訊號軌條SL中的任何兩個相鄰軌條之間的距離與其他任何兩個相鄰軌條之間的距離相同。例如，參看第7A圖至第7B圖，電力軌條731與訊號軌條732之間的距離等於以下各者之間的距離，包括訊號軌條732與733之間、訊號軌條733與734之間、訊號軌條734與735之間、訊號軌條735與736之間及訊號軌條736與電力軌條737之間等等。電力軌條PG及訊號軌條SL中的兩個相鄰軌條之間的此距離亦被表示為第7B圖中所示之距離S13。在一些其他實施例中，在位元單元中，電力軌條PG與訊號軌條SL之間的至少一個距離與電力軌條PG與訊號軌條SL之間的其他距離不同。例如，參看第7A圖至第7B圖，電力軌條731與訊號軌條732之間的距離等於第三軌條間隔，且訊號軌條732與733之間的距離等於第四軌條間隔。第三軌條間隔與第四軌條間隔不同。

為了在第7A圖中進行說明，在位元單元中，在佈局視圖中，電力軌條711正好設置於位元單元之頂邊緣上方。在佈局視圖中，電力軌條715正好設置於兩個相鄰位元單元之間的相交邊緣上方，且電力軌條719正好設置於位元單元之底邊緣上方。訊號軌條712設置於電力軌條711與713之間。訊號軌條712亦設置於包括鰭片412之鰭片FN上方。此外，訊號軌條714設置於電力軌條713與715之間。訊號軌條714亦設置於包括鰭片415之鰭片FN上方。此外，訊號軌條716設置於電力軌條715與717之間。訊號軌條716亦設置於包括鰭片432之鰭片FN上方。訊號軌條718設置於電力軌條717與719之間。訊號軌條718亦設置於包括鰭片435之鰭片FN上方。

在一些實施例中，電力軌條711經由通孔(未圖示)耦接至形成於包括鰭片411之鰭片FN中的電晶體。訊號軌條712經由通孔耦接至形成於包括鰭片411及412之鰭片FN中的電晶體。電力軌條713經由通孔耦接至形成於包括鰭片413及414之鰭片FN中的電晶體。訊號軌條714經由通孔耦接至形成於包括鰭片415及416之鰭片FN中的電晶體。電力軌條715經由通孔耦接至形成於包括鰭片416及431之鰭片FN中的電晶體。訊號軌條716經由通孔耦接至形成於包括鰭片431及432之鰭片FN中的電晶體。電力軌條717經由通孔耦接至形成於包括鰭片433及434之鰭片FN中的電晶體。訊號軌條718經由通孔耦接至形成於包括鰭片435及436之鰭片FN中的電晶體。電力軌條719經由通孔耦接至形成於包括鰭片436之鰭片FN中的電晶體。

繼續參看第7A圖，在邏輯單元中，在佈局視圖中，電力軌條731正好設置於邏輯單元之頂邊緣上方，且電力軌條749正好設置於邏輯單元之底邊緣上方。訊號軌條732部分地設置於鰭片421上方。換言之，在佈局視圖中，訊號軌條732與鰭片421部分地重疊。此外，在佈局視圖中，訊號軌條733與鰭片422正好重疊。訊號軌條734未與鰭片FN重疊。換言之，訊號軌條734與一個組(亦即，第4圖中所示之組T1)中的鰭片422及另一個相鄰組(亦即，第4圖中所示之組T2)中的鰭片423間隔開。在佈局視圖中，訊號軌條735與鰭片423正好重疊。在佈局視圖中，訊號軌條736大致上完全與鰭片424重疊。換言之，訊號軌條736大致上設置於鰭片424上方。此外，電力軌條737未與鰭片FN重疊。換言之，電力軌條737與一個組(亦即，第4圖中所示之組T2)中的鰭片424及另一個相鄰組(亦即，第4圖中所示之組T3)中的鰭片425間隔開。

在一些實施例中，電力軌條731、訊號軌條732、733、734、735及736，及電力軌條737被表示為用於將訊號提供至一個裝置單元(亦即，第4圖中所示之裝置單元DU1)的一組導電軌條。在一些其他實施例中，電力軌條731經由通孔(未圖示)耦接至形成於鰭片421及422中的電晶體，且電力軌條737經由通孔(未圖示)耦接至形成於鰭片423及424中的電晶體。換言之，電力軌條731及737耦接至一裝置單元，此裝置單元包括形成於相鄰鰭片FN (包括鰭片421、422、423及424)中的不同類型之兩個電晶體。在各種實施例中，訊號軌條732、733、734、735及736經由通孔(未圖示)耦接至形成於鰭片421、422、423及424中的電晶體。換言之，訊號軌條732、733、734、735及736耦接至一裝置單元，此裝置單元進一步耦接至電力軌條731及737。

此外，在佈局視圖中，訊號軌條738與鰭片425部分地重疊。訊號軌條739大致上設置於鰭片426上方。訊號軌條740正好設置於兩個相鄰邏輯單元之間的相交邊緣上方。在佈局視圖中，訊號軌條741與鰭片441正好重疊。在佈局視圖中，訊號軌條742與鰭片442正好重疊。此外，電力軌條743未與鰭片FN重疊。換言之，電力軌條743與一個組(亦即，第4圖中所示之組T4)中的鰭片442及另一個相鄰組(亦即，第4圖中所示之組T5)中的鰭片443間隔開。

在一些實施例中，電力軌條737、訊號軌條738、739、740、741及742，及電力軌條743被表示為用於將訊號提供至一個裝置單元(亦即，第4圖中所示之裝置單元DU2)的一組導電軌條。在一些其他實施例中，電力軌條737經由通孔(未圖示)耦接至形成於鰭片425及426中的電晶體，且電力軌條743經由通孔(未圖示)耦接至形成於鰭片441及442中的電晶體。換言之，電力軌條737及743耦接至一裝置單元，此裝置單元包括形成於相鄰鰭片FN (包括鰭片425、426、441及442)中的不同類型之兩個電晶體。在各種實施例中，訊號軌條738、739、740、741及742經由通孔(未圖示)耦接至形成於鰭片425、426、441及442中的電晶體。換言之，訊號軌條738、739、740、741及742耦接至一裝置單元，此裝置單元進一步耦接至電力軌條737及743。

此外，在佈局視圖中，訊號軌條744與鰭片443部分地重疊。訊號軌條745大致上設置於鰭片444上方。訊號軌條746未與鰭片FN重疊。換言之，訊號軌條746與一個組(亦即，第4圖中所示之組T5)中的鰭片444及另一個相鄰組(亦即，第4圖中所示之組T6)中的鰭片445間隔開。在佈局視圖中，訊號軌條747與鰭片445正好重疊。在佈局視圖中，訊號軌條748與鰭片446正好重疊。

在一些實施例中，電力軌條743、訊號軌條744、745、746、747及748，及電力軌條749被表示為用於將訊號提供至一個裝置單元(亦即，第4圖中所示之裝置單元DU3)的一組導電軌條。在一些其他實施例中，電力軌條743經由通孔(未圖示)耦接至形成於鰭片443及444中的電晶體，且電力軌條749經由通孔(未圖示)耦接至形成於鰭片445及446中的電晶體。換言之，電力軌條743及749耦接至一裝置單元，此裝置單元包括形成於相鄰鰭片FN (包括鰭片443、444、445及446)中的不同類型之兩個電晶體。在各種實施例中，訊號軌條738、739、740、741及742經由通孔(未圖示)耦接至形成於鰭片443、444、445及446中的電晶體。換言之，訊號軌條744、745、746、747及748耦接至一裝置單元，此裝置單元進一步耦接至電力軌條743及749。

在一些實施例中，電力軌條PG由金屬製成。在一些其他實施例中，電力軌條PG經由通孔(未圖示)耦接至至少一個電力電路(未圖示，例如，電流源或電壓源)，用於接收電力訊號，此至少一個電力電路設置於M0層上方之金屬層(例如，金屬一(M1)層)中。在各種實施例中，電力軌條PG經由設置於鰭片FN與M0層之間的通孔耦接至設置於M0層下方之鰭片FN，用於將電力訊號提供至形成於鰭片FN中的對應電晶體。在一些實施例中，至少一個電力軌條PG用以提供具有第一電壓之訊號，且至少一個電力軌條PG用以提供具有第二電壓之訊號，其中第一電壓高於第二電壓。具有第一電壓之此電力軌條PG被表示為電力線，且具有第二電壓之此電力軌條被表示為接地線。例如，在一些實施例中，參看第7A圖，位元單元中的電力軌條713及717與邏輯單元中的電力軌條731及743被稱為電力線。位元單元中的電力軌條711、715及719與邏輯單元中的電力軌條737及749被稱為接地線。電力線與接地線彼此交錯地佈置。

在一些實施例中，訊號軌條SL由金屬製成。在一些其他實施例中，訊號軌條SL經由通孔(未圖示)耦接至設置於M1層中的至少一個資料電路(未圖示)，用於接收資料訊號。在各種實施例中，訊號軌條SL經由通孔(未圖示)耦接至鰭片FN，用於將資料訊號提供至形成於鰭片FN中的對應電晶體。

在一些實施例中，位元單元中的訊號軌條SL用以提供具有位元資料之訊號，且此些訊號軌條SL被表示為位元線。例如，在一些實施例中，參看第7A圖，位元單元中的訊號軌條712、714、716及718被稱為位元線。訊號軌條712、714、716及718中的每一者設置於作為電力金屬軌條之電力軌條713及717中的一者與作為接地軌條之電力軌條711、715及719中的一者之間。在一些實施例中，訊號軌條712及714為耦接至記憶體裝置(為第4圖中的記憶體裝置MC1)之一列的位元線對。類似地，訊號軌條716及718為耦接至記憶體裝置(為第4圖中的記憶體裝置MC1)之另一列的另一個位元線對。

在一些實施例中，邏輯單元中的訊號軌條SL用以提供用於操作邏輯功能之訊號，且此些訊號軌條SL被表示為訊號線。例如，在一些實施例中，參看第7A圖，邏輯單元中的設置於作為電力金屬軌條之電力軌條731中的一者與作為接地軌條之電力軌條737中的一者之間的訊號軌條732、733、734、735及736被稱為訊號線。類似地，邏輯單元中的訊號軌條738、739、740、741及742被稱為訊號線，且此些訊號線設置於作為接地線之電力軌條737中的一者與作為電力線之電力軌條743中的一者之間。邏輯單元中的訊號軌條744、745、746、747及748被稱為訊號線，且此些訊號線設置於作為電力線之電力軌條743中的一者與作為接地線之電力軌條749中的一者之間。

參看第7B圖，為簡單起見，該圖僅示出設置於第7A圖中所示之M0層中的元件。位元單元中的電力軌條PG中的一者的寬度被表示為寬度W1。位元單元中的訊號軌條SL中的一者的寬度被表示為寬度W2。位元單元中的電力軌條PG中的另一者的寬度被表示為寬度W3。邏輯單元中的電力軌條PG中的一者的寬度被表示為寬度W4。邏輯單元中的訊號軌條SL中的一者的寬度被表示為寬度W5。為簡單起見，僅少許電力軌條PG或訊號軌條SL被標有第7B圖中所示的寬度W1-W5。

在一些實施例中，參看第7B圖，在位元單元中，電力軌條711、715及719被表示為接地線，且此些電力軌條711、715及719中的每一者具有寬度W1。在位元單元中，電力軌條713及717被表示為電力線，且此些電力軌條713及717中的每一者具有寬度W2。在位元單元中，訊號軌條712、714、716及718被表示為位元線，且此些訊號軌條712、714、716及718中的每一者具有寬度W3。

在一些實施例中，參看第7B圖，在邏輯單元中，電力軌條731及743被表示為電力線，且此些電力軌條731及743中的每一者具有寬度W4。在邏輯單元中，電力軌條737及749被表示為接地線，且此些電力軌條737及749中的每一者亦具有寬度W4。在邏輯單元中，訊號軌條732、733、734、735、736、738、739、740、741、742、744、745、746、747及748被表示為訊號線，且該些訊號軌條中的每一者具有寬度W5。

在一些實施例中，寬度W1-W5彼此不同。在一些其他實施例中，寬度W1大致上等於寬度W2或寬度W4。在各種實施例中，寬度W1小於或大於寬度W2，且寬度W1小於或大於寬度W4。在一些實施例中，寬度W4大於寬度W5。

在一些實施例中，寬度W4大於鰭片FN之寬度。鰭片FN之寬度亦被稱為第4圖及第6A圖中所示之鰭片寬度P。在各種實施例中，寬度W5大於鰭片寬度P。在替代實施例中，寬度W5大致上等於鰭片寬度P。在一些實施例中，寬度W4小於或等於邏輯單元中的兩個相鄰組TN之間(例如，第4圖中所示之組T1與T2之間)的距離。在一些其他實施例中，寬度W4大致上等於邏輯單元中的兩個相鄰組TN之間的距離。在各種實施例中，寬度W5小於邏輯單元中的兩個相鄰組TN之間的距離。

現在參看第8A圖。第8A圖為根據本揭示案之一些實施例的用於產生第2圖中所示之記憶體裝置MC0或第3圖中所示之記憶體裝置MC1的積體電路(integrated circuit IC)佈局圖之方法800A的流程圖。在一些實施例中，藉由方法800A產生之佈局圖對應於第4圖、第6A圖至第6B圖或第7A圖至第7B圖中所示之佈局圖ML1。在一些其他實施例中，藉由方法800A產生之佈局圖對應於第5圖中所示之佈局圖ML2。為了在第8A圖中進行說明，方法800A包括操作S810a、S820a及S830a。參考第4圖或第6A圖至第6B圖中的佈局圖在第8A圖中對方法800A進行的以下說明包括示例性操作。然而，第8A圖中的操作不必按所示之次序執行。換言之，根據本揭示案之各種實施例的精神及範疇，在適當時，可對操作進行增添、替代、改變次序及/或去除。

在操作S810a中，將彼此間隔開且沿著列延伸之鰭片區佈置於邏輯單元中。邏輯單元鄰近記憶體單元設置，且邏輯單元與記憶體單元均包括於記憶體裝置中。為了進行說明，如第3圖中所示，彼此間隔開且沿著列延伸之主動區AA1-AA3佈置於邏輯單元320及340中，此些邏輯單元320及340鄰近記憶體裝置MC1中包括之位元單元310及330設置。

在一些實施例中，方法800A進一步包括以下操作。決定兩個相鄰鰭片之間的距離。為了進行說明，如第6A圖中所示，組T1中的兩個相鄰鰭片FN之間的距離被決定為距離S3。在一些其他實施例中，基於佈局視圖中的鰭片柵格來決定兩個相鄰鰭片之間的距離，且鰭片柵格彼此間隔開鰭片間距。為了進一步說明，如第6A圖中所示，基於鰭片柵格FN’來決定距離S3，且鰭片柵格FN’彼此間隔開鰭片間距。

在操作S820a中，將鰭片區分成鰭片組。換言之，將鰭片區分組或分裂為成列地佈置的若干組。為了進行說明，如第3圖中所示，主動區AA1-AA3被分成組T1-T6，用於產生各別電晶體。

在操作S830a中，產生設置於鰭片區中的鰭片。在鰭片區中建構對應電晶體之鰭片。因此，進一步基於鰭片區之佈置來產生電晶體。為了進行說明，如第3圖中所示，在主動區AA1-AA3中對應地產生鰭片321-326及341-346。

在一些實施例中，方法800A進一步包括以下操作。在邏輯單元中，包括電力軌條及訊號軌條之導電軌條佈置於鰭片區上方的金屬層中。在邏輯單元中，在佈局視圖中，電力軌條與鰭片間隔開。為了進行說明，如第7A圖中所示，在邏輯單元中，包括電力軌條PG及訊號軌條SL之導電軌條佈置於主動區上方的M0層中。亦在第7A中示出，在邏輯單元中，在佈局視圖中，電力軌條PG與鰭片FN間隔開。

在一些實施例中，方法800A進一步包括以下操作。在邏輯單元中，在佈局視圖中，訊號軌條中的至少一者與鰭片部分地重疊。為了進行說明，如第7A圖中所示，在邏輯單元中，在佈局視圖中，訊號軌條SL (例如，包括訊號軌條732)中的至少一者與鰭片FN部分地重疊。

第8B圖為根據本揭示案之一些實施例的用於製造包括第2圖中所示之記憶體裝置MC0或第3圖中所示之記憶體裝置MC1的積體電路(integrated circuit；IC)之方法800B的流程圖。為了在第8B圖中進行說明，方法800B包括操作S810b、S820b、S830b及S840b。參考第4圖、第6A圖至第6B圖或第7A圖至第7B圖中的記憶體裝置及其佈局圖在第8B圖中對方法800B進行的以下說明包括示例性操作。然而，第8B圖中的操作不必按所示之次序執行。換言之，根據本揭示案之各種實施例的精神及範疇，在適當時，可對操作進行增添、替代、改變次序及/或去除。

在操作S810b中，在鄰近位元單元設置之邏輯單元中形成鰭片區。此些鰭片區彼此間隔開且沿著列方向延伸。在一些實施例中，鰭片區對應於在第3圖中所示之主動區AA1-AA3。在一些實施例中，邏輯單元對應於第3圖中所示之邏輯單元320或340，且位元單元對應於第3圖中所示之位元單元310或330。

在操作S820b中，將鰭片區分成鰭片組。在一些實施例中，鰭片組對應於第3圖中所示之組T1-T6。在一些實施例中，至少兩個相鄰鰭片組之間的距離與另外兩個相鄰鰭片組之間的距離不同。

在操作S830b中，在鰭片區中形成鰭片。在一些實施例中，鰭片對應於第3圖中所示之鰭片321-326或341-346。在一些實施例中，鰭片之間的距離大於或等於鰭片間距。

在操作S840b中，產生電晶體。電晶體包括在操作S830b中形成的鰭片。在一些實施例中，電晶體對應於第3圖中所示之電晶體T1-T6。

現在參看第9圖。第9圖為根據本揭示案之一些實施例的用於設計積體電路佈局圖之電子設計自動化(electronic design automation；EDA)系統900的方塊圖。EDA系統900用以實施第8A圖中所揭示之方法800或第8B圖中所揭示之方法800B的一個或多個操作，且結合第3圖至第4圖、第6A圖至第6B圖及第7A圖至第7B圖進一步闡釋。在一些實施例中，EDA系統900包括APR系統。

在一些實施例中，EDA系統900為通用計算裝置，通用計算裝置包括硬體處理器920及非暫時性之電腦可讀儲存媒體960。其中，儲存媒體(亦即，記憶體)960編碼有(亦即，儲存)電腦程式碼(指令)961，亦即，可執行指令集。硬體處理器920對指令961之執行表示(至少部分地)實施(例如)方法800A或800B之一部分或全部的EDA工具。

處理器920經由匯流排950電耦接至電腦可讀儲存媒體960。處理器920亦藉由匯流排950電耦接至輸入/輸出(I/O)介面910及製造工具970。網路介面930亦經由匯流排950電連接至處理器920。網路介面930連接至網路940，使得處理器920及電腦可讀儲存媒體960能夠經由網路940連接至外部元件。處理器920用以執行編碼在電腦可讀儲存媒體960中的電腦程式碼961，以便致使EDA系統900可用於執行所述過程及/或方法之一部分或全部。在一個或多個實施例中，處理器920為中央處理單元(central processing unit；CPU)、多處理器、分散式處理系統、特殊應用積體電路(application specific integrated circuit；ASIC)及/或合適之處理單元。

在一個或多個實施例中，電腦可讀儲存媒體960為電子、磁性、光學、電磁、紅外及/或半導體系統(或設備或裝置)。例如，電腦可讀儲存媒體960包括半導體或固態記憶體、磁帶、可移動電腦磁片、隨機存取記憶體(random access memory；RAM)、唯讀記憶體(read-only memory；ROM)、磁性硬碟及/或光碟。在使用光碟之一個或多個實施例中，電腦可讀儲存媒體960包括壓縮光碟-唯讀記憶體(compact disk-read only memory；CD-ROM)、壓縮光碟-讀取/寫入(compact disk-read/write；CD-R/W)，及/或數位視訊光碟(digital video disc；DVD)。

在一個或多個實施例中，儲存媒體960儲存電腦程式碼961，該電腦程式碼用以致使EDA系統900 (其中此執行表示(至少部分地) EDA工具)可用於執行所述過程及/或方法之一部分或全部。在一個或多個實施例中，儲存媒體960亦儲存有助於執行所述過程及/或方法之一部分或全部的資訊。在一個或多個實施例中，儲存媒體960儲存標準單元之庫962，包括諸如本文中所揭示的此類標準單元，例如，上文參看第4圖所論述之單元陣列410-440中包括的記憶體單元。

EDA系統900包括I/O介面910。I/O介面910耦接至外部電路。在一個或多個實施例中，I/O介面910包括鍵盤、小鍵盤、滑鼠、軌跡球、觸控板、觸控螢幕及/或遊標方向鍵，用於將資訊及命令傳送至處理器920。

EDA系統900亦包括耦接至處理器920的網路介面930。網路介面930允許EDA系統900與網路940通訊，一個或多個其他電腦系統連接至該網路。網路介面930包括無線網路介面，諸如藍芽、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如乙太網路、USB或IEEE-1364。在一個或多個實施例中，所述過程及/或方法之一部分或全部在兩個或更多個EDA系統900中實施。

EDA系統900亦包括耦接至處理器920之製造工具970。製造工具970用以基於藉由處理器920處理之設計檔案及/或如上文所論述之IC佈局設計來製造積體電路，該些積體電路包括(例如)藉由第1圖中所示之半導體裝置100實施的記憶體裝置MC0或MC1。

EDA系統900用以經由I/O介面910接收資訊。經由I/O介面910接收之資訊包括供處理器920進行處理的指令、資料、設計規則、標準單元庫及/或其他參數中的一者或多者。該資訊經由匯流排950傳送至處理器920。EDA系統900用以經由I/O介面910接收與UI有關的資訊。該資訊儲存於電腦可讀媒體960中，作為使用者介面(user interface；UI) 963。

在一些實施例中，所述過程及/或方法之一部分或全部被實施為獨立軟體應用程式以供處理器執行。在一些實施例中，所述過程及/或方法之一部分或全部被實施為作為另一個軟體應用程序之一部分的軟體應用程式。在一些實施例中，所述過程及/或方法之一部分或全部被實施為軟體應用程式之插件。在一些實施例中，所述過程及/或方法中的至少一者被實施為作為EDA工具之一部分的軟體應用程式。在一些實施例中，所述過程及/或方法之一部分或全部被實施為由EDA系統900使用之軟體應用程式。在一些實施例中，使用諸如可購自CADENCE DESIGN SYSTEMS, Inc.之VIRTUOSO®的工具或另一種合適之佈局產生工具來產生包括標準單元之佈局圖。

在一些實施例中，所述過程被實現為儲存於非暫時性電腦可讀記錄媒體中的程式的功能。非暫時性電腦可讀記錄媒體之實例包括但不限於外部/可移動及/或內部/內置式儲存單元或記憶體單元，例如以下各者中的一者或多者：光碟，諸如DVD；磁碟，諸如硬碟；半導體記憶體，諸如ROM、RAM、記憶卡，及其類似者。

第10圖為根據本揭示案之一些實施例的IC製造系統1000及相關聯之IC製造流程的方塊圖。在一些實施例中，基於佈局圖，使用IC製造系統1000製造以下各者中的至少一者：(A)一個或多個半導體光罩或(B)半導體積體電路之層中的至少一個組件。

在第10圖中，IC製造系統1000包括多個實體，諸如設計室1010、光罩室1020及IC製造商/製造者(「製造者」) 1030，多個實體在與製造IC裝置1040有關之設計、開發及製造週期及/或服務中彼此交互。IC製造系統1000中的實體藉由通訊網路連接。在一些實施例中，該通訊網路為單個網路。在一些實施例中，該通訊網路為各種不同之網路，諸如內部網路及網際網路。該通訊網路包括有線及/或無線通訊通道。每一實體與其他實體中的一者或多者交互且向其他實體中的一者或多者提供服務及/或自其他實體中的一者或多者接收服務。在一些實施例中，設計室1010、光罩室1020及IC製造者1030中的兩者或更多者由單個較大公司擁有。在一些實施例中，設計室1010、光罩室1020及IC製造者1030中的兩者或更多者共存於共同設施中且使用共同資源。

設計室(或設計團隊) 1010產生IC設計佈局圖1011。IC設計佈局圖1011包括針對IC裝置1040 (例如，上文關於第3圖論述之記憶體裝置MC1)設計之各種幾何圖案，例如，第4圖、第5圖、第6A圖至第6B圖及/或第7A圖至第7B圖中繪示的IC佈局設計。該些幾何圖案對應於組成待製造之IC裝置1040之各種組件的金屬層、氧化物層或半導體層的圖案。各種層相組合以形成各種IC特徵。例如，IC設計佈局圖1011之一部分包括將形成於半導體基板(諸如矽晶圓)及設置於該半導體基板上之各種材料層中的各種IC特徵，諸如鰭片、閘極電極、源極及汲極、導電段或層間互連之通孔。設計室1010實施恰當之設計程序以形成IC設計佈局圖1011。該設計程序包括邏輯設計、實體設計或放置與佈線中的一者或多者。在具有該些幾何圖案之資訊的一個或多個資料檔案中呈現IC設計佈局圖1011。例如，IC設計佈局圖1011可按GDSII檔案格式或DFII檔案格式來表達。

光罩室1020包括光罩資料準備1021及光罩製造1022。光罩室1020使用IC設計佈局圖1011來製造一個或多個光罩1023，以便用於根據IC設計佈局圖1011來製造IC裝置1040之各種層。光罩室1020執行光罩資料準備1021，其中IC設計佈局圖1011被轉換為代表性資料檔案(representative data file；「RDF」)。光罩資料準備1021將RDF提供至光罩製造1022。光罩製造1022包括光罩編寫者。光罩編寫者將RDF轉換為基板(諸如光罩(光罩) 1023或半導體晶圓1033)上之影像。IC設計佈局圖1011藉由光罩資料準備1021操縱以符合光罩編寫者之特定特性及/或IC製造者1030之要求。在第10圖中，資料準備1021及光罩製造1022被示出為單獨元件。在一些實施例中，資料準備1021及光罩製造1022可被統稱為光罩資料準備。

在一些實施例中，光罩資料準備1021包括光學鄰近校正(optical proximity correction；OPC)，該光學鄰近校正使用微影增強技術來補償影像誤差，諸如可能由於繞射、干涉、其他過程效應及類似者產生的影像誤差。OPC調整IC設計佈局圖1011。在一些實施例中，資料準備1021包括其他解析度增強技術(resolution enhancement techniques；RET)，諸如離軸照明、次解析度輔助特徵、相移光罩、其他合適之技術，及其類似者或組合。在一些實施例中，亦使用反向微影技術(inverse lithography technology；ILT)，該反向微影技術將OPC視作反向成像問題。

在一些實施例中，資料準備1021包括光罩規則檢查器(mask rule checker；MRC)，該光罩規則檢查器對照一組光罩產生規則來檢查已在OPC中進行處理的IC設計佈局圖1011，該組光罩產生規則含有某些幾何及/或連接性約束以確保足夠之容限，以慮及半導體製造過程中的變異性及類似者。在一些實施例中，MRC修改IC設計佈局圖1011以在光罩製造1022期間補償限制，此補償可撤銷藉由OPC執行之部分修改以便滿足光罩產生規則。

在一些實施例中，資料準備1021包括微影製程檢查(lithography process checking；LPC)，該微影製程檢查模擬將藉由IC製造者1030實施以製造IC裝置1040的處理。LPC基於IC設計佈局圖1011來模擬此處理以產生模擬之已製造裝置，諸如IC裝置1040。LPC模擬中的處理參數可包括與IC製造週期之各種製程相關聯的參數、與用於製造IC之工具相關聯的參數，及/或製造過程之其他態樣。LPC考慮了各種因素，諸如空中影像對比、聚焦深度(depth of focus；「DOF」)、光罩誤差增強因子(mask error enhancement factor；「MEEF」)、其他合適因素，及其類似者或組合。在一些實施例中，在已藉由LPC產生了模擬之已製造裝置之後，若該模擬裝置之形狀未足以滿足設計規則，則重複OPC及/或MRC以進一步細化IC設計佈局圖1011。

應理解，為清楚起見，已簡化了對資料準備1021之以上描述。在一些實施例中，資料準備1021包括額外特徵，諸如邏輯操作(logic operation；LOP)，以根據製造規則來修改IC設計佈局圖1011。另外地，在資料準備1021期間應用於IC設計佈局圖1011的處理可按各種不同次序來執行。

在資料準備1021之後且在光罩製造1022期間，基於修改後之IC設計佈局圖1011來製造一光罩1023或一組光罩1023。在一些實施例中，光罩製造1022包括基於IC設計佈局圖1011執行一個或多個微影曝光。在一些實施例中，使用電子束(e束)或多個e束之機構來基於修改後之IC設計佈局圖1011來在光罩(光光罩或光罩) 1023上形成圖案。可用各種技術來形成光罩1023。在一些實施例中，使用二元技術來形成光罩1023。在一些實施例中，光罩圖案包括不透明區及透明區。用於使已塗佈於晶圓上之影像敏感材料層(例如，光阻劑)曝光的輻射束(諸如紫外線(ultraviolet；UV)束)被不透明區擋住且透射穿過透明區。在一個實例中，光罩1023之二元光罩版本包括透明基板(例如，熔融石英)及塗佈於二元光罩之不透明區中的不透明材料(例如，鉻)。在另一個實例中，使用相移技術來形成光罩1023。在光罩1023之相移光罩(phase shift mask；PSM)版本中，形成於相移光罩上之圖案中的各種特徵經組態而具有恰當之相位差以增強解析度及成像品質。在各種實例中，相移光罩可為衰減PSM或交替PSM。藉由光罩製造1022產生之光罩在各種製程中使用。例如，此類光罩在離子植入製程中使用以在半導體晶圓1033中形成各種摻雜區，在蝕刻製程中使用以在半導體晶圓1033中形成各種蝕刻區，及/或在其他合適製程中使用。

IC製造者1030包括晶圓製造1032。IC製造者1030為包括用於製造各種不同IC產品之一個或多個製造設施的IC製造企業。在一些實施例中，IC製造者1030為半導體代工廠。例如，可存在用於複數個IC產品之前段製造的製造設施(前段製程(front-end- of-line；FEOL)製造)，而第二製造設施可提供用於IC產品之互連及封裝的後段製造(後段製程(back-end-of-line；BEOL)製造)，且第三製造設施可為代工企業提供其他服務。

IC製造者1030使用藉由光罩室1020製造之光罩1023來製造IC裝置1040。因此，IC製造者1030至少間接地使用IC設計佈局圖1011來製造IC裝置1040。在一些實施例中，IC製造者1030使用光罩1023製造半導體晶圓1033以形成IC裝置1040。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖1011來執行一個或多個微影曝光。半導體晶圓1033包括矽基板或上面形成有材料層的其他合適之基板。半導體晶圓1033進一步包括各種摻雜區、介電質特徵、多層互連及類似者(在隨後之製造步驟中形成)中的一者或多者。

在一些實施例中，揭示一種半導體裝置。半導體裝置包括至少一個記憶體單元及至少一個邏輯單元。此至少一個邏輯單元鄰近此至少一個記憶體單元設置且包括複數個鰭片。此些鰭片被分成用於形成多個電晶體的複數個鰭片組。此些鰭片組中的兩個相鄰組之間的距離與此些鰭片組中的另外兩個相鄰組之間的距離不同。

在一些實施例中，此些鰭片沿著複數個鰭片柵格延伸所沿著之第一方向延伸，其中此些鰭片柵格中的每兩個相鄰鰭片柵格之間具有鰭片間距。此些鰭片中的至少一者未與此些鰭片柵格對準。

在一些實施例中，此些鰭片中的至少一者與此至少一個記憶體單元之至少一個記憶體鰭片對準；或此些鰭片中的至少一者未與此至少一個記憶體單元之此些記憶體鰭片對準。

在一些實施例中，此至少一個記憶體單元包括複數個記憶體鰭片。此些記憶體鰭片朝向此些鰭片延伸且與此些鰭片間隔開。此些記憶體鰭片中的至少一者未與此些鰭片對準。

在一些實施例中，此些鰭片組包括用於形成各別多個電晶體之第一鰭片組、第二鰭片組及第三鰭片組。此第二鰭片組設置於此第一鰭片組與此第三鰭片組之間。此第一鰭片組與此第二鰭片組之間的距離或此第二鰭片組與此第三鰭片組之間的距離中的至少一者並非鰭片間距的整數倍。

在一些實施例中，此至少一個邏輯單元進一步包括複數個第一導電軌條及複數個第二導電軌條。此些第一導電軌條設置於此些鰭片上方之第一導電層中。此些第二導電軌條設置於此第一導電層中且設置於此些第一導電軌條之間。在佈局視圖中，此些第一導電軌條與此些鰭片間隔開，且在佈局視圖中，此些第二導電軌條中的至少一者與此些鰭片部分地重疊。

亦揭示一種半導體裝置，此半導體裝置包括記憶體單元及邏輯單元。此記憶體單元具有單元高度，且包括沿著第一方向延伸之複數個第一鰭片。此邏輯單元鄰接此記憶體單元且具有此單元高度。此邏輯單元包括複數個第二鰭片。此些第二鰭片基於此單元高度及複數個鰭片柵格沿著此第一方向延伸，此些鰭片柵格沿著此第一方向延伸。此些鰭片柵格中的每兩個相鄰鰭片柵格之間具有鰭片間距。此些第二鰭片中的至少一者與此些第一鰭片中的至少一者大致上對準，且此些第二鰭片中的至少一者未與此些鰭片柵格對準。

在一些實施例中，此些第二鰭片被分成用於形成多個電晶體之複數個鰭片組，且此些鰭片組包括第一鰭片組及與此第一鰭片組相鄰之第二鰭片組。此第一鰭片組中的第一鰭片的頂邊緣與此第二鰭片組中的且與此第一鰭片相鄰之第二鰭片的頂邊緣之間的距離並非此鰭片間距之整數倍。

在一些實施例中，此些鰭片組進一步包括第三鰭片組。此第一鰭片組用以形成第一電晶體，此第二鰭片組用以形成第二電晶體，且此第三鰭片組用以形成第三電晶體。此第二鰭片組設置於此第一鰭片組與此第三鰭片組之間。此第一鰭片組與此第二鰭片組之間的距離與此第二鰭片組與此第三鰭片組之間的距離不同。

在一些實施例中，此些第二鰭片被分成用於形成各別多個電晶體之複數個鰭片組。此些鰭片組中的第一鰭片組中的第一鰭片之頂邊緣與此些鰭片組中的第二鰭片組中的與此第一鰭片相鄰之第二鰭片的頂邊緣之間的距離大於此鰭片間距之整數倍。

在一些實施例中，在佈局視圖中，此些第一鰭片中的至少一者與此些鰭片柵格中的至少一者對準。此些第一鰭片與此些第二鰭片沿著此第一方向間隔開。此些第一鰭片中的一者與此些第二鰭片中的一者之間的距離與此些第一鰭片中的另一者與此些第二鰭片中的另一者之間的距離不同。

在一些實施例中，此邏輯單元進一步包括複數個第一導電軌條及複數個第二導電軌條。此些第一導電軌條設置於此些第一鰭片及此些第二鰭片上方之第一導電層中，且沿著此第一方向延伸。此些第二導電軌條設置於此第一導電層中、設置於此些第一導電軌條之間，且此些第二導電軌條沿著此該第一方向延伸。在佈局視圖中，此些第一導電軌條與此些第二鰭片間隔開，且在佈局視圖中，此些第二導電軌條中的至少一者與此些第二鰭片部分地重疊。

在一些實施例中，此些第二鰭片被分成用於形成多個電晶體之複數個鰭片組。此些第一導電軌條之寬度小於或等於此些鰭片組中的兩個相鄰鰭片組之間的距離。此些第二導電軌條中的一者的寬度大於或等於此些第二鰭片中的一者的寬度。

在一些實施例中，此些第二鰭片被分成複數個鰭片組。此些第二導電軌條被分成複數個軌條組，且此些軌條組中的兩個相鄰軌條組藉由此些第一導電軌條中的一者而彼此間隔開。在佈局視圖中，此些鰭片組與此些軌條組重疊，且此些鰭片組之數目等於此些軌條組之數目。

在一些實施例中，此記憶體單元進一步包括複數個第三導電軌條。此些第三導電軌條設置於此第一導電層中且沿著此第一方向延伸。在佈局視圖中，此些第三導電軌條與此些第一鰭片部分地重疊。此些第三導電軌條未與此些第一導電軌條及此些第二導電軌條中的至少一者對準。

亦揭示了一種製造積體電路之方法，此方法包括以下操作。在鄰近記憶體單元設置之邏輯單元中，在此邏輯單元之單元高度內形成彼此間隔開且沿著第一方向延伸的至少三個鰭片組，用於形成積體電路中的對應多個電晶體，此單元高度在佈局視圖中等於此記憶體單元之單元高度。

在一些實施例中，形成此至少三個鰭片組包括以下操作中的至少一者。使此至少三個鰭片組中的至少一個鰭片形成為與此記憶體單元之至少一個記憶體鰭片對準；或使此至少三個鰭片組中的至少一個鰭片形成為未與此記憶體單元之此些記憶體鰭片對準。

在一些實施例中，此至少三個鰭片組包括第一鰭片組、第二鰭片組及第三鰭片組。在佈局視圖中，此第二鰭片組設置於此第一鰭片組與此第三鰭片組之間。此第一鰭片組中的第一鰭片的頂邊緣與此第二鰭片組中的且與此第一鰭片相鄰之第二鰭片的頂邊緣之間的距離並非每兩個相鄰鰭片柵格之間的鰭片間距的整數倍。

在一些實施例中，此方法進一步包括以下操作。在此邏輯單元中，在此積體電路中，在此至少三個鰭片組上方之第一導電層中形成複數個第一導電軌條。在此邏輯單元中，在此第一導電層中形成複數個第二導電軌條。在佈局視圖中，此些第二導電軌條設置於此些第一導電軌條之間。

在一些實施例中，在佈局視圖中，此邏輯單元之複數個鰭片與形成於此積體電路中的此記憶體單元之複數個記憶體鰭片間隔開。此些記憶體鰭片朝向此些鰭片延伸。在佈局視圖中，此些鰭片中的至少一者未與此些記憶體鰭片對準。

前文概述了若干實施例之特徵，使得熟習此項技術者可更好地理解本揭示案之一些實施例之態樣。熟習此項技術者將瞭解，其可容易地使用本揭示案之一些實施例作為依據來設計或修改用於實現相同目的及/或達成本文中介紹之實施例之相同優點的其他方法及結構。熟習此項技術者亦將認識到，此類等效構造不脫離本揭示案之一些實施例之精神及範疇，且熟習此項技術者可在不脫離本揭示案之一些實施例之精神及範疇的情況下於此進行各種改變、替代及更改。

100:半導體裝置 102:電路巨集 210;310;330;410;430;510;530:位元單元 220;320;340;420;440;520;540:邏輯單元 221-226:主動元件 321-326;341-346;411-416;431-436;421-426;441-446:鰭片 712;714;716;718;732-736;738-748:訊號軌條 711;713;715;717;719;731;737;743;749:電力軌條 900:電子設計自動化系統 910:輸入/輸出介面 920:處理器 930:網路介面 940:網路 950:匯流排 960:記憶體 961:指令 962:標準單元庫 963:使用者介面 970:製造工具 1000:積體電路製造系統 1010:設計室 1011:積體電路設計佈局圖 1020:光罩室 1021:光罩資料準備 1022:光罩製造 1023:光罩 1030:積體電路製造商/製造者 1032:晶圓製造 1033:半導體晶圓 1040:積體電路裝置 AA1-AA6:主動區 C1:行 C2:行 C3:行 D1-D4:距離 DU1-DU4:裝置單元 H1;H2:單元高度 MC0;MC1:記憶體裝置 ML1;ML2:佈局圖 p:鰭片寬度 S1-S6;S11-S13:距離 T1-T24:鰭片組 W1-W4:寬度

在結合附圖閱讀時，自以下詳細描述中能最好地理解本揭示案之一些實施例之態樣。請注意，根據業界之標準做法，各種特徵未按比例繪製。實際上，為便於論述，可任意地增大或減小各種特徵之尺寸。第1圖為根據本揭示案之一些實施例的半導體裝置的簡化方塊圖。第2圖為根據本揭示案之一些實施例的與第1圖中所示之半導體裝置對應的記憶體裝置的示意圖。第3圖為根據本揭示案之一些實施例的與第1圖中所示之半導體裝置對應的記憶體裝置的示意圖。第4圖為根據本揭示案之一些實施例的在第3圖中所示之記憶體裝置的佈局圖。第5圖為根據本揭示案之一些實施例的與第1圖中所示之半導體裝置對應的記憶體裝置的佈局圖。第6A圖至第6B圖為根據本揭示案之一些實施例的在第3圖中所示之記憶體裝置的佈局圖。第7A圖至第7B圖為根據本揭示案之一些實施例的在第3圖中所示之記憶體裝置的佈局圖。第8A圖為根據本揭示案之一些實施例的用於產生包括記憶體裝置之積體電路(integrated circuit；IC)佈局圖的方法的流程圖。第8B圖為根據本揭示案之一些實施例的用於產生記憶體裝置之積體電路(integrated circuit；IC)的方法的流程圖。第9圖為根據本揭示案之一些實施例的用於設計IC佈局設計之系統的方塊圖。第10圖為根據本揭示案之一些實施例的積體電路(integrated circuit；IC)製造系統及相關聯之IC製造流程的方塊圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

MC0:記憶體裝置

210:位元單元

220:邏輯單元

221-226:主動元件

AA1；AA2；AA3:主動區

T1-T3:鰭片組

Claims

一種半導體裝置，包括：至少一個記憶體單元；及至少一個邏輯單元，該至少一個邏輯單元鄰近該至少一個記憶體單元設置，該至少一個邏輯單元包括：複數個鰭片，其中該些鰭片被分成用於形成多個電晶體之複數個鰭片組，其中該些鰭片組中的兩個相鄰組之間的一距離與該些鰭片組中的另外兩個相鄰組之間的一距離不同。
如請求項1所述之半導體裝置，其中：該些鰭片沿著複數個鰭片柵格延伸所沿著之一第一方向延伸，其中該些鰭片柵格中的每兩個相鄰鰭片柵格之間具有一鰭片間距，其中該些鰭片中的至少一者未與該些鰭片柵格對準。
如請求項1所述之半導體裝置，其中：該些鰭片中的至少一者與該至少一個記憶體單元之多個記憶體鰭片中的至少一者對準，或該些鰭片中的至少一者未與該至少一個記憶體單元之該些記憶體鰭片對準。
如請求項1所述之半導體裝置，其中：該至少一個記憶體單元包括複數個記憶體鰭片，該些記憶體鰭片朝向該些鰭片延伸且與該些鰭片間隔開，且該些記憶體鰭片中的至少一者未與該些鰭片對準。
如請求項1所述之半導體裝置，其中：該些鰭片組包括用於形成各別多個電晶體之一第一鰭片組、一第二鰭片組及一第三鰭片組，該第二鰭片組設置於該第一鰭片組與該第三鰭片組之間，且該第一鰭片組與該第二鰭片組之間的一距離或該第二鰭片組與該第三鰭片組之間的一距離中的至少一者並非一鰭片間距的一整數倍。
如請求項1所述之半導體裝置，其中該至少一個邏輯單元進一步包括：複數個第一導電軌條，該些第一導電軌條設置於該些鰭片上方之一第一導電層中；及複數個第二導電軌條，該些第二導電軌條設置於該第一導電層中且設置於該些第一導電軌條之間，其中在一佈局視圖中，該些第一導電軌條與該些鰭片間隔開，且在一佈局視圖中，該些第二導電軌條中的至少一者與該些鰭片部分地重疊。
一種半導體裝置，包括：一記憶體單元，該記憶體單元具有一單元高度，該記憶體單元包括：複數個第一鰭片，該些第一鰭片沿著一第一方向延伸；及一邏輯單元，該邏輯單元鄰接該記憶體單元且具有該單元高度，該邏輯單元包括：複數個第二鰭片，該些第二鰭片基於該單元高度及複數個鰭片柵格沿著該第一方向延伸，該些鰭片柵格沿著該第一方向延伸，其中該些鰭片柵格中的每兩個相鄰鰭片柵格之間具有一鰭片間距，其中該些第二鰭片中的至少一者與該些第一鰭片中的至少一者大致上對準，且該些第二鰭片中的至少一者未與該些鰭片柵格對準。
如請求項7所述之半導體裝置，其中：該些第二鰭片被分成用於形成多個電晶體之複數個鰭片組，且該些鰭片組包括一第一鰭片組及與該第一鰭片組相鄰之一第二鰭片組，且該第一鰭片組中的一第一鰭片的一頂邊緣與該第二鰭片組中的且與該第一鰭片相鄰之一第二鰭片的一頂邊緣之間的一距離並非該鰭片間距之一整數倍。
如請求項8所述之半導體裝置，其中：該些鰭片組進一步包括一第三鰭片組，且該第一鰭片組用以形成一第一電晶體，該第二鰭片組用以形成一第二電晶體，且該第三鰭片組用以形成一第三電晶體，該第二鰭片組設置於該第一鰭片組與該第三鰭片組之間，且該第一鰭片組與該第二鰭片組之間的一距離與該第二鰭片組與該第三鰭片組之間的一距離不同。
如請求項7所述之半導體裝置，其中：該些第二鰭片被分成用於形成各別多個電晶體之複數個鰭片組，且該些鰭片組中的一第一鰭片組中的一第一鰭片之一頂邊緣與該些鰭片組中的一第二鰭片組中的與該第一鰭片相鄰的一第二鰭片的一頂邊緣之間的一距離大於該鰭片間距之一整數倍。
如請求項7所述之半導體裝置，其中：在一佈局視圖中，該些第一鰭片中的至少一者與該些鰭片柵格中的至少一者對準，該些第一鰭片與該些第二鰭片沿著該第一方向間隔開，且該些第一鰭片中的一者與該些第二鰭片中的一者之間的一距離與該些第一鰭片中的另一者與該些第二鰭片中的另一者之間的一距離不同。
如請求項7所述之半導體裝置，其中該邏輯單元進一步包括：複數個第一導電軌條，該些第一導電軌條設置於該些第一鰭片及該些第二鰭片上方之一第一導電層中，且該些第一導電軌條沿著該第一方向延伸；及複數個第二導電軌條，該些第二導電軌條設置於該第一導電層中、設置於該些第一導電軌條之間，且該些第二導電軌條沿著該第一方向延伸，其中在一佈局視圖中，該些第一導電軌條與該些第二鰭片間隔開，且在一佈局視圖中，該些第二導電軌條中的至少一者與該些第二鰭片部分地重疊。
如請求項12所述之半導體裝置，其中：該些第二鰭片被分成用於形成多個電晶體之複數個鰭片組，該些第一導電軌條之一寬度小於或等於該些鰭片組中的兩個相鄰鰭片組之間的一距離，且該些第二導電軌條中的一者的一寬度大於或等於該些第二鰭片中的一者的一寬度。
如請求項12所述之半導體裝置，其中：該些第二鰭片被分成複數個鰭片組，該些第二導電軌條被分成複數個軌條組，且該些軌條組中的兩個相鄰軌條組藉由該些第一導電軌條中的一者而彼此間隔開，且在一佈局視圖中，該些鰭片組與該些軌條組重疊，且該些鰭片組之一數目等於該些軌條組之一數目。
如請求項12所述之半導體裝置，其中該記憶體單元進一步包括：複數個第三導電軌條，該些第三導電軌條設置於該第一導電層中且沿著該第一方向延伸，其中在一佈局視圖中，該些第三導電軌條與該些第一鰭片部分地重疊，且該些第三導電軌條未與該些第一導電軌條及該些第二導電軌條中的至少一者對準。
一種製造積體電路之方法，包括以下步驟：在鄰近一記憶體單元設置之一邏輯單元中，在該邏輯單元之一單元高度內形成彼此間隔開且沿著一第一方向延伸的至少三個鰭片組，用於形成一積體電路中的對應的多個電晶體，該單元高度在一佈局視圖中等於該記憶體單元之一單元高度。
如請求項16所述之製造積體電路之方法，其中形成該至少三個鰭片組包括以下步驟中的至少一者：使該至少三個鰭片組中的至少一個鰭片形成為與該記憶體單元之至少一個記憶體鰭片對準；或使該至少三個鰭片組中的至少一個鰭片形成為未與該記憶體單元之該些記憶體鰭片對準。
如請求項16所述之製造積體電路之方法，其中：該至少三個鰭片組包括一第一鰭片組、一第二鰭片組及一第三鰭片組，在一佈局視圖中，該第二鰭片組設置於該第一鰭片組與該第三鰭片組之間，且該第一鰭片組中的一第一鰭片的一頂邊緣與該第二鰭片組中的且與該第一鰭片相鄰之一第二鰭片的一頂邊緣之間的一距離並非每兩個相鄰的鰭片柵格之間的一鰭片間距的一整數倍。
如請求項16所述之製造積體電路之方法，進一步包括以下步驟：在該邏輯單元中，在該積體電路中，在該至少三個鰭片組上方之一第一導電層中形成複數個第一導電軌條；及在該第一導電層中形成複數個第二導電軌條，其中在一佈局視圖中，該些第二導電軌條設置於該些第一導電軌條之間。
如請求項16所述之製造積體電路之方法，其中在一佈局視圖中，該邏輯單元之複數個鰭片與形成於該積體電路中的該記憶體單元之複數個記憶體鰭片間隔開，其中該些記憶體鰭片朝向該些鰭片延伸，且該些鰭片中的至少一者未與該些記憶體鰭片對準。