TW202201654A - 記憶體元件 - Google Patents

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Abstract

一種記憶體元件包括第一程式化線及第二程式化線。第一程式化線之第一部分形成於第一導電層中，且第一程式化線的第二部分形成於第一導電層上方的第二導電層中。第二程式化線的第一部分形成於第一導電層中。第二程式化線的第二部分形成於第二導電層中。第二程式化線的第三部分形成於第二導電層上方的第三導電層中。第一程式化線之第一部分及第二部分具有彼此不同的大小，且第二程式化線的第一部分、第二部分及第三部分具有彼此不同的大小。

Description

記憶體元件
無
靜態隨機存取記憶體(Static random access memory；SRAM)為具有記憶體單元陣列的一種類型之半導體記憶體。配置成對應列或行的記憶體單元經由對應字元線及對應位元線存取。資料可經由字元線及位元線之操作自記憶體單元進行讀取或對記憶體單元進行寫入。SRAM根據佈線，例如包括字元線之幾何大小或配置，來設計。
無
以下揭示內容提供用於實施所提供標的物之不同特徵的許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭示案之一些實施例。當然，此些組件及配置僅為實例且並非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸的實施例。此外，本揭示案在各種實例中可重複參考數字及/或字母。此重複是出於簡單及清楚之目的，且本身並不指明所論述之各種實施例及/或組態之間的關係。
用於本說明書中之術語通常具有其在此項技術中且在使用每一術語所在之特定情形下的一般含義。實例在此說明書中之使用，包括本文中所論述之任何術語之實例的使用為說明性的，且絕不限制本揭示案之一些實施例或任何所例示術語的範疇及含義。同樣，本揭示案之一些實施例不限於本說明書中給出的各種實施例。
儘管術語「第一」、「第二」等本文中可用以描述各種部件，但此些部件不應受此些術語限制。此些術語用以區分一個部件與另一部件。舉例而言，第一部件可被稱為第二部件，且類似地，第二部件可被稱為第一部件而不偏離實施例的範疇。如本文中所使用，術語「及/或」包括相關聯之所列出項目中的任一者及一或多者的所有組合。
如本文中所使用，術語「包含」、「包括」、「具有」、「含有」、「涉及」及類似者應理解為開放式的，亦即意謂包括但不限於。
貫穿說明書，提及「一個實施例」、「一實施例」或「一些實施例」意謂，結合實施例描述之特定特徵、結構、實施或特性包括於本揭示案之至少一個實施例中。因此，貫穿說明書在各種地方使用片語「在一個實施例中」或「在一實施例中」或「在一些實施例中」不必皆指同一實施例。此外，特定特徵、結構、實施或特性在一或多個實施例中以任何合適方式組合。
在此文獻中，術語「耦接」亦可被稱為「電耦接」，且術語「連接」可被稱為「電連接」。「耦接」及「連接」亦可用以指示兩個或兩個以上部件彼此協作或互動。
另外，空間相對術語，諸如「下伏」、「下方」、「下部」、「上覆」、「上部」及類似者為易於理解貫穿描述內容使用以描述如諸圖中圖示的一個元素或特徵與另一元素或特徵之關係。空間相對術語意欲涵蓋元件之使用或操作中除諸圖中描繪之定向外的不同定向。結構可以其他方式定向(例如，旋轉90度或處於其他定向)，且本文中使用之空間相對描述詞可同樣經因此解譯。
如本文中所使用，「大約」、「約」、「大致」或「大體上」應通常指給定值之任何近似值或範圍，其中此值或範圍取決於其是關於之各種技術而發生變化，且其範疇應是根據藉由熟習本揭示案之一些實施例是關於之技術者理解的最廣泛解譯以便涵蓋所有此些修改及類似結構。在一些實施例中，「大約」、「約」、「大致」或「大體上」通常應意謂在給定值或範圍之20%內，較佳在10%內，且更佳地在5%內。本文中給定之數量為近似值，從而意謂術語「大約」、「約」「大致」或「大體上」在並未明確陳述情況下可予以推斷，或意謂其他近似值。
第1圖圖示根據本揭示案之一些實施例的記憶體元件100的電路圖。位元單元BC0、BC1、……及BCn配置成同一行及各別列R[0]、R[1]、…… 及R[n]。為了圖示簡單，在第1圖中繪示僅一個行及幾個位元單元BC0、BC1、……及BCn，記憶體元件100可包括配置成其他行及列的其他位元單元。又，為了圖示，在第1圖中繪示僅一個位元線BL及一個互補位元線BLB。位元單元BC0、BC1、……及BCn中的每一者耦接至位元線BL及互補位元線BLB，且又耦接至各別字元線WL0、WL1、……及WLn。為了簡單，位元單元BC0、BC1、……及BCn中的每一者為了圖示下文中被稱作BC，此是因為位元單元BC0、BC1、……及BCn在一些實施例中以類似方式操作。基於類似原因，WL0、WL1、……及WLn中的每一者下文中被稱作WL。
位元單元BC中的每一者包括一對反相器及兩個電晶體。每一位元單元BC中的此對反相器耦接在一起，且亦耦接至電晶體。每一位元單元BC中的電晶體進一步耦接至位元線BL、互補位元線BLB及對應字元線WL。在一些實施例中，對於每一位元單元，此對反相器用以儲存位元資料。電晶體用以啟動此對反向器，且回應於字元線訊號及位元線訊號對位元資料進行寫入或讀取。字元線訊號經由對應字元線WL傳輸，且位元線訊號經由位元線BL及互補位元線BLB傳輸。在一些其他實施例中，位元單元BC中的每一者為藉由六個電晶體形成的靜態隨機存取記憶體單元(static random access memory；SRAM))(static random access memory cell formed by six transistors；6T-SRAM)。在各種實施例中，位元單元BC中之每一者藉由單一埠SRAM單元來實施。在替代性實施例中，位元單元BC中的每一者藉由雙埠SRAM單元實施。位元單元BC中的每一者可藉由其他等效SRAM單元形成，且位元單元BC的各種組態是在本揭示案之一些實施例之預期範疇內。
在一些實施例中，每一字元線WL在記憶體元件100的各種層級間分裂。對於每一字元線WL，多個分離部分形成於記憶體元件100的不同金屬層中，且耦接在一起以傳輸對應字元線訊號。藉由在各種金屬層之間配置字元線WL的分離部分，金屬層中之一者中的經分離部分中之至少一者經加寬以具有擴寬區域，從而符合用於產生記憶體元件100之佈局設計的設計規則。在一些實施例中，兩個相鄰字元線WL被視為具有此些分離部分之特定組態的群組。舉例而言，如第1圖中所圖示，字元線WL0及WL1被視為一個群組，且字元線WL2及WL3(圖中未示)被視為另一群組。每一群組具有用於配置字元線WL之對應分離部分的相同組態，且此類組態進一步以如下文論述的橫截面圖及佈局圖來圖示。
參看第2A圖及第2B圖。第2A圖及第2B圖為根據本揭示案之一些實施例的對應於繪示於第1圖中之記憶體元件100的記憶體元件200之數個部分的橫截面示意圖。為易於理解，關於第2A圖之實施例參看第2B圖來論述。關於第1圖之實施例，第2A圖及第2B圖中之類似部件為易於理解運用相同參考數字來指明。
如第2A圖中所圖示，位元單元BC0耦接至字元線WL0。在一些實施例中，位元單元BC0對應於繪示於第1圖中的位元單元BC0，且字元線WL0對應於繪示於第1圖中的字元線WL0。字元線WL0具有多個部分WL0-1、WL0-2、WL0-3a及WL0-3b以及多個通孔VA。此些部分WL0-1、WL0-2、WL0-3a及WL0-3b分離，且安置於多個連續金屬層M1、M2及M3中。通孔VA安置於金屬層M1至M3中的兩個相鄰層之間，以將數個部分WL0-1、WL0-2、WL0-3a及WL0-3b耦接在一起。為了圖示簡單，僅一個通孔VA標記於第2A圖或者在本揭示案之一些實施例中圖示的其他各別圖中。圖示於本揭示案之一些實施例中的對應字元線WL之數個部分下文中亦被稱作區段。
部分/區段WL0-1形成於M1層中。區段WL0-3a及WL0-3b形成於M1層上方的M2層中。區段WL0-2形成於M2層上方的M3層中。區段WL0-1耦接至位元單元BC0的電晶體，且經由通孔VA進一步耦接至區段WL0-3a及WL0-3b。區段WL0-3a及WL0-3b經由通孔VA耦接至區段WL0-2。在一些實施例中，區段WL0-3b與具有相同結構組態的區段WL0-3a相同。運用此類組態，區段WL0-1、WL0-3a及WL0-3b以及WL0-2彼此並聯耦接。
如第2B圖中所圖示，位元單元BC1耦接至字元線WL1。在一些實施例中，位元單元BC1對應於繪示於第1圖中的位元單元BC1，且字元線WL1對應於繪示於第1圖中的字元線WL1。字元線WL1具有多個區段WL1-1、WL1-2、WL1-3a、WL1-3b、WL1-4、WL1-5a及WL1-5b，以及多個通孔VA、V3-1、V3-2、V4-1及V4-2。字元線WL1的區段WL1-1、WL1-2、WL1-3a、WL1-3b、WL1-4、WL1-5a及WL1-5b安置於連續金屬層M1至M5中，且耦接在一起。通孔VA安置於M1層與M2層之間以及M2層與M3層之間。通孔V3-1及V3-2安置於M3層與M4層之間。通孔V4-1及V4-2安置於M4層與M5層之間。
區段WL1-1形成於M1層中。區段WL1-3a及WL1-3b分離且形成於M2層中。區段WL1-4形成於M3層中。區段WL1-5a及WL1-5b分離且形成於M3層上方的M4層中。區段WL1-2形成於M4層上方的M5層中。區段WL1-1耦接至位元單元BC1的電晶體，且經由通孔VA進一步耦接至區段WL1-3a及WL1-3b。區段WL1-3a及WL1-3b經由通孔VA耦接至區段WL1-4。區段WL1-4經由通孔V3-1及V3-2耦接至區段WL1-5a及WL1-5b。區段WL1-5a及WL1-5b經由通孔V4-1及V4-2耦接至區段WL1-2。運用此類組態，區段WL1-1、WL1-3a及WL1-3b、WL1-4、WL1-5a及WL1-5b以及WL1-2彼此並聯耦接。
在一些實施例中，區段WL1-3b與區段WL1-3a相同。區段WL1-5a及WL1-5b具有相同之結構組態；通孔V3-1及V3-2具有相同結構組態；且通孔V3-1及V3-2亦具有相同結構組態。
第2A圖及第2B圖中繪示之金屬層M1至M5的數目及配置針對說明性目的而給出。用以實施第2A圖及第2B圖中之記憶體元件200的金屬層M1至M5之各種數目及配置是在本揭示案之一些實施例之預期範疇內。舉例而言，在一些實施例中，字元線WL0之僅一個區段WL0-3a是在M2層中，從而將剩餘區段WL0-1及WL0-2耦接在一起。
現參看第3圖。第3圖為根據本揭示案之一些實施例的對應於繪示於第2A圖及第2B圖中之記憶體元件200的記憶體元件之數個部分的示意性佈局圖300。在一些實施例中，截面線A-A’對應於繪示於第2A圖中的截面線A-A’，且截面線B-B’對應於繪示於第2B圖中的截面線B-B’。為易於理解，關於第3圖之實施例參看第2A圖及第2B圖予以論述，且僅圖示與字元線WL0至WL3相關聯的部件。關於第2A圖及第2B圖之實施例，第3圖中之類似部件為易於理解運用相同參考數字來指明。
如第3圖中所圖示，佈局圖300圖示平面圖，從而檢視記憶體元件的形成於M3層至M5層中之部分。字元線WL0、WL1、WL2及WL3分別配置成同一行及數個列R[0]、R[1]、R[2]及R[3]。如第3圖中所繪示，佈局圖300的沿著截面線A-A’及截面線B-B’的橫截面圖對應於形成於M3層上方的結構，如上文分別在第2A圖中及第2B圖中所繪示。在一些實施例中，繪示於第3圖中之字元線WL0至WL3的沿著X方向的長度大體上等於如繪示於第1圖中之位元單元BC的單元寬度。繪示於第3圖中之列R[0]、R[1]、R[2]及R[3]中每一者在Y方向上的寬度大體上等於如繪示於第1圖中之位元單元BC的單元高度。佈局圖300進一步包括沿著X方向延伸之其他行，及沿著Y方向延伸的其他列。為了圖示簡單，僅一個行及幾個列R[0]至R[3]圖示於第3圖中。在一些實施例中，字元線WL0及WL2具有用於配置其自己的分離區段及通孔的類似組態，且字元線WL1及WL3具有相同的類似組態。因此，類似組態本文中並不進一步詳述。
在M3層中，字元線WL0之區段WL0-2及字元線WL1的區段WL1-4沿著X方向延伸，且在Y方向上彼此分離。在M4層中，字元線WL1之區段WL1-5a及WL1-5b沿著Y方向延伸，且在X方向上彼此分離。在一些實施例中，區段WL1-5a及WL1-5b沿著Y方向的邊緣與對應單元BC之邊界大體上重疊並對準，如第1圖中所繪示。在M5層中，字元線WL1之區段WL1-2沿著X方向延伸。在M3層與M4層之間，通孔V3-1及V3-2形狀為正方形，且在X方向上彼此分離。在M4層與M5層之間，通孔V4-1及V4-2形狀為正方形，且在X方向上彼此分離。在Y方向上，通孔V4-1與通孔V3-1進一步分離，且通孔V4-2進一步與通孔V3-2分離。
參看第2B圖及第3圖，區段WL1-2安置於字元線WL1之多個剩餘區段及多個通孔上方。在第3圖中之佈局圖中，在一些實施例中，區段WL1-2與區段WL1-4、WL1-5a及WL1-5b部分重疊。區段WL1-2進一步與字元線WL0之區段WL0-2部分重疊。換言之，區段WL1-2沿著Y方向在有偏移情況下與字元線WL1之區段WL1-4及字元線WL0的區段WL0-2重疊。又，區段WL1-2與字元線WL1之區段WL1-5a及WL1-5b的數個部分重疊。此外，區段WL1-2與通孔V3-1及V3-2的數個部分重疊，且與整個通孔V4-1及V4-2重疊。
此外，區段WL1-5a與區段WL0-2及WL1-4部分重疊，且與通孔V3-1及V4-1完全重疊。區段WL1-5b與區段WL0-2及WL1-4部分重疊，且與通孔V3-2及V4-2整個重疊。
繪示於第3圖中之字元線WL0至WL3的組態針對圖示目的而給出。繪示於第3圖中之字元線WL0至WL3的各種組態是在本揭示案之一些實施例之預期範疇內。
參看第4A圖及第4B圖。第4A圖及第4B圖為根據本揭示案之一些實施例的記憶體元件400之數個部分的橫截面示意圖，記憶體元件400對應於圖示為在第3圖中繪示之佈局圖300的記憶體元件。圖示為繪示於第3圖中之佈局圖300的記憶體元件亦對應於繪示於第2A圖及第2B圖中的記憶體元件200，藉此第4A圖及第4B圖中之類似部件為易於理解運用關於第2A圖至第3圖相同的參考數字來指明。
第4A圖圖示於第3圖中繪示的截面線C-C’處檢視的橫截面視圖且僅圖示與字元線WL0相關聯的部件。如第4A圖中所圖示，區段WL0-1、WL0-3a及WL0-2分別形成於M1層至M3層中，且經由通孔VA接觸在一起，如上文參看第2A圖所論述。區段WL0-2安置於區段WL0-3a及WL0-1上方，且與前述區段WL0-3a及WL0-1完全重疊。
第4B圖圖示在繪示於第3圖中的截面線D-D’處檢視的橫截面視圖且僅圖示與字元線WL1相關聯的部件。如第4B圖中所圖示，區段WL1-1、WL1-3b、WL1-4、WL1-5b及WL1-2分別形成於M1層至M5層中，且經由通孔VA、V3-2及V4-2接觸在一起，如上文參看第2B圖所論述。區段WL1-2安置於區段WL1-1、WL1-3b、WL1-4及WL1-5b上方且自前述區段WL1-1、WL1-3b、WL1-4及WL1-5b偏移，藉此與此些區段WL1-1、WL1-3b、WL1-4及WL1-5b部分重疊，如上文參看第3圖所論述。
在一些實施例中，由於繪示於第2A圖至第4B圖中的區段具有沿著Z方向(圖中未示)之相同的高度，因此區段之大小被稱作面積。回看第3圖及第4A圖，在一些實施例中，由於截面線C-C’沿著Y方向延伸，因此區段WL0-2之繪示於第4A圖中之沿著截面線C-C’的長度對應於區段WL0-2的繪示於第3圖中之沿著Y方向的寬度。藉此，在一些實施例中，區段WL0-2之寬度大於區段WL0-3a或WL0-1的寬度。類似地，回看第3圖及第4B圖，在一些實施例中，由於截面線D-D’沿著Y方向延伸，因此區段WL1-2之繪示於第4B圖中之沿著截面線D-D’的長度對應於區段WL1-2的繪示於第3圖中之沿著Y方向之寬度。在一些實施例中，區段WL1-2之寬度大於區段WL1-1、WL1-3b、WL1-4及WL1-5b中至少一者的寬度。
M1層中的區段WL0-1及WL1-1耦接至對應位元單元BC0及BC1，如參看第2A圖至第2B圖所論述。在一些實施例中，參看第2A圖至第4B圖，與對應位元單元BC0或BC1接觸之字元線WL0及WL1的此些區段WL0-1及WL1-1指示為基底(base)區段。基底區段被稱作對應字元線WL0或WL1的形成於最低金屬層中且與位元單元BC0或BC1接觸的一部分。此外，M3層中之區段WL0-2及M5層中的WL1-2指示為頂(roof)區段。頂區段被稱作對應字元線WL0或WL1的形成於最高金屬層中的一部分。將剩餘區段指示為互連(interconnection)區段，此些剩餘區段包括例如M2層中的區段WL0-3a、WL0-3b、WL1-3a及WL1-3b，M3層中的區段WL1-4、及M4層中的區段WL1-5a及WL1-5b。互連區段被稱作對應字元線WL0或WL1的如下部分：形成於最高金屬層與最低金屬層之間，且耦接於基底區段與頂區段之間。在各種實施例中，字元線WL0或WL1之基底區段、互連區段及頂區段的大小/面積在下文中進一步詳述。
在一些實施例中，各種金屬層中字元線的至少兩個區段具有不同於彼此的大小/面積。對於每一字元線，互連區段、基底區段及頂區段中的至少兩者具有彼此不同的大小/面積，如下文所論述。
對於每一字元線，在一些實施例中，互連區段具有不同於頂區段之面積的面積，且進一步不同於基底區段的面積。舉例而言，參看第2A圖至第4B圖，對於字元線WL0，區段WL0-1、WL0-2及WL0-3a沿著X方向的長度大體上相同，如第2A圖中所繪示。區段WL0-3a沿著Y方向的寬度小於區段WL0-1及WL0-2中每一者的寬度，如第4A圖中所繪示。藉此，區段WL0-3a之面積小於區段WL0-1的面積，且亦小於區段WL0-2的面積。換言之，互連區段中至少一者的面積小於基底區段或頂區段的面積。以另一種方式解釋，基底區段或頂區段具有大於每一互連區段之大小的大小，此是由於此些區段沿著Z方向(圖中未示)具有相同高度。因此，本揭示案之實施例之區段的大小下文中被稱作面積。
此外，在一些實施例中，對於字元線WL1，區段WL1-1、WL1-2及WL1-4沿著X方向的長度大體上相同，如第2B圖中所繪示。區段WL1-4沿著Y方向的寬度小於區段WL1-1及WL1-2中每一者的寬度，如第4B圖中所繪示。藉此，區段WL1-4之面積小於區段WL1-1或WL1-2的面積。此外，區段WL1-3b及WL1-5b中每一者的沿著Y方向的長度小於區段WL1-1或WL1-2的長度，如第4B圖中所繪示。區段WL1-3b及WL1-5b中每一者的沿著X方向的寬度小於區段WL1-1或WL1-2的寬度，如第2B圖中所繪示。藉此，區段WL1-3b或WL1-5b之面積小於區段WL1-1或WL1-2的面積。
在一些實施例中，安置於最低金屬層與最高金屬層之間的互連區段亦指示為字元線的內部接觸部分，從而耦接基底區段與頂區段。舉例而言，如第2A圖中所圖示，區段WL0-3a及WL0-3b用以耦接區段WL0-1與區段WL0-2。在另一實例中，如第2B圖中所圖示，區段WL1-3a、WL1-3b、WL1-4、WL1-5a及WL1-5b用以耦接區段WL1-1與區段WL1-2。運用此類組態，互連區段進一步用以藉由具有各種面積來調整對應字元線的內部電阻。換言之，每一字元線之等效電阻藉由互連區段的面積來調整。在一些實施例中，包括例如字元線WL0及WL1之字元線具有等效電阻，此些等效電阻運用各別互連區段的調整為大體上相同的。
對於每一字元線，在一些實施例中，基底區段具有不同於頂區段之面積的面積。舉例而言，參看第2A圖至第4B圖，對於字元線WL0，區段WL0-1沿著Y方向的寬度小於區段WL0-2之寬度，如第4A圖中所圖示。藉此，在如上文所論述具有相同長度的情況下，區段WL0-1及WL0-2具有彼此不同的面積。類似地，對於字元線WL1，區段WL1-2沿著Y方向的寬度大於區段WL1-1之寬度，如第4B圖中所圖示，藉此區段WL1-1及WL1-2具有不同面積。換言之，基底區段及頂區段具有不同於彼此的大小。
對於兩個相鄰字元線，在一些實施例中，各別頂區段具有不同於彼此的面積。舉例而言，如第3圖中所圖示，區段WL0-2具有大於區段WL1-2之面積的面積。
在一些實施例中，各別字元線之基底區段安置於亦指示為基座金屬層的同一金屬層中。舉例而言，參看第2A圖及第2B圖，區段WL0-1及WL1-1皆形成於M1層中。在其他實施例中，各別字元線之頂區段安置於亦指示為頂金屬層的不同金屬層中。舉例而言，參看第2A圖及第2B圖，區段WL0-2形成於M3層中，且區段WL1-2形成於M5層中。運用此類組態，基底區段及頂區段兩者亦指示為與互連區段耦接的兩個主結構，從而傳輸對應字元線訊號。
對於每一字元線，在一些實施例中，在同一金屬層中，至少兩個區段彼此分離且具有大體上相同的面積。舉例而言，參看第2A圖，對於字元線WL0，在M2層中，區段WL0-3a及WL0-3b經分離，且具有大體上相同的面積。參看第2A圖，對於字元線WL1，M2層中之分離區段WL1-3a及WL1-3b具有相同面積。在其他實例中，參看第2B圖及第3圖，對於字元線WL1，M4層中之分離區段WL1-5a及WL1-5b並行於彼此地安置。此外，區段WL1-5a及WL1-5b具有相同面積。
對於兩個相鄰字元線，在一些實施例中，在同一金屬層中，對應字元線之至少兩個區段彼此分離且具有大體上相同的面積。舉例而言，對於字元線WL0至WL3，在M1層中，區段WL0-1及WL1-1以及字元線WL2及WL3的基底區段(圖中未示)均勻地彼此分離，且具有大體上相同的面積。
對於兩個相鄰字元線，在一些實施例中，在同一金屬層中，對應字元線之至少兩個區段彼此分離且具有彼此不同的面積。舉例而言，如第3圖中所圖示，在M3層中，字元線WL0之區段WL0-2的面積大於字元線WL1之區段WL1-4的面積。
在一些方法中，包括於記憶體元件中之字元線形成於同一金屬層中，且依序配置成列，從而傳輸字元線訊號至各別位元單元。因此，字元線之面積約束至列高度(亦即，單元高度)，且字元線之等效電阻取決於此些面積，其中此等效電阻與面積具有負相關。因此，字元線之效能受字元線之等效電阻影響。
與以上方法相比較，在本揭示案之實施例中，例如參看第2A圖至第4B圖，字元線WL0至WL1中每一者的分離部分形成於多個金屬層中。字元線WL0或WL1的等效電阻被減小，此是因為各別字元線WL0或WL1的分離部分並聯耦接。此外，字元線WL0及WL1的指示頂區段的部分具有大於字元線WL0及WL1之剩餘區段中至少一者之面積的面積。藉此，此些部分具有各種面積，且具有配置及組態的某方案。因此，對於字元線WL0及WL1中的每一者，等效電阻最佳化，且能夠被調整或被進一步減小。
參看第5圖。第5圖為根據本揭示案之一些實施例的對應於繪示於第2A圖及第2B圖中之記憶體元件200的記憶體元件之數個部分的示意性佈局圖500。在一些實施例中，截面線A5-A5’對應於繪示於第2A圖中的截面線A-A’，且截面線B5-B5’對應於繪示於第2B圖中的截面線B-B’。圖示於第5圖中之佈局圖500為圖示於第3圖中之佈局圖300的替代性實施例，因此類似組態本文中不予以揭示。關於第2A圖至第3圖之實施例，第5圖中之類似部件為易於理解運用相同參考數字來指明。
與第3圖相比較，在繪示於第5圖中之佈局圖500中，字元線WL0具有M1層中的多個區段WL0-1 (圖中未示)、M2層中之區段WL0-3a及WL0-3b (圖中未示)、M3層中之區段WL0-4、M4層中之區段WL0-5a及WL0-5b、及M5層中的區段WL0-2。字元線WL0進一步包括M1層與M2層之間、M2層與M3層之間的通孔VA (圖中未示)，且亦包括M3層與M4層之間的通孔V3-1及V3-2、及M4層與M5層之間的通孔V4-1及V4-2。字元線WL0具有用於配置以下各者的組態：區段WL0-1、WL0-2、WL0-3a、WL0-3b、WL0-4、WL0-5a及WL0-5b、以及通孔VA、V3-1、V3-2、V4-1及V4-2。此組態與如第2B圖中圖示之字元線WL1的組態相同，從而配置區段WL1-1、WL1-2、WL1-3a、WL1-3b、WL1-4、WL1-5a及WL1-5b，以及通孔VA、V3-1、V3-2、V4-1及V4-2。因此，類似組態本文中並不予以揭示。
此外，與第3圖相比較，佈局圖500中的字元線WL1在具有M1層中之區段WL1-1 (圖中未示)、M2層中的區段WL1-3a及WL1-3b (圖中未示)，及M3層中的WL1-2。字元線WL1進一步包括M1層與M2層之間的通孔VA(圖中未示)。字元線WL1具有用於配置區段WL1-1、WL1-2、WL1-3a及WL1-3b以及通孔VA的組態。此組態與如第2A圖中所圖示之字元線WL0之組態相同，從而配置區段WL0-1、WL0-2、WL0-3a及WL0-3b以及通孔VA。因此，類似組態本文中並不予以揭示。
如第5圖中所圖示，在一些實施例中，在M3層中，區段WL0-4之面積小於區段WL1-2的面積。對於字元線WL0，M3層中之區段WL0-4具有的面積進一步小於M5層中區段WL0-2的面積。
參看第6圖。第6圖為根據本揭示案之一些實施例的對應於繪示於第1圖中之記憶體元件100的記憶體元件600之數個部分的橫截面示意圖。圖示於第6圖中之記憶體元件600為圖示於第2A圖及第2B圖中之記憶體元件200的替代性實施例，因此類似組態本文中不予以揭示。關於第1圖至第2B圖之實施例，第6圖中之類似部件為易於理解運用相同參考數字來指明。
如第6圖中所繪示，接觸位元單元BC1的字元線WL1在M1至M5層中具有各種區段及通孔。與第2B圖相比較，在繪示於第6圖中之記憶體元件600中，兩個區段WL1-4a及WL1-4b形成於M3層中，且彼此分離。換言之，在M3層中，圖示於第2B圖中之區段WL1-4分裂成圖示於第6圖中的多個區段WL1-4a及WL1-4b。在一些實施中，區段WL1-4a及WL1-4b為兩個相同金屬結構。在各種實施例中，區段WL1-4a及WL1-4b指示為用於耦接區段WL1-1及WL1-2的互連區段，如上文所論述。
參看第7圖。第7圖為根據本揭示案之一些實施例的對應於繪示於第6圖中之記憶體元件600及繪示於第2A圖中之記憶體元件200的記憶體元件之數個部分的示意性佈局圖700。在一些實施例中，截面線A-A’對應於繪示於第2A圖中的截面線A-A’，且截面線B6-B6’對應於繪示於第6圖中的截面線B6-B6’。圖示於第7圖中之佈局圖700為圖示於第3圖中之佈局圖300的替代性實施例，因此類似組態本文中不予以揭示。關於第2A圖、第3圖及第6圖之實施例，第7圖中之類似部件為易於理解運用相同參考數字來指明。
與第3圖相比較，在繪示於第7圖中之佈局圖700中，區段WL1-4a及WL1-4b沿著X方向延伸，且在X方向上彼此分離。區段WL1-4a、區段WL1-5a及通孔V3-1經重疊。區段WL1-4b、區段WL1-5b及通孔V3-2經重疊。區段WL1-2與字元線WL0之區段WL0-2，字元線WL1之區段WL1-4a、WL1-4b、WL1-5a及WL1-5b、及區段WL1-4a與WL1-4b之間的空間部分重疊。
如第7圖中所圖示，在一些實施例中，區段WL1-4a及WL1-4b具有大體上相同的面積。具體而言，在X方向上，區段WL1-4a之長度大體上等於區段WL1-4b的長度。在Y方向上，區段WL1-4a之寬度大體上等於區段WL1-4b的寬度。在一些其他實施例中，沿著X方向，區段WL1-4a及WL1-4b以及區段WL1-4a與WL1-4b之間的空間具有大體上相同的長度。換言之，在一些實施例中，區段WL1-4a或WL1-4b之長度大體上等於如第1圖中所繪示的位元單元BC的一個單元寬度除以三。在其他實施例中，此長度亦大體上等於一個單元寬度減去區段WL1-4a與WL1-4b之間的空白空間之特定長度，且接著除以區段WL1-4a及WL1-4b的數量。以另一方式解釋，區段WL1-4a或WL1-4b之長度至少取決於單元寬度及M3層中此些區段的數量。
在一些實施例中，在如第7圖中所繪示的緊接於行安置的另一行中，字元線WL0至WL3具有相同配置及組態。換言之，沿著X方向，字元線WL0至WL3延伸且經複製。運用此類組態，M3層中區段WL1-4a或WL1-4b的數量大體上等於配置成一個行及列R[0]至R[4]中之一者的位元單元的數量。參看第7圖，區段WL1-4a或WL1-4b之數量為一。配置成此行及列R[1]的位元單元，即繪示於第6圖中之位元單元BC1的數量亦為一。藉此，區段WL1-4a或WL1-4b之數量等於行及列R[1]的數量。在一些其他實施例中，同一層中一個字元線之經分裂區段的數量大於配置成列R[0]至R[4]中之一者的位元單元之數量。舉例而言，參看第7圖，M3層中字元線WL1之分裂區段WL1-4a、WL1-4b及其他複製區段(圖中未示)的數量大於配置成列R[1]之位元單元的數量。
參看第8圖。第8圖為根據本揭示案之一些實施例的對應於圖示為繪示於第1圖中之記憶體元件100的記憶體元件800之數個部分的橫截面示意圖。圖示於第8圖中之記憶體元件800為圖示於第6圖中之記憶體元件600的替代性實施例，因此類似組態本文中不予以揭示。關於第1圖及第6圖之實施例，第8圖中之類似部件為易於理解運用相同參考數字來指明。
與第6圖相比較，在繪示於第8圖中之記憶體元件800中，字元線WL0之一個部分WL0-2p圖示為區段，且形成於M3層中。區段WL0-2p安置於區段WL1-4a與WL1-4b之間，且與區段WL1-4a及WL1-4b分離。
參看第9圖。第9圖為根據本揭示案之一些實施例的對應於繪示於第8圖中之記憶體元件800及繪示於第2A圖中之記憶體元件200的記憶體元件之數個部分的示意性佈局圖900。在一些實施例中，截面線A-A’對應於繪示於第2A圖中的截面線A-A’，且截面線B8-B8’對應於繪示於第8圖中的截面線B8-B8’。圖示於第9圖中之佈局圖900為圖示於第7圖中之佈局圖700的替代性實施例，因此類似組態本文中不予以揭示。關於第2A圖、第7圖及第8圖之實施例，第9圖中之類似部件為易於理解運用相同參考數字來指明。
與第7圖相比較，在繪示於第9圖中之佈局圖900中，字元線WL0之區段WL0-2進一步具有凸出部分WL0-2p，此凸出部分WL0-2p沿著Y方向延伸。在一些實施例中，區段WL0-2經塑形為字母「T」。如第9圖中所圖示，凸出部分WL0-2p安置於區段WL1-4a與WL1-4b之間。區段WL1-2與字元線WL0之凸出部分WL0-2p，字元線WL1的區段WL1-4a、WL1-4b、WL1-5a及WL1-5b部分重疊，且亦與安置於區段WL1-4a、WL1-4b與凸出部分WL0-2p之間的空間部分重疊。
在同一金屬層中，在一些實施例中，字元線WL0之區段的面積不同於字元線WL1之區段的面積。具體而言，如第9圖中所圖示，在M3層中，區段WL0-2之總面積大於區段WL1-4a及WL1-4b的總面積。此外，與圖示於第7圖中之實施例相比較，字元線WL0的是區段WL0-2之頂區段具有較大面積。運用此類組態，字元線WL0歸因於區段WL0-2的擴寬面積具有較小等效電阻。
參看第10圖。第10圖為根據本揭示案之一些實施例的對應於繪示於第2B圖中之記憶體元件200的記憶體元件之數個部分的示意性佈局圖1000。在一些實施例中，截面線B10-B10’對應於繪示於第2B圖中的截面線B-B’，且截面線B-B’亦對應於繪示於第2B圖中的截面線B-B’。圖示於第10圖中之佈局圖1000為圖示於第3圖中之佈局圖300或圖示於第5圖中之佈局圖500的替代性實施例，因此類似組態本文中不予以揭示。關於第2B圖、第3圖及第5圖之實施例，第10圖中之類似部件為易於理解運用相同參考數字來指明。
與第3圖相比較，在繪示於第10圖中之佈局圖1000中，字元線WL0具有M3層中之區段WL0-4，M4層中的區段WL0-5a及WL0-5b，以及M5層中的區段WL0-2。區段WL0-4及WL0-2沿著X方向延伸，且區段WL0-5a及WL0-5b沿著Y方向延伸。字元線WL0進一步具有通孔V3-1、V3-2、V4-1及V4-2，此些通孔V3-1、V3-2、V4-1及V4-2具有與包括於字元線WL1中之通孔之組態類似的組態。區段WL0-5a與通孔V3-1及V4-1重疊，且區段WL0-5b與通孔V3-2及V4-2重疊。區段WL0-2安置於區段WL0-5a、WL0-5b及WL0-4以及通孔V3-1、V3-2、V4-1及V4-2上方，且在無偏移情況下與前述區段及通孔重疊。
此外，在一些實施例中，字元線WL0及WL1具有類似組態。舉例而言，如第10圖中所圖示，區段WL1-2亦安置於區段WL0-5a、WL0-5b及WL0-4以及通孔V3-1、V3-2、V4-1及V4-2上方，且在無偏移情況下與前述區段及通孔重疊。
如第10圖中所圖示，在一些實施例中，對於字元線WL0，區段WL0-2具有小於區段WL0-4之面積的面積。在一些實施例中，區段WL0-5a或WL0-5b沿著Y方向之長度大體上等於區段WL0-2沿著Y方向的寬度。換言之，區段WL0-5a或WL0-5b之短邊緣與區段WL0-2之長邊緣平行且與此些長邊緣重疊。字元線WL1具有字元線WL0的本文中不詳述的類似組態。換言之，在一些實施例中，在同一金屬層中，對於兩個相鄰字元線，對應字元線之區段具有大體上相同的面積。舉例而言，如第10圖中所圖示，M3層中之區段WL0-4及WL1-4具有大體上相同的面積，且M5層中的區段WL0-2及WL1-2亦具有大體上相同的面積。
參看第11圖。第11圖為根據本揭示案之一些實施例的對應於繪示於第2B圖中之記憶體元件200的記憶體元件之數個部分的示意性佈局圖1100。在一些實施例中，截面線B11-B11’對應於繪示於第2B圖中的截面線B-B’，且截面線B-B’亦對應於繪示於第2B圖中的截面線B-B’。圖示於第11圖中之佈局圖1100為圖示於第5圖中之佈局圖500與圖示於第10圖中之佈局圖1000相組合的替代性實施例，因此類似組態本文中不予以揭示。關於第2B圖、第5圖及第10圖之實施例，第11圖中之類似部件為易於理解運用相同參考數字來指明。
與第10圖相比較，在繪示於第11圖中之佈局圖1100中，字元線WL0之通孔V3-1及V4-1彼此分離，且字元線WL0之通孔V3-2及V4-2彼此分離。區段WL0-4在無偏移情況下與通孔V3-1及V3-2直接重疊，且在無偏移情況下與區段WL0-5a及WL0-5b部分重疊。區段WL0-2與字元線WL0之剩餘區段直接重疊，此些剩餘區段包括例如區段WL0-4、WL0-5a及WL0-5b以及通孔V3-1、V3-2、V4-1及4-2。區段WL0-2進一步與字元線WL1之區段WL1-4部分重疊。此外，字元線WL1之區段WL1-2與區段WL1-4的部分重疊。
如第11圖中所圖示，在一些實施例中，在M3層中，區段WL0-4具有小於區段WL1-4之面積的面積，此情形類似於圖示於第5圖中的實施例。在M4層中，區段WL0-5a及WL0-5b具有大體上相同的面積，且區段WL1-5a及WL1-5b具有大體上相同的面積，此情形類似於圖示於至少第5圖或第10圖中的實施例。此外，區段WL0-5a或WL0-5b之面積大於區段WL1-5a或WL1-5b的面積。在M5層中，區段WL0-2具有大於區段WL1-2之面積的面積。
在一些實施例中，圖示於第2A圖至第11圖中的字元線WL0亦指示為原始偶數字元線，且圖示於第2A圖至第11圖中的字元線WL1亦指示為原始奇數字元線。配置於偶數列，包括例如列R[2]及R[4]中的其他字元線具有分離區段。對應字元線之此些分離區段配置成與原始偶數字元線WL0相同的組態。類似地，配置於奇數列，包括例如列R[3]及R[5]中的其他字元線具有分離區段。對應字元線之此些分離區段配置成與原始奇數字元線WL1相同的組態。換言之，兩個相鄰字元線被視為用於在多個金屬層中形成各別分裂區段的群組，此群組具有參看第2A圖至第11圖論述的各種面積或形狀。
參看第12圖。第12圖為根據本揭示案之一些實施例的用於產生記憶體元件之方法1200的流程圖，記憶體元件對應於以下各者中的至少一者：繪示於第1圖中之記憶體元件100、繪示於第2A圖及第2B圖中的記憶體元件200、繪示於第4A圖及第4B圖中之記憶體元件400、繪示於第6圖中的記憶體元件600或繪示於第8圖中的記憶體元件800。參看繪示於第2A圖及第2B圖中之記憶體元件200的第12圖中之方法1200的以下圖示包括例示性操作。然而，第12圖中之操作不必按所繪示之次序執行。換言之，根據本揭示案之各種實施例的精神及範疇，操作可經添加、替換、改變次序及/在適當時消除。
在操作S1210中，第一字元線之第一部分及第二字元線的第一部分形成於基底金屬層中。在以下實施例中，基底金屬層對應於圖示於第2A圖至第2B圖中的M1層。為了圖示，如第2A圖及第2B圖中所繪示，字元線WL0之區段WL0-1及字元線WL1的區段WL1-1形成於M1層中。
在操作S1220中，第一字元線之第二部分及第二字元線的第二部分形成於基底金屬層上方的第一金屬層中。在以下實施例中，第一金屬層對應於圖示於第2A圖至第10圖中的是在M1層上方的M3層。為了圖示，如第2A圖及第2B圖中所繪示，字元線WL0之區段WL0-2形成於M3層中。字元線WL1之區段WL1-4亦形成於M3層中。
在操作S1230中，第二字元線之多個第三部分形成於第一金屬層與第三金屬層之間的第二金屬層中，第三金屬層是在第一金屬層上方。在以下實施例中，第二金屬層對應於M4層，且第三金屬層對應於M5層，其中M4層是在M3層與M5層之間，如第2A圖至第10圖中所繪示。為了圖示，如第2B圖中所繪示，字元線WL1之區段WL1-5a及WL1-5b形成於M4層中。
在操作S1240中，第二字元線之第四部分形成於第三金屬層中。在以下實施例中，第三金屬層對應於M5層，M5層是在M1層上方，如第2A圖至第10圖中所繪示。為了圖示，如第2B圖中所繪示，字元線WL1之區段WL1-2形成於M5層中。
在一些實施例中，方法1200進一步包括以下操作。第一字元線之第三部分形成於第二金屬層中。為了圖示，在一些實施例中，參看第11圖，字元線WL0的對應於第三部分之區段WL0-2形成於M5層中，且字元線WL0的對應於如操作S1220中所圖示之第二部分的區段WL0-4形成於M3層中。
在一些實施例中，方法1200進一步包括以下操作。第一字元線之第四部分形成於第一金屬層與第二金屬層之間的第三金屬層中。在以下實施例中，第三金屬層對應於M4層，M4層是在M3層與M5層之間，如第2A圖至第10圖中所繪示。為了圖示，在一些實施例中，參看第11圖，字元線WL0之區段WL0-5a及WL0-5b形成於M4層中。
現參看第13圖。第13圖為根據本揭示案之一些實施例的用於設計積體電路佈局設計之電子設計自動化(electronic design automation；EDA)系統1300的方塊圖。EDA系統1300用以實施在第12圖中揭示之方法1200的一或多個操作，且進一步結合第2A圖至第11圖解釋。在一些實施例中，EDA系統1300包括APR系統。
在一些實施例中，EDA系統1300為包括硬體處理器1320及非暫時性電腦可讀儲存媒體1360的通用計算元件。儲存媒體(即，記憶體)1360外加其他事項編碼有，亦即儲存電腦程式碼(指令) 1361，亦即，一組可執行指令。藉由硬體處理器1320進行之指令1361的執行表示(至少部分) EDA工具，此EDA工具實施例如方法1200的一部分或全部。
處理器1320經由匯流排1350電耦接至電腦可讀儲存媒體1360。處理器1320亦藉由匯流排1350電耦接至輸入/輸出(I/O)介面1310及製造工具1370。網路介面1330亦經由匯流排1350電連接至處理器1320。網路介面1330連接至網路1340，使得處理器1320及電腦可讀儲存媒體1360能夠經由網路1340連接至外部部件。處理器1320用以執行編碼於電腦可讀儲存媒體1360中的電腦程式碼1361，以便使得EDA系統1300可用於執行所提及程序及/或方法之一部分或全部。在一或多個實施例中，處理器1320為中央處理單元(central processing unit；CPU)、多處理器、分散式處理系統、特殊應用積體電路(application specific integrated circuit；ASIC)及/或合適處理單元。
在一或多個實施例中，電腦可讀儲存媒體1360為電子、磁性、光學、電磁、紅外及/或半導體系統(或設備或元件)。舉例而言，電腦可讀儲存媒體1360包括半導體或固態記憶體、磁帶、可卸除式電腦磁盤、隨機存取記憶體(random access memory；RAM)、唯讀記憶體(read-only memory；ROM)、剛性磁碟，及/或光碟。在使用光碟之一或多個實施例中，電腦可讀儲存媒體1360包括緊湊型光碟唯讀記憶體(compact disk-read only memory；CD-ROM)、緊湊型光碟-讀取/寫入(compact disk-read/write；CD-R/W)及/或數位視訊光碟(digital video disc；DVD)。
在一或多個實施例中，儲存媒體1360儲存電腦程式碼1361，電腦程式碼1361用以使得EDA系統1300 (其中此執行表示(至少部分)EDA工具)可用於執行所提及程序及/或方法的一部分或全部。在一或多個實施例中，儲存媒體1360亦儲存資訊，此資訊促進執行所提及程序及/或方法的一部分或全部。在一或多個實施例中，儲存媒體1360儲存標準單元庫1362，此些標準單元包括如本文中所揭示之此類標準單元，例如，包括在上文關於第1圖論述之字元線WL的單元。
EDA系統1300包括I/O介面1310。I/O介面1310耦接至外部電路。在一或多個實施例中，I/O介面1310包括鍵盤、小鍵盤、滑鼠、軌跡球、軌跡墊、觸控式螢幕，及/或用於傳達資訊及命令至處理器1320的游標方向鍵。
EDA系統1300亦包括耦接至處理器1320的網路介面1330。網路介面1330允許EDA系統1300與網路1340通訊，一或多個其他電腦系統連接至此網路。網路介面1330包括無線網路介面，諸如藍芽、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如ETHERNET、USB或IEEE-1364。在一或多個實施例中，所提及程序及/或方法之一部分或全部實施於兩個或兩個以上EDA系統1300中。
EDA系統1300亦包括耦接至處理器1320的製造工具1370。製造工具1370用以基於藉由處理器1320處理之設計檔案及/或如上文所論述的IC佈局設計來製造積體電路，包括例如在第1圖中圖示的記憶體元件100、在第2A圖至第2B圖中圖示的記憶體元件200、圖示於第4A圖至第4B圖中的記憶體元件200、圖示於第 6圖中的記憶體元件600及圖示於第8圖中的記憶體元件800。
EDA系統1300用以經由I/O介面1310接收資訊。經由I/O介面1310接收的資訊包括以下各者中之一或多者：指令、資料、設計規則、標準單元庫，及/或供處理器1320處理的其他參數。資訊經由匯流排1350被傳送至處理器1320。EDA系統1300用以經由I/O介面1310接收與UI相關的資訊。資訊作為使用者介面(user interface；UI) 1363儲存於電腦可讀媒體1360中。
在一些實施例中，所提及程序及/或方法之一部分或全部實施為獨立軟體應用程式以供處理器執行。在一些實施例中，所提及程序及/或方法之一部分或全部實施為是額外軟體應用程式之一部分的軟體應用程式。在一些實施例中，所提及程序及/或方法之一部分或全部實施為對軟體應用程式的插件。在一些實施例中，所提及程序及/或方法中的至少一者實施為是EDA工具之一部分的軟體應用程式。在一些實施例中，所提及程序及/或方法之一部分或全部實施為由EDA系統1300使用的軟體應用程式。在一些實施例中，包括標準單元之佈局圖使用諸如購自CADENCE DESIGN SYSTEMS, Inc.之VIRTUOSO®的工具或另一合適佈局產生工具來產生。
在一些實施例中，程序實施為儲存於非暫時性電腦可讀記錄媒體中之程式的功能。非暫時性電腦可讀記錄媒體之實例包括但不限於外部/可卸除式及/或內部/嵌入式儲存器或記憶體單元，例如以下各者中之一或多者：光碟，諸如DVD；磁碟，諸如硬碟；半導體記憶體，諸如ROM、RAM、記憶體卡及類似者。
第14圖為根據一些實施例的IC製造系統1400及與此IC製造系統相關聯之IC製造流程的方塊圖。在一些實施例中，基於佈局圖，以下各者中之至少一者使用IC製造系統1400來製造：(A)一或多個半導體光罩，或(B)半導體積體電路之層中的至少一個組件。
在第14圖中，IC製造系統1400包括實體，諸如設計室1410、光罩室1420及IC製造商/晶圓廠(「fab」) 1430，此些實體在設計、開發及製造循環及/或與製造IC元件1440相關之服務中彼此互動。IC製造系統1400中之實體藉由通訊網路連接。在一些實施例中，通訊網路為單一網路。在一些實施例中，通訊網路為多種不同網路，諸如以太網路及網際網路。通訊網路包括有線及/或無線通訊通道。每一實體與其他實體中之一或多者互動，且提供服務至其他實體中之一或多者及/或自其他實體中之一或多者接收服務。在一些實施例中，設計室1410、光罩室1420及IC晶圓廠1430中之兩者或兩者以上藉由單一較大公司擁有。在一些實施例中，設計室1410、光罩室1420及IC晶圓廠1430中之兩者或兩者以上共存於共同設施中且使用共同資源。
設計室(或設計團隊) 1410產生IC設計佈局圖1411。IC設計佈局圖1411包括各種幾何圖案，例如針對IC元件1440設計之描繪於第3A圖、第5圖、第7圖及/或第9圖至第11圖之IC佈局設計，例如，包括上文關於第2A圖至第2B圖、第4A圖至第4B圖、第6圖及/或第8圖論述的記憶體元件200、400、600及800的積體電路。幾何圖案對應於構成待製造之IC元件1440之各種組件的金屬、氧化物或半導體層圖案。各種層組合以形成各種IC特徵。舉例而言，IC設計佈局圖1411之一部分包括各種IC特徵，諸如待形成於半導體基板(諸如矽晶圓)中及安置於半導體基板上之各種材料層中的活性區、閘極電極、源極及汲極、導電區段或層間互連之通孔。設計室1410實施恰當設計程序以形成IC設計佈局圖1411。設計程序包括邏輯設計、實體設計或置放及路由中的一或多者。IC設計佈局圖1411在具有幾何圖案之資訊的一或多個資料檔案中呈現。舉例而言，IC設計佈局圖1411可以GDSII檔案格式或DFII檔案格式表達。
光罩室1420包括光罩資料準備1421及光罩製造1422。光罩室1420使用IC設計佈局圖1411來製造一或多個光罩1423用於根據IC設計佈局圖1411來製造IC元件1440的各種層。光罩室1420執行光罩資料準備1421，其中IC設計佈局圖1411轉譯成代表性資料檔案(「representative data file；RDF」)。光罩資料準備1421提供RDF至光罩製造1422。光罩製造1422包括光罩書寫器。光罩書寫器將RDF轉換為基板，諸如光罩(主光罩) 1423或半導體晶圓1433上之影像。IC設計佈局圖1411藉由光罩資料準備1421操控以符合光罩書寫器之特定特性及/或IC晶圓廠1430的要求。在第14圖中，資料準備1421及光罩製造1422說明為分離元素。在一些實施例中，資料準備1421及光罩製造1422可被統稱為光罩資料準備。
在一些實施例中，資料準備1421包括光學近接性校正(optical proximity correction；OPC)，其使用微影術增強技術來補償影像誤差，諸如可產生自繞射、干涉、其他製程效應及類似者的影像誤差。OPC調整IC設計佈局圖1411。在一些實施例中，資料準備1421包括其他解析度增強技術(resolution enhancement techniques；RET)，諸如離軸照明、子解析度輔助特徵、相轉移光罩、其他合適技術及類似者或其組合。在一些實施例中，反向微影技術(inverse lithography technology；ILT)亦經使用，此技術將OPC作為反向成像問題處置。
在一些實施例中，資料準備1421包括檢查IC設計佈局圖1411的光罩規則檢查器(mask rule checker；MRC)，此光罩規則檢查器已經歷了運用一組光罩產生規則之OPC中的製程，此組光罩產生規則含有某些幾何及/或連接性約束以確保足夠餘裕、考慮半導體製造製程中之可變性及類似者。在一些實施例中，MRC修改IC設計佈局圖1411以在光罩製造1422期間補償限制，此光罩製造可撤銷藉由OPC執行之修改的部分以便滿足光罩產生規則。
在一些實施例中，資料準備1421包括微影術製程檢查(lithography process checking；LPC)，此微影術製程檢查模擬將藉由IC晶圓廠1430實施以製造IC元件1440的處理。LPC基於IC設計佈局圖1411模擬此處理以產生經模擬製造之元件，諸如IC元件1440。LPC模擬中之處理參數可包括與IC製造循環之各種製程相關聯的參數、與用於製造IC之工具相關聯的參數，及/或製造製程的其他態樣。LPC考慮各種因數，諸如虛像對比度、焦深(「depth of focus；DOF」)、光罩誤差增強因數(「mask error enhancement factor；MEEF」)、其他合適因數及類似者或其組合。在一些實施例中，在經模擬製造元件已藉由LPC產生之後，若經模擬元件形狀上並未足夠逼近而不能滿足設計規則，則OPC及/或MRC經重複以進一步精細化IC設計佈局圖1411。
應理解，資料準備1421之以上描述已出於清楚目的予以了簡化。在一些實施例中，資料準備1421包括額外特徵，諸如邏輯運算(logic operation；LOP)以根據製造規則來修改IC設計佈局圖1411。另外，在資料準備1421期間施加至IC設計佈局圖1411之製程可按多種不同次序執行。
在資料準備1421之後且在光罩製造1422期間，光罩1423或光罩1423群組基於經修改之IC設計佈局圖1411來製造。在一些實施例中，光罩製造1422包括基於IC設計佈局圖1411執行一或多個微影術曝光。在一些實施例中，電子束(electron-beam、e-beam)或多個電子束之機構用以基於經修改之IC設計佈局圖1411在光罩(光罩或主光罩) 1423上形成圖案。光罩1423可以各種技術形成。在一些實施例中，光罩1423使用二元技術形成。在一些實施例中，光罩圖案包括不透明區及透明區。用以曝光已塗佈於晶圓上之影像敏感材料層(例如，光阻劑層)的諸如紫外(ultraviolet；UV)光束之輻射束藉由不透明區阻斷，且透射通過透明區。在一個實例中，光罩1423之二元光罩版本包括二元光罩的透明基板(例如，熔融石英)及不透明區中塗佈的不透明材料(例如，鉻)。在另一實例中，光罩1423使用相轉移技術形成。在光罩1423之相轉移光罩(phase shift mask；PSM)版本中，形成於相轉移光罩上之圖案中的各種特徵用以具有恰當相位差以增強解析度及成像品質。在各種實例中，相轉移光罩可為經衰減PSM或交變PSM。藉由光罩製造1422產生之光罩用於多種製程中。舉例而言，此類光罩用於離子植入製程中以在半導體晶圓1433中形成各種經摻雜區，用於蝕刻製程中以在半導體晶圓1433中形成各種蝕刻區，及/或用於其他合適製程中。
IC晶圓廠1430包括晶圓製造1432。IC晶圓廠1430為IC製造業務，此IC製造業務包括用於製造多種不同IC產品的一或多個製造設施。在一些實施例中，IC晶圓廠1430為半導體代工。舉例而言，可存在用於複數種IC產品之前工序製造(前工序(front-end- of-line；FEOL)製造)的製造設施，而第二製造設施可提供用於IC產品之互連及封裝的後工序製造(後工序 (back-end-of-line；BEOL)製造)，且第三製造設施可提供用於代工業務的其他服務。
IC晶圓廠1430使用藉由光罩室1420製造之光罩1423以製造IC元件1440。因此，IC晶圓廠1430至少間接地使用IC設計佈局圖1411來製造IC元件1440。在一些實施例中，半導體晶圓1433藉由IC晶圓廠1430使用光罩1423製造以形成IC元件1440。在一些實施例中，IC製造包括至少間接基於IC設計佈局圖1411執行一或多個微影術曝光。半導體晶圓1433包括矽基板，或上面形成有材料層的其他恰當基板。半導體晶圓1433進一步包括各種摻雜區、介電特徵、多位準互連及類似者(形成於後續製造步驟)中的一或多者。
在一些實施例中，揭示一種記憶體元件。此記憶體元件包括第一程式化線及第二程式化線。此第一程式化線用以將第一程式化訊號傳輸至多個記憶體單元。此第一程式化線之第一部分形成於第一導電層中，且此第一程式化線的第二部分形成於此第一導電層上方的第二導電層中。此第二程式化線用以將第二程式化訊號傳輸至此些記憶體單元。此第二程式化線的第一部分形成於此第一導電層中。此第二程式化線的第二部分形成於此第二導電層中。此第二程式化線的第三部分形成於此第二導電層上方的第三導電層中。此第一程式化線之此第一部分及此第二部分具有彼此不同的大小，且此第二程式化線的此第一部分、此第二部分及此第三部分具有彼此不同的大小。
在一些實施例中，在一佈局視圖中，此第二程式化線之此第三部分與此第一程式化線之此第二部分及此第二程式化線的此第二部分部分重疊。
在一些實施例中，此第二程式化線的此第二部分包含彼此分離的複數個區段。
在一些實施例中，在一佈局視圖中，此第一程式化線之此第二部分的至少一部分安置於此些區段中的兩者之間。
在一些實施例中，此第一程式化線之第三部分形成於第三導電層中。此第一程式化線的此第一部分、此第二部分及此第三部分具有彼此不同的寬度。
在一些實施例中，在一佈局視圖中，此第一程式化線的此第三部分與此第一程式化線之此第二部分直接重疊，且與此第二程式化線的此第二部分部分重疊。在一佈局視圖中，此第二程式化線之此第三部分與此第二程式化線的此第二部分直接重疊。
在一些實施例中，此第二程式化線之此第二部分的寬度小於此第一程式化線之此第二部分的寬度，且此第二程式化線之此第二部分的寬度小於此第二程式化線之此第三部分的寬度。
又揭示一種記憶體元件，此記憶體元件包括第一程式化線、第二程式化線、第三程式化線及第四程式化線。此第一程式化線用以將第一程式化訊號傳輸至配置成第一列的多個記憶體單元。此第一程式化線之第一部分形成於第一導電層中，且此第一程式化線的第二部分形成於此第一導電層上方的第二導電層中。此第二程式化線用以將第二程式化訊號傳輸至配置成第二列的此些記憶體單元。此第二程式化線的第一部分形成於此第一導電層中。此第二程式化線的第二部分形成於此第二導電層中。此第二程式化線的第三部分形成於此第二導電層上方的第三導電層中。此第三程式化線用以將第三程式化訊號傳輸至配置成第三列的記憶體單元。此第三程式化線之第一部分形成於此第一導電層中，且此第三程式化線之第二部分形成於此二導電層中。此第四程式化線用以將第四程式化訊號傳輸至配置成第四列的此些記憶體單元。此第四程式化線的第一部分形成於此第一導電層中。此第四程式化線的第二部分形成於此第二導電層中。此第四程式化線的第三部分形成於此第三導電層中。
在一些實施例中，此第一程式化線之第三部分形成於此第三導電層中。在一佈局視圖中，此第一程式化線的此第三部分與此第一程式化線之此第二部分直接重疊，且與此第二程式化線的此第二部分部分重疊。
在一些實施例中，此第一程式化線的此第三部分及此第二程式化線的此第三部分彼此分離且具有彼此不同的大小。在一佈局視圖中，此第二程式化線之此第三部分與此第二程式化線的此第二部分直接重疊。
在一些實施例中，此第一程式化線之至少一個第四部分及此第二程式化線的至少一個第四部分形成於此第二導電層與此第三導電層之間的第四導電層中。在一佈局視圖中，此第一程式化線的此至少一個第四部分與此第一程式化線之此第二部分、此第一程式化線的此第三部分及此第二程式化線的此第二部分部分重疊。在一佈局視圖中，此第二程式化線之此至少一個第四部分與此第二程式化線的此第二部分及此第三部分部分重疊。
在一些實施例中，此第二程式化線的此第二部分包含彼此分離的複數個區段。
在一些實施例中，此些區段的數量大體上等於或大於配置成行與此第一列或此第二列的此些記憶體單元的數量。
在一些實施例中，此第一程式化線之此第二部分及此第二程式化線的此第二部分在第一方向上延伸。在一佈局視圖中，此第一程式化線之此第二部分的凸出部分在第二方向上延伸，且安置於此些區段中的兩者之間。
在一些實施中，在一佈局視圖中，此第一程式化線之此第二部分的此凸出部分、此些區段及此第二程式化線的此第三部分部分重疊在一起。
在一些實施例中，此第一程式化線的此第一部分及此第二部分具有彼此不同的大小。此第二程式化線的此第一部分、此第二部分及此第三部分具有彼此不同的大小。此第三程式化線的此第一部分及此第二部分具有彼此不同的大小。此第四程式化線的此第一部分、此第二部分及此第三部分具有彼此不同的大小。此第一程式化線之此第二部分及此第三程式化線之此第二部分的大小大體上相同，且不同於此第二程式化線之此第二部分及此第四程式化線之此第二部分的大體上相同的大小。此第一程式化線、此第二程式化線、此第三程式化線及此第四程式化線具有大體上相同的等效電阻。
在一些實施例中，此第二程式化線之第四部分形成於此第二導電層與此第三導電層之間的第四導電層中。在一佈局視圖中，此第二程式化線的此些第四部分與此第一程式化線之此第二部分、此第二程式化線的此第二部分及此第二程式化線的此第三部分部分重疊。在一佈局視圖中，此第二程式化線之此些第四部分中之至少一者的一個邊緣與此第三程式化線的此第二部分之一個邊緣重疊。
又揭示一種記憶體元件，此記憶體元件包括第一程式化線的第一部分、第二程式化線的第一部分、此第一程式化線之第二部分、此第二程式化線的第二部分、此第二程式化線之第三部分及此第二程式化線的第四部分。此第一程式化線之此第一部分及此第二程式化線的此第一部分形成於第一導電層中。此第一程式化線之此第二部分及此第二程式化線的此第二部分形成於此第一導電層上方的第二導電層中。此第二程式化線的此第三部分形成於第三導電層中，其中此第三導電層在此第二導電層與第四導電層之間，且此第四導電層是在此第二導電層上方。此第二程式化線之此第四部分形成於此第四金屬層中。此第一程式化線之此第一部分及此第二部分中的至少兩者具有彼此不同的大小，且此第二程式化線的此第一部分、此第二部分、此第三部分及此第四部分中的至少兩者具有彼此不同的大小。
在一些實施例中，在一佈局視圖中，此第一程式化線之此第二部分的至少一個部分安置於此第一程式化線之此第二部分的彼此分離之區段中的兩者之間。
在一些實施例中，此記憶體元件進步包括此第一程式化線的第三部分及此第一程式化線的多個第四部分。此第一程式化線的此第三部分形成於此第四導電層中。此第一程式化線之此第三部分及此第二程式化線的此些第四部分彼此分離且具有彼此不同的大小。此第一程式化線之此些第四部分形成於此第三導電層中。此第一程式化線的此些第四部分及此第二程式化線的此些第三部分彼此分離且具有彼此不同的大小。
前述內容概述若干實施例之特徵，使得熟習此項技術者可更佳地理解本揭示案之一些實施例之態樣。熟習此項技術者應瞭解，其可易於使用本揭示案之一些實施例作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭示案之一些實施例之精神及範疇，且此類等效構造可在本文中進行各種改變、取代及替代而不偏離本揭示案之一些實施例的精神及範疇。
100:記憶體元件 200:記憶體元件 300:示意性佈局圖 400:記憶體元件 500:示意性佈局圖 600:記憶體元件 700:示意性佈局圖 800:記憶體元件 900:示意性佈局圖 1000:示意性佈局圖 1100:示意性佈局圖 1200:用於產生記憶體元件之方法 1300:電子設計自動化系統 1310:輸入/輸出介面 1320:硬體處理器 1330:網路介面 1340:網路 1350:匯流排 1360:非暫時性電腦可讀儲存媒體 1361:電腦程式碼 1362:標準單元庫 1363:使用者介面 1370:製造工具 1400:積體電路製造系統 1410:設計室 1411:積體電路設計佈局圖 1420:光罩室 1421:資料製備 1422:光罩製造 1423:光罩 1430:積體電路製造商/製造者/晶圓廠 1432:晶圓製造 1433:半導體晶圓 1440:積體電路元件 S1210:操作 S1220:操作 S1230:操作 S1240:操作 A-A’:截面線 B-B’:截面線 C-C’:截面線 D-D’:截面線 BC0:位元單元 BC1:位元單元 BC2:位元單元 BCn:位元單元 BL:位元線 BLB:互補位元線 M1:金屬層 M2:金屬層 M3:金屬層 M4:金屬層 M5:金屬層 R[0]:列 R[1]:列 R[2]:列 R[3]:列 R[n]:列 VA:通孔 V3:通孔 V3-1:通孔 V3-2:通孔 V4:通孔 V4-1:通孔 V4-2:通孔 WL0:字元線 WL0-1:部分/區段 WL0-2:區段 WL0-2p:部分/區段/凸出部分 WL0-3a:區段 WL0-3b:區段 WL0-4:區段 WL0-5a:區段 WL0-5b:區段 WL1:字元線 WL1-1:區段 WL1-2:區段 WL1-3a:區段 WL1-3b:區段 WL1-4:區段 WL1-4a:區段 WL1-4b:區段 WL1-5a:區段 WL1-5b:區段 WL2:字元線 WL3:字元線 WLn:字元線 X:方向 Y:方向
本揭示案之一些實施例之態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中之標準慣例，各種特徵未按比例繪製。實際上，各種特徵之尺寸可為了論述清楚經任意地增大或減小。 第1圖為根據本揭示案之一些實施例的圖示記憶體元件的電路圖。 第2A圖及第2B圖為根據本揭示案之一些實施例的對應於繪示於第1圖中之記憶體元件的記憶體元件之數個部分的橫截面示意圖。 第3圖為根據本揭示案之一些實施例的對應於繪示於第2A圖及第2B圖中之記憶體元件的記憶體元件之數個部分的示意性佈局圖。 第4A圖及第4B圖為根據本揭示案之一些實施例的對應於繪示於第3圖中之記憶體元件的記憶體元件之數個部分的橫截面示意圖。 第5圖為根據本揭示案之一些實施例的對應於繪示於第2A圖及第2B圖中之記憶體元件的記憶體元件之數個部分的示意性佈局圖。 第6圖為根據本揭示案之一些實施例的對應於繪示於第1圖中之記憶體元件的記憶體元件之數個部分的橫截面示意圖。 第7圖為根據本揭示案之一些實施例的對應於繪示於第6圖中之記憶體元件的記憶體元件之數個部分的示意性佈局圖。 第8圖為根據本揭示案之一些實施例的對應於繪示於第1圖中之記憶體元件的記憶體元件之數個部分的橫截面示意圖。 第9圖為根據本揭示案之一些實施例的對應於繪示於第8圖中之記憶體元件的記憶體元件之數個部分的示意性佈局圖。 第10圖為根據本揭示案之一些實施例的對應於繪示於第2B圖中之記憶體元件的記憶體元件之數個部分的示意性佈局圖。 第11圖為根據本揭示案之一些實施例的對應於繪示於第2B圖中之記憶體元件的記憶體元件之數個部分的示意性佈局圖。 第12圖為根據本揭示案之一些實施例的用於產生記憶體元件之方法的流程圖。 第13圖為根據本揭示案之一些實施例的用於設計積體電路(IC)佈局設計之系統的方塊圖。 第14圖為根據本揭示案之一些實施例的IC製造系統及與IC製造系統相關聯之IC製造流程的方塊圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
300:示意性佈局圖
M3:金屬層
M4:金屬層
M5:金屬層
R[0]:列
R[1]:列
R[2]:列
R[3]:列
V3:通孔
V3-1:通孔
V3-2:通孔
V4:通孔
V4-1:通孔
V4-2:通孔
WL0:字元線
WL0-2:區段
WL1:字元線
WL1-2:區段
WL1-4:區段
WL1-5a:區段
WL1-5b:區段
WL2:字元線
WL3:字元線
A-A’:截面線
B-B’:截面線
C-C’:截面線
D-D’:截面線

Claims (20)

  1. 一種記憶體元件，包含： 一第一程式化線，該第一程式化線用以將一第一程式化訊號傳輸至多個記憶體單元，其中該第一程式化線之一第一部分形成於一第一導電層中，且該第一程式化線之一第二部分形成於該第一導電層上方的一第二導電層中；及 一第二程式化線，該第二程式化線用以將一第二程式化訊號傳輸至該些記憶體單元，其中該第二程式化線的一第一部分形成於該第一導電層中，該第二程式化線的一第二部分形成於該第二導電層中，且該第二程式化線的一第三部分形成於在該第二導電層上方的一第三導電層中， 其中該第一程式化線之該第一部分及該第二部分具有彼此不同的大小，且該第二程式化線的該第一部分、該第二部分及該第三部分具有彼此不同的大小。
  2. 如請求項1所述之記憶體元件，其中在一佈局視圖中，該第二程式化線之該第三部分與該第一程式化線之該第二部分及該第二程式化線的該第二部分部分重疊。
  3. 如請求項1所述之記憶體元件，其中該第二程式化線的該第二部分包含彼此分離的複數個區段。
  4. 如請求項3所述之記憶體元件，其中在一佈局視圖中，該第一程式化線之該第二部分的至少一部分安置於該些區段中的兩者之間。
  5. 如請求項1所述之記憶體元件，其中： 該第一程式化線的一第三部分形成於該第三導電層中，且 該第一程式化線的該第一部分、該第二部分及該第三部分具有彼此不同的寬度。
  6. 如請求項5所述之記憶體元件，其中在一佈局視圖中， 該第一程式化線的該第三部分與該第一程式化線之該第二部分直接重疊，且與該第二程式化線的該第二部分部分重疊，且 該第二程式化線之該第三部分與該第二程式化線之該第二部分直接重疊。
  7. 如請求項1所述之記憶體元件，其中該第二程式化線之該第二部分的一寬度小於該第一程式化線之該第二部分的一寬度，且該第二程式化線之該第二部分的該寬度小於該第二程式化線之該第三部分的一寬度。
  8. 一種記憶體元件，包含： 一第一程式化線，該第一程式化線用以將一第一程式化訊號傳輸至配置成一第一列的多個記憶體單元，其中該第一程式化線之一第一部分形成於一第一導電層中，且該第一程式化線之一第二部分形成於該第一導電層上方的一第二導電層中； 一第二程式化線，該第二程式化線用以將一第二程式化訊號傳輸至配置成一第二列的該些記憶體單元，其中該第二程式化線的一第一部分形成於該第一導電層中，該第二程式化線的一第二部分形成於該第二導電層中，且該第二程式化線的一第三部分形成於該第二導電層上方的一第三導電層中； 一第三程式化線，該第三程式化線用以將一第三程式化訊號傳輸至配置成一第三列的該些記憶體單元，其中該第三程式化線之一第一部分形成於該第一導電層中，且該第三程式化線之一第二部分形成於該二導電層中；及 一第四程式化線，該第四程式化線用以將一第四程式化訊號傳輸至配置成一第四列的該些記憶體單元，其中該第四程式化線的一第一部分形成於該第一導電層中，該第四程式化線的一第二部分形成於該第二導電層中，且該第四程式化線的一第三部分形成於該第三導電層中。
  9. 如請求項8所述之記憶體元件，其中： 該第一程式化線的一第三部分形成於該第三導電層中，且 在一佈局視圖中，該第一程式化線的該第三部分與該第一程式化線之該第二部分直接重疊，且與該第二程式化線的該第二部分部分重疊。
  10. 如請求項9所述之記憶體元件，其中： 該第一程式化線的該第三部分及該第二程式化線的該第三部分彼此分離且具有彼此不同的大小，且 在一佈局視圖中，該第二程式化線之該第三部分與該第二程式化線的該第二部分直接重疊。
  11. 如請求項9所述之記憶體元件，其中： 該第一程式化線之至少一個第四部分及該第二程式化線的至少一個第四部分形成於該第二導電層與該第三導電層之間的一第四導電層中， 在一佈局視圖中，該第一程式化線的該至少一個第四部分與該第一程式化線之該第二部分、該第一程式化線的該第三部分及該第二程式化線的該第二部分部分重疊，且 在一佈局視圖中，該第二程式化線之該至少一個第四部分與該第二程式化線的該第二部分及該第三部分部分重疊。
  12. 如請求項8所述之記憶體元件，其中該第二程式化線的該第二部分包含彼此分離的複數個區段。
  13. 如請求項12所述之記憶體元件，其中該些區段的一數量大體上等於或大於配置成一行與該第一列或該第二列的該些記憶體單元的一數量。
  14. 如請求項12所述之記憶體元件，其中： 該第一程式化線之該第二部分及該第二程式化線的該第二部分在一第一方向上延伸，且 在一佈局視圖中，該第一程式化線之該第二部分的一凸出部分在一第二方向上延伸，且安置於該些區段中的兩者之間。
  15. 如請求項14所述之記憶體元件，其中在一佈局視圖中，該第一程式化線之該第二部分的該凸出部分、該些區段及該第二程式化線的該第三部分部分重疊在一起。
  16. 如請求項8所述之記憶體元件，其中： 該第一程式化線的該第一部分及該第二部分具有彼此不同的大小， 該第二程式化線的該第一部分、該第二部分及該第三部分具有彼此不同的大小， 該第三程式化線的該第一部分及該第二部分具有彼此不同的大小， 該第四程式化線的該第一部分、該第二部分及該第三部分具有彼此不同的大小， 該第一程式化線之該第二部分及該第三程式化線之該第二部分的大小大體上相同，且不同於該第二程式化線之該第二部分及該第四程式化線之該第二部分的大體上相同的大小，且 該第一程式化線、該第二程式化線、該第三程式化線及該第四程式化線具有大體上相同的等效電阻。
  17. 如請求項8所述之記憶體元件，其中： 該第二程式化線之多個第四部分形成於該第二導電層與該第三導電層之間的一第四導電層中， 在一佈局視圖中，該第二程式化線的該些第四部分與該第一程式化線之該第二部分、該第二程式化線的該第二部分及該第二程式化線的該第三部分部分重疊，且 在一佈局視圖中，該第二程式化線之該些第四部分中之至少一者的一個邊緣與該第三程式化線的該第二部分之一個邊緣重疊。
  18. 一種記憶體元件，包含： 一第一程式化線的一第一部分及一第二程式化線的一第一部分，形成於一第一導電層中； 該第一程式化線之一第二部分及該第二程式化線的一第二部分，形成於該第一導電層上方的一第二導電層中； 該第二程式化線的多個第三部分，形成於一第三導電層中，該第三導電層在該第二導電層與一第四導電層之間且該第四導電層在該第二導電層上方；及 該第二程式化線之一第四部分，形成於該第四金屬層中， 其中該第一程式化線之該第一部分及該第二部分中的至少兩者具有彼此不同的大小，且該第二程式化線的該第一部分、該第二部分、該第三部分及該第四部分中的至少兩者具有彼此不同的大小。
  19. 如請求項18所述之記憶體元件，其中在一佈局視圖中， 該第一程式化線之該第二部分的至少一個部分安置於該第一程式化線之該第二部分的彼此分離之多個區段中的兩者之間。
  20. 如請求項18所述之記憶體元件，進一步包含： 該第一程式化線的一第三部分，該第三部分形成於該第四導電層中，其中該第一程式化線之該第三部分及該第二程式化線的該第四部分彼此分離且具有彼此不同的大小；及 該第一程式化線之多個第四部分，該些第四部分形成於該第三導電層中， 其中該第一程式化線的該些第四部分及該第二程式化線的該些第三部分彼此分離且具有彼此不同的大小。
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