TWI783646B - 記憶體裝置 - Google Patents

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TWI783646B
TWI783646B TW110131166A TW110131166A TWI783646B TW I783646 B TWI783646 B TW I783646B TW 110131166 A TW110131166 A TW 110131166A TW 110131166 A TW110131166 A TW 110131166A TW I783646 B TWI783646 B TW I783646B
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Abstract

一種記憶體裝置包含沿第一隔離單元、第一記憶體區段的第一記憶體陣列、第二記憶體區段的第二記憶體陣列、第一記憶體區段的第一解碼器單元以及第二記憶體區段的第二解碼器單元。第一隔離單元沿第一方向延伸。第一記憶體區段的第一記憶體陣列沿不同於第一方向的第二方向鄰接第一隔離單元的第一邊界。第一記憶體區段的第一記憶體陣列沿第二方向鄰接不同於第一邊界的第一隔離單元的第二邊界。第一記憶體區段的第一解碼器單元以及第二記憶體區段的第二解碼器單元被配置於第一隔離單元的相對側。

Description

記憶體裝置
本案是關於一種記憶體裝置，特別是關於一種包含緊密配置之記憶體陣列的記憶體裝置。
在半導體產業中，讀取/寫入之字線區段設計已被廣泛應用於具有低操控電壓(VCCmin)與低功耗需求的產品中。在一些先進製程中，多個字線區段的佈置(floor plan)因記憶體陣列與邏輯電路之間所需的空白空間(white space)而損失大量面積。
根據本案的一實施例，提供一種記憶體裝置，包含沿一第一方向延伸的第一隔離單元、第一記憶體區段的第一記憶體陣列以及第一記憶體區段的第一記憶體陣列。第一記憶體區段的第一記憶體陣列沿不同於第一方向的第二方向鄰接第一隔離單元的第一邊界。第一記憶體區段的第一記憶體陣列沿第二方向鄰接不同於第一邊界的第一隔離單元的第二邊界。記憶體裝置還包含第一記憶體區段的第一解碼器單元以及第二記憶體區段的第 二解碼器單元，被配置於第一隔離單元的相對側。
根據本案的一實施例，提供一種記憶體裝置，包含第一記憶體庫。第一記憶體庫包含多個第一邊緣單元、多個第一記憶體單元、多個第二邊緣單元以及多個第二記憶體單元、多個第三邊緣單元以及多個第一字線與多個第二字線。第一邊緣單元配置在多個記憶體行的至少一第一邊緣行中。第一記憶體單元配置在記憶體行的第一組中，其中記憶體行的第一組中的邊緣行直接毗連於記憶體行的至少一第一邊緣行。第二邊緣單元配置在多個記憶體行的第二組中，以及第二記憶體單元配置在多個記憶體行的第三組中，其中第二邊緣單元被夾入於第一記憶體單元和第二記憶體單元之間。第三邊緣單元配置於記憶體行的至少一第二邊緣行中，其中記憶體行的第三組中的邊緣行直接毗連於記憶體行的至少一第二邊緣行。第一字線耦接第一記憶體單元，第二字線耦接第二記憶體單元，其中第一字線與第二字線終結在記憶體行的第二組。
根據本案的一實施例，提供一種記憶體裝置，多個記憶體區段以及隔離單元。記憶體區段毗連於字線解碼器配置，其中記憶體區段中的一者用以響應於傳輸自字線解碼器的字線訊號而啟動。隔離單元被配置夾入於記憶體區段的兩毗連區段之間，其中兩毗連區段中的每一者包含第一解碼器與透過多個字線耦接至第一解碼器的記憶體陣列。兩毗連區段中的第一解碼器配置在隔離 單元的相對側，以及字線配置於兩毗連區段中的第一解碼器之間。
10,40,70-90:記憶體裝置
110:字線解碼器(單元)
120:字線選擇解碼器
201-203:記憶體庫
210,220,230,240,250:記憶體區段
211,221,231,241,251:解碼器(單元)
212,222,232,242,252:記憶體陣列
213,223,233,243,253,254:邊緣單元陣列
214,224,234,244,255:空白空間
310,320:隔離單元
W1,W2,W3,W4:寬度
SP:寬度
B1-B8:邊界
410,420:方向
ADR:位址
GWLB,GWLB_0-GWLB_n:字線(訊號)
WL_1,WL_2,WL_3,WL_4,WL_1_0-WL_1_n,WL_2_0-WL_2_n,WL_2_0,WL_3_0,WL_4_0:字線(訊號)
WSEG<0>-WSEG<3>:字線區段選擇訊號
COLUMN1-COLUMNk:記憶體行
ROWS:記憶體列
211a-211n,221a-221n:邏輯閘
MC,MC_1_0-MC_1_n,MC_2_0-MC_2_n:記憶體單 元
EC:邊緣單元
G1:第一群(記憶體區段)
G2:第二群(記憶體區段)
720:主控制電路
730:輸入輸出電路
1000:方法，製造記憶體裝置的方法
1010-1020:步驟
1100:EDA系統
1102:處理器，硬體處理器
1104:儲存媒體，(非暫時性)電腦可讀儲存媒體
1106:電腦程式碼(指令)
1108:匯流排
1110:I/O介面
1112:網路介面
1114:網路
1116:製造工具
1120:IC佈局圖
1122:設計規範
1200:IC製造系統
1220:設計室
1222:IC設計佈局圖
1230:遮罩室
1232:資料準備
1244:遮罩製造
1245:遮罩(光罩)
1250:IC製造商/製造廠(晶圓廠)
1252:晶圓製造
1253:(半導體)晶圓
1260:IC元件
當藉由附圖閱讀時，自以下詳細描述，最佳地理解本案的一實施例的態樣。注意，根據該行業中的標準實務，各種特徵未按比例繪製。事實上，為了論述的清晰起見，可任意地增大或減小各種特徵的尺寸。
第1圖為根據一實施例的記憶體裝置的佈局示意圖。
第2A圖為根據一實施例的記憶體裝置的電路示意圖。
第2B圖為根據一實施例關於如第2A圖中之記憶體裝置的電路示意圖。
第3A圖為根據一實施例關於如第1圖中之記憶體裝置的佈局圖。
第3B圖為根據一實施例關於如第3A圖中之記憶體裝置的佈局圖。
第4圖為根據一實施例的記憶體裝置的佈局示意圖。
第5圖為根據一實施例關於如第4圖中之記憶體裝置的電路示意圖。
第6圖為根據一實施例關於如第4圖中之記憶體裝置的佈局圖。
第7圖為根據一實施例的記憶體裝置的佈局示意圖。
第8圖為根據一實施例的記憶體裝置的佈局示意圖。
第9圖為根據一實施例的記憶體裝置的佈局示意圖。
第10圖為根據一實施例製造記憶體裝置方法的流程圖。
第11圖為根據一實施例用於設計積體電路佈局設計的系統的方塊圖。
第12圖為根據一實施例的積體電路製造系統及與其相關聯的積體電路製造流程的方塊圖。
以下揭露內容提供許多不同實施例或實例，用於實施提供的標的的不同特徵。以下描述元件及佈置的具體實例以簡化本案的一實施例。當然，這些僅為實例，且並不意欲為限制性。舉例而言，在接下來的描述中，第一特徵在第二特徵上方或上的形成可包括第一與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一與第二特徵之間使得第一與第二特徵可不直接接觸的實施例。此外，在各種實例中，本案的一實施例可重複參考數字及/或字母。此重複係為了簡單且清晰的目的，且自身並不規定論述的各種實施例及/或組態之間的關係。
在本說明書中使用的術語通常具有其在此項技術中及在使用各術語的具體上下文中的普通意義。在本說明書中的實例(包括本文中論述的任何術語的實例)的使用僅為說明性，且決不限制本案的一實施例或任一舉例說明的術語的範疇及意義。同樣地，本案的一實施例不限於在本說明書中給出的各種實施例。
如本文中使用，術語「包含」、「包括」、「具有」、「含有」、「涉及」及類似者應被理解為開放式的，亦即，意為包括但不限於。
貫穿本說明書對「一個實施例」、「一實施例」或「一些實施例」的參考意謂結合該(等)實施例描述的一特定特徵、結構、實施或特性包括於本案的一實施例的至少一個實施例中。因此，片語「在一個實施例中」或「在一實施例中」或「在一些實施例中」在貫穿本說明書各處中的使用未必皆指同一實施例。此外，在一或多個實施例中，可按任一合適方式來組合特定特徵、結構、實施或特性。
另外，為了易於描述，諸如「在...之下(beneath)」、「在...下方(below)」、「下部(lower)」、「在...上方(above)」、「上部(upper)」及類似者的空間相對術語可在本文中用以描述如在圖中圖示的一個構件或特徵與另一(另外)構件或特徵的關係。除了圖中描繪的定向之外，該些空間相對術語意欲亦涵蓋在使用或操作中的元件的不同定向。可將設備以其他方式定向(旋轉90度或以其他定向)，且同樣地可將本文中使用的空間相對描述詞相應地作出解釋。如本文中所使用，術語「及/或」包括相關聯的列出項目中的一或多者的任何及所有組合。
如本文中所使用，「大約」、「約」、「大致」或「實質上」應大體指一給定值或範圍的任一近似值， 其中其取決於其屬於的各種技術而變化，且其範疇應與由熟習其屬於的此項技術者理解的最寬泛解釋一致，以便涵蓋所有這些修改及類似結構。在一些實施例，其應大體意謂在一給定值或範圍的20%內，較佳地10%內，且更佳地5%內。本文中給出的數值量為近似，意謂術語「大約」、「約」、「大致」或「實質上」若未明確地陳述，則可加以推斷，或意謂其他近似值。
請參照第1圖。第1圖為根據一實施例的記憶體裝置10的佈局示意圖。如第1圖所示，記憶體裝置10包含字線解碼器110、記憶體區段210-220以及隔離單元310。在一些實施例中，字線解碼器110於佈置圖(floor plan)中也被視為配置在字線解碼器單元110中。為說明而言，記憶體區段210-220沿方向410毗連於與字線解碼器單元110。隔離單元310沿方向420延伸，並被配置夾入於兩毗連記憶體區段記憶體區段210-220之間。換句話說，記憶體區段210-220相對於隔離單元310鏡面配置。在一些實施例中，記憶體區段210-220中的一者用以響應於傳輸自字線解碼器110的字線訊號而啟動。記憶體裝置10詳細之作動將配合第2A圖以及第2B圖於後續篇幅中說明。
在一些實施例中，記憶體區段210包含解碼器211、記憶體陣列212、邊緣單元陣列213。相似地，記憶體區段220包含解碼器221、記憶體陣列222、邊緣單元陣列223。在一些實施例中，解碼器211於佈置 圖中也被視為配置在解碼器單元211中。
在一些實施例中，記憶體陣列212、222、邊緣單元陣列213、223以及隔離單元310包含靜態隨機存取記憶體(SRAM)單元，例如，包含六個電晶體(6T)之SRAM單元。但是實施例可容易地應用至具有不同數量電晶體的其他SRAM單元，諸如，8T SRAM、10T SRAM單元。在一些實施例中，記憶體陣列212、222、邊緣單元陣列213、223以及隔離單元310中的記憶體單元具有相同結構配置並應用相同遮罩(mask)製造。差異在於，邊緣單元陣列213、223和隔離單元310中的記憶體單元並視為「虛擬」(dummy)且於記憶體裝置10電性操作中不動作亦無功能。
如第1圖所示，記憶體陣列212沿方向410鄰接於隔離單元310的邊界B1，而記憶體陣列222沿方向410鄰接於隔離單元310不同於邊界B1的邊界B2。此外，邊緣單元陣列213鄰接與隔離單元310相對之記憶體陣列212的邊界B3，以及邊緣單元陣列223鄰接與隔離單元310相對之記憶體陣列222的邊界B4。
隔離單元310在佈置圖中具有寬度W1。邊緣單元陣列213、223具有寬度W2。在一些實施例中，隔離單元310包含與邊緣單元陣列213、223中相同的邊緣單元。在一些實施例中，隔離單元310包含數目N的邊緣單元陣列，其中N是一正整數。舉例而言，當隔離單元310包含1行邊緣單元陣列時，寬度W1等於寬 度W2。在不同實施例中，當隔離單元310包含多於1行邊緣單元陣列時，寬度W1大於寬度W2。詳細佈局圖將於第3A圖中說明。
在一些實施例中，記憶體陣列212、222以及邊緣單元陣列213、223被包含在記憶體庫201中，如第1圖所示。同時，在佈置圖中，解碼器單元211、221配置在記憶體庫201的外部。換句話說，解碼器單元211、221被配置在隔離單元310的相對側。
如第1圖所示，記憶體庫201分別以空白空間214、224與解碼器單元(邏輯電路)211、221隔開。在一些實施例中，空白空間214、224具有寬度SP，大約是0.2微米。
在一些方法中，記憶體裝置中的記憶體陣列兩側邊緣皆必須配置邊緣單元陣列。此外，兩側的邊緣單元陣列和鄰近的其他邏輯電路之間也需要空白空間以彼此隔開。換句話說，每一個記憶體陣列與周圍邏輯電路間存在為著至少兩行邊緣單元陣列及兩個空白空間的部分。如此，兩個記憶體陣列與周圍邏輯電路間存在為著至少四行邊緣單元陣列及四個空白空間的部分。基於以上所述，記憶體裝置損失大量的面積，相應地增加成品的尺寸與製造成本。
比起上述的方法，透過應用本案的配置，使用隔離單元將相鄰的兩個記憶體陣列隔開，另在兩個記憶體陣列相對隔離單元的兩邊界配置邊緣單元陣列。如此， 為著兩個記憶體陣列與周圍邏輯電路的邊緣單元陣列減少為兩行，空白空間亦減少為兩個部分。記憶體裝置中的面積利用率提高，也相應地削減成品的尺寸與製造成本。
第1圖的組態係為了說明性目的而給出。第1圖的各種實施在本案的一實施例的預料範疇內。舉例而言，在一些實施例中，記憶體裝置10亦包含沿方向420鄰接記憶體陣列212、222的多個邊緣單元。
請參照第2A圖。第2A圖為根據一實施例的記憶體裝置10的電路示意圖。相對於第1圖的實施例，為了易於理解，在第2A圖中的相似構件用相同參考編號來標示。
如第2A圖所示，字線解碼器110用以接收位址ADR，並且響應於位址ADR解碼出字線(word line)訊號GWLB。在一些實施例中，位址ADR包含數個位元，並指示出記憶體庫201中耦接於某一列記憶體單元的字線須備相應地啟動(activated)。字線訊號GWLB被傳輸至解碼器211、221。接著，解碼器211根據字線訊號GWLB以及字線區段選擇訊號WSEG<0>產生字線訊號WL_1至記憶體陣列212。相似地，解碼器212根據字線訊號GWLB以及字線區段選擇訊號WSEG<1>產生字線訊號WL_2至記憶體陣列222。
請參照第2B圖。第2B圖為根據一實施例關於如第2A圖中之記憶體裝置10的電路示意圖。相對於第 1圖至第2A圖的實施例，為了易於理解，在第2B圖中的相似構件用相同參考編號來標示。
詳細而言，字線解碼器110透過(n+1)條字線GWLB_0-GWLB_n傳輸字線訊號GWLB至解碼器211、221，其中n代表記憶體裝置10中的記憶體單元配置於(n+1)列中。例如，字線訊號GWLB包含(n+1)個分別對應配置於(n+1)列中記憶體單元的字線訊號，為了簡潔之故，該些的字線訊號亦由GWLB_0-GWLB_n標示。
接著，在一些實施例中，記憶體裝置10更包含字線選擇解碼器120。字線選擇解碼器120用以接收位址ADR以解碼並產生字線區段選擇訊號WSEG<0>、WSEG<1>。舉例而言，當字線選擇解碼器120解碼出位址ADR指示須被啟動的記憶體單元在記憶體陣列212中時，字線區段選擇訊號WSEG<0>具有邏輯0而字線區段選擇訊號WSEG<1>具有邏輯1。相反的，當字線選擇解碼器120解碼出位址ADR指示須被啟動的記憶體單元在記憶體陣列222中時，字線區段選擇訊號WSEG<0>具有邏輯1而字線區段選擇訊號WSEG<1>具有邏輯0。
如第2B圖所示，解碼器211中包含邏輯閘211a-211n。在一些實施例中，邏輯閘211a-211n是反或閘(NOR gate)。邏輯閘211a的第一端接收字線訊號GWLB_0以及第二端接收字線區段選擇訊號 WSEG<0>，並於輸出端產生字線訊號(亦被視為傳輸在字線WL_1_0上的字線訊號)WL_1_0至在記憶體陣列212中的記憶體單元MC_1_0。如此，當字線訊號GWLB_0具有邏輯0以及字線區段選擇訊號WSEG<0>具有邏輯0時，記憶體單元MC_1_0單元被啟動。為簡化之故，僅繪示出記憶體裝置10具有擺設在一行中的記憶體單元。在本案的不同實施例中，記憶體裝置10具有記憶體單元擺設於複數行中，並耦接於複數條資料線(bit line/bit line bar等，未示出)，其中行解碼器(column decoder，未示出)亦被用於選擇同一列中的需存/讀取的記憶體單元。解碼器221以及記憶體陣列222的配置關係類似於解碼器211以及記憶體陣列212之間的關係。因此，此處省略重複描述。
第2A圖至第2B圖的組態係為了說明性目的而給出。第2A圖至第2B圖的各種實施在本案的一實施例的預料範疇內。舉例而言，在一些實施例中，字線選擇解碼器120整合至主控制電路720(第8圖中)中或是字線解碼器110中。
請參照第3A圖。第3A圖為根據一實施例關於如第1圖中之記憶體裝置10的佈局圖。在如第3A圖所示的實施例中，記憶體庫201中包含配置在記憶體行COLUMN1-COLUMNk及n列中的記憶體單元MC及邊緣單元EC。
詳細來說，包含在邊緣單元陣列213中的邊緣 單元EC配置於記憶體行COLUMN1中，其中記憶體行COLUMN1視為記憶體行COLUMN1-COLUMNk中的一邊緣行。
接著，包含在記憶體陣列212中的記憶體單元MC配置於記憶體行COLUMN2-COLUMNb中，其中記憶體行COLUMN2-COLUMNb視為記憶體行COLUMN1-COLUMNk中的第一組記憶體行。換句話說，被視為第一組記憶體行中之邊緣行的記憶體行COLUMN2毗連於被視為記憶體行COLUMN1-COLUMNk中之邊緣行的記憶體行COLUMN1。
包含在隔離單元310中的邊緣單元EC配置於記憶體行COLUMN(b+1)-COLUMN(m-1)中。其中記憶體行COLUMN(b+1)-COLUMN(m-1)視為記憶體行COLUMN1-COLUMNk中的第二組記憶體行。換句話說，被視為第二組記憶體行中之邊緣行的記憶體行COLUMN(b+1)毗連於被視為第一組記憶體行中之另一邊緣行的記憶體行COLUMNb。
包含在記憶體陣列222中的記憶體單元MC配置於記憶體行COLUMNm-COLUMN(k-1)中。其中記憶體行COLUMNm-COLUMN(k-1)視為記憶體行COLUMN1-COLUMNk中的第三組記憶體行。換句話說，被視為第三組記憶體行中之邊緣行的記憶體行COLUMNm毗連於被視為第二組記憶體行中之另一邊 緣行的記憶體行COLUMN(m-1)。
包含在邊緣單元陣列223中的邊緣單元EC配置於記憶體行COLUMNk中。其中記憶體行COLUMNk視為記憶體行COLUMN1-COLUMNk中的另一邊緣行。換句話說，被視為第三組記憶體行中之另邊緣行的記憶體行COLUMN(k-1)毗連於被視為記憶體行COLUMN1-COLUMNk中之另一邊緣行的記憶體行COLUMNk。
如上所述，在第3A圖中的實施例中，相對於在隔離單元310中的邊緣單元EC，包含在邊緣單元陣列213中的邊緣單元和包含在記憶體陣列212中的記憶體單元MC是包含在邊緣單元陣列223中的邊緣單元和包含在記憶體陣列222中的記憶體單元MC的鏡像佈置。
在一些實施例中，記憶體陣列212對應(b-1)個位元(bit)，而記憶體陣列222對應(k-m+1)個位元。
請繼續參照第3A圖。與解碼器211耦接並耦接記憶體陣列212中記憶體單元MC的字線WL_1_0-WL_1_n沿方向410延伸，並終結於隔離單元310。相似地，與解碼器221耦接並耦接記憶體陣列222中記憶體單元MC的字線WL_2_0-WL_2_n沿方向410延伸，並終結於隔離單元310。換句話說，字線WL_1_0-WL_1_n與WL_2_0-WL_2_n終結於第二組記憶體行COLUMN(b+1)-COLUMN(m-1)。同時， 如第3A圖所示，包含於兩毗連記憶體區段210的字線WL_1_0-WL_1_n與WL_2_0-WL_2_n配置於解碼器211-221之間。為簡潔之故，僅繪示出字線WL_1_0、WL_1_n、WL_2_0、WL_2_n。
在一些實施例中，於操作中，解碼器211用以在記憶體庫201的第一側傳輸字線訊號WL_1_0-WL_1_n在字線WL_1_0-WL_1_n中以啟動記憶體陣列212中記憶體單元MC中的一者。相似地，解碼器221用以在記憶體庫201相對第一側的一第二側傳輸字線訊號WL_2_0-WL_2_n在字線WL_2_0-WL_2_n中以啟動記憶體陣列222中記憶體單元MC中的一者。
請參照第3B圖。第3B圖為根據一實施例關於如第3A圖中之記憶體裝置的佈局圖。相對於第1圖至第3A圖的實施例，為了易於理解，在第3B圖中的相似構件用相同參考編號來標示。為簡潔之故，僅繪示出字線WL_1_0、WL_2_0，其他字線在此省略。就說明而言，在記憶體裝置10中，放置於相同列中的字線WL_1_0、WL_2_0沿記憶體裝置10的列方向延伸。字線WL_1_0、WL_2_0彼此分開並終結在夾置於記憶體陣列212-222之間的隔離單元310。換句話說，如第3B圖所示，字線WL_1_0、WL_2_0終結在邊緣單元陣列213與223之間。此外，在一些實施例中，隔離單元310所佔據的面積是邊緣單元陣列213或邊緣單元 陣列223之所佔面積的兩倍。也就是說，如前面關於第1圖的討論，隔離單元310的寬度W1是邊緣單元陣列213或邊緣單元陣列223之寬度W2的兩倍。再者，在一些實施例中，如第3B圖所示，記憶體陣列212-222中的每一者所佔的面積著實比隔離單元310以及邊緣單元陣列213、223所佔的面積大上許多。
第3A圖至第3B圖的組態係為了說明性目的而給出。第3A圖至第3B圖的各種實施在本案的一實施例的預料範疇內。舉例而言，在一些實施例中，包含在邊緣單元陣列213、223中的邊緣單元EC配置於多於1行的記憶體行中。
請參照第4圖。第4圖為根據一實施例的記憶體裝置40的佈局示意圖。相對於第1圖至第3B圖的實施例，為了易於理解，在第4圖中的相似構件用相同參考編號來標示。
與第1圖相比，記憶體裝置40更包含記憶體區段230-240以及隔離單元320。在一些實施例中，記憶體區段230是對應於，例如，記憶體區段210而配置。記憶體區段240是對應於，例如，記憶體區段220而配置。隔離單元320是對應於，例如，隔離單元310而配置。如第4圖所示，記憶體區段230包含解碼器(亦被視為配置於解碼器單元231中)231、記憶體陣列232、邊緣單元陣列233以及在解碼器231與邊緣單元陣列233中間的空白空間234。相似地，記憶體區段240包 含解碼器(亦被視為配置於解碼器單元241中)241、記憶體陣列242、邊緣單元陣列243以及在解碼器241與邊緣單元陣列243中間的空白空間244。在一些實施例中，記憶體陣列232、242與邊緣單元陣列233、243包含在記憶體庫202內。
隔離單元320夾入於記憶體區段230-240之間。詳細而言，隔離單元320配置並鄰接在記憶體陣列232、242中間。換句話說，記憶體陣列232鄰接隔離單元320的邊界B5以及記憶體陣列242鄰接隔離單元320的邊界B6。
此外，解碼器單元231、241被配置於隔離單元320的相對側。同時，如第4圖所示，解碼器單元231沿著方向410鄰接解碼器單元221。換句話說，除了中間夾住隔離單元310的兩毗連記憶體區段210-220外，鄰接記憶體區段220的記憶體區段230所包含的解碼器單元231與包含在記憶體區段220中的解碼器單元221彼此鄰接。用另一種方式解釋，解碼器單元221、231亦被配置於邊緣單元陣列223、233之間。
第4圖的組態係為了說明性目的而給出。第4圖的各種實施在本案的一實施例的預料範疇內。舉例而言，在一些實施例中，記憶體裝置40包含以第4圖中所示之配置的複數個記憶體庫201-202的記憶體庫。
請參照第5圖。第5圖為根據一實施例關於如第4圖中之記憶體裝置40的電路示意圖。與第2B圖相 比，字線選擇解碼器120更用以響應於位址ADR以解碼並產生分別傳輸置解碼器231、241的字線區段選擇訊號WSEG<2>、WSEG<3>。舉例而言，當字線選擇解碼器120解碼出位址ADR指示須被啟動的記憶體單元在記憶體陣列232中時，字線區段選擇訊號WSEG<2>具有邏輯0而字線區段選擇訊號WSEG<0>、WSEG<1>、WSEG<3>具有邏輯1。以此類推，此處省略重複描述。
請參照第6圖。第6圖為根據一實施例關於如第4圖中之記憶體裝置40的佈局圖。相對於第4圖至第5圖的實施例，為了易於理解，在第6圖中的相似構件用相同參考編號來標示。就說明而言，在記憶體裝置40中，解碼器單元221以及231彼此比鄰並被配置於邊緣單元陣列223與233之間。換句話說，解碼器單元221以及231是彼此背靠背配置。
此外，在一些實施例中，解碼器單元221與231沿不同方向傳輸字線訊號，例如，沿方向410的正方向以及沿方向410的負方向。詳細來說，如第6圖所示，記憶體裝置40包含字線WL_1_0-WL_4_0，該些字線分別對應在第5圖中傳輸字線訊號置記憶體陣列212、222、232以及242的字線。字線WL_2_0耦接解碼器單元221，並且解碼器單元221沿方向410的負方向透過字線WL_2_0傳輸字線訊號至記憶體陣列222；然而，字線WL_3_0則耦接解碼器單元231，並且解碼器 單元231沿方向410的正方向透過字線WL_3_0傳輸字線訊號至記憶體陣列232
請參照第7圖。第7圖為根據一實施例的記憶體裝置70的佈局示意圖。相對於第1圖至第6圖的實施例，為了易於理解，在第7圖中的相似構件用相同參考編號來標示。
與第4圖相比，替代將110配置於記憶體區段210-240的同一側，記憶體裝置70中的字線解碼器單元110配置於記憶體區段210、230之間。換句話說，相對於字線解碼器單元110，記憶體庫201-202彼此對稱。詳細而言，如第7圖所示，解碼器單元211鄰接字線解碼器單元110的邊界B7，以及解碼器單元231鄰接字線解碼器單元110的邊界B8。換句話說，解碼器單元211、231鄰接字線解碼器單元110相對的兩邊界B7-B8。
此外，記憶體裝置70更包含鄰接記憶體區段240的記憶體區段250。記憶體區段250包含解碼器251、記憶體陣列252、配置於記憶體陣列252兩邊的邊緣單元陣列253、254以及空白空間255。如第7圖所示，解碼器單元241、251彼此鄰接並被置於記憶體陣列242、252之間。
在一些實施例中，記憶體區段210-220被視為第一群G1，以及記憶體區段230-250被視為第二群G2。第一群G1配置在字線解碼器單元110的一側，以 及第二群G2配置在字線解碼器單元110的另一側。如第7圖所示，第一群G1中所包含的記憶體區段的數量與第二群G2中所包含的記憶體區段的數量彼此不同。詳細來說，第一群G1中所包含的記憶體區段的數量為偶數，以及第二群G2中所包含的記憶體區段的數量為奇數。
在一些實施例中，記憶體裝置70更包含另一記憶體區段並和記憶體區段250組成與記憶體區段210-220相同的配置。如此，記憶體庫203具有與記憶體庫202相同的配置。
在不同實施例中，字線解碼器單元110兩側各包含複數組具相同配置的，例如記憶體區段210-220的記憶體區段組。
如之前所述，在一些方法中，每個記憶體區段都須包含至少兩個邊緣單元陣列與空白空間。如此當記憶體裝置包含大量記憶體區段時，所損耗的非記憶體面積相應地大量增加。相對地，使用本案的配置，當記憶體裝置包含大量記憶體區段時，所損耗的非記憶體面積減少。例如，在一些方法中，一記憶體裝置包含8個具64列與64行的記憶體區段，共佔約855平方微米的面積，但利用本案的配置將只佔817平方微米的面積。減少約5%的面積。舉另一個例子，在一些方法中，一記憶體裝置包含12個具512列與48行的記憶體區段，共佔約5211.8平方微米的面積，但利用本案的配置將只佔 4887.6平方微米的面積。減少約7%的面積。
此外，在一些方法中，例如在包含12個具512列與48行的記憶體區段的記憶體裝置中，一個記憶體區段中包含4記憶體行將違反IC佈局設計規範(Design Rules)。反之，利用本案的配置，由於整體記憶體庫所佔面積減少，可以在不違反IC佈局設計規範下於一個記憶體區段中包含4記憶體行。如此大大提升記憶體裝置布局的彈性。
第7圖的組態係為了說明性目的而給出。第7圖的各種實施在本案的一實施例的預料範疇內。舉例而言，在一些實施例中，第一群G1中所包含的記憶體區段的數量以及第二群G2中所包含的記憶體區段的數量為皆為偶數或皆為奇數。在不同的實施例中，第一群G1中所包含的記憶體區段的數量與第二群G2中所包含的記憶體區段的數量相同。
請參照第8圖。第8圖為根據一實施例的記憶體裝置80的佈局示意圖。相對於第1圖至第7圖的實施例，為了易於理解，在第8圖中的相似構件用相同參考編號來標示。為了簡潔起見，本文中省略已在以上段落中詳細論述的類似構件的具體操作，除非有需要介紹與第8圖中展示的構件的合作關係。
與第7圖相比，記憶體裝置80更包含主控制電路720與輸入/輸出電路730。就說明而言，主控制電路720以及輸入/輸出電路730配置在鄰接字線解碼器 110以及第一群G1、第二群G2所在之列的一列中。換句話說，主控制電路720以及輸入/輸出電路730鄰接字線解碼器110配置，同時主控制電路720是特別是至於(記憶體區段的)第一群G1和第二群G2之間。
在一些實施例中，主控制電路720用以傳輸如上所述的位址ADR至字線解碼器110。輸入/輸出電路730用以自或傳送資料至如記憶體區段201-203的記憶體區段。如此，在一些實施例中，字線解碼器110、主控制電路720以及輸入/輸出電路730用以協同操作以對包含於記憶體裝置80中的記憶單元進行讀取或寫入等記憶體操作。
第8圖的組態係為了說明性目的而給出。第8圖的各種實施在本案的一實施例的預料範疇內。舉例而言，在一些實施例中，記憶體裝置包含相對於字線解碼器110而位於主控制電路720之另一側的複數個記憶體區段，其中該些記憶體區段與第7圖中所示的記憶體區段有相同或相似配置。
請參照第9圖。第9圖為根據一實施例的記憶體裝置90的佈局示意圖。相對於第1圖至第8圖的實施例，為了易於理解，在第9圖中的相似構件用相同參考編號來標示。
與第4圖相比，替代隔離單元310具有寬度W1，記憶體裝置90中的隔離單元310包含2行邊緣單元陣列(例如邊緣單元陣列213)而具有寬度W3。相似 地，替代隔離單元320具有寬度W1，記憶體裝置90中的隔離單元320包含兩行邊緣單元陣列(例如邊緣單元陣列233)而具有寬度W4。在一些實施例中，寬度W3、W4彼此相等。在一些實施例中，寬度W3、W4彼此不相等。
第9圖的組態係為了說明性目的而給出。第9圖的各種實施在本案的一實施例的預料範疇內。舉例而言，在一些實施例中，記憶體裝置90中的隔離單元310包含超過2行邊緣單元陣列。
請參照第10圖。第10圖為根據一實施例製造記憶體裝置方法1000的流程圖。應理解，可在由第10圖展示的過程前、期間及後提供額外操作，且對於該方法的額外實施例，以下描述的操作中的一些可經替換或消除。該些操作/過程的次序可為可互換的。貫穿各種視圖及說明性實施例，使用相似參考編號來標示相似元件。方法1000包括以下參考第7圖的記憶體裝置70描述的步驟1010至1020。
在步驟1010中，如第7圖所示，將記憶體區段210-250配置鄰近字線解碼器110，其中記憶體區段中210-250的一個響應於傳送自字線解碼器110的字線訊號GWLB被啟動。
在一些實施例中，如第7圖中的實施例，屬第一群G1與第二群G2的記憶體區段被配置在字線解碼器單元110的相對側，且包含的記憶體區段數目不同。例 如，第一群G1包含2個記憶體區段，以及第二群G2包含3個記憶體區段。
在步驟1020中，將隔離單元夾入於記憶體區段中之相鄰的兩個記憶體區段間。例如隔離單元310夾入於記憶體區段210-250中之相鄰的兩個記憶體區段210-220間。其中相鄰的兩個記憶體區段210-220中的每一者各包含解碼器211、221與透過多個字線與其連結的記憶體陣列212、222。相鄰的兩個記憶體區段210-220中的解碼器211、221配置於隔離單元310的相對側，並且字線WL_1_0-WL_1_n、WL_2_0-WL_2_n配置於解碼器211、221之間，如第3A圖所示。
在一些實施例中，如第7圖所示，記憶體區段中210-250鄰接兩毗連區段230-240中之一者(240)的另一記憶體區段250包含解碼器(單元)251。解碼器單元241與解碼器單元251彼此鄰接。
現在對第11圖進行參照。第11圖為根據本案的一實施例的一些實施例的用於設計積體電路佈局設計的電子設計自動化(electronic design automation；EDA)系統1100的方塊圖。EDA系統1100用以實施在第10圖中揭露的方法1000的一或多個步驟，且進一步結合第1圖至第9圖解釋。在一些實施例中，EDA系統1100包括一APR系統。
在一些實施例中，EDA系統1100為一通用計 算元件，其包括一硬體處理器1102及一非暫時性電腦可讀儲存媒體1104。儲存媒體1104尤其編碼有(亦即，儲存)電腦程式碼(指令)1106，亦即，可執行指令集合。由硬體處理器1102進行的指令1106的執行表示(至少部分)一EDA工具，其實施例如方法1000的一部分或所有。
處理器1102經由一匯流排1108電耦接至電腦可讀儲存媒體1104。處理器1102亦由匯流排1108電耦接至一I/O介面1110及一製造工具1116。一網路介面1112亦經由匯流排1108電連接至處理器1102。網路介面1112連接至網路1114，使得處理器1102及電腦可讀儲存媒體1104能夠經由網路1114連接至外部元件。處理器1102用以執行在電腦可讀儲存媒體1104中編碼的電腦程式碼1106，以便使系統1100可用於執行指出的製程及/或方法的一部分或所有。在一或多個實施例中，處理器1102為中央處理單元(central processing unit；CPU)、多處理器、分散式處理系統、特殊應用積體電路(application specific integrated circuit；ASIC)及/或合適的處理單元。
在一或多個實施例中，電腦可讀儲存媒體1104為電子、磁性、光學、電磁、紅外線及/或半導體系統(或設備或元件)。舉例而言，電腦可讀儲存媒體1104包括半導體或固態記憶體、磁帶、可移除式電腦磁碟、隨機存取記憶體(random access memory；RAM)、 唯讀記憶體(read-only memory；ROM)、剛性磁碟及/或光碟。在使用光碟的一或多個實施例中，電腦可讀儲存媒體1104包括緊密光碟唯讀記憶體(compact disk-read only memory；CD-ROM)、緊密光碟讀/寫(compact disk-read/write；CD-R/W)及/或數位視訊碟(digital video disc；DVD)。
在一或多個實施例中，儲存媒體1104儲存用以使EDA系統1100(其中此執行表示(至少部分)EDA工具)可用於執行指出的製程及/或方法的一部分或所有的電腦程式碼1106。在一或多個實施例中，儲存媒體1104亦儲存有助於執行指出的製程及/或方法的一部分或所有的資訊。在一或多個實施例中，儲存媒體1104儲存包括如本文中揭露的這些標準單元(例如，在以上關於第1圖至第9圖論述的記憶體裝置10、40、70、80及/或90中包括的單元)的標準單元的IC佈局圖1120。
EDA系統1100包括I/O介面1110。I/O介面1110耦接至外部電路系統。在一或多個實施例中，I/O介面1110包括鍵盤、小鍵盤、滑鼠、軌跡球、軌跡墊、觸控式螢幕及/或游標方向鍵，用於將資訊及命令傳達給處理器1102。
EDA系統1100亦包括耦接至處理器1102的網路介面1112。網路介面1112允許EDA系統1100與一或多個其他電腦系統連接至的網路1114通信。網 路介面1112包括無線網路介面，諸如，BLUE TOOTH、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如，ETHERNET、USB或IEEE-1164。在一或多個實施例中，指出的製程及/或方法的一部分或所有實施於兩個或更多個系統1100中。
EDA系統1100亦包括耦接至處理器1102的製造工具1116。製造工具1116用以根據由處理器1102處理的設計檔案製造積體電路，例如，在第1圖至第9圖中圖示的記憶體裝置10、40、70-90。
EDA系統1100用以經由I/O介面1110接收資訊。經由I/O介面1110接收的資訊包括指令、資料、設計規則、標準晶胞的程式庫及/或其他參數中的一或多者，用於由處理器1102處理。經由匯流排1108將資訊傳送至處理器1102。EDA系統1100用以經由I/O介面1110接收與UI有關的資訊。該資訊儲存於電腦可讀媒體1104中，作為設計規範1122。
在一些實施例中，指出的製程及/或方法的一部分或所有經實施為一單獨軟體應用程式，用於由一處理器執行。在一些實施例中，指出的製程及/或方法的一部分或所有經實施為係一額外軟體應用程式的一部分的一軟體應用程式。在一些實施例中，指出的製程及/或方法的一部分或所有經實施為至一軟體應用程式的一外掛程式。在一些實施例中，指出的製程及/或方法中的至少一者經實施為係一EDA工具的一部分的一軟體應用程式。 在一些實施例中，指出的製程及/或方法的一部分或所有經實施為由EDA系統1100使用的一軟體應用程式。在一些實施例中，包括標準單元的佈局圖係使用一合適的佈局產生工具產生。
在一些實施例中，該些製程經實現為儲存於一非暫時性電腦可讀記錄媒體中的程式的函式。非暫時性電腦可讀記錄媒體的實例包括但不限於，外部/可移除式及/或內部/內建式儲存或記憶體單元，例如，光碟(諸如，DVD)、磁碟(諸如，硬碟)、半導體記憶體(諸如，ROM、RAM)、記憶卡及類似者中的一或多者。
第12圖為根據一些實施例的一IC製造系統1200及與其相關聯的一IC製造流程的方塊圖。在一些實施例中，基於一佈局圖，(A)一或多個半導體遮罩或(B)在半導體積體電路的一層中的至少一個元件中的至少一者係使用IC製造系統1200製造。
在第12圖中，IC製造系統1200包括在與製造一IC元件1260有關的設計、開發及製造循環及/或服務中相互互動的實體，諸如，一設計室1220、一遮罩室1230及一IC製造商/製造廠(「晶圓廠」)1250。IC製造系統1200中的該些實體由一通信網路連接。在一些實施例中，該通信網路為一單一網路。在一些實施例中，該通信網路為多種不同網路，諸如，企業內部網路或網際網路。該些通信網路包括有線及/或無線通信通道。每一實體與其他實體中的一或多者互動，且將服務 提供至其他實體中的一或多者及/或接收來自其他實體中的一或多者的服務。在一些實施例中，設計室1220、遮罩室1230及IC晶圓廠1250中的兩個或更多個由一單一實體擁有。在一些實施例中，設計室1220、遮罩室1230及IC晶圓廠1250中的兩個或更多個共存於一共同設施中，且使用共同資源。
設計室(或設計團隊)1220產生一IC設計佈局圖1222。IC設計佈局圖1222包括針對一IC元件1260(例如，在第1圖到第9圖中圖示的記憶體裝置10、40、70-90)設計的各種幾何圖案，例如，在第1圖、第3A圖至第3B圖、第4圖以及第6圖至第9圖中描繪的IC佈局設計。該些幾何圖案對應於組成待製造的IC元件1260的各種元件的金屬、氧化物或半導體層的圖案。各種層組合以形成各種IC特徵。舉例而言，IC設計佈局圖1222的一部分包括待在一半導體基板(諸如，矽晶圓)及安置於該半導體基板上的各種金屬層中形成的各種IC特徵，諸如，主動區域、閘極電極、源極及汲極、傳導性區段或層間互連的導通體。設計室1220實施一恰當設計程序以形成IC設計佈局圖1222。該設計程序包括邏輯設計、實體設計或處所及路線中的一或多者。IC設計佈局圖1222呈現於具有幾何圖案的資訊的一或多個資料檔案中。舉例而言，IC設計佈局圖1222可按一GDSII檔案格式或DFII檔案格式來表達。
遮罩室1230包括資料準備1232及遮罩製造 1244。遮罩室1230使用IC設計佈局圖1222製造待用於根據IC設計佈局圖1222製造IC元件1260的各種層的一或多個遮罩1245。遮罩室1230執行遮罩資料準備1232，其中IC設計佈局圖1222經轉譯成一代表性資料檔案(representative data file；RDF)。遮罩資料準備1232將RDF提供至遮罩製造1244。遮罩製造1244包括一遮罩寫入器。遮罩寫入器將RDF轉換至在諸如遮罩(光罩)1245或半導體晶圓1253的基板上的影像。設計佈局圖1222由遮罩資料準備1232製造以遵照遮罩寫入器的特定特性及/或IC晶圓廠1250的要求。在第12圖中，將資料準備1232及遮罩製造1244圖示為分開的構件。在一些實施例中，資料準備1232與遮罩製造1244可共同地被稱作遮罩資料準備。
在一些實施例中，資料準備1232包括光學接近性校正(optical proximity correction；OPC)，其使用微影增強技術來補償影像誤差，諸如，可自繞射、干涉、其他製程效應及類似者引起的誤差。OPC調整IC設計佈局圖1222。在一些實施例中，資料準備1232包括另外解析度增強技術(resolutionenhancementtechnique；RET)，諸如，偏軸照射、子解析度輔助特徵、相轉移遮罩、其他合適技術及類似者或其組合。在一些實施例中，亦使用反向微影技術(inverse lithography technology； ILT)，其將OPC作為一反向成像問題來處理。
在一些實施例中，資料準備1232包括一遮罩規則檢查器(mask rule checker；MRC)，其藉由一組遮罩建立規則檢查已經歷OPC中的製程的IC設計佈局圖1222，該些遮罩建立規則含有某些幾何及/或連接性限制以確保充分裕度，以考量半導體製造製程中的可變性，及類似者。在一些實施例中，MRC修改IC設計佈局圖1222以補償在遮罩製造1244期間的限制，此可取消藉由OPC執行的修改的部分以便符合遮罩建立規則。
在一些實施例中，資料準備1232包括微影製程檢查(lithography process checking；LPC)，其模擬將由IC晶圓廠1250實施以製造IC元件1260的處理。LPC基於IC設計佈局圖1222模擬此處理，以創造經模擬的製造的元件，諸如，IC元件1260。LPC模擬中的處理參數可包括與IC製造循環的各種製程相關聯的參數、與用於製造IC的工具相關聯的參數及/或製造製程的其他態樣。LPC考量各種因素，諸如，航空影像對比度、焦點深度(depth off ocus；DOF)、遮罩誤差增強因數(mask error enhancement factor；MEEF)、其他合適因數及類似者或其組合。在一些實施例中，在一經模擬的製造的元件已藉由LPC創造後，若經模擬的元件在形狀上並不足夠靠近滿足設計規則，則重複OPC及/或MRC以進一步改進IC設計 佈局圖1222。
應理解，已為了清晰起見而簡化了遮罩資料準備1232的以上描述。在一些實施例中，資料準備1232包括諸如邏輯運算(logic operation；LOP)的額外特徵以根據製造規則修改IC設計佈局圖1222。另外，在資料準備1232期間應用於IC設計佈局圖1222的製程可按多種不同次序執行。
在資料準備1232後且在遮罩製造1244期間，基於修改的IC設計佈局圖1222製造一遮罩1245或一群遮罩1245。在一些實施例中，遮罩製造1244包括基於IC設計佈局圖1222執行一或多個微影曝露。在一些實施例中，使用一電子束(e束)或多個電子束的一機構來基於修改的IC設計佈局圖1222在一遮罩(光遮罩或光罩)1245上形成一圖案。遮罩1245可按各種技術形成。在一些實施例中，遮罩1245係使用二進位技術形成。在一些實施例中，遮罩圖案包括不透明區及透明區。用以曝露已塗佈於晶圓上的影像敏感性材料層(例如，光阻)的諸如紫外線(ultra violet；UV)束的輻射束受到不透明區域阻擋，且經由透明區域透射。在一個實例中，遮罩1245的二進位遮罩型式包括透明基板(例如，熔融石英)，及塗佈於二進位遮罩的不透明區中的不透明材料(例如，鉻)。在另一實例中，遮罩1245係使用相轉移技術形成。在遮罩1245的相轉移遮罩(phase shift mask；PSM)型式中，形成於相轉移 遮罩上的圖案中的各種特徵用以具有恰當相位差以增強解析度及成像品質。在各種實例中，相轉移遮罩可為衰減的PSM或交變PSM。由遮罩製造1244產生的遮罩用於多種製程中。舉例而言，此(等)遮罩用於離子植入製程中以形成半導體晶圓1253中的各種摻雜的區，用於蝕刻製程中以形成半導體晶圓1253中的各種蝕刻區，及/或用於其他合適製程中。
IC晶圓廠1250包括晶圓製造1252。IC晶圓廠1250為IC製造企業，其包括用於多種不同IC產品的製造的一或多個製造設施。在一些實施例中，IC晶圓廠1250為半導體鑄造廠。舉例而言，可存在用於複數個IC產品的前端製造的一製造設施(前段製程(front-end-of-line；FEOL)製造)，而第二製造設施可提供用於IC產品的互連及封裝的後端製造(後段製程(back-end-of-line；BEOL)製造)，且第三製造設施可提供用於鑄造廠企業的其他服務。
IC晶圓廠1250使用由遮罩室1230製造的遮罩1245來製造IC元件1260。因此，IC晶圓廠1250至少間接地使用IC設計佈局圖1222來製造IC元件1260。在一些實施例中，半導體晶圓1253係由IC晶圓廠1250使用遮罩1245形成IC元件1260來製造。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖1222來執行一或多個微影曝露。半導體晶圓1253包括一矽基板或具有形成於其上的材料層的其他 恰當基板。半導體晶圓1253進一步包括各種摻雜的區、介電特徵、多級互連及類似者(在後續製造步驟形成)中的一或多者。
如上所述，本案的一實施例中的記憶體裝置將所包含的記憶體陣列背靠背配置，以及在相鄰的記憶體區段中夾入隔離單元。如此減少用於邊緣單元及必需之空白空間的使用面積。進一步地提升記憶體裝置的面積使用效率以降低製作成本。
根據本案的一實施例，提供一種記憶體裝置，包含沿一第一方向延伸的第一隔離單元、第一記憶體區段的第一記憶體陣列以及第一記憶體區段的第一記憶體陣列。第一記憶體區段的第一記憶體陣列沿不同於第一方向的第二方向鄰接第一隔離單元的第一邊界。第一記憶體區段的第一記憶體陣列沿第二方向鄰接不同於第一邊界的第一隔離單元的第二邊界。記憶體裝置還包含第一記憶體區段的第一解碼器單元以及第二記憶體區段的第二解碼器單元，被配置於第一隔離單元的相對側。
在一些實施例中，記憶體裝置更包含第一記憶體區段的第一邊緣單元陣列以及第二記憶體區段的第二邊緣單元陣列。第一記憶體區段的第一邊緣單元陣列鄰接與第一隔離單元相對之第一記憶體區段的第一記憶體陣列的邊界。第二記憶體區段的第二邊緣單元陣列鄰接與第一隔離單元相對之第二記憶體區段的第二記憶體陣列的邊界。
在一些實施例中，記憶體裝置更包含多個邊緣單元陣列。邊緣單元陣列鄰接第一記憶體區段的第一記憶體陣列和第二記憶體區段的第二記憶體陣列。第一隔離單元包含數目N的邊緣單元陣列，其中N是正整數。
在一些實施例中，其中數目N等於2。
在一些實施例中，記憶體裝置更包含第三記憶體區段的第三記憶體陣列以及第四記憶體區段的第四記憶體陣列、第二隔離單元以及第三記憶體區段的第三解碼器單元以及第四記憶體區段的第四解碼器單元。第二隔離單元配置並鄰接在第三記憶體區段的第三記憶體陣列以及第四記憶體區段的第四記憶體陣列中間。第三記憶體區段的第三解碼器單元以及第四記憶體區段的第四解碼器單元被配置於第二隔離單元的相對側，其中第三記憶體區段的第三解碼器單元沿第二方向鄰接第二記憶體區段的第二解碼器單元。
在一些實施例中，記憶體裝置更包含第一邊緣單元陣列與第二邊緣單元陣列。第一邊緣單元陣列鄰接第二記憶體區段的第二記憶體陣列，以及第二邊緣單元陣列鄰接第三記憶體區段的第三記憶體陣列。第三記憶體區段的第三解碼器單元與第二記憶體區段的第二解碼器單元配置於第一邊緣單元陣列與第二邊緣單元陣列之間。
在一些實施例中，記憶體裝置更包含第三記憶體區段的第三記憶體陣列以及第三記憶體區段的第三解碼 器單元、以及字線解碼器單元。其中第二記憶體區段的第二解碼器單元以及第三記憶體區段的第三解碼器單元鄰接字線解碼器單元相對的兩邊界。
在一些實施例中，記憶體裝置更包含第二隔離單元、第四記憶體區段的第四記憶體陣列、第四記憶體區段的第四解碼器單元、第五記憶體區段的第五解碼器單元以及第五記憶體區段的第五記憶體陣列。第三記憶體區段的第三記憶體陣列鄰接第二隔離單元的第一邊界。第四記憶體區段的第四記憶體陣列鄰接第二隔離單元不同於第一邊界的第二邊界。第三記憶體區段的第三解碼器單元與第四記憶體區段的第四解碼器單元配置在第二隔離單元的相對側。第四記憶體區段的第四解碼器單元與第五記憶體區段的第五解碼器單元彼此鄰接並配置於第四記憶體區段的第四記憶體陣列與第五記憶體區段的第五記憶體陣列之間。
在一些實施例中，記憶體裝置更包含多個第一字線以及多個第二字線。第一字線從第一記憶體區段的第一解碼器單元延伸至第一記憶體區段的第一記憶體陣列。第二字線從第二記憶體區段的第二解碼器單元延伸至第二記憶體區段的第二記憶體陣列，其中第一字線與第二字線終結在第一隔離單元。
在一些實施例中，第一記憶體區段的第一記憶體陣列包含配置於多個列與多個行中的多個記憶體單元，以及第一隔離單元包含多個邊緣單元。記憶體單元與邊 緣單元具有相同的結構配置。
根據本案的一實施例，提供一種記憶體裝置包含第一記憶體庫。第一記憶體庫包含多個第一邊緣單元、多個第一記憶體單元、多個第二邊緣單元以及多個第二記憶體單元、多個第三邊緣單元以及多個第一字線與多個第二字線。第一邊緣單元配置在多個記憶體行的至少一第一邊緣行中。第一記憶體單元配置在記憶體行的第一組中，其中記憶體行的第一組中的邊緣行直接毗連於記憶體行的至少一第一邊緣行。第二邊緣單元配置在多個記憶體行的第二組中，以及第二記憶體單元配置在多個記憶體行的第三組中，其中第二邊緣單元被夾入於第一記憶體單元和第二記憶體單元之間。第三邊緣單元配置於記憶體行的至少一第二邊緣行中，其中記憶體行的第三組中的邊緣行直接毗連於記憶體行的至少一第二邊緣行。第一字線耦接第一記憶體單元，第二字線耦接第二記憶體單元，其中第一字線與第二字線終結在記憶體行的第二組。
在一些實施例中，記憶體裝置更包含第一解碼器與第二解碼器。第一解碼器耦接第一字線，第二解碼器耦接第二字線，其中第一解碼器與第二解碼器配置於第一記憶體庫的相對側。
在一些實施例中，記憶體裝置更包含第一解碼器以及第二解碼器。第一解碼器用以在第一記憶體庫的第一側傳輸多個第一字線訊號至第一字線以啟動第一記憶 體單元中的一者。第二解碼器用以在第一記憶體庫不同於第一側的第二側傳輸多個第二字線訊號至第二字線以啟動第二記憶體單元中的一者。
在一些實施例中，相對於第二邊緣單元，第一邊緣單元與第一記憶體單元是第三邊緣單元與第二記憶體單元的鏡像佈置。
在一些實施例中，記憶體裝置更包含第二記憶體庫。第一記憶體庫與第二記憶體庫包含相同配置，以及相對於置放在第一記憶體庫和第二記憶體庫中的字線解碼器，第一記憶體庫和第二記憶體庫彼此對稱。
在一些實施例中，記憶體裝置更包含多個第一記憶體庫以及字線解碼器。字線解碼器耦接第一記憶體庫。第一記憶體庫之第一群的數目相同於第一記憶體庫之第二群的數目，第一記憶體庫之第一群配置在字線解碼器之第一側，第一記憶體庫之第二群配置在字線解碼器不同於第一側的第二側。
根據本案的一實施例，提供一種記憶體裝置包含多個記憶體區段以及隔離單元。記憶體區段毗連於字線解碼器配置，其中記憶體區段中的一者用以響應於傳輸自字線解碼器的字線訊號而啟動。隔離單元被配置夾入於記憶體區段的兩毗連區段之間，其中兩毗連區段中的每一者包含第一解碼器與透過多個字線耦接至第一解碼器的記憶體陣列。兩毗連區段中的第一解碼器配置在隔離單元的相對側，以及字線配置於兩毗連區段中的第一 解碼器之間。
在一些實施例中，記憶體區段中的第一群被配置在字線解碼器的第一側，以及記憶體區段中的第二群被配置在字線解碼器不同於第一側的第二側。在第一群中之記憶體區段的第一數目與在第二群中之記憶體區段的第二數目彼此不同。
在一些實施例中，第一數目為奇數，第二數目為偶數。
在一些實施例中，兩毗連區段中之一者的第一解碼器被配置在第一解碼器單元中。記憶體區段中鄰接兩毗連區段中之一者的另一區段包含配置在第二解碼器單元中的第二解碼器，其中第一解碼器單元與第二解碼器單元彼此鄰接。
前文概括了多個實施例的特徵，使得熟習此項技術者可更好地理解本案的一實施例的態樣。熟習此項技術者應瞭解，其可易於將本案的一實施例用作用於設計或修改其他製程及結構以用於實行相同目的及/或達成本文中介紹的實施例的相同優勢的基礎。熟習此項技術者亦應認識到，這些等效構造不脫離本案的一實施例的精神及範疇，且在不脫離本案的一實施例的精神及範疇的情況下，其可進行各種改變、取代及更改。
10:記憶體裝置
110:字線解碼器(單元)
201:記憶體庫
210,220:記憶體區段
211,221:解碼器(單元)
212,222:記憶體陣列
213,223:邊緣單元陣列
214,224:空白空間
310:隔離單元
W1,W2:寬度
SP:寬度
410,420:方向
B1-B4:邊界

Claims (10)

  1. 一種記憶體裝置，包含：一第一隔離單元，沿一第一方向延伸；一第一記憶體區段的一第一記憶體陣列，沿不同於該第一方向的一第二方向鄰接該第一隔離單元的一第一邊界；一第二記憶體區段的一第二記憶體陣列，沿該第二方向鄰接不同於該第一邊界的該第一隔離單元的一第二邊界；以及該第一記憶體區段的一第一解碼器單元以及該第二記憶體區段的一第二解碼器單元，被配置於該第一隔離單元的相對側。
  2. 如請求項1所述之記憶體裝置，更包含：該第一記憶體區段的一第一邊緣單元陣列，鄰接與該第一隔離單元相對之該第一記憶體區段的該第一記憶體陣列的一邊界；以及該第二記憶體區段的一第二邊緣單元陣列，鄰接與該第一隔離單元相對之該第二記憶體區段的該第二記憶體陣列的一邊界。
  3. 如請求項1所述之記憶體裝置，更包含：複數個邊緣單元陣列，該些邊緣單元陣列鄰接該第一記憶體區段的該第一記憶體陣列和該第二記憶體區段的 該第二記憶體陣列；其中該第一隔離單元包含一數目N的該些邊緣單元陣列，其中N是一正整數。
  4. 如請求項1所述之記憶體裝置，更包含：一第三記憶體區段的一第三記憶體陣列以及一第四記憶體區段的一第四記憶體陣列；一第二隔離單元，配置並鄰接在該第三記憶體區段的該第三記憶體陣列以及該第四記憶體區段的該第四記憶體陣列中間；該第三記憶體區段的一第三解碼器單元以及該第四記憶體區段的一第四解碼器單元，被配置於該第二隔離單元的相對側，其中該第三記憶體區段的該第三解碼器單元沿該第二方向鄰接該第二記憶體區段的該第二解碼器單元；以及一第一邊緣單元陣列與一第二邊緣單元陣列，其中該第一邊緣單元陣列鄰接該第二記憶體區段的該第二記憶體陣列，以及該第二邊緣單元陣列鄰接該第三記憶體區段的該第三記憶體陣列；其中該第三記憶體區段的該第三解碼器單元與該第二記憶體區段的該第二解碼器單元配置於該第一邊緣單元陣列與該第二邊緣單元陣列之間。
  5. 如請求項1所述之記憶體裝置，更包含： 一第三記憶體區段的一第三記憶體陣列以及該第三記憶體區段的一第三解碼器單元；以及一字線解碼器單元，其中該第二記憶體區段的該第二解碼器單元以及該第三記憶體區段的該第三解碼器單元鄰接該字線解碼器單元相對的兩邊界。
  6. 如請求項1所述之記憶體裝置，更包含：複數個第一字線，該些第一字線從該第一記憶體區段的該第一解碼器單元延伸至該第一記憶體區段的該第一記憶體陣列；以及複數個第二字線，該些第二字線從該第二記憶體區段的該第二解碼器單元延伸至該第二記憶體區段的該第二記憶體陣列，其中該些第一字線與該些第二字線終結在該第一隔離單元。
  7. 一種記憶體裝置，包含：一第一記憶體庫，包含：複數個第一邊緣單元，配置在複數個記憶體行的至少一第一邊緣行中；複數個第一記憶體單元，配置在該些記憶體行的一第一組中，其中該些記憶體行的該第一組中的一邊緣行直接毗連於該些記憶體行的該至少一第一邊緣行；複數個第二邊緣單元以及複數個第二記憶體單元，該些第二邊緣單元配置在複數個記憶體行的一第二組中， 以及該些第二記憶體單元配置在複數個記憶體行的一第三組中，其中該些第二邊緣單元被夾入於該些第一記憶體單元和該些第二記憶體單元之間；複數個第三邊緣單元，配置於該些記憶體行的至少一第二邊緣行中，其中該些記憶體行的該第三組中的一邊緣行直接毗連於該些記憶體行的該至少一第二邊緣行；以及複數個第一字線與複數個第二字線，該些第一字線耦接該些第一記憶體單元，該些第二字線耦接該些第二記憶體單元，其中該些第一字線與該些第二字線終結在該些記憶體行的該第二組。
  8. 如請求項7所述之記憶體裝置，更包含：一第二記憶體庫，其中該第一記憶體庫與該第二記憶體庫包含相同配置，以及相對於置放在該第一記憶體庫和該第二記憶體庫中的一字線解碼器，該第一記憶體庫和該第二記憶體庫彼此對稱。
  9. 一種記憶體裝置，包含：複數個記憶體區段，毗連於一字線解碼器配置，其中該些記憶體區段中的一者用以響應於傳輸自該字線解碼器的一字線訊號而啟動；以及一隔離單元，被配置夾入於該些記憶體區段的兩相鄰區 段之間，其中該兩相鄰區段中的每一者包含一第一解碼器與透過複數個字線耦接至該第一解碼器的一記憶體陣列，其中該兩相鄰區段中的第一解碼器配置在該隔離單元的相對側，以及該些字線配置於該兩相鄰區段中的第一解碼器之間。
  10. 如請求項9所述之記憶體裝置，其中該些記憶體區段中的一第一群被配置在該字線解碼器的一第一側，以及該些記憶體區段中的一第二群被配置在該字線解碼器不同於該第一側的一第二側；其中在該第一群中之該些記憶體區段的一第一數目與在該第二群中之該些記憶體區段的一第二數目彼此不同。
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