TWI760866B - 記憶體裝置以及用於生成記憶體裝置的佈局設計的方法 - Google Patents

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Abstract

一種記憶體裝置包括第一多個程式線、第二多個程式線以及多個位址線。位址線分別耦合到第一多個程式線和第二多個程式線。在佈局視圖中，位址線是扭絞的，並且與第一多個程式線和第二多個程式線相交。第一多個程式線或第二多個程式線中的至少兩相鄰者具有彼此不同的長度。亦公開了一種用於生成記憶體裝置的佈局設計的方法。

Description

記憶體裝置以及用於生成記憶體裝置的佈局設計的方法
本公開的一些實施例關於記憶體裝置。
靜態隨機存取記憶體(SRAM)是一種具有記憶體單元陣列的半導體記憶體。在操作中，透過相應的字元線和相應的位線來啟動指定記憶體單元，並且透過包括位址線的控制電路來選擇字元線和位線二者。根據例如包括字元線、位線和位址線的佈線及其寄生電容來設計SRAM。
根據本公開的一個實施例，提供了一種記憶體裝置，包括：第一組的第一多個程式線；第二組的第二多個程式線，其中，第二多個程式線被佈置為緊鄰第一多個程式線並與第一多個程式線平行；以及多個位址線，位址線分別耦合到第一多個程式線和第二多個程式線，其中，在佈局視圖中，位址線是絞合的並且與第一多個程式線和第二多個程式線相交，其中，第一多個程式線或第二多個程式線 中的至少兩個相鄰的程式線具有彼此不同的長度。
根據本公開的另一實施例，提供了一種記憶體裝置，包括：記憶體單元陣列，記憶體單元陣列以多個行和多個列佈置；第一多個程式線，第一多個程式線沿著行延伸，並通過第一多個程式解碼器耦合到記憶體單元陣列；第二多個程式線，第二多個程式線沿著行延伸，並通過第二多個程式解碼器耦合到記憶體單元陣列，其中，第二多個程式線緊鄰第一多個程式線設置；以及多個位址線，位址線基本上沿著列延伸，並分別通過第一多個程式線和第二多個程式線耦合到第一多個程式解碼器和第二多個程式解碼器，其中，位址線至少在第一多個程式線和第二多個程式線之間絞合，並且第一多個程式線或第二多個程式線中的至少兩個相鄰的程式線具有彼此不同的長度。
根據本公開的又一實施例，提供了一種用於生成記憶體裝置的佈局設計的方法，包括：佈置程式線中的第一多個程式線，第一多個程式線通過第一多個程式解碼器耦合到以多個行和多個列佈置的記憶體單元陣列，其中，第一多個程式線沿著行延伸；佈置程式線中的第二多個程式線，第二多個程式線沿著行延伸，並通過第二多個程式解碼器耦合到記憶體單元陣列；佈置多個位址線，位址線基本上沿著列延伸，並分別耦合到第一多個程式線和第二多個程式線；在至少一個絞合點處絞合位址線，其中，至少一個絞合點至少設置在第一多個程式線和多個程式線之間；以及生成記憶體裝置的佈局圖，佈局圖包括第一多個程式 線、第二多個程式線和多個位址線，其中，第一多個程式線或第二多個程式線中的至少兩個相鄰的程式線具有彼此不同的長度。
100:記憶體裝置
110a:記憶體單元陣列
110b:記憶體單元陣列
120:程式電路
121:字元線解碼器
121a:字元線解碼器
121b:字元線解碼器
121c:字元線解碼器
121d:字元線解碼器
121’:字元線解碼器
121a’:字元線解碼器
121b’:字元線解碼器
121c‘:字元線解碼器
121d’:字元線解碼器
130:控制電路
131:預解碼器
140a:輸入/輸出(I/O)電路系統
140b:輸入/輸出(I/O)電路系統
141:I/O電路
300:方法
S310:操作
S320:操作
S330:操作
S340:操作
S350:操作
S360:操作
1000:電子設計自動化(EDA)系統
1010:I/O介面
1020:處理器
1030:網路介面
1040:網路
1050:匯流排
1060:記憶體
1061:指令
1062:存儲標準單元的庫
1063:使用者介面(UI)
1070:製造工具
1100:IC製造系統
1110:設計室
1111:IC設計佈局
1120:光罩室
1121:資料準備
1122:光罩製造
1123:光罩
1130:製造商/製造者
1132:晶圓製造
1133:晶圓
1140:IC裝置
AM:記憶體裝置
AM’:佈局圖
AL:位址線
AL’:位址線
[1]:位址線
[2]:位址線
[3]:位址線
[4]:位址線
[1]’:位址線
[2]’:位址線
[3]’:位址線
[4]’:位址線
G1:組
G2:組
WL1:字元線集合
WL2:字元線集合
WL3:字元線集合
WL4:字元線集合
WL1’:字元線集合
WL2’:字元線集合
WL3’:字元線集合
WL4’:字元線集合
A1:字元線
A2:字元線
A3:字元線
A4:字元線
B1:字元線
B2:字元線
B3:字元線
B4:字元線
C1:字元線
C2:字元線
C3:字元線
C4:字元線
D1:字元線
D2:字元線
D3:字元線
D4:字元線
A1’:字元線
A2’:字元線
A3’:字元線
A4’:字元線
B1’:字元線
B2’:字元線
B3’:字元線
B4’:字元線
C1’:字元線
C2’:字元線
C3’:字元線
C4’:字元線
D1’:字元線
D2’:字元線
D3’:字元線
D4’:字元線
N:扭絞點
N1:扭絞點
N2:扭絞點
N3:扭絞點
在結合附圖閱讀下面的具體實施方式時，可以從下面的具體實施方式中最佳地理解本公開的一些實施例的各方面。應當注意，根據行業的標準做法，各種特徵不是按比例繪製的。事實上，為了討論的清楚起見，各種特徵的尺寸可能被任意增大或減小。
第1圖是根據本公開的一些實施例的記憶體裝置的示意圖。
第2圖是根據本公開的一些實施例的第1圖所示的記憶體裝置的示意圖。
第3圖是根據本公開的一些實施例的用於生成第2圖所示的記憶體裝置的佈局設計的方法的流程圖。
第4A圖-第4B圖是根據本公開的一些實施例的將在第3圖的方法中操作的記憶體裝置的示意圖。
第5圖是根據本公開的一些實施例的第2圖所示的記憶體裝置的佈局圖。
第6圖是根據本公開的一些實施例的第1圖所示的記憶體裝置的示意圖。
第7圖是根據本公開的一些實施例的第1圖所示的記憶體裝置的示意圖。
第8圖是根據本公開的一些實施例的第1圖所示的記憶體裝置的示意圖。
第9圖是根據本公開的一些實施例的第1圖所示的記憶體裝置的示意圖。
第10圖是根據本公開的一些實施例的用於設計IC佈局設計的系統的方塊圖。
第11圖是根據本公開的一些實施例的IC製造系統以及與其相關聯的IC製造流程的方塊圖。
下面的公開內容提供了用於實現所提供的主題的不同特徵的許多不同的實施例或示例。下文描述了組件和佈置的具體示例以簡化本公開的一些實施例。當然，這些僅僅是示例而不意圖是限制性的。例如，在下面的描述中，在第二特徵上方或之上形成第一特徵可以包括以直接接觸的方式形成第一特徵和第二特徵的實施例，並且亦可以包括可以在第一特徵和第二特徵之間形成附加特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。此外，本公開的一些實施例可以在各個示例中重複參考數位和/或字母。此重複是出於簡單和清楚的目的，並且其本身並不指示所討論的各種實施例和/或配置之間的關係。
在本說明書中使用的術語通常具有在本領域和在使用每個術語的特定上下文中的普通含義。本說明書對示例的使用(包括本文討論的任何術語的示例)是說明性的， 絕不限制本公開的一些實施例或任何示例性術語的範圍和含義。同樣，本公開的一些實施例不限於本說明書中給出的各種實施例。
儘管術語「第一」、「第二」等在本文中可用於描述各種要素，但是這些要素不應受這些術語的限制。這些術語用於將一個要素與另一個要素區分開。例如，在不脫離實施例的範圍的情況下，第一要素可以被稱為第二要素，並且類似地，第二要素可以被稱為第一要素。如本文所使用的，術語「和/或」包括一個或多個相關聯的所列項的任何和所有組合。
在本文中，術語「耦合」也可以被稱為「電耦合」，並且術語「連接」可以被稱為「電連接」。「耦合」和「連接」亦可以用於指示兩個或更多要素彼此協作或相互作用。
此外，本文中可能使用了空間相關術語(例如，「下方」、「之下」、「低於」、「以上」、「上部」等)，以易於描述圖中所示的一個要素或特徵相對於另外(一個或多個)要素或(一個或多個)特徵的關係。這些空間相關術語意在涵蓋裝置在使用或工作中除了圖中所示朝向之外的不同朝向。結構可能以其他方式定向(旋轉90度或處於其他朝向)，並且本文中所用的空間相關描述符同樣可能被相應地解釋。
如本文中所使用的「約」、「大約」、「近似」或「基本上」應通常指給定值或範圍的任何近似值，其中， 其根據所屬的各種領域而變化，並且其範圍應與本領域技術人員所理解的最廣泛的解釋相一致，以涵蓋所有這樣的修改和類似的結構。在一些實施例中，它通常是指在給定值或範圍的百分之二十以內，優選地在百分之十以內，更優選地在百分之五以內。這裡給出的數值是近似的，意味著如果未明確說明則可以推斷術語「約」、「大約」、「近似」或「基本上」，或者意味著其他近似值。
第1圖示出了根據本公開的一些實施例的記憶體裝置100的示意圖。在一些實施例中，記憶體裝置100由靜態隨機存取記憶體(SRAM)實現。為了說明，在第1圖中，記憶體裝置100包括記憶體單元陣列110a、記憶體單元陣列110b、程式電路120、控制電路130、輸入/輸出(I/O)電路系統(circuitry)140a和I/O電路系統系統140b。程式電路120設置在記憶體單元陣列110a和記憶體單元陣列110b之間，並且透過多個字元線(第1圖中未示出)耦合到記憶體單元陣列110a和記憶體單元陣列110b。控制電路130透過多個位址線AL耦合到程式電路120，並且在第1圖中亦被表示為「CTRL」。控制電路130進一步耦合到I/O電路系統140a和I/O電路系統140b。I/O電路系統140a和I/O電路系統140b分別耦合到記憶體單元陣列110a和記憶體單元陣列110b。
記憶體單元陣列110a和記憶體單元陣列110b中的每一者包括以多個行和多個列佈置的記憶體單元(未示 出)。在一些實施例中，每個記憶體單元被耦合以基於從I/O電路系統140a、I/O電路系統140b和字元線傳輸的訊號來存儲位元資料。在一些實施例中，每個記憶體單元由6或8個電晶體實現。
在一些實施例中，程式電路120也被稱為解碼器(decoder)電路。為了說明，在第1圖中，程式電路120包括以列佈置的字元線解碼器121，並且每個字元線解碼器121對應於記憶體單元陣列110a的一個記憶體單元和記憶體單元陣列110b的一個記憶體單元。在一些實施例中，每個字元線解碼器121包括邏輯運算器(未示出)，用於對位址線AL的電壓進行解碼，以識別要充電或啟動的字元線。透過控制電路130中包括的預解碼器131將位址線AL充電到邏輯高或邏輯低，以選擇將被讀取或寫入位元資料的記憶體單元。
I/O電路系統140a和I/O電路系統140b中的每一者包括以行佈置的多個I/O電路141，並且每個I/O電路141對應於記憶體單元陣列110a的一個記憶體單元或記憶體單元陣列110b的一個記憶體單元，以用於讀取位元資料或將位元資料寫入相應的記憶體單元。在第1圖中，將I/O電路141表示為「I/O」。
字元線解碼器121和位址線AL的數量是基於記憶體單元陣列110a和記憶體單元陣列110b中的字元線的總數來決定的。例如，k條位址線AL用於2k條字元線。換句話說，當記憶體單元陣列110a或記憶體單元陣列 110b之一者包括兩條字元線時，使用位址線AL之一者，當記憶體單元陣列110a或記憶體單元陣列110b包括三條或四條字元線時，使用兩條位址線AL，當記憶體單元陣列110a或記憶體單元陣列110b包括四條至八條字元線時，使用三個位址線AL，以此類推。
出於說明目的給出了字元線解碼器121、位址線AL和I/O電路141的上述數量，並且它們的各種數量在本公開的一些實施例的預期範圍內。
如上所述的記憶體裝置100的配置也是出於說明性目的給出的。記憶體裝置100的各種配置在本公開的一些實施例的預期範圍內。例如，在各種實施例中，記憶體單元陣列110a和記憶體單元陣列110b彼此鄰接設置，並且也被稱為一個記憶體單元陣列。在一些實施例中，記憶體單元陣列110a和記憶體單元陣列110b彼此相同。為了說明簡單起見，下面僅進一步討論記憶體裝置100的包括記憶體單元陣列110a、字元線解碼器121和位址線AL的一部分，在第1圖中標記為「AM」。
現在參考第2圖。第2圖是根據本公開的一些實施例的與第1圖所示的記憶體裝置100的一部分相對應的記憶體裝置AM的示意圖。關於第1圖的實施例，第2圖中的相同元件用相同的附圖標記來指定，以易於理解。為了簡化說明，在第2圖中未示出記憶體單元陣列110a的記憶體陣列、控制電路130和I/O電路系統140a。
為了說明，在第2圖中，記憶體裝置AM包括被 分組為組(groupt)G1和G2的字元線解碼器121、字元線集合(set)WL1-WL4以及在扭絞點(twisted spot)N處扭絞(twist)的扭絞位址線AL。
與第1圖所示的實施例相比，字元線解碼器121包括以列佈置的字元線解碼器121a、121b、121c和121d。為了簡單起見，在下文中為了說明而將字元線解碼器121a、121b、121c和121d中的每一者稱為121，因為在一些實施例中，字元線解碼器121a、121b、121c和121d中的每一者以類似的方式操作。
字元線解碼器121中的每一者分別耦合到相應的字元線集合WL1、WL2、WL3和WL4，以接收從位址線AL發送的訊號。為了說明，在第2圖中，字元線解碼器121a耦合到包括字元線A1、B1、C1和D1的字元線集合WL1；字元線解碼器121b耦合到包括字元線A2、B2、C2和D2的字元線集合WL2；字元線解碼器121c耦合到包括字元線A3、B3、C3和D3的字元線集合WL3；以及字元線解碼器121d耦合到包括字元線A4、B4、C4和D4的字元線集合WL4。為了簡單起見，在下文中為了說明而將字元線A1-A4、B1-B4、C1-C4和D1-D4稱為WL，因為在一些實施例中，字元線A1-A4、B1-B4、C1-C4和D1-D4中的每一者以類似的方式操作。
每個字元線WL從通孔(被示出為與字元線WL和位址線AL兩者相交處的點)延伸到相應的字元線解碼器121。例如，參考第2圖，字元線A1從通孔(與字元 線A1和位址線[3]相交的點)延伸到字元線解碼器121a。換句話說，字元線A1是從通孔延伸到字元線解碼器121a的金屬線。以另一種方式解釋，字元線A1的長度是從通孔到字元線解碼器121a的長度。
在一些實施例中，參考第2圖，字元線解碼器121a、字元線解碼器121b、以及設置在字元線解碼器121a與字元線解碼器121b之間的其他字元線解碼器(未示出)被表示為組G1。此外，字元線解碼器121c、字元線解碼器121d、以及設置在字元線解碼器121c與字元線解碼器121d之間的其他字元線解碼器(未示出)被表示為緊鄰組G1設置的另一個組G2。換句話說，字元線解碼器121被劃分成包括第一組G1以及緊鄰第一組G1設置的第二組G2。因此，耦合到相應的字元線解碼器121的字元線也被相應地劃分成多個組。
出於說明目的給出了第2圖所示的字元線解碼器121或字元線WL的數量和佈置。用於實現第2圖中的記憶體裝置AM的各種數量和佈置的字元線解碼器121或字元線WL在本公開的一些實施例的預期範圍內。例如，在各種實施例中，除了第2圖中所示的字元線解碼器121a、121b、121c和121d之外，記憶體裝置AM進一步包括耦合到另一個字元線集合的一個以上的字元線解碼器。在其他各種實施例中，除了第2圖所示的第一字元線集合中所包括的字元線A1、B1、C1和D1之外，字元線解碼器121a進一步包括一個以上的字元線。
繼續參考第2圖，位址線AL基本上沿著列延伸。位址線AL包括位址線[1]、[2]、[3]和[4]，並且位址線AL與沿著行延伸的字元線WL相交，用於將從預解碼器(例如，第1圖所示的預解碼器131)輸出的訊號傳送到相應的字元線解碼器121。位址線[1]、[2]、[3]和[4]中的每一者透過通孔相應地耦合到每個字元線解碼器121。
例如，位址線[1]透過字元線C1耦合到字元線解碼器121a、透過字元線B2耦合到字元線解碼器121b、透過字元線A3耦合到字元線解碼器121c、並透過字元線D4耦合到字元線解碼器121d。位址線[2]透過字元線D1耦合到字元線解碼器121a、透過字元線A2耦合到字元線解碼器121b、透過字元線B3耦合到字元線解碼器121c、並透過字元線C4耦合到字元線解碼器121d。位址線[3]透過字元線A1耦合到字元線解碼器121a、透過字元線D2耦合到字元線解碼器121b、透過字元線C3耦合到字元線解碼器121c、並透過字元線B2耦合到字元線解碼器121d。位址線[4]透過字元線B1耦合到字元線解碼器121a、透過字元線C2耦合到字元線解碼器121b、透過字元線D3耦合到字元線解碼器121c、並透過字元線A4耦合到字元線解碼器121d。
此外，為了說明，在第2圖中，位址線AL在組G1的字元線和組G2的字元線之間扭絞，並且在第2圖中被標記為點N。換句話說，位址線AL是扭絞的，並且具 有扭絞點N。扭絞點N設置在鄰接的組G1和G2的字元線WL之間。具體地，位址線[1]、[2]、[3]和[4]中的每一者都被扭絞，並且具有扭絞點N。扭絞點N被佈置在組G1的字元線A2-D2與組G2的字元線A3-D3之間。
此外，兩條相鄰的字元線WL具有不同的長度。換句話說，對於每個字元線解碼器121，字元線WL具有彼此不同的長度。例如，參考第2圖，對於字元線解碼器121a，字元線A1的長度不同於字元線B1的長度、字元線C1的長度或字元線D1的長度中的任何一者。
此外，一個組(例如，組G1)的字元線WL中的至少一者和另一個組(例如，組G2)的字元線WL中的至少一者具有相同的長度。換句話說，對於一個組(例如，組G1)，字元線WL之一者的長度與另一個組(例如，組G2)的字元線WL之一者的長度相同。例如，參考第2圖，組G1的字元線A1的長度等於組G2的字元線B3的長度。
此外，在一些實施例中，不同的組(例如，組G1和G2)的字元線WL具有相同的總長度。換句話說，一個組(例如，組G1)的字元線WL的總長度等於另一個組(例如，組G2)的字元線WL的總長度。例如，參考第2圖，包括組G1的字元線A1-D1和A2-D2的字元線的總長度等於包括組G2的字元線A3-D3和A4-D4的字元線的總長度。
此外，與不同的位址線AL相交的字元線WL具 有相同的總長度。換句話說，對於每個位址線AL，與相應的位址線AL相交的字元線WL的總長度彼此相同。也就是說，耦合到位址線AL之一者的字元線WL的總長度等於耦合到位址線AL中的另一者的字元線WL的總長度。
例如，參考第2圖，對於位址線[1]，字元線WL的總長度(表示為第一長度)包括字元線C1的長度、字元線B2的長度、字元線A3的長度和字元線D4的長度。對於位址線[2]，字元線WL的總長度(表示為第二長度)包括字元線D1的長度、字元線A2的長度、字元線B3的長度和字元線C4的長度。對於位址線[3]，字元線WL的總長度(表示為第三長度)包括字元線A1的長度、字元線D2的長度、字元線C3的長度和字元線B4的長度。對於位址線[4]，字元線WL的總長度(表示為第四長度)包括字元線B1的長度、字元線C2的長度、字元線D3的長度和字元線A4的長度。第一長度、第二長度、第三長度和第四長度彼此相同。
出於說明目的提供了記憶體裝置AM的上述配置。記憶體裝置AM的各種實施方式在本公開的一些實施例的預期範圍內。例如，在各種實施例中，扭絞線由其他訊號線實現，包括例如耦合至預解碼器(第1圖所示)的輸出金屬線、耦合至預解碼器的輸入金屬線、耦合至字元線解碼器121的輸入通孔、耦合至字元線解碼器121的輸出金屬線、或其所有組合。在其他實施例中，扭絞線在其他金屬層中實現，包括例如除M1或M2層以外的其他金屬層、 設置有通孔的層、設置有用於形成電晶體的閘極的多段的層、設置有用於形成電晶體的主動區域的層、任何導體、或其所有組合。
在一些方法中，透過切割字元線的冗餘佈線(redundant routings)，與相應的位址線相交的一些字元線的總長度彼此不同。由於字元線的長度對應於寄生電容。長度越長，則寄生電容越高。如果對應於每個位址線的字元線的總長度彼此不同，則對應於每個位址線的寄生電容也彼此不同，並且亦表示為不平衡的寄生電容。不平衡的寄生電容將導致記憶體裝置的不良性能。
與上述方法相比，在本公開的實施例中，例如參考第2圖，對於扭絞的每個位址線AL，耦合到每個位址線AL的字元線WL的總長度彼此相同。因此，對應於每個位址線AL的寄生電容也彼此相同，並且亦表示為平衡的寄生電容。因此，記憶體裝置AM透過字元線的冗餘佈線來保持平衡的寄生電容。此外，與上述方法相比，減小了記憶體裝置AM的總寄生電容。另一方面，在本公開的實施例中，它不影響記憶體裝置AM的電路操作、記憶體裝置AM的區域設計、以及用於實現記憶體裝置AM的佈局的設計規則。
參考第3圖。第3圖是根據本公開的一些實施例的用於生成第2圖所示的記憶體裝置AM的佈局設計的方法300的流程圖。以下參考第2圖中的記憶體裝置AM對第3圖的方法300的圖示包括示例性操作。然而，第3圖 中的操作不一定按所示循序執行。換句話說，根據本公開的各種實施例的精神和範圍，可以適當地增加、替換、改變順序、和/或消除操作。
在操作S310中，字元線和位址線被佈置在記憶體裝置中。為了說明，如第2圖所示，字元線WL和位址線AL被佈置在記憶體裝置AM中。在一些實施例中，字元線被佈置成行，位址線被佈置成列，並且字元線和位址線彼此相交。在一些實施例中，通孔被進一步佈置在與字元線和位址線兩者的相交處，以將字元線和位址線彼此耦合。為了說明，如第2圖所示，通孔被佈置在與字元線WL和位址線AL兩者的相交處。
在操作S320中，從字元線分組為第一字元線和第二字元線。換句話說，字元線被分組或劃分成與第一字元線和第二字元線相對應的兩個組。為了說明，如第2圖所示，字元線WL被分組為組G1和G2，其中，組G1包括字元線A1-D1和A2-D2，並且組G2包括字元線A3-D3和A4-D4。
出於說明目的給出了分組字元線的數量和佈置。分組字元線的各種數量和佈置在本公開的一些實施例的預期範圍內。例如，在各種實施例中，字元線被劃分成若干個組，包括例如包括第一字元線的一個組和包括第二字元線的另一個組。在一些其他實施例中，字元線被劃分成三個組(參考第7圖討論)。在一些各種實施例中，字元線被劃分成四個組(參考第8圖討論)。分組字元線的各種配 置在本公開的一些實施例的預期範圍內。
現在參考第4A圖。第4A圖是根據本公開的一些實施例的記憶體裝置AM的示意圖，其將在第3圖的方法300中的包括S310和S320的操作中執行，以便形成第2圖所示的記憶體裝置AM。關於第2圖的實施例，第4A圖中的相同的元件被標注相同的附圖標記以易於理解。
為了在第4A圖中說明，包括相應的字元線A1-D1、A2-D2、A3-D3和A4-D4的字元線集合WL1-WL4(為簡化起見也稱為WL)被佈置成行，並耦合到相應的字元線解碼器121a-121d。包括位址線[1]-[4]的位址線AL被佈置成列，並且與字元線WL相交。基於記憶體裝置AM的電路設計，通孔被佈置在與字元線WL和位址線AL兩者的相交處。因此，位址線AL透過通孔耦合到字元線WL，並且字元線WL耦合到字元線解碼器121。
此外，參考第4A圖和第3圖的方法300中的操作320，字元線WL被分組為組G1和組G2。此外，相應的字元線解碼器121被分組為組G1和組G2。例如，參考第4A圖，字元線解碼器121a、121b以及相應的字元線A1-D1、A2-D2被分組為組G1。字元線解碼器121c、121d以及相應的字元線A3-D3、A4-D4被分組為組G2。在一些實施例中，組G1緊鄰組G2設置。換句話說，組G1和組G2彼此鄰接。
現在參考回第3圖。在操作S330中，位址線在 至少一個扭絞點處被扭絞。為了說明，如第2圖所示，位址線AL在包括例如扭絞點N的至少一個扭絞點處扭絞。在一些實施例中，位址線相對於行被扭絞，並且從右向左翻轉。在各種實施例中，位址線被扭絞不止一次，並且具有多於一個扭絞點。例如，參考第7圖，位址線有兩個扭絞點；並且參考第8圖，位址線有三個扭絞點。在其他各種實施例中，大量扭絞點與位於位址線之間的中心列處的一個列相對準。
在一些實施例中，位址線的扭絞次數基於耦合到第一字元線的字元線解碼器的數量(為簡單起見，被表示為第一數量)以及耦合到第二字元線的字元線解碼器的數量(為簡單起見，被表示為第二數量)。換句話說，以扭絞數量來扭絞位址線。扭絞數量是根據在操作S320中所分組的相應組的字元線解碼器的數量來決定的。例如，在一些其他實施例中，當第一數量是偶數，並且第二數量也是偶數時，扭絞數量大於一個。在各種實施例中，當第一數量和第二數量之一是奇數時，扭絞數量也為奇數。
在操作S340中，扭絞位址線上的通孔被從未扭絞位址線上的通孔鏡像。換句話說，相對於設置在扭絞點上的列，通孔是從設置在字元線之一者和位址線兩者上方的原始通孔進行鏡像的。以另一種方式解釋，通孔與位址線一起翻轉/扭絞。因此，字元線和位址線具有與在操作S330之前進行的連接相同的連接。為了說明，如第2圖所示，通孔被設置在扭絞的位址線AL和字元線WL上方，其方 式是從未扭絞的位址線(第2圖中未示出)和組G1的字元線WL二者上的通孔來鏡像通孔，以在其上形成通孔。
現在參考第4B圖。第4B圖是根據本公開的一些實施例的記憶體裝置AM的示意圖，其將在包括第3圖的方法300中的S330和S340的操作中執行，以便形成第2圖所示的記憶體裝置AM。關於第2圖或第4A圖的實施例，第4B圖中的相同的元件被標注相同的附圖標記以易於理解。
為了在第4B圖中說明，位址線AL在扭絞點N處被扭絞，並且扭絞點N設置在組G1和組G2之間，或者以另一種方式解釋，扭絞點N亦設置在組G1的第一字元線和組G2的第二字元線之間。
此外，組G1的通孔透過以下操作被設置在扭絞的位址線AL(即第4B圖中的位址線AL)上方：相對於設置在扭絞點N上的列(第4B圖中未示出)，對設置在未扭絞的位址線(即第4A圖中的位址線AL)和相應的字元線WL(例如，字元線集合WL1)上方的組G1的通孔進行鏡像，以形成第4B圖所示的組G1的通孔。
出於說明性目的，給出了扭絞點N的數量和佈置。扭絞點N的各種數量和佈置在本公開的一些實施例的預期範圍內。例如，在各種實施例中，扭絞點N設置在一個組的字元線之間。在一些其他實施例中，扭絞點N的數量大於一，並且此些扭絞點設置在不同組的字元線之間。
現在參考回第3圖。在操作S350中，第一字元 線和第二字元線的一部分被切除，以形成包括在記憶體裝置中的字元線。換句話說，由於第一字元線或第二字元線從通孔耦合到對應的字元線解碼器，因此第一字元線和第二字元線二者的冗餘佈線被去除。為了說明，如第2圖所示，透過切除組G1的字元線WL和組G2的字元線WL的一部分，生成記憶體裝置AM中所包括的字元線WL。
在操作S360中，生成記憶體裝置的佈局設計。記憶體裝置包括上述扭絞的位址線、字元線和字元線解碼器。為了說明，如第2圖所示，生成包括扭絞的位址線AL、字元線WL和字元線解碼器121的記憶體裝置AM的佈局設計。
參考回第2圖，在操作S350和S360中，位址線AL在扭絞點N處被扭絞，並且耦合到相應的字元線解碼器121的字元線WL中的每一者具有彼此不同的長度。此外，耦合到位址線AL之一者的字元線WL的總長度等於耦合到位址線AL中的另一者的字元線WL的總長度。
參考第5圖。第5圖是根據本公開的一些實施例的第2圖所示的記憶體裝置AM的、並且在包括S310、S320、S330、S340和S350的操作之後的佈局圖AM’。
為了在第5圖中說明，佈局圖AM’包括字元線解碼器121’、字元線集合WL1’、WL2’、WL3’和WL4’(為簡單起見被稱為WL’)、位址線AL’和通孔(未標記，被示為內部帶有十字的正方形)。在一些實施例中，佈局圖AM’對應於第2圖所示的記憶體裝置AM；字元線解碼 器121’對應於第2圖所示的字元線解碼器121；字元線WL’對應於第2圖所示的字元線WL；位址線AL’對應於第2圖所示的位址線AL；以及通孔對應於第2圖所示的通孔。在一些實施例中，以與佈局圖AM’相同的佈局來實現記憶體裝置AM。
字元線解碼器121’被形成在單元邊界(在第5圖中表示為「單元_邊界(Cell_Boundary)」)中，此單元邊界設置在第二金屬(M2，在第5圖中也表示為「金屬2(Metal2)」)層中，並且字元線解碼器121’包括被佈置成列的字元線解碼器121a’、字元線解碼器121b’、字元線解碼器121c’和字元線解碼器121d’。
字元線集合WL1’、WL2’、WL3’和WL4’被形成在M2層中，並相應地耦合到字元線解碼器121’。具體地，字元線集合WL1’包括字元線A1’-D1’，並耦合到字元線解碼器121a’；字元線集合WL2’包括字元線A2’-D2’，並耦合到字元線解碼器121b’；字元線集合WL3’包括字元線A3’-D3’，並耦合到字元線解碼器121c’；以及字元線集合WL4’包括字元線A4’-D4’，並耦合到字元線解碼器121d’。
位址線AL’被扭絞，並形成在至少一個金屬層中。此至少一個金屬層包括M2層和設置在M2層上方的第三金屬(M3，在第5圖中也表示為「金屬3(Metal3)」)層。位址線AL’與字元線WL’相交。位址線AL’包括位址線[1]’，位址線[1]’透過通孔分別耦合到字元線C1’、 字元線B2’、字元線A3’和字元線D4’，其中，通孔被形成在M2層和M3層之間(在第5圖中也表示為「通孔23(VIA23)」)，用於將M2層中的金屬段(metal segment)耦合到M3層中的金屬段。此外，位址線AL’包括位址線[2]’，位址線[2]’透過通孔分別耦合到字元線D1’、字元線A2’、字元線B3’和字元線C4’；位址線[3]’，位址線[3]’透過通孔分別耦合到字元線A1’、字元線D2’、字元線C3’和字元線B4’；以及位址線[4]’，位址線[4]’透過通孔分別耦合到字元線B1’、字元線C2’、字元線D3’和字元線A4’。
在一些實施例中，扭絞的位址線AL’之一者由在M2層中形成的扭絞金屬跡線(metal trace)實現。例如，參考第5圖，位址線[1]’被扭絞，並設置在M2層中。在一些實施例中，扭絞的位址線AL’之一者由若干金屬段實現，包括在M2層中形成的至少一個直金屬跡線，以及在M3層形成中的至少一個扭絞金屬跡線。在M3層中形成的扭絞金屬跡線透過通孔耦合到在M2層中形成的直金屬跡線，並且生成扭絞金屬跡線以形成扭絞的位址線AL’之一者。例如，參考第5圖，位址線[2]’被扭絞，並且包括：與在M2層中形成的組G1相對應的直金屬跡線、在M3層中形成的扭絞金屬跡線、以及與在M2層中形成的組G2相對應的另一個直金屬跡線。
出於說明性目的給出了佈局圖AM’的以上實施方式。佈局圖AM’的各種實施方式在本公開的一些實施例的 預期範圍內。例如，在各種實施例中，M3層是指設置在M2層上方或下方的金屬層中的任何一者。
現在參考第6圖。第6圖是根據本公開的一些實施例的記憶體裝置AM的示意圖，其對應於第1圖所示的記憶體裝置100的一部分，並且亦是對應於第2圖所示的記憶體裝置AM的另一個記憶體裝置AM。關於第1圖或第2圖的實施例，第6圖中的相同的元件被標注相同的附圖標記以易於理解。
與第2圖所示的實施例相比，字元線集合WL1(包括耦合到字元線解碼器121a的字元線A1-D1)與其他字元線集合WL2-WL4劃分開/分組開，並且被表示為組G1。其餘的字元線集合WL2-WL4(包括相應地耦合到字元線解碼器121b、121c、121d的字元線A2-D2、A3-D3、A4-D4，以及設置在字元線A2-D2和A3-D3之間的其他字元線(未示出))被表示為組G2。類似於第2圖中所示的實施例，位址線AL在組G1的字元線和組G2的字元線之間扭絞，並且具有設置在組G1的字元線A1-D1和組G2的字元線A2-D2之間的一個扭絞點N。
在一些實施例中，字元線集合WL1和WL2被一起分組為第一組，並且字元線集合WL3和WL4被一起分組為第二組，並且其與第2圖所示的分組結果相似。扭絞點N設置在第一組的字元線之間，並且在第一組的字元線和第二組的字元線之間以及第二組的字元線之間沒有其他扭絞點。換句話說，位址線AL在一個組的字元線之間扭 絞，而在組之間或在另一組的字元線之間不扭絞。
在一些實施例中，參考第3圖和第6圖，第一字元線對應於字元線A1-D1，並且第二字元線對應於字元線A2-D2、A3-D3和A4-D4。如此一來，耦合到第一字元線的字元線解碼器121的數量被稱為字元線解碼器121a的數量，此數量為一併被表示為第一數量以用於說明；並且耦合到第二字元線的字元線解碼器121的數量被稱為字元線解碼器121b-121d的數量，此數量為三個並被表示為第二數量以用於說明。扭絞數量基於第一數量和第二數量兩者來決定，並且扭絞數量為1。
與上述方法(耦合到每個位址線AL的字元線的總長度彼此不同，並且具有嚴重的不平衡電容問題)相比，在本公開的實施例中，例如，參考第6圖，對於每個位址線AL，耦合到每個位址線AL的字元線WL的總長度基本上彼此相等。因此，對應於每個位址線AL的寄生電容也基本上彼此相等，並且具有在記憶體裝置AM的容差之下的基本上平衡的寄生電容。
現在參考第7圖。第7圖是根據本公開的一些實施例的記憶體裝置AM的示意圖，其對應於與第1圖所示的記憶體裝置100的一部分，並且亦是對應於第2圖或第6圖所示的記憶體裝置AM的另一個記憶體裝置AM。關於第1圖、第2圖或第6圖的實施例，第7圖中的相同的元件被標注相同的附圖標記以易於理解。
與第2圖所示的實施例相比，字元線集合WL1(包 括耦合到字元線解碼器121a的字元線A1-D1)被表示為組G1。字元線集合WL2和WL3(包括相應地耦合到字元線解碼器121b和121c的字元線A2-D2和A3-D3，以及設置在字元線A2-D2和A3-D3之間的其他字元線(未示出))被表示為緊鄰組G1設置的組G2。其餘的字元線集合WL4(包括耦合到字元線解碼器121d的字元線A4-D4)被表示為緊鄰組G2設置的另一個組G3。類似於第2圖中所示的實施例，位址線AL在組G1的字元線和組G2的字元線之間扭絞，並且更進一步在組G2的字元線和組G3的字元線之間扭絞。因此，位址線AL具有設置在組G1的字元線A1-D1與組G2的字元線A2-D2之間的一個扭絞點N1，並且具有設置在組G2的字元線A3-D3和組G3的字元線A4-D4之間的另一個扭絞點N2。
在一些實施例中，參考第3圖和第7圖，字元線WL被劃分成三個組，包括例如組G1-G3。如此一來，耦合至第一字元線的字元線解碼器121的數量被稱為字元線解碼器121a的數量，此數量是一，並且被表示為第一數量以用於說明；耦合至第二字元線的字元線解碼器121的數量被稱為字元線解碼器121b-121c的數量，此數量是二，並且被表示為第二數量以用於說明；以及耦合至第三字元線的字元線解碼器121的數量被稱為字元線解碼器121d的數量，此數量是一，並且被表示為第三數量以用於說明。扭絞數量是基於所有第一數量、第二數量和第三數量來決定的，並且扭絞數量為二。
現在參考第8圖。第8圖是根據本公開的一些實施例的記憶體裝置AM的示意圖，其對應於與第1圖所示的記憶體裝置100的一部分，並且亦是對應於第2圖或第6圖-第7圖中的至少一個所示的記憶體裝置AM的另一個記憶體裝置AM。關於第1圖、第2圖或第6圖-第7圖的實施例，第8圖中的相同的元件被標注相同的附圖標記以易於理解。
與第2圖所示的實施例相比，字元線集合WL1(包括耦合到字元線解碼器121a的字元線A1-D1)被表示為組G1。字元線集合WL2(包括耦合到字元線解碼器121b的字元線A2-D2)被表示為緊鄰組G1設置的組G2。字元線集合WL3(包括耦合到字元線解碼器121c的字元線A3-D3)被表示為緊鄰組G2設置的另一個組G3。字元線集合WL4(包括耦合到字元線解碼器121d的字元線A4-D4)被表示為緊鄰組G3設置的另一個組G4。類似於第2圖中所示的實施例，位址線AL被扭絞多次，並且在包括例如下列項的各項處扭絞：在組G1的字元線和組G2的字元線之間、在組G2的字元線和組G3的字元線之間、以及在組G3的字元線和組G4的字元線之間。因此，位址線AL具有設置在組G1的字元線A1-D1與組G2的字元線A2-D2之間的一個扭絞點N1；設置在組G2的字元線A2-D2與組G3的字元線A3-D3之間的另一個扭絞點N2；以及設置在組G3的字元線A3-D3和組G4的字元線A4-D4之間的另一個扭絞點N3。
在一些實施例中，參考第3圖和第8圖，字元線WL被劃分成四個組，包括例如組G1-G4。類似於第7圖中所示的實施例，扭絞數量是根據相應的組G1-G4的字元線解碼器121的數量決定的。
現在參考第9圖。第9圖是根據本公開的一些實施例的記憶體裝置AM的示意圖，其對應於與第1圖所示的記憶體裝置100的一部分，並且亦是對應於第2圖或第6圖-第8圖中的至少一者所示的記憶體裝置AM的另一個記憶體裝置AM。關於第1圖、第2圖或第6圖-第8圖的實施例，第9圖中的相同的元件被標注相同的附圖標記以易於理解。
與第2圖所示的實施例相比，僅字元線集合WL1(包括耦合到字元線解碼器121a的字元線A1-D1)被表示為組G1。類似地，其餘的字元線集合WL3和WL4(包括相應地耦合到字元線解碼器121c和121d的字元線A3-D3和A4-D4)被表示為緊鄰組G1設置的另一個組G2。
在一些實施例中，參考第3圖和第9圖，第一字元線對應於字元線A1-D1，並且第二字元線對應於字元線A3-D3和A4-D4。如此一來，耦合到第一字元線的字元線解碼器121的數量被稱為字元線解碼器121a的數量，此數量是一，並被表示為第一數量以用於說明；並且耦合到第二字元線的字元線解碼器121的數量被稱為字元線解碼器121c和121d的數量，此數量是二，並被表示為第 二數量以用於說明。扭絞數量是基於第一數量和第二數量兩者決定的，並且扭絞數量為一。
現在參考第10圖。第10圖是根據本公開的一些實施例的用於設計積體電路佈局設計的電子設計自動化(EDA)系統1000的方塊圖。EDA系統1000被配置為實現第3圖中公開的並結合第4A圖-第9圖進一步解釋的方法300的一個或多個操作。在一些實施例中，EDA系統1000包括自動放置及佈線(automatic placement and routing，APR)系統。
在一些實施例中，EDA系統1000是通用計算裝置，包括硬體處理器1020和非暫態電腦可讀存儲介質(non-transitory,computer-readable storage medium)1060。除其他項之外，存儲介質(記憶體)1060被編碼有(即存儲)電腦程式代碼(指令)1061，即一組可執行指令。由硬體處理器1020執行指令1061(至少部分地)表示實現例如方法300的一部分或全部的EDA工具。
處理器1020透過匯流排1050電耦合至電腦可讀存儲介質1060。處理器1020亦透過匯流排1050電耦合至I/O介面1010和製造工具1070。網路介面1030亦透過匯流排1050電連接到處理器1020。網路介面1030連接到網路1040，以便處理器1020和電腦可讀存儲介質1060能夠透過網路1040連接到外部元件。處理器1020配置為執行編碼在電腦可讀存儲介質1060中的電腦程式 代碼1061，以使EDA系統1000可用於執行所提到的過程和/或方法的一部分或全部。在一個或多個實施例中，處理器1020是中央處理單元(CPU)、多處理器、分散式處理系統、專用積體電路(ASIC)、和/或合適的處理單元。
在一個或多個實施例中，電腦可讀存儲介質1060是電、磁、光、電磁、紅外、和/或半導體系統(或裝置或裝置)。例如，電腦可讀存儲介質1060包括半導體或固態記憶體、磁帶、可移動電腦磁片、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、剛性磁片、和/或光碟。在使用光碟的一個或多個實施例中，電腦可讀存儲介質1060包括光碟唯讀記憶體(CD-ROM)、讀/寫光碟(CD-R/W)、和/或數位視訊光碟(DVD)。
在一個或多個實施例中，存儲介質1060存儲電腦程式代碼1061，此電腦程式代碼1061被配置為使EDA系統1000(其中這種執行(至少部分地)代表EDA工具)可用於執行所述過程和/或方法的一部分或全部。在一個或多個實施例中，存儲介質1060亦存儲有助於執行所述過程和/或方法的一部分或全部的資訊。在一個或多個實施例中，存儲介質1060存儲標準單元的庫1062，包括本文所公開的這種標準單元，例如，包括在以上關於第1圖討論的記憶體單元陣列110a或110b中的記憶體單元。
EDA系統1000包括I/O介面1010。I/O介面1010耦合到外部電路。在一個或多個實施例中，I/O介面 1010包括用於將資訊和命令傳送到處理器1020的鍵盤、小鍵盤、滑鼠、軌跡球、觸控板、觸控式螢幕、和/或游標方向鍵。
EDA系統1000進一步包括耦合到處理器1020的網路介面1030。網路介面1030允許EDA系統1000與網路1040進行通信，一個或多個其他電腦系統連接到網路1040。網路介面1030包括：無線網路介面，例如，藍牙、無線網路(WIFI)、全球互通微波存取(Worldwide Interoperability for Microwave Access，WIMAX)、通用封包無線服務(General Packet Radio Service，GPRS)或寬頻碼分多址(Wideband Code Division Multiple Access，WCDMA)；或有線網路介面，例如，乙太網、USB或IEEE-1364。在一個或多個實施例中，在兩個或多個系統1000中實現所述過程和/或方法的一部分或全部。
EDA系統1000進一步包括耦合到處理器1020的製造工具1070。製造工具1070被配置為根據由處理器1020處理的設計檔和/或如上所述的IC佈局設計來製造積體電路，例如，包括例如由第1圖所示的積體電路實現的記憶體裝置100。
EDA系統1000被配置為透過I/O介面1010接收資訊。透過I/O介面1010接收的資訊包括指令、資料、設計規則、標準單元庫、和/或用於由處理器1020處理的其他參數中的一個或多個。資訊經由匯流排1050傳輸到 處理器1020。EDA系統1000被配置為透過I/O介面1010接收與UI相關的資訊。此資訊作為使用者介面(UI)1063存儲在電腦可讀介質1060中。
在一些實施例中，所述過程和/或方法的一部分或全部被實現為用於由處理器執行的獨立軟體應用。在一些實施例中，所述過程和/或方法的一部分或全部被實現為作為附加軟體應用的一部分的軟體應用。在一些實施例中，所述過程和/或方法的一部分或全部被實現為軟體應用的外掛程式。在一些實施例中，所述過程和/或方法中的至少一個被實現為作為EDA工具的一部分的軟體應用。在一些實施例中，所述過程和/或方法的一部分或全部被實現為EDA系統1000所使用的軟體應用。在一些實施例中，使用諸如可從鏗騰電子科技有限公司(CADENCE DESIGN SYSTEMS，Inc.)獲得的VIRTUOSO®之類的工具、或另一個合適的佈局生成工具來生成包括標準單元的佈局圖。
在一些實施例中，這些過程被實現為存儲在非暫態電腦可讀記錄介質中的程式的功能。非暫態電腦可讀記錄介質的示例包括但不限於外部/可移動和/或內部/內置存儲裝置或記憶體單元，例如，光碟(例如，DVD)、磁片(例如，硬碟)、半導體記憶體(例如，ROM、RAM)、存儲卡等中的一項或多項。
第11圖是根據本公開的一些實施例的IC製造系統1100以及與其相關聯的IC製造流程的方塊圖。在一些 實施例中，基於佈局圖，使用IC製造系統1100來製造下列項中的至少一項：(A)一個或多個半導體光罩或(B)半導體積體電路的層中的至少一個元件中。
在第11圖中，IC製造系統1100包括在與製造IC裝置1140有關的設計、開發、以及製造週期和/或服務中彼此交互的實體，例如，設計室1110、光罩室1120和IC製造商/製造者(「fab」)1130。IC製造系統1100中的實體透過通信網路連接。在一些實施例中，通信網路是單個網路。在一些實施例中，通信網路是各種不同的網路，例如，內部網和互聯網。通信網路包括有線和/或無線通訊通道。每個實體與一個或多個其他實體進行交互，並向一個或多個其他實體提供服務和/或從其接收服務。在一些實施例中，設計室1110、光罩室1120和IC製造商/製造者1130中的兩個或更多個由單個較大公司擁有。在一些實施例中，設計室1110、光罩室1120和IC製造商/製造者1130中的兩個或更多個在公共設施中共存並使用公共資源。
設計室(或設計團隊)1110生成IC設計佈局1111。IC設計佈局1111包括為IC裝置1140(例如，上面關於第2圖、第4A圖、第4B圖、第6圖、第7圖、第8圖和/或第9圖所討論的記憶體裝置AM)設計的各種幾何圖案，例如，第4A圖和/或4B中描繪的IC佈局設計。幾何圖案對應於組成要製造的IC裝置1140的各種元件的金屬、氧化物、或半導體層的圖案。各個層進行組合 以形成各種IC特徵。例如，IC設計佈局1111的一部分包括在半導體襯底(例如，矽晶圓)中形成的各種IC特徵(例如，主動區域、閘極電極、源極和漏極、層間互連的導電段或通孔)以及設置在半導體襯底上的各種材料層。設計室1110實施適當的設計過程以形成IC設計佈局1111。設計過程包括邏輯設計、物理設計、或佈局和佈線中的一個或多個。IC設計佈局1111呈現在具有幾何圖案資訊的一個或多個資料檔案中。例如，IC設計佈局1111可以以GDSII檔案格式或DFII檔案格式表達。
光罩室1120包括光罩資料準備1121和光罩製造1122。光罩室1120使用IC設計佈局1111來製造一個或多個光罩1123，其被用來根據IC設計佈局1111製造IC裝置1140的各個層。光罩室1120執行光罩資料準備1121，其中，IC設計佈局1111被轉換成代表性資料檔案(「RDF」)。光罩資料準備1121將RDF提供給光罩製造1122。光罩製造1122包括光罩寫入器。光罩寫入器將RDF轉換為襯底上的圖像，例如，光罩(調製盤(reticle))1123或半導體晶圓1133。光罩資料準備1121處理IC設計佈局1111，以符合光罩寫入器的特定特性和/或IC製造商/製造者1130的要求。在第11圖中，資料準備1121和光罩製造1122被示為單獨的元件。在一些實施例中，資料準備1121和光罩製造1122可以統稱為光罩資料準備。
在一些實施例中，資料準備1121包括光學接近校 正(OPC)，其使用光刻增強技術來補償圖像誤差，例如，可能由衍射、干涉、其他工藝影響等引起的圖像誤差。OPC調整IC設計佈局1111。在一些實施例中，資料準備1121包括進一步的解析度增強技術(RET)，例如，離軸照明、子解析度輔助特徵、相移光罩、其他合適的技術等或其組合。在一些實施例中，亦使用反光刻技術(ILT)，其將OPC視為反成像問題。
在一些實施例中，資料準備1121包括光罩規則檢查器(MRC)，其利用一組光罩創建規則來檢查已經在OPC中進行過處理的IC設計佈局1111，此組光罩創建規則合包含某些幾何和/或連線性限制以確保足夠的餘量，以解決半導體製造工藝中的可變性等。在一些實施例中，MRC修改IC設計佈局1111以補償光罩製造1122期間的限制，這可以撤銷由OPC執行的部分修改以滿足光罩創建規則。
在一些實施例中，資料準備1121包括光刻工藝檢查(LPC)，其模擬將由IC製造商/製造者1130實施以製造IC裝置1140的工藝。LPC基於IC設計佈局1111來模擬此工藝以創建類比製造裝置，例如，IC裝置1140。LPC類比中的工藝參數可以包括與IC製造週期的各個工藝相關聯的參數、與用於製造IC的工具相關聯的參數、和/或製造工藝的其他方面。LPC考慮了各種因素，例如，航空圖像對比度(aerial image contrast)、焦深(「DOF」)、光罩誤差增強因素(「MEEF」)、其他合適的因素等、 或其組合。在一些實施例中，在透過LPC創建了類比製造裝置之後，如果模擬裝置在形狀上不夠接近以滿足設計規則，則重複OPC和/或MRC以進一步完善IC設計佈局1111。
應當理解，為了清楚起見，資料準備1121的以上描述已被簡化。在一些實施例中，資料準備1121包括諸如邏輯操作(LOP)之類的附加特徵，以根據製造規則來修改IC設計佈局1111。此外，可以以各種不同的循序執行在資料準備1121期間應用於IC設計佈局1111的處理。
在資料準備1121之後並且在光罩製造1122期間，基於經修改的IC設計佈局1111來製造光罩1123或一組光罩1123。在一些實施例中，光罩製造1122包括基於IC設計佈局1111來執行一個或多個光刻曝光。在一些實施例中，基於經修改的IC設計佈局1111，使用電子束(e-beam)或多個電子束的機制來在光罩(光光罩或調製盤)1123上形成圖案。可以以各種技術形成光罩1123。在一些實施例中，光罩1123是使用二進位技術形成的。在一些實施例中，光罩圖案包括不透明區域和透明區域。用於曝光已經塗覆在晶圓上的圖像敏感材料層(例如，光致抗蝕劑)的輻射束(例如，紫外線(UV)束)被不透明區域阻擋並且透射透過透明區域。在一個示例中，光罩1123的二元光罩版本包括透明襯底(例如，熔融石英)以及塗覆在二元光罩的不透明區域中的不透明材料(例如， 鉻)。在另一個示例中，使用相移技術形成光罩1123。在光罩1123的相移光罩(PSM)版本中，在相移光罩上形成的圖案中的各個特徵被配置為具有適當的相差以增強解析度和成像品質。在各個示例中，相移光罩可以是衰減PSM或交替PSM。由光罩製造1122生成的(一個或多個)光罩被用於各個工藝中。例如，如此一來的(一個或多個)光罩被用於離子注入工藝以在半導體晶圓1133中形成各種摻雜區域，被用於蝕刻工藝以在半導體晶圓1133中形成各種蝕刻區域，和/或用於在其他合適的工藝。
IC製造商/製造者1130包括晶圓製造1132。IC製造商/製造者1130是IC製造企業，其包括一個或多個用於製造各種不同IC產品的製造設施。在一些實施例中，IC製造商/製造者1130是半導體鑄造廠。例如，可能存在用於多個IC產品的前端製造(前端(FEOL)製造)的製造設施，而第二製造設施可以提供用於互連和封裝IC產品的後端製造(後端(BEOL)製造)，並且第三製造設施可以為鑄造企業提供其他服務。
IC製造商/製造者1130使用由光罩室1120製造的(一個或多個)光罩1123來製造IC裝置1140。因此，IC製造商/製造者1130至少間接地使用IC設計佈局1111來製造IC裝置1140。在一些實施例中，半導體晶圓1133由IC製造商/製造者1130使用(一個或多個)光罩1123來製造以形成IC裝置1140。在一些實施例中，IC製造包括至少間接地基於IC設計佈局1111來執行一 次或多次光刻曝光。半導體晶圓1133包括矽襯底或在其上形成有材料層的其他合適的襯底。半導體晶圓1133進一步包括(在隨後的製造步驟中形成的)各種摻雜區域、電介質特徵、多級互連等中的一者或多者。
在一些實施例中，公開了一種記憶體裝置。記憶體裝置包括第一組的第一多個程式線、第二組的第二多個程式線、以及多個位址線。第二多個程式線被佈置為緊鄰第一多個程式線並與第一多個程式線平行。多個位址線分別耦合到第一多個程式線和第二多個程式線。在佈局視圖中，多個位址線是扭絞的，並且與第一多個程式線和第二多個程式線相交。第一多個程式線或第二多個程式線中的至少兩個相鄰的程式線具有彼此不同的長度。
在一些實施例中，多個位址線在至少一個扭絞點處扭絞。至少一個扭絞點至少設置在第一多個程式線和第二多個程式線之間。
在一些實施例中，第一多個程式線中的每一者具有彼此不同的長度。第二多個程式線中的每一者具有彼此不同的長度。耦合到多個位址線中的一個位址線的第一多個程式線和第二多個程式線的總長度等於耦合到多個位址線中的另一個位址線的第一多個程式線和第二多個程式線的總長度。
在一些實施例中，記憶體裝置進一步包括多個通孔。在佈局視圖中，多個通孔被設置在第一多個程式線和多個位址線上方，並且在佈局視圖中，多個通孔被設置在第二 多個程式線和多個位址線上方。第一多個程式線從多個通孔延伸到第一組的第一多個程式解碼器，並且第一多個程式線中的每一者具有彼此不同的長度。
在一些實施例中，第二多個程式線從多個通孔延伸到第二組的第二多個程式解碼器，第二組的第二多個程式解碼器緊鄰第一多個程式解碼器設置。第二多個程式線中的一個程式線的第一長度與第二多個程式線中的另一個程式線的第二長度不同。第一長度等於第一多個程式線中的一個程式線的第三長度。
在一些實施例中，記憶體裝置進一步包括第一組的第一多個程式解碼器和第二組的第二多個程式解碼器。第一多個程式解碼器耦合到第一多個程式線。第二多個程式解碼器耦合到第二多個程式線，並且緊鄰第一多個程式解碼器設置。多個位址線至少在第一多個程式線和第二多個程式線之間扭絞。
在一些實施例中，多個位址線以扭絞數量被扭絞。扭絞數量是基於第一多個程式解碼器的數量和第二多個程式解碼器的數量來決定的。
亦公開了一種記憶體裝置，記憶體裝置包括記憶體單元陣列、第一多個程式線、第二多個程式線和多個位址線。記憶體單元陣列以多個行和多個列佈置。第二多個程式線沿著行延伸，並透過第二多個程式解碼器耦合到記憶體單元陣列。第二多個程式線緊鄰第一多個程式線設置。第一多個程式線沿著行延伸，並且透過第一多個程式解碼 器耦合到記憶體單元陣列。多個位址線基本上沿著列延伸，並分別透過第一多個程式線和第二多個程式線耦合到第一多個程式解碼器和第二多個程式解碼器。多個位址線至少在第一多個程式線和第二多個程式線之間扭絞。第一多個程式線或第二多個程式線中的至少兩個相鄰的程式線具有彼此不同的長度。
在一些實施例中，第一多個程式線中的每一者具有彼此不同的長度。第二多個程式線中的每一者具有彼此不同的長度。耦合到多個位址線中的一個位址線的第一多個程式線和第二多個程式線的總長度等於耦合到多個位址線中的另一個位址線的第一多個程式線和第二多個程式線的總長度。
在一些實施例中，記憶體裝置進一步包括多個通孔。在佈局視圖中，多個通孔被設置在第一多個程式線和多個位址線上方。多個位址線透過多個通孔耦合到第一多個程式線。第一多個程式線從多個通孔延伸到第一多個程式解碼器。第一多個程式線中的每一者具有彼此不同的長度。
在一些實施例中，多個位址線以扭絞數量被扭絞。扭絞數量是基於第一多個程式解碼器的數量和第二多個程式解碼器的數量來決定的。
在一些實施例中，第一多個程式線包括多個第一程式線和多個第二程式線。第一程式線耦合到第一多個程式解碼器中的一個第一程式解碼器。第二程式線耦合到第一多個程式解碼器中的緊鄰第一程式解碼器設置的一個第二 程式解碼器。多個位址線進一步在第一程式線和第二程式線之間扭絞。
在一些實施例中，第一多個程式線中的一個程式線的第一長度不同於第一多個程式線中的另一個程式線的第二長度。第一長度等於第二多個程式線中的一個程式線的第三長度。
亦公開了一種用於生成記憶體裝置的佈局設計的方法，此方法包括：佈置程式線中的第一多個程式線，第一多個程式線透過第一多個程式解碼器耦合到以多個行和多個列佈置的記憶體單元陣列，其中，第一多個程式線沿著行延伸；佈置程式線中的第二多個程式線，第二多個程式線沿著行延伸，並透過第二多個程式解碼器耦合到記憶體單元陣列；佈置多個位址線，位址線基本上沿著列延伸，並分別耦合到第一多個程式線和第二多個程式線；在至少一個扭絞點處扭絞多個位址線，其中，此至少一個扭絞點至少設置在第一多個程式線和第二多個程式線之間；以及生成記憶體裝置的佈局圖，此佈局圖包括第一多個程式線、第二多個程式線和多個位址線。第一多個程式線或第二多個程式線中的至少兩個相鄰的程式線具有彼此不同的長度。
在一些實施例中，扭絞多個位址線的操作包括透過以下操作來佈置在佈局視圖中被設置在多個位址線和第一多個程式線上方的第一多個通孔：相對於設置在至少一個扭絞點上的列，對佈局視圖中設置在未扭絞的多個位址線 和第一多個程式線上方的第二多個通孔進行鏡像，以形成此第一多個通孔。
在一些實施例中，此方法進一步包括：切割第一多個程式線的一部分，以形成從多個通孔延伸到第一多個程式解碼器的第一多個程式線。
在一些實施例中，此方法進一步包括：將程式線分組為第一多個程式線和第二多個程式線；以及基於第一多個程式解碼器的數量和第二多個程式解碼器的數量，決定至少一個扭絞點的數量。此至少一個扭絞點亦設置在第一多個程式線之間，或設置在第二多個程式線之間。
在一些實施例中，當第一多個程式解碼器的數量是偶數，並且第二多個程式解碼器的數量是偶數時，此至少一個扭絞點包括多個扭絞點。多個扭絞點亦被設置在與第一多個程式解碼器中的每一者相對應的每組第一多個程式線之間。
在一些實施例中，第一多個程式線中的每一者具有彼此不同的長度。第二多個程式線中的每一者具有彼此不同的長度。耦合到多個位址線中的一個位址線的第一多個程式線和第二多個程式線的總長度等於耦合到多個位址線中的另一個位址線的第一多個程式線和第二多個程式線的總長度。
在一些實施例中，此方法進一步包括：基於佈局圖，製造下列項中的至少一項：(A)一個或多個半導體光罩，或者(B)半導體積體電路的層中的至少一個元件。
以上概述了若干實施例的特徵，使得本領域技術人員可以更好地理解本公開的一些實施例的各方面。本領域技術人員應當理解，他們可以容易地使用本公開的一些實施例作為設計或修改其他工藝和結構以實現本文介紹的實施例的相同目的和/或實現本文介紹的實施例的相同優點的基礎。本領域技術人員亦應該認識到，如此一來的等同構造不脫離本公開的一些實施例的精神和範圍，並且他們可以在不脫離本公開的一些實施例的精神和範圍的情況下在本文中進行各種改變、替換和變更。
100:記憶體裝置
110a:記憶體單元陣列
110b:記憶體單元陣列
120:程式電路
121:字元線解碼器
130:控制電路
131:預解碼器
140a:輸入/輸出(I/O)電路系統
140b:輸入/輸出(I/O)電路系統
141:I/O電路
AM:記憶體裝置
AL:位址線

Claims (10)

  1. 一種記憶體裝置，包括：一第一組的第一多個字元線；一第二組的第二多個字元線，其中，該等第二多個字元線被佈置為緊鄰該等第一多個字元線並與該等第一多個字元線平行；以及多個位址線，該等位址線的每一者皆耦合到該等第一多個字元線和該等第二多個字元線，其中，在佈局視圖中，該等位址線是扭絞的並且與該等第一多個字元線和該等第二多個字元線相交，其中，該等第一多個字元線或該等第二多個字元線中的至少兩個相鄰的字元線具有彼此不同的長度。
  2. 根據請求項1所述之記憶體裝置，其中，該等位址線在至少一個扭絞點處扭絞，並且該至少一個扭絞點至少設置在該等第一多個字元線和該等第二多個字元線之間。
  3. 根據請求項1所述之記憶體裝置，其中，該等第一多個字元線中的每一者具有彼此不同的長度，該等第二多個字元線中的每一者具有彼此不同的長度，並且耦合到該等位址線中的一個位址線的該等第一多個字元線和該等第二多個字元線的總長度等於耦合到該等位址線 中的另一個位址線的該等第一多個字元線和該等第二多個字元線的總長度。
  4. 根據請求項1所述之記憶體裝置，進一步包括：多個通孔，在佈局視圖中，該等通孔被設置在該等第一多個字元線和該等位址線上方，並且在佈局視圖中，該等通孔被設置在該等第二多個字元線和該等位址線上方，其中，該等第一多個字元線從該等通孔延伸到該第一組的第一多個字元線解碼器，並且該等第一多個字元線中的每一者具有彼此不同的長度，其中，該等第二多個字元線從該等通孔延伸到該第二組的第二多個字元線解碼器，該第二組的該等第二多個字元線解碼器緊鄰該等第一多個字元線解碼器設置，該等第二多個字元線中的一個字元線的一第一長度與該等第二多個字元線中的另一個字元線的一第二長度不同，並且該第一長度等於該等第一多個字元線中的一個字元線的一第三長度。
  5. 根據請求項1所述之記憶體裝置，進一步包括：該第一組的第一多個字元線解碼器，其中，該等第一多個字元線解碼器耦合到該等第一多個字元線；以及 該第二組的第二多個字元線解碼器，其中，該等第二多個字元線解碼器耦合到該等第二多個字元線並且緊鄰該等第一多個字元線解碼器設置，其中，該等位址線至少在該等第一多個字元線和該等第二多個字元線之間扭絞，該等位址線以一扭絞數量被扭絞，並且該扭絞數量是基於該等第一多個字元線解碼器的數量和該等第二多個字元線解碼器的數量來決定的。
  6. 一種記憶體裝置，包括：一記憶體單元陣列，該記憶體單元陣列以多個行和多個列佈置；第一多個字元線，該等第一多個字元線沿著該等行延伸，並透過第一多個字元線解碼器耦合到該記憶體單元陣列；第二多個字元線，該等第二多個字元線沿著該等行延伸，並透過第二多個字元線解碼器耦合到該記憶體單元陣列，其中，該等第二多個字元線緊鄰該等第一多個字元線設置；以及多個位址線，該等位址線基本上沿著該等列延伸，並分別透過該等第一多個字元線和該等第二多個字元線耦合到該等第一多個字元線解碼器和該等第二多個字元線解碼器，其中，該等位址線至少在該等第一多個字元線和該等第二多個字元線之間扭絞，並且該等第一多個字元線或該等 第二多個字元線中的至少兩個相鄰的字元線具有彼此不同的長度。
  7. 根據請求項6所述之記憶體裝置，其中，該等第一多個字元線中的每一者具有彼此不同的長度，該等第二多個字元線中的每一者具有彼此不同的長度，並且耦合到該等位址線中的一個位址線的該等第一多個字元線和該等第二多個字元線的總長度等於耦合到該等位址線中的另一個位址線的該等第一多個字元線和該等第二多個字元線的總長度。
  8. 根據請求項6所述之記憶體裝置，其中，該等位址線以一扭絞數量被扭絞，並且該扭絞數量是基於該等第一多個字元線解碼器的數量和該等第二多個字元線解碼器的數量來決定的。
  9. 一種用於生成記憶體裝置的佈局設計的方法，包括：佈置多個字元線中的第一多個字元線，該等第一多個字元線透過第一多個字元線解碼器耦合到以多個行和多個列佈置的一記憶體單元陣列，其中，該等第一多個字元線沿著該等行延伸；佈置該等字元線中的第二多個字元線，該等第二多個字 元線沿著該等行延伸，並透過第二多個字元線解碼器耦合到該記憶體單元陣列；佈置多個位址線，該等位址線基本上沿著該等列延伸，並分別耦合到該等第一多個字元線和該等第二多個字元線；在至少一個扭絞點處扭絞該等位址線，其中，該至少一個扭絞點至少設置在該等第一多個字元線和該等第二多個字元線之間；以及生成一記憶體裝置的一佈局圖，該佈局圖包括該等第一多個字元線、該等第二多個字元線和該等位址線，其中，該等第一多個字元線或該等第二多個字元線中的至少兩個相鄰的字元線具有彼此不同的長度。
  10. 根據請求項9所述之用於生成記憶體裝置的佈局設計的方法，其中，扭絞該等位址線的步驟包括：透過以下操作來佈置在佈局視圖中被設置在該等位址線和該等第一多個字元線上方的第一多個通孔：相對於設置在該至少一個扭絞點上的一列，對佈局視圖中設置在未扭絞的該等位址線和該等第一多個字元線上方的第二多個通孔進行鏡像，以形成該等第一多個通孔。
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