KR20200002002A - 집적 회로 구조물, 레이아웃 다이어그램 방법, 및 시스템 - Google Patents

집적 회로 구조물, 레이아웃 다이어그램 방법, 및 시스템 Download PDF

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Abstract

IC 구조물은 제 1 금속층 내의 제 1의 복수의 금속 세그먼트들, 제 1 금속층 위에 있는 제 2 금속층 내의 제 2의 복수의 금속 세그먼트들, 및 제 2 금속층 위에 있는 제 3 금속층 내의 제 3의 복수의 금속 세그먼트들을 포함한다. 제 1의 복수의 금속 세그먼트들 및 제 3의 복수의 금속 세그먼트들의 금속 세그먼트들은 제 1 방향으로 연장되고, 제 2의 복수의 금속 세그먼트들의 금속 세그먼트들은 제 1 방향에 수직인 제 2 방향으로 연장된다. 제 3의 복수의 금속 세그먼트들의 피치는 제 2의 복수의 금속 세그먼트들의 피치보다 작다.

Description

집적 회로 구조물, 레이아웃 다이어그램 방법, 및 시스템{INTEGRATED CIRCUIT STRUCTURE, LAYOUT DIAGRAM METHOD, AND SYSTEM}
본 출원은 집적 회로 구조물, 레이아웃 다이어그램 방법, 및 시스템에 관한 것이다.
집적 회로(integrated circuit; IC)는 전형적으로 IC 레이아웃 다이어그램에서 표현된 다수의 반도체 디바이스를 포함한다. IC 레이아웃 다이어그램은 계층적이며, 반도체 디바이스의 설계 사양들에 따라 상위 레벨의 기능들을 수행하는 모듈들을 포함한다. 모듈들은 종종 셀들의 조합으로 형성되며, 셀들 각각은 특정 기능을 수행하도록 구성된 하나 이상의 반도체 구조물을 나타낸다.
일반적으로 셀들은 IC 레이아웃 다이어그램 내의 배치를 용이하게 하기 위해 공통 높이를 갖는다. 상위 레벨 모듈들을 형성하고 외부 접속들을 가능하게 하기 위해, 셀들 및 다른 IC 피처들은 다수의 상부 금속층에 형성된 상호 접속 구조물들에 의해 서로 라우팅된다. 셀 배치 및 상호 접속 라우팅은 IC에 대한 전반적인 설계 프로세스의 일부이다.
본 개시의 양태들은 첨부된 도면들과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 축척으로 그려지지 않는다는 점에 유의한다. 사실상, 다양한 피처들의 치수들은 설명의 명료화를 위해 임의적으로 증가되거나 감소될 수 있다.
도 1은 일부 실시예들에 따른, IC 레이아웃 다이어그램을 생성하는 방법의 흐름도이다.
도 2a 내지 도 2d는 일부 실시예들에 따른 IC 레이아웃 다이어그램의 묘사들이다.
도 2e는 일부 실시예들에 따른, 레이아웃 다이어그램 피처 및 이용률 관계들의 묘사이다.
도 3a 내지 도 3c는 일부 실시예들에 따른 IC 구조물의 다이어그램들이다.
도 4는 일부 실시예들에 따른, 셀에 대해 접속들을 라우팅하는 방법의 흐름도이다.
도 5는 일부 실시예들에 따른 IC 레이아웃 다이어그램 생성 시스템의 개략도이다.
도 6은 일부 실시예들에 따른, IC 제조 시스템 및 그와 관련된 IC 제조 흐름의 묘사이다.
이하의 개시는 제공되는 주제의 상이한 피처들을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 본 개시를 간소화하기 위해 컴포넌트, 값, 동작, 재료, 배열 등의 특정 예가 이하에 설명된다. 이들은 물론 예들일 뿐이며, 제한을 의도하지 않는다. 다른 컴포넌트, 값, 동작, 재료, 배열 등이 고려된다. 예를 들어, 이하의 설명에서 제2 피처 위의 또는 상의 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉하도록 형성되는 실시예들을 포함할 수 있으며, 제1 및 제2 피처들 사이에 추가적인 피처들이 형성되어 제1 및 제2 피처들이 직접 접촉하지 않을 수 있는 실시예들도 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간명화를 위한 것이며, 설명되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "하위", "위에", "상위" 등과 같은 공간적으로 상대적인 용어들은 본 명세서에서 설명의 편의를 위해 도면들에 도시된 바와 같은 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 설명하는 데 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 더하여 사용 또는 동작 중인 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 달리 배향될 수 있으며(90도 또는 다른 배향들로 회전될 수 있으며), 본 명세서에서 사용되는 공간적으로 상대적인 설명어들은 또한 그에 따라 해석될 수 있다.
다양한 실시예들에서, IC 구조물을 제조하는 데 사용되는 IC 레이아웃 다이어그램을 생성하는 것은 셀들 및 피처 높이를 갖는 다른 레이아웃 다이어그램 피처들에 대해 전기 접속들을 라우팅하는 것의 일부로서 금속 세그먼트들의 제1, 제2 및 제3 층들을 배열하는 것을 포함한다. 금속 세그먼트들의 제3 층은 피처 높이의 방향을 따라 피치를 가지며, 금속 세그먼트들의 제3 층의 피치는 제2 층의 피치보다 작다. 제3 층의 상대적으로 더 작은 피치로 인해, 주어진 층의 피치가 하위 금속층의 피치보다 작지 않은 접근법들에 비해 라우팅 유연성이 향상된다. 상대적으로 더 작은 피치가 없는 접근법들에 비해, 더 큰 유연성은 표준 셀들과 같은 레이아웃 다이어그램 피처들의 더 간결한 배열들을 허용함으로써 칩 영역의 증가된 이용률을 가능하게 한다.
도 1은 일부 실시예들에 따른, IC의 레이아웃 다이어그램을 생성하는 방법(100)의 흐름도이다. 방법(100)의 동작들은 IC 또는 IC의 일부, 예를 들어, 도 3a 내지 도 3c와 관련하여 후술되는 IC 구조물(300)을 형성하는 방법의 일부로서 수행될 수 있다. 일부 실시예들에서, IC를 형성하는 것은 비제한적인 예로서 메모리 회로, 논리 디바이스, 처리 디바이스, 신호 처리 회로 등을 포함하는 하나 이상의 IC 디바이스를 형성하는 것의 일부이다.
방법(100)의 동작들 중 일부 또는 전부는 자동 배치 및 라우팅(automated placement and routing; APR) 방법, 예를 들어 APR 시스템에 의해 수행되는 APR 방법의 일부로서 수행될 수 있다. 일부 실시예들에서, 방법(100)의 동작들 중 일부 또는 전부는 도 4와 관련하여 후술되는 셀에 대해 접속들을 라우팅하는 방법(400)의 일부로서 수행된다. 방법(100)의 동작들 중 일부 또는 전부는 설계 하우스, 예를 들어 도 6과 관련하여 후술되는 설계 하우스(620)에서 수행되는 설계 절차의 일부로서 수행될 수 있다.
일부 실시예들에서, 방법(100)의 일부 또는 전부는 컴퓨터의 프로세서에 의해 실행된다. 일부 실시예들에서, 방법(100)의 일부 또는 전부는 도 5와 관련하여 후술되는 IC 레이아웃 다이어그램 생성 시스템(500)의 프로세서(502)에 의해 실행된다.
다양한 실시예들에서, 방법(100)의 동작들은 도 1에 도시된 순서로 또는 도 1에 도시된 순서와 다른 하나 이상의 순서로 수행된다. 일부 실시예들에서, 하나 이상의 추가 동작이 방법(100)의 하나 이상의 동작 전에, 그 사이에, 그 동안에 그리고/또는 그 후에 수행된다.
도 2a 내지 도 2d는 일부 실시예들에서 방법(100)의 하나 이상의 동작을 실행함으로써 IC 레이아웃 다이어그램(200)을 생성하는 다양한 스테이지에서의 IC 레이아웃 다이어그램(200)의 평면도의 비제한적인 예의 묘사들이다. IC 레이아웃 다이어그램(200)은 명료화를 위해 간소화된다. 다양한 실시예들에서, IC 레이아웃 다이어그램(200)은 도 2a 내지 도 2d에 도시된 것들 외의 피처들, 예를 들어 하나 이상의 트랜지스터 요소, 전력 레일, 격리 구조물 등을 포함한다. 도 2a 내지 도 2d 각각은 수평 X 방향 및 수직 Y 방향을 더 도시한다.
도 2e는 일부 실시예들에 따른, 방법(100)의 하나 이상의 동작을 실행함으로써 영향을 받는 바와 같은 레이아웃 다이어그램 피처 및 이용률 관계들의 묘사이다.
동작 110에서, 제1의 복수의 금속 세그먼트들이 IC 레이아웃 다이어그램의 제1 금속층 내에 배열되고, 제1의 복수의 금속 세그먼트들은 제1 방향으로 제1 피치를 갖는다. 제1의 복수의 금속 세그먼트들 중 각각의 금속 세그먼트는 제1 방향으로의 폭 및 제1 방향에 수직인 제2 방향으로의 길이를 갖는다. 다양한 실시예들에서, 제1 방향은 수평이고, 제2 방향은 수직이거나, 제1 방향은 수직이고, 제2 방향은 수평이다.
제1 피치는 제1의 복수의 금속 세그먼트들의 금속 세그먼트들이 제1 금속층에서 제1 방향으로 정렬되는 배수를 정의한다. 일부 실시예들에서, 제1 피치를 갖도록 제1의 복수의 금속 세그먼트들을 배열하는 것은 제1 피치를 갖는 트랙 상에 각각의 금속 세그먼트를 센터링하는 것을 포함한다. 따라서, 각각의 금속 세그먼트의 폭은 트랙에 의해 절반으로 분할된다.
일부 실시예들에서, 제1 피치를 갖도록 제1의 복수의 금속 세그먼트들을 배열하는 것은 트랙 상에 각각의 금속 세그먼트를 센터링하지 않고 금속 세그먼트들의 폭들을 따른 공통 지점에 기초하여 제1 방향으로 금속 세그먼트들을 정렬하는 것을 포함한다.
따라서, 트랙들 또는 공통 지점들은 금속 세그먼트가 잠재적으로 위치되는 제1 방향을 따른 복수의 위치들을 정의한다. 다양한 실시예들에서, 제1 피치를 갖도록 제1의 복수의 금속 세그먼트들을 배열하는 것은 제1 방향을 따라 각각의 가능한 위치에 적어도 하나의 금속 세그먼트를 위치시키는 것 또는 제1 방향을 따라 하나 이상의 가능한 위치를 생략함으로써 금속 세그먼트들을 위치시키는 것을 포함한다.
다양한 실시예들에서, 제1의 복수의 금속 세그먼트들 중 각각의 금속 세그먼트는 동일한 폭을 갖거나, 제1의 복수의 금속 세그먼트들 중 하나 이상의 금속 세그먼트는 제1의 복수의 금속 세그먼트들 중 하나 이상의 다른 금속 세그먼트의 하나 이상의 폭과 다른 하나 이상의 폭을 갖는다.
다양한 실시예들에서, 제1의 복수의 금속 세그먼트들 중 각각의 금속 세그먼트는 동일한 길이를 갖거나, 제1의 복수의 금속 세그먼트들 중 하나 이상의 금속 세그먼트는 제1의 복수의 금속 세그먼트들 중 하나 이상의 다른 금속 세그먼트의 하나 이상의 길이와 다른 하나 이상의 길이를 갖는다.
각각의 금속 세그먼트는 제1 및 제2 단부들 사이에서 길이를 따라 연장된다. 제1의 복수의 금속 세그먼트들을 배열하는 것은 2개 이상의 금속 세그먼트를 제1 방향으로 동연으로(coextensively) 정렬하는 것 또는 2개 이상의 금속 세그먼트를 제1 방향으로 비동연으로(non-coextensively) 정렬하는 것 중 하나 또는 양자를 포함한다. 금속 세그먼트들은 제1 방향으로 연장된 라인에 의해 교차됨으로써 제1 방향으로 동연으로 정렬된 것으로 간주된다.
각각의 금속 세그먼트는 제1 및 제2 측면들 사이에서 폭을 따라 연장된다. 제1의 복수의 금속 세그먼트들을 배열하는 것은 2개 이상의 금속 세그먼트를 제2 방향으로 동연으로 정렬하는 것 또는 2개 이상의 금속 세그먼트를 제2 방향으로 비동연으로 정렬하는 것 중 하나 또는 양자를 포함한다. 금속 세그먼트들은 제2 방향으로 연장된 라인에 의해 교차됨으로써 제2 방향으로 동연으로 정렬된 것으로 간주된다.
제1 금속층은 IC 레이아웃 다이어그램에 기초하여 IC 구조물을 제조하는 데 사용되는 프로세스의 하나 이상의 층에 피처들을 정의하며, 따라서 하나 이상의 층은 IC 레이아웃 다이어그램의 하나 이상의 하위 층 내의 레이아웃 다이어그램 피처들에 의해 정의된 다양한 반도체 디바이스들 위에 놓이도록 제조된다.
제1의 복수의 금속 세그먼트들을 배열하는 것은 제1의 복수의 금속 세그먼트들 중 적어도 하나의 금속 세그먼트가 IC 레이아웃 다이어그램 내의 레이아웃 다이어그램 피처와 오버랩되는 것을 포함한다. 레이아웃 다이어그램 피처는 제1 방향으로의 높이 및 제2 방향으로의 폭을 갖는 영역에 배열된 하나 이상의 IC 컴포넌트를 포함한다.
다양한 실시예들에서, 레이아웃 다이어그램 피처는 표준 셀, 엔지니어링 변경 순서(Engineering Change Order; ECO) 셀, 논리 셀, 메모리 셀 또는 커스텀 셀, 셀들의 조합, 용량성 구조물, 또는 제1 방향으로의 높이와 제2 방향으로의 폭을 갖는 영역에 대응하는 다른 IC 구조물 또는 구조물들의 조합과 같은 셀의 레이아웃 다이어그램이다.
제1의 복수의 금속 세그먼트들을 배열하는 것은 주어진 레이아웃 다이어그램 피처와 하나 이상의 추가 레이아웃 다이어그램 피처 및/또는 다른 IC 구조물 요소 사이에 전기 접속들이 형성되게 하는 것의 일부이다. 따라서, 주어진 레이아웃 다이어그램 피처와 오버랩되는 제1의 복수의 금속 세그먼트들의 금속 세그먼트들의 수는 주어진 레이아웃 다이어그램 피처에 그리고/또는 그로부터 형성될 필요가 있는 전기 접속들의 수에 의해 영향을 받는다.
주어진 레이아웃 다이어그램 피처와 오버랩될 수 있는 금속 세그먼트들의 수는 또한 레이아웃 다이어그램 피처의 높이 대 제1 피치의 비율에 의해 영향을 받는다. 큰 비율은 비교적 많은 수의 금속 세그먼트가 주어진 레이아웃 다이어그램 피처와 오버랩될 수 있는 것에 대응하며, 작은 비율은 비교적 적은 수의 금속 세그먼트가 주어진 레이아웃 다이어그램 피처와 오버랩될 수 있는 것에 대응한다.
일부 실시예들에서, 레이아웃 다이어그램 피처의 높이 대 제1 피치의 비율은 5 이하이며, 따라서 주어진 레이아웃 다이어그램 피처와 오버랩될 수 있는 금속 세그먼트들의 수는 레이아웃 다이어그램 피처의 높이 대 제1 피치의 비율이 5보다 큰 IC 레이아웃 다이어그램들에 비해 적다.
레이아웃 다이어그램 피처의 높이 대 제1 피치의 비율의 감소 및 주어진 레이아웃 다이어그램과 오버랩될 수 있는 금속 세그먼트들의 수의 대응하는 감소는 도 2e와 관련하여 더 후술되는 바와 같이 레이아웃 다이어그램 피처에/로부터 전기 접속들을 형성할 때 라우팅 옵션들을 제한한다.
일부 실시예들에서, 레이아웃 다이어그램 피처는 복수의 레이아웃 다이어그램 피처들 중 하나의 레이아웃 다이어그램 피처이며, 제1 금속층에 제1의 복수의 금속 세그먼트들을 배열하는 것은 제1의 복수의 금속 세그먼트들 중 적어도 하나의 금속 세그먼트가 복수의 레이아웃 다이어그램 피처들 중 각각의 레이아웃 다이어그램 피처와 오버랩되는 것을 포함한다.
일부 실시예들에서, 복수의 레이아웃 다이어그램 피처들 중 각각의 레이아웃 다이어그램 피처는 대응하는 수의 전기 접속을 요구하며, 각각의 레이아웃 다이어그램 피처의 높이 대 제1 피치의 비율의 감소는 복수의 레이아웃 다이어그램 피처들에/로부터 전기 접속들을 형성할 때 라우팅 옵션들을 제한한다. 일부 실시예들에서, 제1의 복수의 금속 세그먼트들을 배열하는 것은 IC 레이아웃 다이어그램에 기초하여 IC 구조물을 제조하는 데 사용되는 프로세스의 금속 2 층(metal two layer)의 부분들을 정의하도록 금속 세그먼트들을 배열하는 것을 포함한다. 다양한 실시예들에서, 제1의 복수의 금속 세그먼트들을 배열하는 것은 하나 이상의 레이아웃 다이어그램 피처의 금속 1 세그먼트, 금속 0 세그먼트, 폴리 영역, 게이트 구조물, 또는 소스 또는 드레인 영역 중 하나 이상과 오버랩되도록 적어도 하나의 금속 2 세그먼트를 배열하는 것을 포함한다.
일부 실시예들에서, 제1의 복수의 금속 세그먼트들을 배열하는 것은 제1의 복수의 금속 세그먼트들 중 하나 이상의 금속 세그먼트 아래에 비아 또는 컨택트(contact) 중 하나 이상을 위치시키는 것을 포함한다. 비아 또는 컨택트를 위치시키는 것은 비아 또는 컨택트로 하여금 금속 세그먼트가 레이아웃 다이어그램 피처와 오버랩되는 영역의 일부 또는 전부를 점유하게 하는 것을 포함한다. 일부 실시예들에서, 비아 또는 컨택트를 위치시키는 것은 비아 또는 컨택트로 하여금 금속 세그먼트가 레이아웃 다이어그램 피처의 금속 1 세그먼트, 금속 0 세그먼트, 폴리 영역, 게이트 구조물, 또는 소스 또는 드레인 영역과 오버랩되는 영역의 일부 또는 전부를 점유하게 하는 것을 포함한다. 다양한 실시예들에서, 비아 또는 컨택트를 위치시키는 것은 금속 세그먼트가 레이아웃 다이어그램 피처와 오버랩되는 영역에 단일 비아, 예를 들어 슬롯 비아, 단일 컨택트, 또는 복수의 비아들 또는 컨택트들을 위치시키는 것을 포함한다.
일부 실시예들에서, 제1의 복수의 금속 세그먼트들을 배열하는 것은 IC 프로세스의 금속 2 층 위에 금속층의 부분들을 정의하도록 금속 세그먼트들을 배열하는 것을 포함한다. 다양한 실시예들에서, 레이아웃 다이어그램 피처는 제1 금속층 아래의 금속층의 금속 세그먼트이고, 제1 금속층 아래의 금속층의 금속 세그먼트들은 제1 피치보다 작거나 같거나 큰 피치를 갖는다.
도 2a는 일부 실시예들에 따른, IC 레이아웃 다이어그램(200)의 제1 층에 제1의 복수의 금속 세그먼트들(220)을 배열하는 비제한적인 예를 도시한다. 각각의 금속 세그먼트(220)는 X 방향을 따른 길이, Y 방향을 따른 폭을 가지며, 각자가 Y 방향의 셀 높이(cell height; CH)를 갖는 셀(210A) 또는 셀(210B) 중 하나 또는 양자와 오버랩된다. 셀들(210A, 210B) 각각은 금속 부분(222) 및 명료화를 위해 도 2a에 도시되지 않은 하나 이상의 추가 피처를 포함한다.
다양한 실시예들에서, 셀(210A) 또는 셀(210B) 중 하나 또는 양자는 표준 셀, 커스텀 셀, 엔지니어링 변경 순서(ECO) 셀, 논리 게이트 셀, 메모리 셀, 또는 IC 레이아웃 다이어그램에서 정의될 수 있는 다른 타입의 셀 또는 셀들의 조합의 레이아웃 다이어그램이다. 다양한 실시예들에서, 논리 게이트 셀은 AND, OR, NAND, NOR, XOR, INV, AND-0R-반전(AND-OR-Invert; AOI), 0R-AND-반전(OR-AND-Invert; 0AI), MUX, 플립플롭, BUFF, 래치, 지연 또는 클럭 디바이스 중 하나 이상의 레이아웃 다이어그램을 포함한다. 다양한 실시예들에서, 메모리 셀은 정적 랜덤 액세스 메모리(static random access memory; SRAM), 동적 RAM(dynamic RAM; DRAM), 저항성 RAM(resistive RAM; RRAM), 자기 저항성 RAM(magnetoresistive RAM; MRAM) 또는 판독 전용 메모리(read only memory; ROM) 셀, 또는 논리 값들을 나타내는 다수의 상태를 가질 수 있는 다른 디바이스 중 하나 이상의 레이아웃 다이어그램을 포함한다.
도 2a에 도시된 실시예에서, 금속 세그먼트들(220)을 배열하는 것은 각자가 Y 방향의 피치(M2P)를 갖는 트랙들(T21 내지 T25) 상에 금속 세그먼트들(220)을 센터링하는 것을 포함한다. 다양한 실시예들에서, 트랙들(T21 내지 T25) 중 하나에 대해 각각의 금속 세그먼트(220)를 배열하는 것은 중심이 아니라 폭을 따른 주어진 지점, 예를 들어 상부 또는 하부 에지를 트랙들(T21 내지 T25) 중 대응하는 트랙과 정렬하는 것을 포함한다.
셀 높이(CH) 대 피치(M2P)의 비율은 5와 동일하다. 따라서, 셀들(210A 또는 210B) 중 하나와 오버랩될 수 있는 금속 세그먼트들(220)의 수는 셀 높이 대 제1 피치의 비율이 5보다 큰 IC 레이아웃 다이어그램에서 셀과 오버랩될 수 있는 금속 세그먼트들의 수보다 작으며, 셀들(210A 또는 210B) 중 하나와 오버랩될 수 있는 금속 세그먼트들(220)의 수는 셀 높이 대 제1 피치의 비율이 5보다 작은 IC 레이아웃 다이어그램에서 셀과 오버랩될 수 있는 금속 세그먼트들의 수보다 크다.
도 2a에 도시된 실시예에서, 금속 세그먼트들(220)을 배열하는 것은 어떠한 금속 세그먼트(220)도 셀(210A) 또는 셀(210B)의 상부 또는 하부 에지와 오버랩되지 않는 것을 포함한다. 다양한 실시예들에서, 하나 이상의 금속 세그먼트(220)는 셀들(210A 또는 210B) 중 하나 또는 양자의 하나 이상의 상부 또는 하부 에지와 오버랩된다.
각각의 금속 세그먼트(220)는 IC 레이아웃 다이어그램(200)에서 금속 2 층의 일부를 정의하며, 비아(220V) 위에 있는다. 각각의 비아(220V)는 금속 세그먼트(220)로부터 셀들(210A 또는 210B) 중 하나 내의 금속 부분(222)으로의 전도 경로를 정의한다. 다양한 실시예들에서, 주어진 금속 부분(222)은 셀들(210A 또는 210B) 중 하나에서 금속 1 또는 금속 0 층의 일부를 정의한다.
동작 120에서, 제2의 복수의 금속 세그먼트들이 IC 레이아웃 다이어그램의 제2 금속층 내에 배열되며, 제2의 복수의 금속 세그먼트들은 제2 방향으로의 제2 피치를 갖는다. 제2의 복수의 금속 세그먼트들 중 각각의 금속 세그먼트는 제2 방향으로의 폭과 제1 방향으로의 길이를 갖는다.
제2 금속층은 IC 레이아웃 다이어그램에 기초하여 IC 구조물을 제조하는 데 사용되는 프로세스의 하나 이상의 층에 피처들을 정의하며, 따라서 하나 이상의 층은 IC 레이아웃 다이어그램의 제1 금속층 위에 놓이도록 제조된다.
제2 피치는 제2의 복수의 금속 세그먼트들의 금속 세그먼트들이 제2 금속층에서 제2 방향으로 정렬되는 배수를 정의한다. 제2 방향으로 제2 피치를 갖도록 IC 레이아웃 다이어그램의 제2 금속층에 제2의 복수의 금속 세그먼트들을 배열하는 것은 제1 방향으로 제1 피치를 갖도록 IC 레이아웃 다이어그램의 제1 금속층에 제1의 복수의 금속 세그먼트들을 배열하기 위한 전술한 방식으로 수행된다.
다양한 실시예들에서, 제2 금속층에 제2의 복수의 금속 세그먼트들을 배열하는 것은 IC 프로세스의 금속 3 층(metal three layer)의 부분들을 정의하거나 IC 프로세스의 금속 3 층 위에 금속층의 부분들을 정의하도록 금속 세그먼트들을 배열하는 것을 포함한다.
다양한 실시예들에서, 제2 피치는 제1 피치보다 작거나 동일하거나 크다.
도 2b는 일부 실시예들에 따른, IC 레이아웃 다이어그램(200)의 제2 층에 제2의 복수의 금속 세그먼트들(230)을 배열하는 비제한적인 예를 도시한다. 각각의 금속 세그먼트(230)는 Y 방향을 따른 길이, X 방향을 따른 폭을 가지며, 하나 이상의 금속 세그먼트(220)와 오버랩된다.
도 2b에 도시된 실시예에서, 금속 세그먼트들(230)을 배열하는 것은 X 방향의 피치(M3P)를 갖는 트랙들(T31 내지 T35) 상에 금속 세그먼트들(230)을 센터링하는 것을 포함한다. 다양한 실시예들에서, 트랙들(T31 내지 T35) 중 하나에 대해 각각의 금속 세그먼트(230)를 배열하는 것은 중심이 아니라 폭을 따른 주어진 지점, 예를 들어 좌측 또는 우측 에지를 트랙들(T31 내지 T35) 중 대응하는 트랙과 정렬하는 것을 포함한다.
각각의 금속 세그먼트(230)는 IC 레이아웃 다이어그램(200)에서 금속 3 층의 일부를 정의하며, 비아(230V) 위에 있는다. 각각의 비아(230V)는 금속 세그먼트(230)로부터 금속 세그먼트(220)로의 전도 경로를 정의한다.
동작 130에서, 제3의 복수의 금속 세그먼트들이 IC 레이아웃 다이어그램의 제3 금속층 내에 배열되며, 제3의 복수의 금속 세그먼트들은 제1 방향으로의 제3 피치를 갖는다. 제3의 복수의 금속 세그먼트들 중 각각의 금속 세그먼트는 제1 방향으로의 폭과 제2 방향으로의 길이를 갖는다.
제3 금속층은 IC 레이아웃 다이어그램에 기초하여 IC 구조물을 제조하는 데 사용되는 프로세스의 하나 이상의 층에 피처들을 정의하며, 따라서 하나 이상의 층은 IC 레이아웃 다이어그램의 제2 금속층 위에 놓이도록 제조된다.
제3 피치는 제3의 복수의 금속 세그먼트들의 금속 세그먼트들이 제3 금속층에서 제1 방향으로 정렬되는 배수를 정의한다. 제1 방향으로 제3 피치를 갖도록 IC 레이아웃 다이어그램의 제3 금속층에 제3의 복수의 금속 세그먼트들을 배열하는 것은 제1 방향으로 제1 피치를 갖도록 IC 레이아웃 다이어그램의 제1 금속층에 제1의 복수의 금속 세그먼트들을 배열하기 위한 전술한 방식으로 수행된다.
다양한 실시예들에서, 제3 금속층에 제3의 복수의 금속 세그먼트들을 배열하는 것은 IC 프로세스의 금속 4 층(metal four layer)의 부분들을 정의하거나 IC 프로세스의 금속 4 층 위에 금속층의 부분들을 정의하도록 금속 세그먼트들을 배열하는 것을 포함한다.
제3 피치는 제2 피치보다 작다. 따라서, 동작 130을 포함하는 방법(100)에 기초하여 제조된 IC 구조물, 예를 들어 도 3a 내지 도 3c와 관련하여 후술되는 IC 구조물(300)은 제2 금속층 내의 복수의 금속 세그먼트들의 피치보다 작은 피치를 갖는 제3 금속 층 내에 복수의 금속 세그먼트들을 포함한다.
일부 실시예들에서, 제3 금속층에 제3의 복수의 금속 세그먼트들을 배열하는 것은 하나 이상의 마스크, 예를 들어 도 6과 관련하여 후술되는 하나 이상의 마스크(645)를 사용하여 제3 피치를 갖는 제3 금속층 내의 금속 세그먼트들의 전체를 정의하는 것을 포함한다. 일부 실시예들에서, 제3 금속층에 제3의 복수의 금속 세그먼트들을 배열하는 것은 하나 이상의 마스크를 사용하여 제3 피치를 갖는 제3 금속층 내의 금속 세그먼트들의 제1 서브세트를 정의하고, 하나 이상의 추가 마스크를 사용하여 제3 피치보다 크고/크거나 작은 하나 이상의 추가 피치를 갖는 제3 금속층 내의 금속 세그먼트들의 하나 이상의 추가 서브세트를 정의하는 것을 포함한다.
제2 피치보다 작은 제3 피치를 갖는 제3 금속층에 제3의 복수의 금속 세그먼트들을 배열함으로써, 하나 이상의 IC 레이아웃 다이어그램 피처에 대한 전기 접속들의 라우팅은 피치가 하위 금속층의 피치보다 작지 않은 접근법들에서의 전기 접속들의 라우팅보다 유연하다.
제3 피치가 제2 피치보다 작기 때문에, 제2 피치 대 제3 피치의 비율은 1.0을 초과하는 값을 갖는다. 1.0에 가까운 비율 값들의 경우, 비율 값이 증가함에 따라 라우팅 유연성이 증가한다. 비율 값의 추가적인 증가는 제2 피치의 증가 또는 제3 피치의 감소 중 적어도 하나를 요구한다.
제2 피치가 증가함에 따라, 전기 접속들이 정의되는 하나 이상의 IC 레이아웃 다이어그램 피처의 제한된 크기로 인해 라우팅 유연성이 감소한다. 제3 피치가 감소함에 따라, 제3의 복수의 금속 세그먼트들의 기생 저항 및/또는 용량이 증가하여, 다양한 설계 기준들, 예컨대 신호 전파 속도 또는 열 발생을 충족시키는 것이 점점 어려워진다.
제2 피치의 증가 및 제3 피치의 감소 각각에 대한 제한들로 인해, 라우팅 유연성을 증가시키기 위해 비율 값들을 증가시키는 것이 제한된다. 일부 실시예들에서, 제2 피치 대 제3 피치의 비율은 1.1 내지 1.5 범위의 값을 갖는다. 일부 실시예들에서, 제2 피치 대 제3 피치의 비율은 1.25 이상이다.
다양한 실시예들에서, 제3 피치는 제1 피치보다 작거나 동일하거나 크다.
도 2c는 일부 실시예들에 따른, IC 레이아웃 다이어그램(200)의 제3 층에 제3의 복수의 금속 세그먼트들(240)을 배열하는 비제한적인 예를 도시한다. 각각의 금속 세그먼트(240)는 X 방향을 따른 길이, Y 방향을 따른 폭을 가지며, 하나 이상의 금속 세그먼트(230)와 오버랩된다.
도 2c에 도시된 실시예에서, 금속 세그먼트들(240)을 배열하는 것은 Y 방향으로 피치(M4P)를 갖는 트랙들(T41 내지 T45) 상에 금속 세그먼트들(240)을 센터링하는 것을 포함한다. 다양한 실시예들에서, 트랙들(T41 내지 T45) 중 하나에 대해 각각의 금속 세그먼트(240)를 배열하는 것은 중심이 아니라 폭을 따른 주어진 지점, 예를 들어 상부 또는 하부를 트랙들(T41 내지 T45) 중 대응하는 트랙과 정렬하는 것을 포함한다. 피치(M3P) 대 피치(M4P)의 비율은 제2 피치 및 제3 피치에 관한 전술한 설명에 따라 1.25와 동일하다.
각각의 금속 세그먼트(240)는 IC 레이아웃 다이어그램(200)에서 금속 4 층의 일부를 정의하며, 비아(240V) 위에 있는다. 각각의 비아(240V)는 금속 세그먼트(240)로부터 금속 세그먼트(230)로의 전도 경로를 정의한다.
동작 140에서, 일부 실시예들에서, 제4의 복수의 금속 세그먼트들이 IC 레이아웃 다이어그램의 제4 금속층 내에 배열되고, 제4의 복수의 금속 세그먼트들은 제2 방향으로의 제4 피치를 갖는다. 제4의 복수의 금속 세그먼트들 중 각각의 금속 세그먼트는 제2 방향으로의 폭과 제1 방향으로의 길이를 갖는다.
제4 금속층은 IC 레이아웃 다이어그램에 기초하여 IC 구조물을 제조하는 데 사용되는 프로세스의 하나 이상의 층에 피처들을 정의하며, 따라서 하나 이상의 층은 IC 레이아웃 다이어그램의 제3 금속층 위에 놓이도록 제조된다.
제4 피치는 제4의 복수의 금속 세그먼트들의 금속 세그먼트들이 제4 금속층에서 제2 방향으로 정렬되는 배수를 정의한다. 제2 방향으로 제4 피치를 갖도록 IC 레이아웃 다이어그램의 제4 금속층에 제4의 복수의 금속 세그먼트들을 배열하는 것은 제1 방향으로 제1 피치를 갖도록 IC 레이아웃 다이어그램의 제1 금속층에 제1의 복수의 금속 세그먼트들을 배열하기 위한 전술한 방식으로 수행된다.
다양한 실시예들에서, 제4 금속층에 제4의 복수의 금속 세그먼트들을 배열하는 것은 IC 프로세스의 금속 5 층의 부분들을 정의하거나 IC 프로세스의 금속 5 층 위에 금속층의 부분들을 정의하도록 금속 세그먼트들을 배열하는 것을 포함한다.
제4 피치는 제3 피치보다 크다. 일부 실시예들에서, 제4 피치 대 제3 피치의 비율은 1.3 이상이다. 다양한 실시예들에서, 제4 피치는 제1 피치 또는 제2 피치 중 하나 또는 양자보다 작거나 동일하거나 크다.
일부 실시예들에서, 제1, 제2, 제3 및 제4 금속층들은 IC 레이아웃 다이어그램의 주 라우팅 층의 금속층들이다. 일부 실시예들에서, 주 라우팅 층은 10 내지 15개의 범위의 다수의 금속층을 포함한다. 일부 실시예들에서, 주 라우팅 층은 12개의 금속층을 포함한다.
일부 실시예들에서, 제3 피치가 제2 피치보다 작은 것을 제외하고는, 주 라우팅 층의 각각의 금속층은 각각의 하부 금속층의 피치 이상의 피치를 갖는다.
도 2d는 일부 실시예들에 따른, IC 레이아웃 다이어그램(200)의 제4 층에 제4의 복수의 금속 세그먼트들(250)을 배열하는 비제한적인 예를 도시한다. 각각의 금속 세그먼트(250)는 Y 방향을 따른 길이, X 방향을 따른 폭을 가지며, 하나 이상의 금속 세그먼트(240)와 오버랩된다.
도 2d에 도시된 실시예에서, 금속 세그먼트들(250)을 배열하는 것은 X 방향으로 피치(M5P)를 갖는 트랙들(T51 내지 T55) 상에 금속 세그먼트들(250)을 센터링하는 것을 포함한다. 다양한 실시예들에서, 트랙들(T51 내지 T55) 중 하나에 대해 각각의 금속 세그먼트(250)를 배열하는 것은 중심이 아니라 폭을 따른 주어진 지점, 예를 들어 좌측 또는 우측 에지를 트랙들(T51 내지 T55) 중 대응하는 트랙과 정렬하는 것을 포함한다. 피치(MP5)는 피치들(M2P, M3P 및 M4P) 각각보다 크다.
각각의 금속 세그먼트(250)는 IC 레이아웃 다이어그램(200)에서 금속 5 층의 일부를 정의하고, 비아(250V) 위에 있는다. 각각의 비아(250V)는 금속 세그먼트(250)로부터 금속 세그먼트(240)로의 전도 경로를 정의한다.
동작 150에서, 일부 실시예들에서, IC 레이아웃 파일이 IC 레이아웃 다이어그램에 기초하여 생성된다. 일부 실시예들에서, IC 레이아웃 파일을 생성하는 것은 도 2a 내지 도 2d와 관련하여 전술한 IC 레이아웃 다이어그램(200)에 기초하여 IC 레이아웃 파일을 생성하는 것을 포함한다.
일부 실시예들에서, IC 레이아웃 파일을 생성하는 것은 도 5와 관련하여 후술되는 IC 레이아웃 다이어그램 생성 시스템(500)의 하나 이상의 레이아웃 다이어그램(520)에 기초하여 IC 레이아웃 파일을 생성하는 것을 포함한다.
일부 실시예들에서, IC 레이아웃 파일을 생성하는 것은 데이터, 예를 들어 각자가 도 6과 관련하여 후술되는, IC 제조 흐름의 일부로서 IC 제조 시스템, 예를 들어 IC 제조 시스템(600)에 의해 사용 가능한 IC 설계 레이아웃 다이어그램(622)을 포함하는 하나 이상의 전자 파일을 생성하는 것을 포함한다.
동작 150에서, 일부 실시예들에서, 마스크들의 세트가 IC 레이아웃 다이어그램에 기초하여 생성된다. 마스크들의 세트는 하나 이상의 IC 구조물을 제조하는 데 사용 가능하다. 다양한 실시예들에서, 마스크들의 세트를 생성하는 것은 하나 이상의 추가 제조 동작을 수행하는 것을 포함하며, 그들의 비제한적인 예는 IC 레이아웃 다이어그램을 나타내는 하나 이상의 파일을 생성하는 것, 저장 디바이스 또는 데이터베이스에 하나 이상의 파일을 저장하는 것, 네트워크를 통해 하나 이상의 파일을 전송하는 것을 포함한다.
다양한 실시예들에서, 마스크들의 세트를 생성하는 것은 도 5와 관련하여 후술되는 IC 레이아웃 다이어그램 생성 시스템(500)의 프로세서(502)를 사용하여 하나 이상의 제조 동작을 수행하는 것을 포함한다.
다양한 실시예들에서, 마스크들의 세트를 생성하는 것은 IC 제조 흐름의 일부로서 IC 제조 시스템, 예를 들어 도 6과 관련하여 후술되는 IC 제조 시스템(600)에 의해 하나 이상의 제조 동작을 수행하는 것을 포함한다. 다양한 실시예들에서, 마스크들의 세트를 생성하는 것은 IC 구조물, 예를 들어 금속 세그먼트들이 제2 피치보다 작은 제3 피치를 포함함으로써 배열되는, 도 3a 내지 도 3c와 관련하여 후술되는 IC 구조물(300)을 제조하는 것의 일부이다.
도 2e에서, 동작 110과 관련하여 전술한 레이아웃 다이어그램 피처 높이 대 제1 피치의 비율의 값들이 x 축 상에 표시되고, 이용률 값들이 y 축 상에 표시된다.
이용률은 이용 가능한 공간에 대한 주어진 회로의 레이아웃 다이어그램의 효율성의 정량화된 표현이다. 도 2e에 도시된 실시예에서, 이용률은 레이아웃 다이어그램 피처 이용을 나타내는 제1 영역 및 전체 이용 가능 공간을 나타내는 제2 영역에 기초한 백분율로서 표현된다. 다양한 실시예들에서, 이용률은 레이아웃 다이어그램 효율을 나타낼 수 있는 다른 형태, 예를 들어 상이한 백분율 또는 정규화된 값으로 표현된다.
다양한 실시예들에서, 제1 영역은 주어진 회로의 레이아웃 다이어그램 피처들, 예를 들어 셀들(210A 및/또는 210B) 중 일부 또는 전부에 의해 점유된 영역들의 집합이며, 제2 영역은 주어진 회로가 위치하는 IC 디바이스의 특정 섹션, 예를 들어 코어 섹션 중 일부 또는 전부의 이용 가능 공간이다.
도 2e는 일부 실시예들에 따른, 비율 및 이용률 값들 사이의 2개의 관계 R1 및 R2를 도시한다. 동작 110과 관련하여 전술한 바와 같이, 비율 값들이 감소함에 따라, 주어진 레이아웃 다이어그램 피처와 오버랩될 수 있는 제1의 복수의 금속 세그먼트들의 금속 세그먼트들의 수가 감소하고, 레이아웃 다이어그램 피처들에/로부터 전기 접속들을 라우팅하기 위한 옵션들이 제한된다. 따라서, 관계 R1 및 R2 각각은 이용률이 비율 값들이 감소함에 따라 감소하고 비율 값들이 증가함에 따라 증가한다는 것을 나타내는 양의 기울기를 갖는다.
관계 R1에서, 비율 값 3은 이용률 값 UT1에 대응하고, 비율 값 7은 이용률 값 UT3에 대응한다. 관계 R2에서, 비율 값 3은 이용률 값 UT1보다 큰 이용률 값 UT2에 대응하고, 비율 값 7은 이용률 값 UT3보다 큰 이용률 값 UT4에 대응한다.
관계 R2는 방법(100)의 하나 이상의 동작을 실행함에 따라 제3의 복수의 금속 세그먼트들이 제2의 복수의 금속 세그먼트들의 피치보다 작은 피치를 갖는 경우를 나타낸 다. 일부 실시예들에서, 제2 피치는 동작 130과 관련하여 전술한 바와 같이 제3 피치의 1.25배의 값 이상이다. 관계 R1은 제3의 복수의 금속 세그먼트들이 제2의 복수의 금속 세그먼트들의 피치보다 큰 피치를 갖는 접근법을 나타낸다.
도 2e에 도시된 바와 같이, 레이아웃 다이어그램 피처 높이 대 제1 피치의 주어진 비율에 대해, 관계 R2에 기초한 이용률은 관계 R1에 기초한 이용률보다 크며, 이는 방법(100)의 하나 이상의 동작을 실행함에 따라 제3의 복수의 금속 세그먼트들이 제2의 복수의 금속 세그먼트들의 피치보다 작은 피치를 갖는다는 것에 기초하는 라우팅 유연성의 증가를 반영한다.
도 2에 도시된 실시예에서, 관계 R1에 대한 관계 R2에 기초한 이용률 증가는 비율 값들이 감소함에 따라 증가하고, 이는 레이아웃 다이어그램 피처 높이가 제1 피치에 비해 감소함에 따른 중요성의 증가를 반영한다.
일부 실시예들에서, 레이아웃 다이어그램 피처 높이 대 제1 피치의 주어진 비율, 예를 들어 3 또는 7에 대해, 관계 R1에 대한 관계 R2, 예를 들어, UT4-UT3 또는 UT2-UT1에 기초한 이용률 증가는 1% 내지 5% 범위의 값을 갖는다. 일부 실시예들에서, 레이아웃 다이어그램 피처 높이 대 제1 피치의 주어진 비율에 대해, 관계 R1에 대한 관계 R2에 기초한 이용률 증가는 2% 내지 4% 범위의 값을 갖는다.
방법(100)의 동작들을 실행함으로써, 제3의 복수의 금속 세그먼트들이 제2의 복수의 금속 세그먼트들의 피치보다 작은 피치를 갖는 IC 레이아웃 다이어그램, 예컨대 IC 레이아웃 다이어그램(200)이 생성된다. 비교적 더 작은 피치로 인해, 제3의 복수의 금속 세그먼트들은 피치가 하위 금속층의 피치보다 작지 않은 접근법들에서의 복수의 금속 세그먼트들보다 더 큰 라우팅 유연성을 가질 수 있다. 비교적 더 작은 피치를 갖지 않는 접근법들에 비해, 더 큰 유연성은 표준 셀들과 같은 레이아웃 다이어그램 피처들의 더 간결한 배열들을 허용함으로써 칩 영역의 이용률 증가를 가능하게 한다.
셀 높이들이 IC 레이아웃 다이어그램에서 셀들 위에 있는 제1 금속층의 피치에 비해 더 작아짐에 따라, 칩 영역 이용률에 대한 라우팅 유연성의 효과가 증가한다. 따라서, 비교적 더 큰 유연성 및 증가된 이용률의 이점은 비교적 더 작은 피치가 셀 높이 방향에 있고 셀 높이가 제1 금속층의 피치의 5배로 제한되는 레이아웃 다이어그램들에서 특히 중요하다.
주 라우팅 층이 제3 피치가 제2 피치보다 작은 금속층들을 포함하는 실시예들에서, 증가된 라우팅 유연성은 또한 주 라우팅 층이 제3 피치가 제2 피치보다 작지 않은 금속층들을 포함하는 접근법들에 비해 설계 규칙 체크, 예를 들어 방법(400) 및 도 4와 관련하여 후술되는 동작 460 동안 위반들을 감소시킬 수 있다. 일부 실시예들에서, 설계 규칙 체크 위반들의 수는 제3 피치가 제2 피치보다 작지 않은 금속층들을 포함하는 주 라우팅 층에 비해 제3 피치가 제2 피치보다 작은 금속층들을 포함하는 주 라우팅 층에 대해 최대 1/10까지 감소된다.
도 3a 내지 도 3c는 일부 실시예들에 따른 IC 구조물(300)의 다이어그램들이다. IC 구조물(300)은 본 명세서에서 도 1 및 4와 관련하여 설명된 방법들(100 및 400)의 동작들 중 일부 또는 전부를 실행함으로써 형성된 IC 구조물의 비제한적인 예이다. 다양한 실시예들에서, 방법들(100 및 400)의 동작들 중 일부 또는 전부를 실행함으로써 형성된 IC 구조물들은 도 3a 내지 도 3c에 도시된 피처들의 서브세트, 도 3a 내지 도 3c에 도시된 것 외의 피처들, 또는 도 3a 내지 도 3c에 도시된 것들과 다른 구성들을 갖는 피처들을 포함할 수 있다.
도 3a 내지 도 3c의 IC 구조물(300)의 묘사들은 명료화를 위해 간소화되며, 이하의 설명을 용이하게 하기 위해 다양한 피처들이 포함되거나 배제된다. 도 3a는 IC 구조물(300)의 평면도 및 방향 X 및 Y를 도시한다. 도 3b는 도 3a의 라인 A-A'를 따른 IC 구조물(300)의 단면도, 방향 Y 및 방향 Z를 도시한다. 도 3c는 도 3a의 라인 B-B'를 따른 IC 구조물(300)의 단면도 및 방향 X 및 Z를 도시한다.
IC 구조물(300)은 IC 피처(310), IC 피처(310) 위에 있는 금속 세그먼트들(320A 및 320B), 금속 세그먼트들(320A 및 320B) 위에 있는 금속 세그먼트들(330A 및 330B), 금속 세그먼트들(320A 및 330B) 위에 있는 금속 세그먼트들(340A 및 340B), 금속 세그먼트들(340A, 340B) 위에 있는 금속 세그먼트(350A) 및 금속 세그먼트(340B) 위에 있는 금속 세그먼트(350B)를 포함한다.
IC 피처(310)는 방법(100) 및 도 1 및 2a와 관련하여 전술한 IC 피처에 대응하고, Y 방향의 높이(310H)를 갖고, 전도 요소(312)를 포함한다. 다양한 실시예들에서, IC 피처(310)는 하나 이상의 반도체 또는 다른 IC 구조물들(도시되지 않음)을 포함하고, 전도 요소(312)는 하나 이상의 반도체 또는 다른 IC 구조물들에 대한 전기 접속을 제공하도록 구성된다.
도 3a에 도시된 실시예에서, 전도 요소(312)는 금속 1 층(metal one layer)에 위치된 단일 금속 세그먼트이다. 다양한 실시예들에서, 전도 요소(312)는 IC 피처(310)의 금속 0 층 또는 IC 피처(310) 내의 폴리실리콘 또는 활성 영역에 위치된 금속 세그먼트이다.
일부 실시예들에서, 전도 요소(312)는 IC 피처(310) 내의 복수의 전도 요소들 중 하나의 전도 요소이다. 다양한 실시예들에서, IC 피처(310) 내의 복수의 전도 요소들은 IC 피처(310) 내의 금속 1 층, 금속 0 층, 또는 폴리실리콘 또는 활성 영역 중 하나 이상에 위치된 하나 이상의 전도 요소를 포함한다.
도 3a에 도시된 실시예에서, 전도 요소(312)는 직사각 형상 및 Y 방향으로의 길이를 갖는다. 다양한 실시예들에서, 전도 요소(312)는 X 방향의 길이를 갖거나 직사각 형상과 다른 형상, 예를 들어 정사각형 또는 L 형상을 갖는다.
금속 세그먼트들(320A, 320B)은 Y 방향의 피치(M2P)를 갖는다. 도 3a 및 3b에 도시된 실시예에서, 금속 세그먼트들(320A 및 320B)은 동일한 폭을 갖고, 피치(M2P)는 금속 세그먼트들(320A 및 320B)의 폭들을 따른 제1 에지에 대응한다. 다양한 실시예들에서, 피치(M2P)는 제1 에지 이외의 금속 세그먼트들(320A 및 320B)의 폭들을 따른 지점에 대응하고/하거나, 금속 세그먼트(320A)는 금속 세그먼트(320B)의 폭과 상이한 폭을 갖는다.
도 3a 및 3b에 도시된 실시예에서, 금속 세그먼트들(320A 및 320B) 양자는 IC 피처(310) 위에 놓이고, 금속 2 층에 위치되며, 피치(M2P)에 의해 결정되는 최소 간격에 대응하는 Y 방향의 간격을 갖는다. 다양한 실시예들에서, 금속 세그먼트들(320A 또는 320B) 중 하나는 IC 피처(310) 위에 놓이지 않으며, 금속 세그먼트들(320A 및 320B)은 금속 2 층 이외의 금속층에 위치되고/되거나, 금속 세그먼트들(320A 및 320B)은 피치(M2P)에 의해 결정되지만, 피치(M2P)에 의해 결정되는 최소 간격 이외의 간격에 대응하는 Y 방향의 간격을 갖는다.
금속 세그먼트들(330A, 330B)은 X 방향의 피치(M3P)를 갖는다. 도 3a 및 3b에 도시된 실시예에서, 금속 세그먼트들(330A 및 330B)은 동일한 폭을 갖고, 피치(M3P)는 금속 세그먼트들(330A 및 330B)의 폭들을 따른 제1 에지에 대응한다. 다양한 실시예들에서, 피치(M3P)는 제1 에지 이외의 금속 세그먼트들(330A 및 330B)의 폭들을 따른 지점에 대응하고/하거나, 금속 세그먼트(330A)는 금속 세그먼트(330B)의 폭과 상이한 폭을 갖는다.
도 3a 및 3b에 도시된 실시예에서, 금속 세그먼트들(330A 및 330B) 양자는 금속 세그먼트들(320A 및 320B) 위에 놓이고, 금속 3 층에 위치되고, 피치(M3P)에 의해 결정되는 최소 간격에 대응하는 X 방향의 간격을 갖는다. 다양한 실시예들에서, 금속 세그먼트들(330A 또는 330B) 중 하나는 금속 세그먼트들(320A 또는 320B) 중 하나 또는 양자 위에 놓이지 않으며, 금속 세그먼트들(330A 및 330B)은 금속 3 층 외의 금속층에 위치되고/되거나, 금속 세그먼트들(330A 및 330B)은 피치(M3P)에 의해 결정되지만, 피치(M3P)에 의해 결정되는 최소 간격 이외의 간격에 대응하는 X 방향의 간격을 갖는다.
도 3b에 도시된 바와 같이, 금속 세그먼트(330B)는 비아(332BA)에 의해 금속 세그먼트(320A)에 전기적으로 접속되고, 비아(332BB)에 의해 금속 세그먼트(320B)에 전기적으로 접속된다. 일부 실시예들에서, IC 구조물(300)은 비아들(332BA 또는 332BB) 중 하나를 포함하지 않으며, 금속 세그먼트(330B)는 금속 세그먼트들(320A 또는 320B) 중 하나에만 전기적으로 접속된다.
금속 세그먼트들(340A, 340B)은 Y 방향의 피치(M4P)를 갖는다. 도 3a 및 3b에 도시된 실시예에서, 금속 세그먼트들(340A 및 340B)은 동일한 폭을 갖고, 피치(M4P)는 금속 세그먼트들(340A 및 340B)의 폭들을 따른 제1 에지에 대응한다. 다양한 실시예들에서, 피치(M4P)는 제1 에지 이외의 금속 세그먼트들(340A 및 340B)의 폭들을 따른 지점에 대응하고/하거나, 금속 세그먼트(340A)는 금속 세그먼트(340B)의 폭과 상이한 폭을 갖는다.
도 3a 내지 도 3c에 도시된 실시예에서, 금속 세그먼트들(340A 및 340B) 양자는 금속 세그먼트들(330A 및 320B) 위에 놓이고, 금속 4 층 내에 위치되고, 피치(M4P)에 의해 결정되는 최소 간격에 대응하는 Y 방향의 간격을 갖는다. 다양한 실시예들에서, 금속 세그먼트들(340A 또는 340B) 중 하나는 금속 세그먼트들(330A 또는 330B) 중 하나 또는 양자 위에 놓이지 않으며, 금속 세그먼트들(340A 및 340B)은 금속 4 층 외의 금속층에 위치되고/되거나, 금속 세그먼트들(340A 및 340B)은 피치(M4P)에 의해 결정되지만, 피치(M4P)에 의해 결정되는 최소 간격 이외의 간격에 대응하는 간격을 갖는다.
도 3b 및 3c에 도시된 바와 같이, 금속 세그먼트(340A)는 비아(342AB)에 의해 금속 세그먼트(330B)에 전기적으로 접속되고, 금속 세그먼트(340B)는 비아(342BA)에 의해 금속 세그먼트(330A)에 전기적으로 접속되고, 비아(342BB)에 의해 금속 세그먼트(330B)에 전기적으로 접속된다. 일부 실시예들에서, IC 구조물(300)은 비아(342AB)를 포함하지 않으며, 금속 세그먼트(340A)는 금속 세그먼트(330B)에 전기적으로 접속되지 않는다. 일부 실시예들에서, IC 구조물(300)은 비아들(342BA 또는 342BB) 중 하나를 포함하지 않으며, 금속 세그먼트(340B)는 금속 세그먼트들(330A 또는 330B) 중 하나에만 전기적으로 접속된다.
금속 세그먼트들(350A, 350B)은 X 방향의 피치(M5P)를 갖는다. 도 3a 및 3c에 도시된 실시예에서, 금속 세그먼트들(350A 및 350B)은 동일한 폭을 갖고, 피치(M5P)는 금속 세그먼트들(350A 및 350B)의 폭들을 따른 제1 에지에 대응한다. 다양한 실시예들에서, 피치(M5P)는 제1 에지 이외의 금속 세그먼트들(350A 및 350B)의 폭들을 따른 지점에 대응하고/하거나, 금속 세그먼트(350A)는 금속 세그먼트(350B)의 폭과 상이한 폭을 갖는다.
도 3a 및 3c에 도시된 실시예에서, 금속 세그먼트(350A)는 금속 세그먼트들(340A 및 340B) 위에 놓이고, 금속 세그먼트(350B)는 금속 세그먼트(340A) 위에 놓이고, 금속 세그먼트들(350A 및 350B)은 금속 5 층에 위치하며, 피치(M5P)에 의해 결정되는 최소 간격에 대응하는 X 방향의 간격을 갖는다. 다양한 실시예들에서, 금속 세그먼트들(350A 또는 350B) 중 하나는 금속 세그먼트들(340A 또는 340B) 중 하나 또는 양자 위에 놓이지 않으며, 금속 세그먼트들(350A 및 350B)은 금속 5 층이 아닌 금속층에 위치되고/되거나, 금속 세그먼트들(350A 및 350B)은 피치(M5P)에 의해 결정되지만, 피치(M5P)에 의해 결정되는 최소 간격 이외의 간격에 대응하는 간격을 갖는다.
도 3c에 도시된 바와 같이, 금속 세그먼트(350A)는 비아(352AB)에 의해 금속 세그먼트(340B)에 전기적으로 접속되고, 금속 세그먼트(350B)는 비아(352BB)에 의해 금속 세그먼트(340B)에 전기적으로 접속된다. 일부 실시예들에서, IC 구조물(300)은 비아들(352AB 또는 352BB) 중 하나를 포함하지 않으며, 금속 세그먼트들(350A 또는 350B) 중 하나만이 금속 세그먼트(340B)에 전기적으로 접속된다.
도 3a 내지 도 3c에 도시된 실시예에서, 비아들(332BA, 332BB, 342AB, 342BA, 342BB, 352AB 및 352BB) 각각은 상부 또는 하부 금속 세그먼트들의 대응하는 치수들 이하인 X 및 Y 방향들의 치수들을 갖는다. 다양한 실시예들에서, 비아들(332BA, 332BB, 342AB, 342BA, 342BB, 352AB 또는 352BB) 중 하나 이상은 슬롯 비아들로서 구성되어, 상부 또는 하부 금속 세그먼트들의 대응하는 치수들보다 큰 X 및/또는 Y 방향의 하나 이상의 치수를 갖는다.
피치(M4P)는 피치(M3P)보다 작다. 일부 실시예들에서, 피치(M3P) 대 피치(M4P)의 비율은 방법(100)의 동작 130 및 도 1과 관련하여 전술한 설명에 따라 1.25 이상이다.
피치(M2P)는 피치(M3P, M4P, M5P) 각각보다 작다. 일부 실시예들에서, 피치(M5P)는 피치(M3P)보다 크다.
다양한 실시예들에서, IC 구조물(300)은 금속 세그먼트들(350A 및 350B)이 위치되는 금속층 위의 금속층들 내에 하나 이상의 금속 세그먼트(도시되지 않음)를 포함하고, 하나 이상의 금속 세그먼트는 피치(M5P)보다 큰 X 및/또는 Y 방향의 피치들을 갖는다.
본 명세서에서 도 1 및 4와 관련하여 설명된 방법들(100 및/또는 400)의 동작들 중 일부 또는 전부의 실행을 통해 제조됨으로써, 피치(M3P)보다 작은 피치(M4P)를 갖는 IC 구조물(300)은 방법(100)과 관련하여 전술한 이점의 실현을 가능하게 한다.
도 4는 일부 실시예들에 따른, 셀에 대해 접속들을 라우팅하는 방법(400)의 흐름도이다. 방법(400)의 동작들은 IC 구조물, 예를 들어 도 3a 내지 도 3c와 관련하여 전술한 IC 구조물(300)을 형성하는 방법의 일부로서 수행될 수 있다. 일부 실시예들에서, IC 구조물을 형성하는 것은 비제한적인 예로서 메모리 회로, 논리 디바이스, 처리 디바이스, 신호 처리 회로 등을 포함하는 하나 이상의 반도체 디바이스를 형성하는 것의 일부이다.
일부 실시예들에서, 방법(400)의 일부 또는 전부는 컴퓨터의 프로세서에 의해 실행된다. 일부 실시예들에서, 방법(400)의 일부 또는 전부는 도 5와 관련하여 후술되는 IC 레이아웃 다이어그램 생성 시스템(500)의 프로세서(502)에 의해 실행된다.
방법(400)의 동작들 중 일부 또는 전부는 설계 하우스, 예를 들어 도 6과 관련하여 후술되는 설계 하우스(620))에서 수행되는 설계 절차의 일부로서 수행될 수 있다.
방법(400)의 동작들 중 일부 또는 전부는 APR 방법, 예를 들어 APR 시스템에 의해 수행되는 APR 방법의 일부로서 수행될 수 있다. 다양한 실시예들에서, APR 방법은 건설 알고리즘, 반복 알고리즘 또는 통합 알고리즘 중 하나 또는 그 조합을 포함한다.
건설 알고리즘에서, 배치 및 라우팅의 동작들은 셀 단위로 수행된다. IC 레이아웃 다이어그램이 주어진 셀 및 그와 관련된 라우팅 접속들의 배치를 포함하도록 업데이트된 후, 추가적인 레이아웃 다이어그램 수정은 추가 셀 및 그와 관련된 라우팅 접속들의 배치를 포함한다.
반복 알고리즘에서, 다수의 셀 및 관련 라우팅 접속들을 포함하는 초기 IC 레이아웃 다이어그램은 회로 성능 및 절충 기준에 기초하여 반복적으로 분석되고 수정된다.
통합 알고리즘에서, IC 레이아웃 다이어그램이 주어진 셀 및/또는 그의 라우팅 접속들의 배치를 포함하도록 수정됨에 따라 회로 성능 및 절충 기준이 적용된다.
다양한 실시예들에서, 방법(400)의 동작들은 도 4에 도시된 순서로 또는 도 4에 도시된 순서 이외의 하나 이상의 순서로 수행된다. 일부 실시예들에서, 하나 이상의 추가 동작이 방법(400)의 하나 이상의 동작 이전에, 그 사이에, 그 동안에 그리고/또는 그 후에 수행된다.
동작 410에서, 일부 실시예들에서, 셀이 IC 레이아웃 다이어그램 내에 배치된다. 다양한 실시예들에서, 셀을 IC 레이아웃 다이어그램 내에 배치하는 것은 표준 셀, 엔지니어링 변경 순서(ECO) 셀, 논리 셀, 메모리 셀, 커스텀 셀 또는 셀들의 조합을 배치하는 것을 포함한다. 일부 실시예들에서, 셀을 IC 레이아웃 다이어그램 내에 배치하는 것은 셀들(210A 또는 210B) 중 하나를 도 1 및 2a와 관련하여 전술한 IC 레이아웃 다이어그램(200)에 배치하는 것을 포함한다.
셀은 제1 방향으로의 셀 높이를 갖는다. 일부 실시예들에서, 셀은 복수의 셀들 중 하나의 셀이고, 복수의 셀들 중 각각의 셀은 셀 높이를 갖는다. 일부 실시예들에서, 셀은 복수의 셀들 중 하나의 셀이고, 복수의 셀들 중 하나 이상의 셀은 셀 높이와 다른 높이를 갖는다.
동작 420에서, 제1 방향으로 제1 피치를 갖는 제1의 복수의 트랙들을 따라 금속 2 세그먼트를 위치시킴으로써 금속 2 세그먼트가 셀에 라우팅된다. 일부 실시예들에서, 금속 2 세그먼트를 셀에 라우팅하는 것은 셀을 금속 2 세그먼트와 오버랩시키는 것을 포함한다.
일부 실시예들에서, 방법(100) 및 도 1 및 2a와 관련하여 전술한 설명에 따라 셀 높이 대 제1 피치의 비율은 5 이하이다. 일부 실시예들에서, 제1 피치는 도 5와 관련하여 후술되는 IC 레이아웃 다이어그램 생성 시스템(500)의 하나 이상의 피치(522) 중 제1 피치이다.
금속 2 세그먼트를 셀에 라우팅하는 것은 IC 제조 프로세스의 금속 2 층에 패턴을 형성하는 것을 포함한다. 다양한 실시예들에서, 금속 2 세그먼트를 셀에 라우팅하는 것은 셀과 금속 2 세그먼트 사이에 하나 이상의 전기 접속, 예를 들어 비아, 슬롯 비아, 컨택트 또는 금속 1 또는 0 세그먼트를 형성하도록 구성된 하나 이상의 추가 패턴을 형성하는 것을 포함한다.
일부 실시예들에서, 셀은 복수의 셀들 중 하나의 셀이고, 금속 2 세그먼트는 복수의 금속 2 세그먼트들 중 하나의 금속 2 세그먼트이고, 금속 2 세그먼트를 셀에 라우팅하는 것은 복수의 금속 2 세그먼트들 중 각각의 금속 2 세그먼트를 복수의 셀들 중 대응하는 셀에 라우팅하는 것을 포함한다.
일부 실시예들에서, 금속 2 세그먼트를 셀에 라우팅하는 것은 도 1 및 2a와 관련하여 전술한 IC 레이아웃 다이어그램(200)에 금속 세그먼트(220)를 배열하는 것을 포함한다.
동작 430에서, 제1 방향에 수직인 제2 방향으로 제2 피치를 갖는 제2의 복수의 트랙들을 따라 금속 3 세그먼트를 위치시킴으로써 금속 3 세그먼트가 금속 2 세그먼트에 라우팅된다. 일부 실시예들에서, 금속 3 세그먼트를 금속 2 세그먼트에 라우팅하는 것은 금속 2 세그먼트를 금속 3 세그먼트와 오버랩시키는 것을 포함한다.
일부 실시예들에서, 제2 피치는 도 5와 관련하여 후술되는 IC 레이아웃 다이어그램 생성 시스템(500)의 하나 이상의 피치(522) 중 제2 피치이다.
금속 3 세그먼트를 금속 2 세그먼트에 라우팅하는 것은 IC 제조 프로세스의 금속 3 층에 패턴을 형성하는 것을 포함한다. 다양한 실시예들에서, 금속 3 세그먼트를 금속 2 세그먼트에 라우팅하는 것은 금속 2 세그먼트와 금속 3 세그먼트 사이에 하나 이상의 전기 접속, 예를 들어 비아 또는 슬롯 비아를 형성하도록 구성된 하나 이상의 추가 패턴을 형성하는 것을 포함한다.
일부 실시예들에서, 금속 2 세그먼트는 복수의 금속 2 세그먼트들 중 하나의 금속 2 세그먼트이고, 금속 3 세그먼트는 복수의 금속 3 세그먼트들 중 하나의 금속 3 세그먼트이고, 금속 3 세그먼트를 금속 2 세그먼트에 라우팅하는 것은 복수의 금속 3 세그먼트들 중 각각의 금속 3 세그먼트를 복수의 금속 3 세그먼트들 중 대응하는 금속 3 세그먼트에 라우팅하는 것을 포함한다.
일부 실시예들에서, 금속 3 세그먼트를 금속 2 세그먼트에 라우팅하는 것은 도 1 및 2b와 관련하여 전술한 IC 레이아웃 다이어그램(200)에 금속 세그먼트(230)를 배열하는 것을 포함한다.
동작 440에서, 제1 방향으로 제3 피치를 갖는 제3의 복수의 트랙들을 따라 금속 4 세그먼트를 위치시킴으로써 금속 4 세그먼트가 금속 3 세그먼트에 라우팅된다. 일부 실시예들에서, 금속 4 세그먼트를 금속 3 세그먼트에 라우팅하는 것은 금속 3 세그먼트를 금속 4 세그먼트와 오버랩시키는 것을 포함한다.
제3 피치는 제2 피치보다 작다. 일부 실시예들에서, 제2 피치 대 제3 피치의 비율은 방법(100)의 동작 130 및 도 1과 관련하여 전술한 설명에 따라 1.25 이상이다. 다양한 실시예들에서, 제3 피치는 제1 피치보다 작거나 동일하거나 크다. 일부 실시예들에서, 제3 피치는 도 5와 관련하여 후술되는 IC 레이아웃 다이어그램 생성 시스템(500)의 하나 이상의 피치(522) 중 제3 피치이다.
금속 4 세그먼트를 금속 3 세그먼트에 라우팅하는 것은 IC 제조 프로세스의 금속 4 층에 패턴을 형성하는 것을 포함한다. 다양한 실시예들에서, 금속 4 세그먼트를 금속 3 세그먼트에 라우팅하는 것은 금속 3 세그먼트와 금속 4 세그먼트 사이에 하나 이상의 전기 접속, 예를 들어 비아 또는 슬롯 비아를 형성하도록 구성된 하나 이상의 추가 패턴을 형성하는 것을 포함한다.
일부 실시예들에서, 금속 3 세그먼트는 복수의 금속 3 세그먼트들 중 하나의 금속 3 세그먼트이고, 금속 4 세그먼트는 복수의 금속 4 세그먼트들 중 하나의 금속 4 세그먼트이고, 금속 4 세그먼트를 금속 3 세그먼트에 라우팅하는 것은 복수의 금속 4 세그먼트들 중 각각의 금속 4 세그먼트를 복수의 금속 3 세그먼트들 중 대응하는 금속 3 세그먼트에 라우팅하는 것을 포함한다.
일부 실시예들에서, 금속 4 세그먼트를 금속 3 세그먼트에 라우팅하는 것은 도 1 및 도 2c와 관련하여 전술한 IC 레이아웃 다이어그램(200)에 금속 세그먼트(240)를 배열하는 것을 포함한다.
동작 450에서, 일부 실시예들에서, 제2 방향으로 제4 피치를 갖는 제4의 복수의 트랙들을 따라 금속 5 세그먼트를 위치시킴으로써 금속 5 세그먼트가 금속 4 세그먼트에 라우팅된다. 일부 실시예들에서, 금속 5 세그먼트를 금속 4 세그먼트에 라우팅하는 것은 금속 4 세그먼트를 금속 5 세그먼트와 오버랩시키는 것을 포함한다.
일부 실시예들에서, 제4 피치는 제2 피치 및 제3 피치보다 크다. 일부 실시예들에서, 제4 피치 대 제3 피치의 비율은 1.3 이상이다. 다양한 실시예들에서, 제4 피치는 제1 피치 또는 제2 피치 중 하나 또는 양자보다 작거나 동일하거나 크다. 일부 실시예들에서, 제4 피치는 도 5와 관련하여 후술되는 IC 레이아웃 다이어그램 생성 시스템(500)의 하나 이상의 피치(522) 중 제4 피치이다.
금속 5 세그먼트를 금속 4 세그먼트에 라우팅하는 것은 IC 제조 프로세스의 금속 5 층에 패턴을 형성하는 것을 포함한다. 다양한 실시예들에서, 금속 5 세그먼트를 금속 4 세그먼트에 라우팅하는 것은 금속 4 세그먼트와 금속 5 세그먼트 사이에 하나 이상의 전기 접속, 예를 들어 비아 또는 슬롯 비아를 형성하도록 구성된 하나 이상의 추가 패턴을 형성하는 것을 포함한다.
일부 실시예들에서, 금속 4 세그먼트는 복수의 금속 4 세그먼트들 중 하나의 금속 4 세그먼트이고, 금속 5 세그먼트는 복수의 금속 5 세그먼트들 중 하나의 금속 5 세그먼트이고, 금속 5 세그먼트를 금속 4 세그먼트에 라우팅하는 것은 복수의 금속 5 세그먼트들 중 각각의 금속 5 세그먼트를 복수의 금속 4 세그먼트들 중 대응하는 금속 4 세그먼트에 라우팅하는 것을 포함한다.
일부 실시예들에서, 금속 5 세그먼트를 금속 4 세그먼트에 라우팅하는 것은 도 1 및 도 2d와 관련하여 전술한 IC 레이아웃 다이어그램(200)에 금속 세그먼트(250)를 배열하는 것을 포함한다.
동작 460에서, 일부 실시예들에서, 설계 규칙 체크가 금속 4 세그먼트에 대해 수행된다. 일부 실시예들에서, 설계 규칙 체크를 수행하는 것은 금속 4 세그먼트와 IC 레이아웃 다이어그램의 다른 전도 피처 사이의 간격에 기초하여 평가를 수행하는 것을 포함한다. 일부 실시예들에서, 금속 4 세그먼트는 복수의 금속 4 세그먼트들 중 하나의 금속 4 세그먼트이고, 설계 규칙 체크를 수행하는 것은 복수의 금속 4 세그먼트들 중 다수의 금속 4 세그먼트 사이의 간격에 기초하여 평가를 수행하는 것을 포함한다.
일부 실시예들에서, 상기 설계 규칙 체크를 수행하는 것은 금속 4 세그먼트의 라우팅이 설계 규칙을 위반하는 것을 결정하는 것을 포함한다. 일부 실시예들에서, 설계 규칙을 위반하는 것은 금속 4 세그먼트 및 인접 세그먼트가 최소 단부 대 단부 간격보다 작은 간격을 갖는 것을 포함한다. 일부 실시예들에서, 설계 규칙을 위반하는 것은 금속 4 세그먼트가 제1 신호 경로의 일부이고, 인접 세그먼트가 제2 신호 경로의 일부이고, 금속 4 세그먼트가 인접 금속 세그먼트에 단락되는 것을 포함한다.
일부 실시예들에서, 설계 규칙 체크는 복수의 설계 규칙 체크들 중 하나의 설계 규칙 체크이고, 설계 규칙 체크를 수행하는 것은 복수의 설계 규칙 체크들을 수행하는 것을 포함한다.
동작 470에서, 일부 실시예들에서, 동작들 410 내지 460 중 하나 이상이 반복된다. 일부 실시예들에서, 동작들 410 내지 460 중 하나 이상을 반복하는 것은 APR 방법을 수행하는 것의 일부이다. 일부 실시예들에서, 동작들 410 내지 460 중 하나 이상을 반복하는 것은 건설 알고리즘, 반복 알고리즘 또는 통합 알고리즘 중 하나 또는 그 조합을 포함하는 APR 방법을 수행하는 것의 일부이다.
일부 동작들에서, 동작들 410 내지 460 중 하나 이상을 반복하는 것은 동작들 410 내지 460 중 하나 이상을 반복하는 것에 기초하여 IC 레이아웃 다이어그램을 수정하는 것을 포함한다.
동작 480에서, 일부 실시예들에서, IC 레이아웃 파일이 IC 레이아웃 다이어그램에 기초하여 생성된다. 일부 실시예들에서, IC 레이아웃 파일을 생성하는 것은 도 5와 관련하여 후술되는 IC 레이아웃 다이어그램 생성 시스템(500)의 하나 이상의 레이아웃 다이어그램(520)에 기초하여 IC 레이아웃 파일을 생성하는 것을 포함한다.
일부 실시예들에서, IC 레이아웃 파일을 생성하는 것은 IC 제조 흐름의 일부로서 IC 제조 시스템, 예를 들어 도 6과 관련하여 후술되는 IC 제조 시스템(600)에 의해 사용 가능한 데이터를 포함하는 하나 이상의 전자 파일을 생성하는 것을 포함한다.
동작 490에서, 일부 실시예들에서, 마스크들의 세트가 IC 레이아웃 다이어그램에 기초하여 생성된다. 마스크들의 세트는 하나 이상의 IC 구조물을 제조하는 데 사용 가능하다. 다양한 실시예들에서, 마스크들의 세트를 생성하는 것은 도 5와 관련하여 후술되는 IC 레이아웃 다이어그램 생성 시스템(500)의 프로세서(502)를 사용하여 하나 이상의 제조 동작을 수행하는 것을 포함한다.
다양한 실시예들에서, 마스크들의 세트를 생성하는 것은 IC 제조 흐름의 일부로서 IC 제조 시스템, 예를 들어 도 6과 관련하여 후술되는 IC 제조 시스템(600)을 사용하여 하나 이상의 제조 동작을 수행하는 것을 포함한다. 다양한 실시예들에서, 마스크들의 세트를 생성하는 것은 IC 구조물, 예를 들어 셀에 대한 전기 접속들이 제2 피치보다 작은 제3 피치를 포함하는, 도 3a 내지 도 3c와 관련하여 전술한 IC 구조물(300)을 제조하는 것의 일부이다.
방법(400)의 동작들을 실행함으로써, 제3 피치가 제2 피치보다 작은 IC 레이아웃 다이어그램, 예컨대 IC 레이아웃 다이어그램(200)이 생성된다. 비교적 더 작은 피치 때문에, 금속 2, 3 및 4 세그먼트들의 셀에 대한 라우팅은 피치가 하위 금속층의 피치보다 작지 않은 접근법들에서의 라우팅보다 큰 유연성을 가질 수 있다. 비교적 더 작은 피치를 갖지 않는 접근법들에 비하여, 더 큰 유연성은 방법(100)과 관련하여 전술한 이점을 가능하게 한다.
도 5는 일부 실시예들에 따른 IC 레이아웃 다이어그램 생성 시스템(500)의 개략도이다. 일부 실시예들에서, IC 레이아웃 다이어그램 생성 시스템(500)은 도 6과 관련하여 후술되는 IC 제조 시스템(600)의 설계 하우스(620)의 일부로서 사용될 수 있다. 일부 실시예들에서, IC 레이아웃 다이어그램 생성 시스템(500)은 APR 방법을 수행하는 데 사용할 수 있는 APR 시스템이거나, APR 시스템을 포함하거나, APR 시스템의 일부이다.
일부 실시예들에서, IC 레이아웃 다이어그램 생성 시스템(500)은 도 1과 관련하여 전술한 방법(100)의 동작들 중 일부 또는 전부 및/또는 도 4과 관련하여 전술한 방법(400)의 일부 또는 전부를 수행할 수 있다.
IC 레이아웃 다이어그램 생성 시스템(500)은 하드웨어 프로세서(502) 및 컴퓨터 프로그램 명령어들(506), 즉 실행 가능한 명령어들의 세트로 인코딩된, 즉 그들을 저장하는 비일시적 컴퓨터 판독가능 저장 매체(504)를 포함한다. 명령어들(506)은 IC 제조 시스템에 대한 IC 레이아웃 다이어그램들을 생성하기 위한 명령어들을 포함한다. 프로세서(502)는 버스(508)를 통해 컴퓨터 판독가능 저장 매체(504)와 전기적으로 결합된다. 프로세서(502)는 또한 버스(508)에 의해 I/O 인터페이스(510)와 전기적으로 결합된다. 네트워크 인터페이스(512)가 또한 버스(508)를 통해 프로세서(502)에 전기적으로 접속된다. 네트워크 인터페이스(512)는 네트워크(514)에 접속되며, 따라서 프로세서(502) 및 컴퓨터 판독가능 저장 매체(504)는 네트워크(514)를 통해 외부 요소들에 접속할 수 있다. 프로세서(502)는 컴퓨터 판독가능 저장 매체(504)에 인코딩된 컴퓨터 프로그램 명령어들(506)을 실행하여, IC 레이아웃 다이어그램 생성 시스템(500)으로 하여금 방법들(100 및 400)에서 설명된 바와 같은 동작들의 일부 또는 전부를 수행하는 데 사용될 수 있게 하도록 구성된다.
일부 실시예들에서, 프로세서(502)는 중앙 처리 유닛(central processing unit; CPU), 멀티프로세서, 분산 처리 시스템, 주문형 집적 회로(application specific integrated circuit; ASIC) 및/또는 적절한 처리 유닛이다.
일부 실시예들에서, 컴퓨터 판독가능 저장 매체(504)는 명령어들 및/또는 데이터를 비일시적 방식으로 저장하기 위한 전자, 자기, 광학, 전자기, 적외선 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들어, 컴퓨터 판독가능 저장 매체(504)는 반도체 또는 고체 상태 메모리, 자기 테이프, 이동식 컴퓨터 디스켓, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 강성 자기 디스크 및/또는 광 디스크를 포함한다. 광 디스크들을 사용하는 일부 실시예들에서, 컴퓨터 판독가능 저장 매체(504)는 컴팩트 디스크 판독 전용 메모리(compact disk-read only memory; CD-ROM), 컴팩트 디스크 판독-기입(compact disk-read/write; CD-R/W) 및/또는 디지털 비디오 디스크(digital video disc; DVD)를 포함한다.
일부 실시예들에서, 컴퓨터 판독가능 저장 매체(504)는 IC 레이아웃 다이어그램 생성 시스템(500)이 방법들(100 및 400)의 일부 또는 전부를 수행하게 하도록 구성된 컴퓨터 프로그램 명령어들(506)을 저장한다. 일부 실시예들에서, 컴퓨터 판독가능 저장 매체(504)는 또한 방법들(100 및/또는 400)을 수행하는 데 필요한 정보는 물론, 방법들(100 및/또는 400)의 수행 동안 생성된 정보, 예를 들어 하나 이상의 레이아웃 다이어그램(520), 하나 이상의 피치(522) 및/또는 방법들(100 및/또는 400)의 하나 이상의 동작을 수행하기 위한 명령어들(506)을 저장한다.
I/O 인터페이스(510)는 외부 회로와 결합된다. 일부 실시예들에서, I/O 인터페이스(510)는 정보 및/또는 커맨드들을 프로세서(502)에 통신하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙 패드 및/또는 커서 방향 키들을 포함한다. 일부 실시예들에서, I/O 인터페이스(510)는 프로세서(502)로부터 정보를 통신하기 위한 디스플레이, 신호등 및/또는 오디오 디바이스를 포함한다.
네트워크 인터페이스(512)는 IC 레이아웃 다이어그램 생성 시스템(500)으로 하여금 하나 이상의 다른 컴퓨터 시스템이 접속된 네트워크(514)와 통신할 수 있게 한다. 네트워크 인터페이스(512)는 BLUETOOTH, WIFI, WIMAX, GPRS 또는 WCDMA와 같은 무선 네트워크 인터페이스들; 또는 ETHERNET, USB 또는 IEEE-1394와 같은 유선 네트워크 인터페이스를 포함한다. 일부 실시예들에서, 방법들(100 또는 400) 중 하나 또는 양자는 둘 이상의 IC 레이아웃 다이어그램 생성 시스템(500)에서 구현되고, 하나 이상의 레이아웃 다이어그램(520) 또는 하나 이상의 피치(522)와 같은 정보가 네트워크(514)를 통해 상이한 시스템들(500) 간에 교환된다.
IC 레이아웃 다이어그램 생성 시스템(500)은 IC 레이아웃 다이어그램들을 생성하는 것과 관련된 정보를 수신하도록 구성된다. 정보는 버스(508)를 통해 프로세서(502)로 전달되며, 이어서 하나 이상의 레이아웃 다이어그램(520), 하나 이상의 피치(522) 또는 명령어(506)로서 컴퓨터 판독가능 저장 매체(504)에 저장된다. 일부 실시예들에서, 하나 이상의 레이아웃 다이어그램(520)은 방법(100)(도 1) 및/또는 방법(400)(도 4)에서 액세스된다. 일부 실시예들에서, 하나 이상의 피치(522)는 방법(100)(도 1) 및/또는 방법(400)(도 4)에서 액세스된다.
방법들(100 및 400)의 일부 또는 전부를 실행하도록 구성됨으로써, IC 레이아웃 다이어그램 생성 시스템(500)은 방법들(100 및 400) 및 도 1 내지 도 4와 관련하여 전술한 이점들의 실현을 가능하게 한다.
도 6은 일부 실시예들에 따른, IC 제조 시스템(600) 및 그와 관련된 IC 제조 흐름의 블록도이다.
일반적으로, 시스템(600)은 레이아웃 다이어그램(예컨대, 도 1 내지 도 4 등과 관련하여 전술한 IC 레이아웃 다이어그램(200) 중 어느 하나)을 생성한다. 레이아웃 다이어그램에 기초하여, 시스템(600)은 (A) 하나 이상의 반도체 마스크 또는 (B) 미완성 반도체 집적 회로의 층 내의 적어도 하나의 컴포넌트 중 적어도 하나를 제조한다.
도 6에서, IC 제조 시스템(600)은 IC 디바이스(660)의 제조와 관련된 설계, 개발 및 제조 사이클들 및/또는 서비스들에서 서로 상호 작용하는 설계 하우스(620), 마스크 하우스(630) 및 IC 제작자/제조자("fab")(650)와 같은 엔티티들을 포함한다. 시스템(600) 내의 엔티티들은 통신 네트워크에 의해 접속된다. 일부 실시예들에서, 통신 네트워크는 단일 네트워크이다. 일부 실시예들에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크들이다. 통신 네트워크는 유선 및/또는 무선 통신 채널들을 포함한다. 각각의 엔티티는 나머지 엔티티들 중 하나 이상과 상호 작용하고, 나머지 엔티티들 중 하나 이상에 서비스들을 제공하거나 그들로부터 서비스들을 수신한다. 일부 실시예들에서, 설계 하우스(620), 마스크 하우스(630) 및 IC fab(650) 중 2개 이상이 단일의 더 큰 회사에 의해 소유된다. 일부 실시예들에서, 설계 하우스(620), 마스크 하우스(630) 및 IC fab(650) 중 2개 이상이 공통 시설에 공존 하며 공통 자원들을 사용한다.
설계 하우스(또는 설계 팀)(620)는 IC 설계 레이아웃 다이어그램(622)을 생성한다. IC 설계 레이아웃 다이어그램(622)은 IC 디바이스(660)를 위해 설계된 다 양한 기하학적 패턴들을 포함한다. 기하학적 패턴들은 제조될 IC 디바이스(660)의 다양한 컴포넌트들을 구성하는 금속, 산화물 또는 반도체 층들의 패턴들에 대응한다. 다양한 층들은 다양한 IC 피처들을 형성하도록 결합된다. 예를 들어, IC 설계 레이아웃 다이어그램(622)의 일부는 (실리콘 웨이퍼와 같은) 반도체 기판 및 반도체 기판 상에 배치된 다양한 재료 층들에 형성될 활성 영역, 게이트 전극, 소스 및 드레인, 층간 상호 접속의 금속 라인들 또는 비아들 및 본딩 패드들을 위한 개구들과 같은 다양한 IC 피처들을 포함한다. 설계 하우스(620)는 IC 설계 레이아웃 다이어그램(622)을 형성하기 위한 적절한 설계 절차를 구현한다. 설계 절차는 논리 설계, 물리 설계 또는 장소 및 라우트, 예를 들어 APR 시스템에 의해 수행되는 APR 방법 중 하나 이상을 포함한다. IC 설계 레이아웃 다이어그램(622)은 기하학적 패턴들의 정보를 갖는 하나 이상의 데이터 파일에서 제시된다. 예를 들어, IC 설계 레이아웃 다이어그램(622)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(630)는 데이터 준비(632) 및 마스크 제조(644)를 포함한다. 마스크 하우스(630)는 IC 설계 레이아웃 다이어그램(622)을 사용하여 IC 설계 레이아웃 다이어그램(622)에 따라 IC 디바이스(660)의 다양한 층들을 제조하는 데 사용될 하나 이상의 마스크(645)를 제조한다. 마스크 하우스(630)는 마스크 데이터 준비(632)를 수행하며, 여기서 IC 설계 레이아웃 다이어그램(622)은 대표 데이터 파일(representative data file; "RDF")로 변환된다. 마스크 데이터 준비(632)는 마스크 제조(644)에 RDF를 제공한다. 마스크 제조(644)는 마스크 기입기를 포함한다. 마스크 기입기는 RDF를 마스크(레티클)(645) 또는 반도체 웨이퍼(653)와 같은 기판 상의 이미지로 변환한다. 마스크 레이아웃 준비 회로(632)는 설계 레이아웃 다이어그램을 조작하여 마스크 기입기의 특정 특성들 및/또는 IC fab(650)의 요구들에 따른다. 도 6에서, 마스크 데이터 준비(632) 및 마스크 제조(644)는 별개의 요소들로서 도시된다. 일부 실시예들에서, 마스크 데이터 준비(632) 및 마스크 제조(644)는 집합적으로 마스크 데이터 준비로 지칭될 수 있다.
일부 실시예들에서, 마스크 데이터 준비(632)는 리소그라피 향상 기술들을 사용하여 회절, 간섭, 다른 프로세스 효과 등으로부터 발생할 수 있는 것들과 같은 이미지 에러들을 보상하는 광학 근접 보정(optical proximity correction; OPC)을 포함한다. OPC는 IC 설계 레이아웃 다이어그램(622)을 조정한다. 일부 실시예들에서, 마스크 데이터 준비(632)는 축외 조명, 하위 해상도 보조 피처, 위상 시프팅 마스크, 다른 적절한 기술 등 또는 이들의 조합과 같은 추가적인 해상도 향상 기술들(resolution enhancement techniques; RET)을 포함한다. 일부 실시예들에서, OPC를 역 이미징 문제로 취급하는 역 리소그라피 기술(inverse lithography technology; ILT)도 사용된다.
일부 실시예들에서, 마스크 데이터 준비(632)는 충분한 마진들을 보장하거나, 반도체 제조 프로세스들의 가변성을 설명하거나 기타 등등을 위해 소정의 기하 및/또는 접속성 제한들을 포함하는 마스크 생성 규칙들의 세트를 이용하여 OPC에서의 프로세스들을 거친 IC 설계 레이아웃 다이어그램을 체크하는 마스크 규칙 체커(mask rule checker; MRC)를 포함한다. 일부 실시예들에서, MRC는 마스크 제조(644) 동안 제한들을 보상하기 위해 IC 설계 레이아웃 다이어그램을 수정하며, 이는 마스크 생성 규칙들을 충족시키기 위해 OPC에 의해 수행되는 수정들의 일부를 취소할 수 있다.
일부 실시예들에서, 마스크 데이터 준비(632)는 IC 디바이스(660)를 제조하기 위해 IC fab(650)에 의해 구현될 처리를 시뮬레이션하는 리소그라피 프로세스 체킹(lithography process checking; LPC)을 포함한다. LPC는 IC 설계 레이아웃 다이어그램(622)에 기초하여 이러한 처리를 시뮬레이션하여 IC 디바이스(660)와 같은 시뮬레이션 제조된 디바이스를 생성한다. LPC 시뮬레이션에서의 처리 파라미터들은 IC 제조 사이클의 다양한 프로세스들과 관련된 파라미터들, IC를 제조하기 위해 사용되는 도구들과 관련된 파라미터들 및/또는 제조 프로세스의 다른 양태들을 포함할 수 있다. LPC는 공중 이미지 콘트라스트, 초점 심도(depth of focus; "DOF"), 마스크 오차 향상 인자(mask error enhancement factor; "MEEF"), 다른 적절한 인자 등 또는 이들의 조합과 같은 다양한 인자들을 고려한다. 일부 실시예들에서, 시뮬레이션 제조된 디바이스가 LPC에 의해 생성된 후에, 시뮬레이션된 디바이스가 설계 규칙들을 충족시키기에 충분한 형상에 근접하지 않으면, OPC 및/또는 MRC가 IC 설계 레이아웃 다이어그램(622)을 더 정밀화하기 위해 반복된다.
마스크 데이터 준비(632)에 대한 위의 설명은 명료화를 위해 간소화되었음을 이해해야 한다. 일부 실시예들에서, 데이터 준비(632)는 제조 규칙들에 따라 IC 설계 레이아웃 다이어그램을 수정하기 위한 논리 동작(LOP)과 같은 추가적인 피처들을 포함한다. 또한, 데이터 준비(632) 동안 IC 설계 레이아웃 다이어그램(622)에 적용되는 프로세스들은 다양한 상이한 순서들로 실행될 수 있다.
마스크 데이터 준비(632) 이후 그리고 마스크 제조(644) 동안, 마스크(645) 또는 마스크(645)들의 그룹은 수정된 IC 설계 레이아웃 다이어그램에 기초하여 제조된다. 일부 실시예들에서, 수정된 IC 설계 레이아웃 다이어그램에 기초하여 마스크(포토마스크 또는 레티클)(645) 상에 패턴을 형성하기 위해 전자빔(e 빔) 또는 다수의 전자빔의 메커니즘이 사용된다. 마스크(645)는 다양한 기술들로 형성될 수 있다. 일부 실시예들에서, 마스크(645)는 바이너리 기술을 이용하여 형성된다. 일부 실시예들에서, 마스크 패턴은 불투명 영역들 및 투명 영역들을 포함한다. 웨이퍼 상에 코팅된 이미지 감응 재료 층(예를 들어, 포토레지스트)을 노광하는 데 사용되는 자외선(ultraviolet; UV) 빔과 같은 방사선 빔은 불투명 영역에 의해 차단되고 투명 영역을 통해 투과된다. 일례에서, 마스크(645)의 바이너리 마스크 버전은 투명 기판(예를 들어, 융합 석영) 및 마스크의 불투명 영역들에 코팅된 불투명 재료(예를 들어, 크롬)를 포함한다. 다른 예에서, 마스크(645)는 위상 시프트 기술을 이용하여 형성된다. 마스크(645)의 위상 시프트 마스크(phase shift mask; PSM) 버전에서, 마스크 상에 형성된 패턴 내의 다양한 피처들은 해상도 및 이미징 품질을 향상시키기 위해 적절한 위상차를 갖도록 구성된다. 다양한 예들에서, 위상 시프트 마스크는 감쇠된 PSM 또는 교호하는 PSM일 수 있다. 마스크 제조(644)에 의해 생성된 마스크(들)는 다양한 프로세스들에서 사용된다. 예를 들어, 이러한 마스크(들)는 반도체 웨이퍼(653)에 다양한 도핑 영역들을 형성하기 위한 이온 주입 프로세스에서, 반도체 웨이퍼(653)에 다양한 에칭 영역들을 형성하는 에칭 프로세스에서 그리고/또는 다른 적절한 프로세스들에서 사용된다.
IC fab(650)은 다양한 상이한 IC 제품들의 제조를 위한 하나 이상의 제조 설비를 포함하는 IC 제조 비즈니스이다. 일부 실시예들에서, IC fab(650)은 반도체 파운드리이다. 예를 들어, 복수의 IC 제품의 프론트엔드 제조(FEOL(front-end-of-line) 제조)들을 위한 제조 설비가 있을 수 있는 반면, 제2 제조 설비는 IC 제품들의 상호 접속 및 패키징을 위한 백엔드 제조(BEOL(back-end-of-line) 제조)를 제공할 수 있고, 제3 제조 설비는 파운드리 비즈니스를 위한 다른 서비스들을 제공할 수 있다.
IC fab(650)은 마스크 하우스(630)에 의해 제조된 마스크(또는 마스크들)(645)를 사용하여 IC 디바이스(660)를 제조한다. 따라서, IC fab(650)은 IC 설계 레이아웃 다이어그램(622)을 적어도 간접적으로 사용하여 IC 디바이스(660)를 제조한다. 일부 실시예들에서, 반도체 웨이퍼(653)는 IC 디바이스(660)를 형성하기 위해 마스크(또는 마스크들)(645)를 사용하는 IC fab(650)에 의해 제조된다. 반도체 웨이퍼(653)는 재료 층들이 위에 형성된 실리콘 기판 또는 다른 적절한 기판을 포함한다. 반도체 웨이퍼(653)는 (후속 제조 단계들에서 형성된) 다양한 도핑 영역, 유전성 피처, 다중 레벨 상호 접속부 등 중 하나 이상을 더 포함한다.
집적 회로(IC) 제조 시스템(예를 들어, 도 6과 관련하여 전술한 시스템(600)) 및 이와 관련된 IC 제조 흐름에 관한 상세들은 예를 들어 2016년 2월 9일자로 허여된 미국 특허 제9,256,709호, 2015년 10월 1일에 공개된 미국 예비 허여 공개 제20150278429호, 2014년 2월 6일자로 공개된 미국 예비 허여 공개 제20140040838호 및 2007년 8월 21일자로 허여된 미국 특허 제7,260,442에서 발견되며, 이에 따라 이들 각각의 전체는 참고로 통합된다.
일부 실시예들에서, IC 구조물은 제1 금속층 내에 위치된 제1의 복수의 금속 세그먼트들 - 제1의 복수의 금속 세그먼트들 중 각각의 금속 세그먼트는 제1 방향으로 연장됨 - , 제1 금속층 위에 있는 제2 금속층 내에 위치된 제2의 복수의 금속 세그먼트들 - 제2의 복수의 금속 세그먼트들 중 각각의 금속 세그먼트는 제1 방향에 수직인 제2 방향으로 연장됨 - 및 제2 금속층 위에 있는 제3 금속층 내에 위치된 제3의 복수의 금속 세그먼트들을 포함하고, 제3의 복수의 금속 세그먼트들 중 각각의 금속 세그먼트는 제1 방향으로 연장된다. 제3의 복수의 금속 세그먼트들의 피치는 제2의 복수의 금속 세그먼트들의 피치보다 작다. 일부 실시예들에서, 제2의 복수의 금속 세그먼트들의 피치 및 제3의 복수의 금속 세그먼트들의 피치 각각은 제1의 복수의 금속 세그먼트들의 피치보다 크다. 일부 실시예들에서, 제4의 복수의 금속 세그먼트들이 제3 금속층 위에 있는 제4 금속층 내에 위치되고, 제4의 복수의 금속 세그먼트들 중 각각의 금속 세그먼트는 제2 방향으로 연장되며, 제4의 복수의 금속 세그먼트들의 피치는 제2의 복수의 금속 세그먼트들의 피치보다 크다. 일부 실시예들에서, 제1의 복수의 금속 세그먼트들의 금속 세그먼트는 금속 1 층의 금속 세그먼트 위에 있는다. 일부 실시예들에서, 제1 금속층은 금속 2 층이고, 제2 금속층은 금속 3 층이고, 제3 금속층은 금속 4 층이다. 일부 실시예들에서, 제2의 복수의 금속 세그먼트들의 피치 대 제3의 복수의 금속 세그먼트들의 피치의 비율은 1.25 이상이다. 일부 실시예들에서, IC 구조물은 제2의 복수의 금속 세그먼트들의 금속 세그먼트와 제3의 복수의 금속 세그먼트들의 금속 세그먼트 사이의 슬롯 비아를 포함한다.
일부 실시예들에서, IC의 레이아웃 다이어그램을 생성하는 방법은 금속 2 층 내에 복수의 금속 2 세그먼트들을 배열하는 단계를 포함하고, 복수의 금속 2 세그먼트들의 금속 2 세그먼트는 IC 레이아웃 다이어그램 내의 셀과 오버랩되고, 복수의 금속 2 세그먼트들은 제1 방향으로 제1 피치를 갖는다. 방법은 또한 금속 3 층 내에 복수의 금속 3 세그먼트들을 배열하는 단계 - 복수의 금속 3 세그먼트들은 제1 방향에 수직인 제2 방향으로의 제2 피치를 가짐 - , 및 금속 4 층 내에 복수의 금속 4 세그먼트들을 배열하는 단계를 포함하고, 복수의 금속 4 세그먼트들은 제1 방향으로의 제3 피치를 갖는다. 제3 피치는 제2 피치보다 작고, 복수의 금속 2 세그먼트들을 배열하는 단계, 복수의 금속 3 세그먼트들을 배열하는 단계 또는 복수의 금속 4 세그먼트들을 배열하는 단계 중 적어도 하나는 컴퓨터의 프로세서에 의해 실행된다. 일부 실시예들에서, 복수의 금속 2 세그먼트들의 금속 2 세그먼트는 셀 내의 금속 1 세그먼트와 오버랩된다. 일부 실시예들에서, 제1 방향으로의 셀의 높이 대 제1 피치의 비율은 5 이하이다. 일부 실시예들에서, 셀은 복수의 셀들 중 하나의 셀이고, 금속 2 층 내에 복수의 금속 2 세그먼트들을 배열하는 단계는 복수의 금속 2 세그먼트들 중 적어도 하나의 금속 2 세그먼트가 복수의 셀들 중 각각의 셀과 오버랩되는 단계를 포함한다. 일부 실시예들에서, 제2 피치 대 제3 피치의 비율은 1.25 이상이다. 일부 실시예들에서, 방법은 레이아웃 다이어그램에 기초하여 IC 레이아웃 파일을 생성하는 단계를 더 포함한다. 일부 실시예들에서, 방법은 레이아웃 다이어그램에 기초하여 마스크들의 세트를 생성하는 단계를 더 포함한다.
일부 실시예들에서, IC 레이아웃 다이어그램 생성 시스템은 프로세서 및 하나 이상의 프로그램에 대한 컴퓨터 프로그램 코드를 포함하는 비일시적 컴퓨터 판독가능 저장 매체를 포함한다. 비일시적 컴퓨터 판독가능 저장 매체 및 컴퓨터 프로그램 코드는 프로세서를 이용하여 시스템으로 하여금 셀을 IC 레이아웃 다이어그램 내에 배치하고, 금속 2 세그먼트를 제1 방향으로 제1 피치를 갖는 제1의 복수의 트랙들을 따라 위치시킴으로써 금속 2 세그먼트를 셀에 라우팅하고, 금속 3 세그먼트를 제1 방향에 수직인 제2 방향으로의 제2 피치를 갖는 제2의 복수의 트랙들을 따라 위치시킴으로써 금속 3 세그먼트를 금속 2 세그먼트에 라우팅하고, 금속 4 세그먼트를 제1 방향으로의 제3 피치를 갖는 제3의 복수의 트랙들을 따라 위치시킴으로써 금속 4 세그먼트를 금속 3 세그먼트에 라우팅하고, 셀, 금속 2 세그먼트, 금속 3 세그먼트 및 금속 4 세그먼트에 기초하여 IC 레이아웃 파일을 생성하게 하도록 구성되며, 제3 피치는 제2 피치보다 작다. 일부 실시예들에서, 셀은 제1 방향으로의 셀 높이를 가지며, 셀 높이 대 제1 피치의 비율은 5 이하이다. 일부 실시예들에서, 비일시적 컴퓨터 판독가능 저장 매체 및 컴퓨터 프로그램 코드는 프로세서를 이용하여 시스템으로 하여금 금속 5 세그먼트를 제2 방향으로의 제4 피치를 갖는 제4의 복수의 트랙들을 따라 위치시킴으로써 금속 5 세그먼트를 금속 4 세그먼트에 라우팅하게 하도록 더 구성되며, 제4 피치는 제2 피치 및 제3 피치보다 크다. 일부 실시예들에서, 셀은 복수의 셀들 중 하나의 셀이고, 비일시적 컴퓨터 판독가능 저장 매체 및 컴퓨터 프로그램 코드는 프로세서를 이용하여 시스템으로 하여금 금속 2 세그먼트를 포함하는 복수의 금속 2 세그먼트들, 금속 3 세그먼트를 포함하는 복수의 금속 3 세그먼트들 및 금속 4 세그먼트를 포함하는 복수의 금속 4 세그먼트들 각각의 라우팅에 기초하여 복수의 셀들을 IC 레이아웃 다이어그램 내에 배치하고, 금속 3 세그먼트를 제1 방향에 수직인 제2 방향으로의 제2 피치를 갖는 제2의 복수의 트랙들을 따라 위치시킴으로써 금속 3 세그먼트를 금속 2 세그먼트에 라우팅하게 하도록 더 구성된다. 일부 실시예들에서, 비일시적 컴퓨터 판독가능 저장 매체 및 컴퓨터 프로그램 코드는 프로세서를 이용하여 시스템으로 하여금 금속 4 세그먼트에 대해 설계 규칙 체크를 수행하게 하도록 더 구성된다. 일부 실시예들에서, 비일시적 컴퓨터 판독가능 저장 매체 및 컴퓨터 프로그램 코드는 프로세서를 이용하여 시스템으로 하여금 IC 레이아웃 다이어그램에 기초하여 마스트들의 세트를 생성하게 하도록 더 구성된다.
전술된 내용은 이 분야의 기술자들이 본 개시의 양태들을 더 잘 이해할 수 있도록 여러 실시예의 피처들을 개략적으로 설명한다. 이 분야의 기술자들은 본 명세서에서 소개된 실시예들의 동일한 목적들을 수행하고/하거나 동일한 이점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 이해할 것이다. 또한, 이 분야의 기술자들은 이러한 동등한 구성들이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서의 다양한 변경, 대체 및 변형을 행할 수 있음을 알아야 한다.

Claims (20)

  1. 집적 회로(integrated circuit; IC) 구조물에 있어서,
    제1 금속층 내에 위치된 제1의 복수의 금속 세그먼트들 - 상기 제1의 복수의 금속 세그먼트들 중 각각의 금속 세그먼트는 제1 방향으로 연장됨 - ;
    상기 제1 금속층 위에 있는 제2 금속층 내에 위치된 제2의 복수의 금속 세그먼트들 - 상기 제2의 복수의 금속 세그먼트들 중 각각의 금속 세그먼트는 상기 제1 방향에 수직인 제2 방향으로 연장됨 - ; 및
    상기 제2 금속층 위에 있는 제3 금속층 내에 위치된 제3의 복수의 금속 세그먼트들 - 상기 제3의 복수의 금속 세그먼트들 중 각각의 금속 세그먼트는 상기 제1 방향으로 연장됨 - 을 포함하고,
    상기 제3의 복수의 금속 세그먼트들의 피치는 상기 제2의 복수의 금속 세그먼트들의 피치보다 작은 것인, 집적 회로(IC) 구조물.
  2. 제1항에 있어서, 상기 제2의 복수의 금속 세그먼트들의 피치 및 상기 제3의 복수의 금속 세그먼트들의 피치 각각은, 상기 제1의 복수의 금속 세그먼트들의 피치보다 큰 것인, 집적 회로(IC) 구조물.
  3. 제1항에 있어서, 상기 제3 금속층 위에 있는 제4 금속층 내에 위치된 제4의 복수의 금속 세그먼트들을 더 포함하고, 상기 제4의 복수의 금속 세그먼트들 중 각각의 금속 세그먼트는 상기 제2 방향으로 연장되며, 상기 제4의 복수의 금속 세그먼트들의 피치는 상기 제2의 복수의 금속 세그먼트들의 피치보다 큰 것인, 집적 회로(IC) 구조물.
  4. 제1항에 있어서, 상기 제1의 복수의 금속 세그먼트들의 금속 세그먼트는 금속 1 층(metal one layer)의 금속 세그먼트 위에 있는 것인, 집적 회로(IC) 구조물.
  5. 제1항에 있어서,
    상기 제1 금속층은 금속 2 층(metal two layer)이고,
    상기 제2 금속층은 금속 3 층(metal three layer)이고,
    상기 제3 금속층은 금속 4 층(metal four layer)인 것인, 집적 회로(IC) 구조물.
  6. 제1항에 있어서, 상기 제2의 복수의 금속 세그먼트들의 피치 대 상기 제3의 복수의 금속 세그먼트들의 피치의 비율은 1.25 이상인 것인, 집적 회로(IC) 구조물.
  7. 제1항에 있어서, 상기 제2의 복수의 금속 세그먼트들의 금속 세그먼트와 상기 제3의 복수의 금속 세그먼트들의 금속 세그먼트 사이의 슬롯 비아를 더 포함하는, 집적 회로(IC) 구조물.
  8. 집적 회로(IC) 레이아웃 다이어그램을 생성하는 방법에 있어서,
    금속 2 층 내에 복수의 금속 2 세그먼트들을 배열하는 단계로서,
    상기 복수의 금속 2 세그먼트들의 금속 2 세그먼트는 상기 IC 레이아웃 다이어그램 내의 셀과 오버랩되고,
    상기 복수의 금속 2 세그먼트들은 제1 방향으로 제1 피치를 갖는 것인, 상기 복수의 금속 2 세그먼트들을 배열하는 단계;
    금속 3 층 내에 복수의 금속 3 세그먼트들을 배열하는 단계 - 상기 복수의 금속 3 세그먼트들은 상기 제1 방향에 수직인 제2 방향으로의 제2 피치를 가짐 - ; 및
    금속 4 층 내에 복수의 금속 4 세그먼트들을 배열하는 단계 - 상기 복수의 금속 4 세그먼트들은 상기 제1 방향으로의 제3 피치를 가짐 - 를 포함하고,
    상기 제3 피치는 상기 제2 피치보다 작고,
    상기 복수의 금속 2 세그먼트들을 배열하는 단계, 상기 복수의 금속 3 세그먼트들을 배열하는 단계 또는 상기 복수의 금속 4 세그먼트들을 배열하는 단계 중 적어도 하나는 컴퓨터의 프로세서에 의해 실행되는 것인, 집적 회로(IC) 레이아웃 다이어그램을 생성하는 방법.
  9. 제8항에 있어서, 상기 복수의 금속 2 세그먼트들의 금속 2 세그먼트는 상기 셀 내의 금속 1 세그먼트와 오버랩되는 것인, 방법.
  10. 제8항에 있어서, 상기 제1 방향으로의 셀의 높이 대 상기 제1 피치의 비율은 5 이하인 것인, 방법.
  11. 제8항에 있어서,
    상기 셀은 복수의 셀들 중 하나의 셀이고,
    상기 금속 2 층 내에 복수의 금속 2 세그먼트들을 배열하는 단계는, 상기 복수의 금속 2 세그먼트들 중 적어도 하나의 금속 2 세그먼트가 상기 복수의 셀들 중 각각의 셀과 오버랩되는 단계를 포함하는 것인, 방법.
  12. 제8항에 있어서, 상기 제2 피치 대 상기 제3 피치의 비율은 1.25 이상인 것인, 방법.
  13. 제8항에 있어서, 상기 레이아웃 다이어그램에 기초하여 IC 레이아웃 파일을 생성하는 단계를 더 포함하는, 방법.
  14. 제8항 있어서, 상기 레이아웃 다이어그램에 기초하여 마스크들의 세트를 생성하는 단계를 더 포함하는, 방법.
  15. 집적 회로(IC) 레이아웃 다이어그램 생성 시스템에 있어서,
    프로세서; 및
    하나 이상의 프로그램에 대한 컴퓨터 프로그램 코드를 포함하는 비일시적 컴퓨터 판독가능 저장 매체를 포함하고, 상기 비일시적 컴퓨터 판독가능 저장 매체 및 상기 컴퓨터 프로그램 코드는 상기 프로세서로, 상기 시스템이,
    셀을 IC 레이아웃 다이어그램 내에 배치하게 하고;
    금속 2 세그먼트를 제1 방향으로 제1 피치를 갖는 제1의 복수의 트랙들을 따라 위치시킴으로써 상기 금속 2 세그먼트를 상기 셀에 라우팅하게 하고;
    금속 3 세그먼트를 상기 제1 방향에 수직인 제2 방향으로의 제2 피치를 갖는 제2의 복수의 트랙들을 따라 위치시킴으로써 상기 금속 3 세그먼트를 상기 금속 2 세그먼트에 라우팅하게 하고;
    금속 4 세그먼트를 상기 제1 방향으로의 제3 피치를 갖는 제3의 복수의 트랙들을 따라 위치시킴으로써 상기 금속 4 세그먼트를 상기 금속 3 세그먼트에 라우팅하게 하며;
    상기 셀, 상기 금속 2 세그먼트, 상기 금속 3 세그먼트, 및 상기 금속 4 세그먼트에 기초하여 IC 레이아웃 파일을 생성하게 하도록 구성되고,
    상기 제3 피치는 상기 제2 피치보다 작은 것인, 집적 회로(IC) 레이아웃 다이어그램 생성 시스템.
  16. 제15항에 있어서,
    상기 셀은 상기 제1 방향으로의 셀 높이를 갖고,
    상기 셀 높이 대 상기 제1 피치의 비율은 5 이하인 것인, 집적 회로(IC) 레이아웃 다이어그램 생성 시스템.
  17. 제15항에 있어서, 상기 비일시적 컴퓨터 판독가능 저장 매체 및 상기 컴퓨터 프로그램 코드는 상기 프로세서로, 상기 시스템이 또한,
    금속 5 세그먼트를 상기 제2 방향으로의 제4 피치를 갖는 제4의 복수의 트랙들을 따라 위치시킴으로써 상기 금속 5 세그먼트를 상기 금속 4 세그먼트에 라우팅하게 하도록 구성되며, 상기 제4 피치는 상기 제2 피치 및 상기 제3 피치보다 큰 것인, 집적 회로(IC) 레이아웃 다이어그램 생성 시스템.
  18. 제15항에 있어서,
    상기 셀은 복수의 셀들 중 하나의 셀이고,
    상기 비일시적 컴퓨터 판독가능 저장 매체 및 상기 컴퓨터 프로그램 코드는 상기 프로세서로, 상기 시스템이 또한, 상기 금속 2 세그먼트를 포함하는 복수의 금속 2 세그먼트들, 상기 금속 3 세그먼트를 포함하는 복수의 금속 3 세그먼트들, 및 상기 금속 4 세그먼트를 포함하는 복수의 금속 4 세그먼트들 각각의 라우팅에 기초하여 상기 복수의 셀들을 상기 IC 레이아웃 다이어그램 내에 배치하게 하도록 구성되는 것인, 집적 회로(IC) 레이아웃 다이어그램 생성 시스템.
  19. 제15항에 있어서, 상기 비일시적 컴퓨터 판독가능 저장 매체 및 상기 컴퓨터 프로그램 코드는 상기 프로세서로, 상기 시스템이 또한,
    상기 금속 4 세그먼트에 대해 설계 규칙 체크를 수행하게 하도록 구성되는 것인, 집적 회로(IC) 레이아웃 다이어그램 생성 시스템.
  20. 제15항에 있어서, 상기 비일시적 컴퓨터 판독가능 저장 매체 및 상기 컴퓨터 프로그램 코드는 상기 프로세서로, 상기 시스템이 또한, 상기 IC 레이아웃 다이어그램에 기초하여 마스트들의 세트를 생성하게 하도록 구성되는 것인, 집적 회로(IC) 레이아웃 다이어그램 생성 시스템.
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