TW202001637A - 修正電線佈線布置的佈圖的方法 - Google Patents

Abstract

本案提供一種(修正電線佈線佈置之初始佈圖之)方法，初始佈圖及其版本儲存在非暫態電腦可讀媒體上，該方法包括以下步驟：在初始佈圖之第一導電層中識別佈線圖案及虛擬圖案，每個佈線圖案及虛擬圖案均在第一方向上延伸；以及修正以形成修正佈圖。佈線圖案在電路之表示中起作用。虛擬圖案在電路之表示中不起作用。其中修正步驟包括：將第一跨接圖案及第二跨接圖案添加至第二導電層中，第二導電層在大體上垂直於第一方向之第二方向上延伸，及將通孔圖案添加至第一導電層與第二導電層之間的互連層中。其中互連層表示第一跨接圖案與對應佈線圖案及虛擬圖案之第一端之間的連接物及第二跨接圖案與對應佈線圖案及虛擬圖案之第二端之間的連接物。

Description

修正電線佈線布置的佈圖的方法

本揭示內容是關於一種佈圖方法，特別是關於一種修正電線佈線布置的佈圖方法。

積體電路(integrated circuit；「IC」)包括一或多個半導體元件。表示半導體元件之一種方式為具有稱為佈圖之平面圖。在設計規則之生成佈圖。一組設計規則對對應圖案在佈圖中之放置施加約束，例如，地理/空間限制、連通性限制等等。常常，一組設計規則包括關於間距及相鄰單元或鄰接單元中圖案之間的其他交互作用之設計規則之子集，在此等單元裡圖案表示金屬化層中之導體。

一般來說，一組設計規則特定於一製程/技術節點，藉此將基於佈圖製造半導體元件。設計規則集補償對應製程/技術節點之變化性。此種補償增加由佈圖產生之實際半導體元件將為佈圖所基於之虛擬元件的可接受對應物的可能性。

一種修正電線佈線佈置之初始佈圖之方法，初始佈圖及其版本儲存在非暫態電腦可讀媒體上，該方法包括以下步驟：在初始佈圖之第一導電層中識別佈線圖案及虛擬圖案，每個佈線圖案及虛擬圖案均在第一方向上延伸；以及修正以形成修正佈圖。佈線圖案在電路之表示中起作用。虛擬圖案在電路之表示中不起作用。其中修正步驟包括：將第一跨接圖案及第二跨接圖案添加至第二導電層中，第二導電層在大體上垂直於第一方向之第二方向上延伸，及將通孔圖案添加至第一導電層與第二導電層之間的互連層中。其中互連層表示第一跨接圖案與對應佈線圖案及虛擬圖案之第一端之間的連接物及第二跨接圖案與對應佈線圖案及虛擬圖案之第二端之間的連接物。

100‧‧‧半導體元件

102‧‧‧方塊

104‧‧‧方塊

106‧‧‧方塊

108‧‧‧方塊

110‧‧‧方塊

112‧‧‧方塊

114‧‧‧方塊

116‧‧‧方塊

150‧‧‧半導體元件

152‧‧‧巨集

154‧‧‧電線佈線佈置

200A‧‧‧部分

200B‧‧‧部分

200C‧‧‧部分

210‧‧‧圖案組

212‧‧‧圖案組

214‧‧‧連接器

216‧‧‧連接器

220(1)‧‧‧跨接圖案

220(2)‧‧‧跨接圖案

222‧‧‧通孔圖案

300‧‧‧部分

302‧‧‧佈線圖案

320(1)‧‧‧跨接圖案

320(2)‧‧‧跨接圖案

320(1)'‧‧‧跨接圖案

320(2)'‧‧‧跨接圖案

304(4)‧‧‧虛擬圖案

304(5)‧‧‧虛擬圖案

304(7)‧‧‧虛擬圖案

320(1)'‧‧‧跨接圖案

320(2)'‧‧‧跨接圖案

304(4)‧‧‧虛擬圖案

304(5)‧‧‧虛擬圖案

304(6)‧‧‧虛擬圖案

304(7)‧‧‧虛擬圖案

304(4)'‧‧‧轉換圖案

304(5)'‧‧‧轉換圖案

304(7)'‧‧‧轉換圖案

322‧‧‧通孔圖案

324‧‧‧通孔圖案

400A‧‧‧部分

400B‧‧‧部分

400C‧‧‧部分

402(1)‧‧‧佈線圖案

402(2)‧‧‧佈線圖案

402(3)‧‧‧佈線圖案

420(1)‧‧‧跨接圖案

420(2)‧‧‧跨接圖案

420(1)’‧‧‧跨接圖案

420(2)’‧‧‧跨接圖案

422‧‧‧通孔圖案

424‧‧‧通孔圖案

500‧‧‧方法

502‧‧‧方塊

504‧‧‧方塊

506‧‧‧方塊

510‧‧‧方塊

512‧‧‧方塊

520‧‧‧方塊

522‧‧‧方塊

524‧‧‧方塊

530‧‧‧方塊

532‧‧‧方塊

534‧‧‧方塊

540‧‧‧方塊

542‧‧‧方塊

544‧‧‧方塊

546‧‧‧方塊

600‧‧‧方法

602‧‧‧方塊

604‧‧‧方塊

606‧‧‧方塊

610‧‧‧方塊

612‧‧‧方塊

700‧‧‧EDA系統

702‧‧‧硬體處理器

704‧‧‧儲存媒體

706‧‧‧電腦程式代碼

707‧‧‧標準元件之資料庫

708‧‧‧匯流排

709‧‧‧佈圖

710‧‧‧I/O介面

712‧‧‧網路介面

714‧‧‧網路

742‧‧‧使用者介面

800‧‧‧製造系統

820‧‧‧設計室

822‧‧‧IC設計佈圖

830‧‧‧遮罩室

832‧‧‧資料準備

844‧‧‧遮罩製造

845‧‧‧遮罩

850‧‧‧IC fab

852‧‧‧晶圓製造

853‧‧‧半導體晶圓

860‧‧‧IC裝置

當結合附圖閱讀時，根據以下詳細描述可更好地理解本揭示案之態樣。應注意，根據工業標準實踐，各種特徵未按比例繪製。事實上，為論述清楚，各特徵之尺寸可任意地增加或縮小。

第1A圖根據一或多個實施例為生成及修正初始佈圖之方法的流程圖。

第1B圖根據一或多個實施例為半導體元件100之方塊圖。

第2A圖根據一或多個實施例為初始佈圖之部分的實例。

第2B圖至第2C圖根據一或多個實施例為對第2A圖之佈圖進行後虛擬填充修正之佈圖的對應部分。

第3圖根據一或多個實施例為對第2C圖之佈圖進行後虛擬填充修正之佈圖的一部分。

第4A圖根據一或多個實施例為初始佈圖佈置之部分的實例。

第4B圖至第4C圖根據一或多個實施例為對第4A圖之佈圖進行後虛擬填充修正之佈圖的對應部分。

第5A圖根據一或多個實施例為修正佈圖之方法的流程圖。

第5B圖根據一些實施例為第5A圖之流程圖的方塊的細節流程圖。

第5C圖根據一些實施例為第5B圖之流程圖的方塊的細節流程圖。

第5D圖根據一些實施例為第5B圖之流程圖的方塊的細節流程圖。

第6圖根據一或多個實施例為修正佈圖之方法的流程圖。

第7圖根據一些實施例為電子設計自動化(electronic design automation；EDA)系統之方塊圖。

第8圖根據一些實施例為積體電路(IC)製造系統及與其關聯之IC製造流程的方塊圖。

以下揭示內容提供許多不同實施例或實例，以便實現所提供標的之不同特徵。如下描述部件、數值、操作、材料、佈置等之具體實例以簡化本揭示。當然，此等實例僅為實例且不意欲為限制性。考慮其他元件、數值、操作、材料、佈置等。舉例而言，在隨後描述中在第二特徵上方或在第二特徵上第一特徵之形成可包括第一及第二特徵形成為直接接觸之實施例，以及亦可包括額外特徵可形成在第一及第二特徵之間，使得第一及第二特徵可不直接接觸之實施例。另外，本揭示案在各實例中可重複元件符號及/或字母。此重複為出於簡單清楚之目的，且本身不指示所論述各實施例及/或配置之間之關係。

另外，空間相對用語，諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者，在此為便於描述可用於描述諸圖中所圖示一個元件或特徵與另一(些)元件或(多個)特徵之關係。除圖形中描繪之方向外，空間相對用語意圖是包含元件在使用或操作中之不同的方向。裝置可為不同朝向(旋轉90度或在其他的方向)及可因此同樣地解釋在此使用之空間相對的描述詞。

在一些實施例中，對佈圖進行後虛擬填充修正以減少一或多個佈線圖案之電阻，這減少了與佈線圖案(多個佈線圖案)關聯之信號傳播延遲。在一些實施例中，對於表示第i導電層之佈圖部分，例如已經受虛擬填充製程之第i金屬化層(層M(i))，貫穿佈線圖案之電阻藉由將一或多個相鄰虛擬圖案轉換成具有佈線圖案之電並聯配置而減 小。在一些實施例中，對於表示已經受虛擬填充製程之第i金屬化層之佈圖部分，貫穿兩個或兩個以上佈線圖案(其已為電並聯配置)之電阻藉由將一或多個相鄰虛擬圖案轉換成具有兩個或兩個以上佈線圖案之電並聯配置而進一步減小。藉由減小電阻，與佈線圖案關聯之信號傳播延遲對應地減少。

第1A圖根據一或多個實施例為生成電線佈線佈置之初始佈圖及隨後修正其之方法100的流程圖。

可根據方法100修正之初始佈圖部分的實例包括第2A圖之部分200A(下文論述)、第3圖之部分300(下文論述)等等。在一些實施例中，初始佈圖及其版本儲存在非暫態電腦可讀媒體上，例如，第7圖中之電腦可讀媒體704(下文論述)。根據一些實施例，方法500例如使用EDA系統700(第7圖，下文論述)可實施。

在第1A圖中，方法100包括方塊102至方塊116。在方塊102處，佈線導電層中之圖案以形成包括「佈線圖案」之初始佈圖之前驅物版本。每個佈線圖案為表示導體之功能性導體圖案(下文論述)。並非導電層中所有位置填充有佈線圖案，使得空位置留在佈圖之初始前驅物版本的導電層中。從方塊102，流程進行至方塊104。在方塊104處，對佈圖之前驅物版本執行基於軌跡「虛擬填充」製程(下文論述)，其中虛擬圖案置於導電層中至少一些(即便不是大多數(即便不是全部))空位置中，產生初始佈圖。每個虛擬圖案為非功能性導體圖案(下文論述)。從方塊104， 流程進行至方塊106。

在方塊106處，對佈線圖案進行優先級排序(下文論述)。從方塊106，流程進行至方塊108。在方塊108處，編目虛擬圖案之屬性。在一些實施例中，虛擬圖案之屬性種類用於在虛擬圖案之間進行優先級排序(下文論述)。從方塊108，流程進行至方塊110。

在方塊110處，將第i個虛擬圖案(其中i為非負數整數)轉換成具有對應佈線圖案之電並聯配置(下文論述)。方塊110之結果，修正佈圖。從方塊110，流程進行至方塊112。在方塊112處，決定任意虛擬圖案是否尚未考慮轉換。若決定方塊112之結果為是(意謂已考慮轉換之一或多個虛擬圖案留下)，則流程進行至循環返回至方塊110。若決定方塊112之結果為否(意謂沒有已考慮轉換之虛擬圖案留下)，則流程進行至方塊114。在方塊114處，執行時序及電阻損失(IR位降)分析。假定方塊114之結果為可接受的，則流程進行至方塊116。

在方塊116處，基於修正佈圖，製造(A)一或多個半導體遮罩或(B)半導體元件層中至少一個元件之至少一者。見下文第8圖之論述。在一些實施例中，製造步驟進一步包括基於修正佈圖執行一或多次微影曝光。

第1B圖根據一或多個實施例為半導體元件150之方塊圖。

在第1B圖中，半導體元件150包括電路巨集(以下稱為巨集)152等。在一些實施例中，巨集152為SRAM 巨集。在一些實施例中，巨集152為非SRAM巨集之巨集。巨集152包括電線佈線佈置154等。產生電線佈線佈置154之佈圖的實例包括第2C圖、第3圖及第4C圖之每一者中的佈線佈置佈圖。

第2A圖至第2C圖根據一或多個實施例合起來提供如何將虛擬圖案轉換成具有佈線圖案之電並聯配置的實例。佈線圖案及轉換圖案之電並聯配置展現比單獨採取佈線圖案更低的電阻。因而造成有益的結果為，與佈線圖案及轉換圖案之電並聯配置關聯的信號傳播延遲小於與單獨採取佈線圖案關聯的信號傳播延遲。

更具體地，第2A圖根據一或多個實施例為電線佈線佈置之初始佈圖的部分200A之實例，其將經受修正佈圖之方法。

佈圖之部分200A包括第i導電層，例如金屬化層M(i)，其中i為整數且i

1。在一些實施例中，第i層為金屬化之第四層M_4th。若對應半導體製程技術節點之對應設計規則的編號規定從稱為M(0)之第一層M_1st開始，則第四層M_4th亦稱為M(3)。或者，若編號規定從稱為M(1)之第一層M_1st開始，則第四層M_4th亦稱為M(4)。在一些實施例中，金屬化之第二層及第三層，M_2nd及M_3rd，位於層M_1st與層M_4th之間。在一些實施例中，金屬化之第五層M_5th，相對於層M_1st，位於M_4th之相對側上。

層M(i)包括表示半導體元件中金屬化層之對應導電部分的圖案202及圖案204(1)至圖案204(8)，半導體 元件至少部分地基於包括部分200A之佈圖而製造。圖案202為佈線圖案(下文論述)。圖案204(1)至圖案204(8)為虛擬圖案(下文論述)。

在第2A圖中，層M(i)至少部分地相對於包括在第一方向上延伸之軌跡T(0)至軌跡T(11)的虛格柵被設置。在一些實施例中，第一方向為X軸且描述為橫向。在一些實施例中，軌跡T(0)至軌跡T(11)在第二方向上間隔開。在一些實施例中，第二方向為Y軸且描述為垂向。在一些實施例中，軌跡T(0)至軌跡T(11)垂向間隔開至少一距離，此距離足以確保佈線圖案202及虛擬圖案204(1)至虛擬圖案204(4)中之每一者垂向與其直接鄰居分隔最小分隔距離，最小分隔距離由對應半導體製程技術節點之對應設計規則所要求。

在一些實施例中，佈線圖案(例如，佈線圖案202)為功能性導體圖案，其在某種意義上視為起作用，即由包括佈線圖案之佈圖產生之半導體元件中的對應導體不為電浮動的且反而被包括在信號路徑中，例如控制信號路徑、資料信號路徑、功率路徑等等。在一些實施例中，虛擬圖案(例如，虛擬圖案202(1)至虛擬圖案202(8))在某種意義上不起作用，即由包括虛擬圖案之佈圖產生之半導體元件中的對應導體為電浮動的而不被包括在信號路徑中，例如控制信號路徑、資料信號路徑、功率路徑等等。在一些實施例中，佈線圖案(例如，佈線圖案202)為功能性導體圖案，其在某種意義上視為起作用，即由包括佈線圖案之佈圖產生 之半導體元件中的對應導體表示半導體元件之功率格柵(power grid；PG)之部分。

在一些實施例中，佈圖之部分200A進一步包括圖案組210及圖案組212，其每一者利用具有八邊形形狀之幻線(虛線)顯示。組210及組212之每一者表示電路且此後將稱為電路。為說明之簡明起見，包括在電路210及電路212之每一者中的圖案沒有被繪示。在一些實施例中，電路210及電路212之一或多者為邏輯閘，例如，緩衝器、反相器、NAND、NOR等等。在一些實施例中，電路210及電路212之一或多者為除了邏輯閘外的電路。在一些實施例中，電路210及電路212之每一者提供相同功能。在一些實施例中，電路210及電路212提供對應地不同的功能。在一些實施例中，電路210及/或電路212之一或多個對應輸入/輸出圖案(亦稱為接腳圖案)位於層M(i)中，而電路210及/或電路212之其他圖案位於除了層(i)外的層中。

電路210及電路212被包括在佈圖之部分200A中以促進回想佈線圖案202起作用。因此，佈圖200A進一步包括：連接器214，表示佈線圖案202之第一端與電路210中之一或多個圖案(未圖示)之間的電連接；及連接器216，表示佈線圖案202之第二端與電路212中之一或多個圖案(未圖示)之間的電連接。

在一些實施例中，生成佈圖200A包括以下步驟：在置放任意虛擬圖案之前，將佈線圖案202以及任意其他佈線圖案(未圖示)置於第2A圖中圖示之層(i)中(亦稱 為佈線)，產生部分200A之前驅物版本(未圖示)；及隨後對部分200A之前驅物執行「虛擬填充」製程。部分200A之前驅物展現沿軌跡T(0)至軌跡T(9)之相對較高數目的空位置及對應較低密度之圖案，後者表示半導體元件中對應金屬化層之對應導電部分。在一些實施例中，虛擬填充製程包括分析部分200A之前驅物版本中之佈線圖案的密度，及隨後添加虛擬圖案，例如虛擬圖案204(1)至虛擬圖案204(8)，以便佈線圖案202及虛擬圖案204(1)至虛擬圖案204(8)之組合密度滿足對應半導體製程技術節點之對應設計規則的最小密度。在一些實施例中，選擇最小密度以使圖案密度更均勻，且由此改進對應半導體製程技術節點之化學機械平坦化(chemical mechanical planarization；CMP)製程。在一些實施例中，虛擬填充為基於軌跡的。

在一些實施例中，為了減小佈線圖案202之電阻，將虛擬圖案204(1)至虛擬圖案204(9)之一或多個相鄰者轉換成具有佈線圖案202之電並聯配置，其在以下第2A圖至第2C圖及第3圖之上下文中論述。

更具體地，第2B圖至第2C圖根據一或多個實施例為圖示對佈圖之部分200A(第2A圖)進行後虛擬填充修正的佈圖之對應部分200B至對應部分200C。

對第2B圖至第2C圖進行後虛擬填充修正以減小佈線圖案202之電阻，且從而減少了與佈線圖案202關聯之信號傳播延遲。更特別地，進行第2B圖至第2C圖之後虛擬填充修正以藉由將虛擬圖案204(5)轉換成具有佈線圖案 202之電並聯配置而減小佈線圖案202之電阻。

第2B圖之部分200B類似於第2A圖之部分200A。為簡明之目的，論述將集中在部分200B與部分200A之間的差異上。除了層M(i)之外，部分200B還包括層(i)上方之金屬化層M(i+1)。繼續第2A圖之部分200A的實例，其中層M(i)為層M(4)，則層M(i+1)為層M(5)。在一些實施例中，除了層M(i)之外，部分200B還包括層(i)下之金屬化層M(i-1)。繼續第2A圖之部分200A的實例，其中層M(i)為層M(4)，則層M(i-1)為層M(3)。

在第2B圖中，跨接圖案220(1)及跨接圖案220(2)被包括在層M(i+1)中且經設置以對應地疊覆佈線圖案202及虛擬圖案204(5)之對應第一端及第二端。跨接圖案220(1)至跨接圖案220(2)表示半導體元件中金屬化層之對應導電部分，半導體元件至少部分地基於包括部分200B之佈圖而製造。在第2B圖中，層M(i+1)至少部分地相對於包括在第二方向，例如Y軸(其描述為垂向)上延伸之軌跡(未圖示)的虛格柵，被設置。

第2C圖之部分200C類似於第2B圖之部分200B。為簡明之目的，論述將集中在部分200C與部分200B之間的差異上。除了層M(i)及層M(i+1)，部分200C包括層(i)與層(i+1)之間的互連層VIA(i)。繼續第2A圖之部分200A的實例，其中層M(i)為層M(4)，則層VIA(i)為層VIA(4)。

在第2C圖中，通孔圖案222包括在層VIA(i)中 且設置在跨接圖案220(1)至跨接圖案220(2)疊覆佈線圖案202及虛擬圖案204(5)之對應第一端及第二端的位置處。通孔圖案222表示半導體元件中對應互連層之對應通孔，半導體元件至少部分地基於包括部分200C之佈圖而製造。

跨接圖案220(1)至跨接圖案220(2)及第2C圖之部分200C中之對應通孔圖案222的組合將第2A圖至第2B圖之虛擬圖案204(5)佈置成具有佈線圖案202之電並聯配置。因此，第2A圖至第2B圖之虛擬圖案204(5)在第2C圖中示為轉換圖案204(5)'。

佈線圖案202及轉換圖案204(5)'之電並聯配置展現比單獨採取佈線圖案202更低的電阻。作為有益結果，與佈線圖案202及轉換圖案204(5)'之電並聯配置關聯的信號傳播延遲小於與單獨採取佈線圖案202關聯的信號傳播延遲。

為描述之簡明起見，第2A圖至第2C圖假定虛擬圖案204(5)可用於轉換成具有佈線圖案202之電並聯配置。更具體地，虛擬圖案204(5)為可用的之假定包括：假定虛擬圖案204(5)為虛擬圖案而非另一佈線圖案；假定在層M(i+1)中存在未佔用間距，間距中放置跨接圖案220(1)至跨接圖案220(2)以便對應地疊覆佈線圖案202及虛擬圖案204(5)之對應第一端及第二端；假定在層VIA(i)中存在未佔用間距，間距中將通孔圖案222放置在佈線圖案202及虛擬圖案204(5)之每一者的第一端及第二端由對應跨接圖案220(1)至跨接圖案220(2)對應地疊覆之處；或其相似之 物。所有轉換圖案都曾為虛擬圖案。並非所有虛擬圖案可變為轉換圖案，即，並非所有虛擬圖案可轉換。虛擬圖案轉換可用性之決定在例如第5A圖至第5D圖之流程圖之上下文中更詳細地論述。

在一些實施例中，相對於給定金屬化層中之給定佈線圖案，可用虛擬圖案之轉換為迭代的且持續到滿足一或多個停止準則為止。在一些實施例中，迭代地考慮每個虛擬圖案用於轉換，其中停止準則為沒有未考慮轉換之虛擬圖案留下，即沒有尚未考慮轉換之虛擬圖案留下。

第3圖根據一或多個實施例提供如何將一或多個虛擬圖案轉換成具有佈線圖案之電並聯配置的實例。

更具體地，第3圖根據一或多個實施例為圖示對佈圖之部分200C(第2C圖)進行後虛擬填充修正的佈圖之部分300。

進行第3圖之後虛擬填充修正以減少佈線圖案302之電阻，且由此減少了與佈線圖案302關聯之信號傳播延遲。更具體地，進行第3圖之後虛擬填充修正以藉由將虛擬圖案304(4)及虛擬圖案304(7)以及虛擬圖案304(5)轉換成具有佈線圖案302之電並聯配置而減小佈線圖案302之電阻。

第3圖之部分300類似於第2C圖之部分200C。為簡明之目的，論述將集中在部分300與部分200C之間的差異上。在第3圖中，對應於第2C圖之跨接圖案220(1)及跨接圖案220(2)的跨接圖案，已經延伸以對應地疊覆虛擬圖 案304(4)及虛擬圖案304(7)之對應第一端及第二端，以及佈線圖案302及虛擬圖案304(5)，且因此稱為跨接圖案320(1)'及跨接圖案320(2)'。

在第3圖中，除了通孔圖案322，通孔圖案324已經包括在層VIA(i)中，後者設置在跨接圖案320(1)'至跨接圖案320(2)'對應地疊覆虛擬圖案304(4)及虛擬圖案304(7)之對應第一端及第二端之處，以及設置在佈線圖案302及虛擬圖案304(5)之第一端及第二端之處。

跨接圖案320(1)'至跨接圖案320(2)'與第3圖之部分300中之對應通孔圖案322及通孔圖案324的組合將第3C圖之虛擬圖案304(4)及虛擬圖案304(7)佈置成具有佈線圖案302及轉換圖案304(5)'之電並聯配置。因此，第3圖之虛擬圖案304(4)及虛擬圖案304(7)在第3圖中示為轉換圖案304(4)'及轉換圖案304(7)'。

佈線圖案302及轉換圖案304(4)'、轉換圖案304(5)'及轉換圖案304(7)'之電並聯配置展現比佈線圖案302及轉換圖案304(5)'對更低的電阻。作為有益的結果，與佈線圖案302及轉換圖案304(4)'、轉換圖案304(5)'及轉換圖案304(7)'之電並聯配置關聯的信號傳播延遲小於與佈線圖案302及轉換圖案304(5)'對關聯的信號傳播延遲。

為描述之簡明起見，第3圖假定虛擬圖案304(4)及虛擬圖案304(7)對於轉換成具有佈線圖案302之電並聯配置為可用的，且虛擬圖案304(6)對於轉換成具有佈線圖案302之電並聯配置不可用。因此，例如，在虛擬圖 案304(6)之端部由對應跨接圖案320(1)'及跨接圖案320(2)'疊覆之位置處未圖示通孔圖案322。此外，虛擬圖案轉換可用性之決定在上下文，例如第5A圖至第5D圖之流程圖中更詳細地論述。

在一些實施例中，轉化製程適於單個佈線圖案。在一些實施例中，轉換製程適於單個佈線圖案及已在電並聯配置中的圖案。

第4A圖至第4C圖根據一或多個實施例合起來提供將虛擬圖案轉換成具有佈線圖案之現有電並聯配置之電並聯配置的實例。具有佈線圖案之現有電並聯配置的虛擬圖案之電並聯配置展現比單獨採取之佈線圖案之現有電並聯配置更低之電阻。作為有益結果，與具有佈線圖案之現有電並聯配置的虛擬圖案的電並聯配置關聯之信號傳播延遲小於與單獨採用之佈線圖案之現有電並聯配置關聯之信號傳播延遲。

更具體地，第4A圖根據一或多個實施例為電線佈線佈置之初始佈圖之部分400A的實例，其將經受修正佈圖之方法。

第4A圖之部分400A類似於第2A圖之部分200A。為簡明起見，相比於類似處，論述將更多集中在部分400A與部分200A之間的差異上。第4A圖之部分400A之佈線圖案402(2)對應於第2A圖之部分200A之佈線圖案202。第4A圖之部分400A中之佈線圖案402(1)及佈線圖案402(3)具有替換之對應虛擬圖案204(4)及虛擬圖案 204(5)。結果，第4A圖之部分400A中之虛擬圖案404(4)至虛擬圖案404(6)對應於第2A圖之部分200A中的虛擬部分204(6)至虛擬部分204(8)。

第4A圖之部分400A類似於第2C圖之部分200C。為簡明起見，相比於類似處，論述將更多集中在部分400A與部分200C之間的差異上。在第4A圖中，跨接圖案420(1)及跨接圖案420(2)包括在層M(i+1)中且設置成以便對應地疊覆佈線圖案402(1)、佈線圖案402(2)及佈線圖案402(3)之對應第一端及第二端。通孔圖案422包括在層VIA(i)中且設置在跨接圖案420(1)至跨接圖案420(2)對應地疊覆佈線圖案402(1)、佈線圖案402(2)及佈線圖案402(3)之對應第一端及第二端之處。

更具體地，第4B圖至第4C圖根據一或多個實施例為圖示對佈圖之部分400A(第4A圖)進行後虛擬填充修正之佈圖的對應部分400B至部分400C。

進行第4B圖至第4C圖之後虛擬填充修正以減小佈線圖案402(1)至佈線圖案402(3)之電並聯配置的電阻，且由此減少與佈線圖案402(1)至佈線圖案402(3)之電並聯配置關聯的信號傳播延遲。更具體地，進行第4B圖至第4C圖之後虛擬填充修正以藉由將虛擬圖案404(5)轉換成具有佈線圖案402(1)至佈線圖案402(3)之現有電並聯配置的電並聯配置，來減小佈線圖案402(1)至佈線圖案402(3)之電並聯配置的電阻。

第4B圖之部分400B類似於第4A圖之部分 400A。為簡明起見，論述將集中在部分400B與部分400A之間的差異上。在第4B圖中，第4A圖之跨接圖案420(1)及跨接圖案420(2)已經延伸以便疊覆虛擬圖案404(5)之對應第一端及第二端，以及佈線圖案402(1)、佈線圖案402(2)及佈線圖案402(3)，且因此稱為跨接圖案420(1)'及跨接圖案420(2)'。

第4C圖之部分400C類似於第4B圖之部分400B。為簡明起見，論述將集中在部分400C與部分400B之間的差異上。在第4C圖中，附加通孔圖案424包括在層VIA(i)且設置在跨接圖案220(1)'至跨接圖案220(2)'疊覆虛擬圖案404(5)之對應第一端及第二端之處，以及設置在佈線圖案402(1)至佈線圖案402(3)之對應第一端及第二端之處。

跨接圖案420(1)'至跨接圖案420(2)'與第4C圖之部分400C中的對應通孔圖案422及通孔圖案424的組合將虛擬圖案404(5)佈置成具有佈線圖案402(1)、佈線圖案402(2)及佈線圖案402(3)之現有電並聯配置的電並聯配置。因此，第4B圖之虛擬圖案404(5)在第4C圖中圖示為轉換圖案404(5)'。

轉換圖案404(5)'及佈線圖案402(1)至佈線圖案402(3)之電並聯配置展現比單獨採取之佈線圖案402(1)之現有電並聯配置更低之電阻。作為有益結果，與轉換圖案404(5)'及佈線圖案402(1)至佈線圖案402(3)之電並聯配置關聯之信號傳播延遲小於單獨採取之佈線圖案402(1)之 現有電並聯配置關聯的信號傳播延遲。

為描述之簡明起見，第4C圖假定虛擬圖案404(5)對於轉換成具有佈線圖案402(1)至佈線圖案402(3)之電並聯配置為可用的，且虛擬圖案404(4)對於轉換成具有佈線圖案402(1)至佈線圖案402(3)之電並聯配置為不可用的。因此，例如，在由對應跨接圖案420(1)'及跨接圖案420(2)'疊覆之虛擬圖案404(4)之端部的位置處，通孔圖案422或通孔圖案424沒有被繪示。

第5A圖根據一或多個實施例為修正電線佈線佈置之初始佈圖之方法500的流程圖。

方法500被另外描述為一種將一或多個相鄰虛擬圖案轉換成具有佈線圖案之電並聯配置的方法，其為轉換製程之實例。

可根據方法500修正之初始佈圖之部分的實例包括第2A圖之部分200A、第3圖之部分300等等。在一些實施例中，初始佈圖及其版本儲存在非暫態電腦可讀媒體上，例如第7圖之704(下文論述)。根據一些實施例可實施方法500，例如使用EDA系統700(第7圖，下文論述)。

在第5A圖中，方法500包括方塊502至方塊506。在方塊502處，在初始佈圖之第一導電層中，識別佈線圖案及虛擬圖案於第一導電層中。第一導電層之實例為第2A圖之部分200A之層M(i)。佈線圖案之實例為第2A圖之部分200A之佈線圖案202。虛擬圖案之實例為第2A圖之部分200A之虛擬圖案204(5)。佈線圖案及虛擬圖案之每一者 在第一方向上延伸。第一方向之實例為X軸且描述為橫向。在佈圖為電路之表示的情況下，佈線圖案及虛擬圖案對應地為功能性及非功能性的。從方塊502，流程進行至方塊504。

在方塊504處，將初始佈圖修正為修正佈圖。方塊504包括方塊510至方塊512。在方塊510處，將第一跨接圖案及第二跨接圖案添加至第二導電層中。第二導電層之實例為第2B圖之部分200B之層M(i+1)。第一跨接圖案及第二跨接圖案在實質上垂直於第一方向之第二方向上延伸。在將第一方向假定為X軸之情況下，第二方向之對應實例為Y軸且描述為垂向。第一跨接圖案及第二跨接圖案之實例包括第2B圖之部分200B之跨接圖案220(1)及跨接圖案220(2)。從方塊510，流程進行至方塊512。

在方塊512處，將通孔圖案添加至第一導電層與第二導電層之間的互連層。通孔圖案表示第一跨接圖案及第二跨接圖案與佈線圖案及虛擬圖案之對應第一端及第二端之間的對應連接物。通孔圖案之實例包括第2C圖之通孔圖案222。從方塊512，流程離開方塊504並進行至方塊506。

在方塊506處，基於修正佈圖，製造(A)一或多個半導體遮罩及(B)半導體元件層中之至少一個元件之至少一者。見第8圖之以下論述。在一些實施例中，製造步驟進一步包括基於修正佈圖執行一或多次微影曝光。

第5B圖根據一些實施例為圖示關於方法500之方塊502之更多細節的流程圖。

在第5B圖中，方塊502(其於此重述，為識別 佈線圖案及虛擬圖案)圖示為包括方塊520至方塊524。在方塊520處，選擇第一導電層中之導體圖案作為候選圖案，其相對於第二方向(例如，垂直方向)疊覆佈線圖案之部分。選為候選圖案之虛擬圖案之實例包括第2A圖之虛擬圖案204(1)、虛擬圖案204(2)、虛擬圖案204(3)、虛擬圖案204(5)、虛擬圖案204(6)、虛擬圖案204(7)及虛擬圖案204(8)。從方塊520，流程進行至方塊522。

在方塊522處，決定候選圖案是否適於與佈線圖案平行地電耦接。相對於第5C圖至第5D圖更詳細地論述此種決定(下文論述)。從方塊522，流程進行至方塊524。在方塊524處，假定候選圖案為合適的，將此候選圖案設為虛擬圖案。

第5C圖根據一些實施例為圖示關於第5B圖之方塊522之更多細節的流程圖。

在第5C圖中，方塊522(其於此重述，為決定候選圖案是否適於與佈線圖案平行地電耦接)圖示為包括方塊530至方塊534。在方塊530處，決定候選圖案是否為非功能性圖案。在第2A圖之部分200A之示例性上下文中，其中佈線圖案對應於佈線圖案202，候選圖案對應於虛擬圖案204(1)至虛擬圖案204(8)，其均不起作用。在另一示例性上下文中，即第3圖之部分300，若佈線圖案對應於佈線圖案302(2)，則另外圖案包括佈線圖案302(1)及佈線圖案302(3)，及虛擬圖案304(1)至虛擬圖案304(6)。因而，並非所有的另外圖案皆不起作用。虛擬圖案304(1)至虛擬圖 案304(6)不起作用，但佈線圖案302(1)及佈線圖案302(3)起作用。假定候選圖案不起作用，則從方塊530，流程進行至方塊532。

在方塊532處，決定第二導電層中將對應於第一跨接圖案及第二跨接圖案之位置是否為空的。一或多個位置可能不為空的，例如，由於已經被分配給另一功能性佈線。假定第二導電層中之位置為可用的，則從方塊532，流程進行至方塊534。在方塊534處，決定互連層中將對應於通孔圖案之位置是否為空的。一或多個位置可能不為空的，例如，由於已經被分配給另一功能性佈線。

第5D圖根據一些實施例為圖示關於第5B圖之方塊522之更多細節的流程圖。

第5D圖類似於第5C圖，但比第5C圖更詳細。

在第5C圖中，方塊522(其於此重述，為決定候選圖案是否適於與佈線圖案平行地電耦接)圖示為包括方塊540至方塊546。在方塊540處，進行決定候選圖案是否為功能性圖案。若方塊540之結果為是(意謂候選圖案起作用)，則流程進行至方塊546(下文論述)。若方塊540之結果為否(意謂候選圖案不起作用)，則流程進行至方塊542。

在方塊542處，決定第二導電層中將對應於第一跨接圖案及第二跨接圖案之一或多個位置是否不為空的。若方塊542之結果為是(意謂一或多個位置不為空的)，則流程進行至方塊546(下文論述)。若方塊542之結果為 否(意謂沒有一處位置不為空的，即所有位置皆為空的)，則流程進行至方塊544。

在方塊544處，決定互連層中將對應於通孔圖案之一或多個位置是否不為空的。

若方塊544之結果為是(意謂一或多個位置不為空的)，則流程進行至方塊546(下文論述)。若方塊544之結果為否(意謂沒有一處位置不為空的，即所有位置皆為空的)，則流程進行至方塊524。在方塊524處，將此候選圖案設為虛擬圖案。

如上所述，根據對應決定之決定結果，流程從方塊540至方塊542之每一者進行至方塊546。在方塊546處，至少方塊540，及潛在地方塊542至方塊544，被重複用於另一候選圖案。

第6圖根據一或多個實施例為修正電線佈線佈置之初始佈圖之方法600的流程圖。

方法600被另外描述為一種將一或多個相鄰虛擬圖案轉換成具有佈線圖案之現有電並聯配置之電並聯配置的方法，其為轉換製程之實例。

可根據方法600修正之初始佈圖之部分的實例包括第3圖之部分300等等。在一些實施例中，初始佈圖及其版本儲存在非暫態電腦可讀媒體上，例如第7圖之704(下文論述)。根據一些實施例可實施方法600，例如使用EDA系統700(第7圖，下文論述)。

在第6圖中，方法600包括方塊602至方塊 606。在方塊602處，在初始佈圖之第一導電層中，識別至少第一佈線圖案及第二佈線圖案及虛擬圖案於第一導電層中，此至少第一佈線圖案及第二佈線圖案處於現有電並聯配置中。第一導電層之實例為第4A圖之部分400A之層M(i)，其對應於第2A圖之部分200A之層M(i)。至少第一佈線圖案及第二佈線圖案之實例為第4A圖之部分400A的佈線圖案402(1)、佈線圖案402(2)及佈線圖案402(3)。虛擬圖案之實例為第4A圖之部分400A之虛擬圖案404(5)。至少第一佈線圖案及第二佈線圖案及虛擬圖案之每一者在第一方向上延伸。第一方向之實例為X軸且描述為橫向。在佈圖為電路之表示的情況下，至少第一佈線圖案及第二佈線圖案及虛擬圖案對應地為功能性及非功能性的。從方塊602，流程進行至方塊604。

在方塊604處，將初始佈圖修正為修正佈圖。方塊604包括方塊610至方塊612。在方塊610處，將至第二導電層中的第一跨接圖案及第二跨接圖案延伸至疊覆對應可改變的虛擬圖案的第一端與第二端。第二導電層之實例為第4A圖之部分400A之層M(i+1)，其對應於第2B圖之部分200B之層M(i+1)。第一跨接圖案及第二跨接圖案以大體上垂直於第一方向之第二方向延伸。在將第一方向假定為X軸之情況下，第二方向之對應實例為Y軸且描述為垂向。第一跨接圖案及第二跨接圖案之實例包括第4A圖之部分400A之跨接圖案420(1)及跨接圖案420(2)。延伸的跨接圖案的第一端與第二端的實例包括第4B圖之部分400B之跨接圖 案420(1)’及跨接圖案420(2)’。可改變的虛擬圖案的實例為第4B圖之虛擬圖案404(5)。從方塊610，流程進行至方塊612。

在方塊612處，將通孔圖案添加至第一導電層與第二導電層之間的互連層。通孔圖案表示第一跨接圖案及第二跨接圖案與至少第一佈線圖案及第二佈線圖案及虛擬圖案之對應第一端及第二端之間的對應連接物。通孔圖案之實例包括第4C圖之通孔圖案424。從方塊612，流程離開方塊604並進行至方塊606。

在方塊606處，基於修正佈圖，製造(A)一或多個半導體遮罩及(B)半導體元件層中之至少一個元件之至少一者。見第8圖之以下論述。在一些實施例中，製造步驟進一步包括基於修正佈圖執行一或多次微影曝光。

在一些實施例中，轉換製程以包括第一迴路、第二迴路及第三迴路之嵌套迴路方式進行迭代。第一迴路根據增加平行化級進行迭代(見下文論述)，其中平行化級表示配置為與給定佈線圖案電並聯之虛擬圖案的數目。第二迴路，即第一迴路之內部，根據哪個佈線圖案當前正在增加其平行化而進行迭代(見下文論述)。第三迴路，即第二迴路之內部，根據哪個佈線圖案當前正在轉化成具有佈線圖案之平行配置進行迭代。

在一些實施例中，每次通過第一迴路(其具有指數i，其中i為非負數整數)藉由將虛擬圖案逐步添加至將轉換成具有給定佈線圖案之電並聯配置之許多虛擬圖案，而 增加平行化之當前目標級(第i級)。在第一次通過第一迴路之前，假定沒有虛擬圖案在具有對應佈線圖案之電並聯配置中，使得第一次通過第一迴路(i=0)對應地將一個虛擬圖案(若可用)添加至給定佈線圖案。在一些實施例中，當滿足一或多個停止準則或當不再可實現平行化時流程離開第一迴路，因為沒有對轉換仍然有用的虛擬圖案。

在一些實施例中，每一次通過第二迴路(其具有指數j，其中j為非負數整數)藉由將第j個佈線圖案置於具有虛擬佈線圖案之電並聯配置中，迭代地改善當前目標佈線圖案(第j個佈線圖案)(或佈線圖案之當前目標現有電並聯配置)之電阻。當沒有佈線圖案仍然未評估，即所有圖案已經評估，流程離開第二迴路。在離開第二迴路時，第一迴路遞增至第(i+1)平行化級。在一些實施例中，如上文關於第5A圖至第5D圖所述，將轉換製程應用於給定佈線圖案。

在一些實施例中，每一次通過第三迴路(其具有指數k，其中k為非負數整數)迭代地考慮用於轉換之第k個虛擬圖案。當識別並轉換虛擬圖案時，或當沒有虛擬圖案仍然對轉換有用時，流程離開第三迴路。在離開第三迴路時，第二迴路遞增至第(j+1)個佈線圖案。

在一些實施例中，根據佈線圖案之優先序列，進行第二迴路之迭代。在一些實施例中，優先序列從最高優先級至最低優先級，例如，在j=0之第j個佈線圖案表示最高優先級圖案之情況下，j=1之第j個佈線圖案表示下一個最高 優先級圖案，依此類推。在一些實施例中，優先序列係基於給定佈線圖案電連接之一或多個電路的態樣。

在一些實施例中，關於第二迴路，考慮給定佈線圖案是否為佈線圖案之現有電並聯配置之一員。更具體地，若第j個佈線圖案為佈線圖案之現有電並聯配置之一員，其中另一員已經在第一迴路之第i次迭代期間被作為目標，則第二迴路從第j個佈線圖案遞增至第(j+1)個佈線圖案。

在一些實施例中，當實現第j個佈線圖案之平行化級時，第二迴路從第j個佈線圖案遞增至第(j+1)個佈線圖案，其與許多佈線圖案匹配，此等佈線圖案當轉換製程開始時與第j個佈線圖案處於電並聯配置。例如，若當轉換製程開始時第j個佈線圖案與另一給定佈線圖案處於電並聯配置，則當決定關於第j個佈線圖案實現兩個平行化級時，即當兩個虛擬圖案已經轉換成具有第j個佈線圖案及另一給定佈線圖案之電並聯配置時，流程離開第二迴路。

在一些實施例中，第三迴路在優先級基礎上通過未考慮之虛擬圖案遞增。在一些實施例中，根據未考慮虛擬圖案之一或多個對應屬性對未考慮虛擬圖案進行優先級排序。在一些實施例中，根據層M(i)距離第j個佈線圖案之距離對未考慮虛擬圖案進行優先級排序，其中第k個虛擬圖案表示距離最靠近第j個佈線圖案之虛擬圖案，第(k+1)個虛擬圖案表示下一個距離最靠近第j個佈線圖案之虛擬圖案，依此類推。在一些實施例中，其中第一虛擬圖案及第二虛擬 圖案距離第j個佈線圖案之距離相等，施加一或多個附加因素以排列對應第一虛擬圖案及第二虛擬圖案。在一些實施例中，附加因素為從給定虛擬圖案至對應最靠近另一佈線圖案(除了第j個佈線圖案)之距離。在一些實施例中，若從第一虛擬圖案至第一最接近另一佈線圖案之第一距離小於第二虛擬圖案至第二最接近另一佈線圖案之第二距離，則第一虛擬圖案等級高於第二虛擬圖案，使得第一虛擬圖案變成第k個虛擬圖案及第二虛擬圖案變成第(k+1)個虛擬圖案。

第7圖根據一些實施例為電子設計自動化(EDA)系統700之方塊圖。

在一些實施例中，EDA系統700包括APR系統。設計佈圖之本文所述方法表示電線佈線佈置，例如，根據一或多個實施例可使用EDA系統700實施。

在一些實施例中，EDA系統700為通用計算裝置，包括硬體處理器702及非暫態電腦可讀儲存媒體704。另外，儲存媒體704使用電腦程式代碼706編碼，即儲存電腦程式代碼706，電腦程式代碼706即為可執行指令組。藉由硬體處理器702執行指令706表示(至少部分地)EDA工具，其根據一或多個製程及/或方法(以下，所述製程及/或方法)來實施，例如本文所述之部分或全部的方法。

處理器702經由匯流排708電耦接至電腦可讀儲存媒體704。處理器702亦經由匯流排708電耦接至I/O介面710。網路介面712亦經由匯流排708電連接至處理器702。網路介面712連接至網路714，以便處理器702及電腦 可讀儲存媒體704能夠經由網路714連接至外部元件。處理器702經配置以執行在電腦可讀儲存媒體704中編碼之電腦程式代碼706，以致使系統700對於執行所述製程及/或方法之部分或全部是有用的。在一或多個實施例中，處理器702為中央處理器(central processing unit；CPU)、多處理器、分散式處理系統、特殊應用積體電路(application specific integrated circuit；ASIC)、及/或適當處理單元。

在一或多個實施例中，電腦可讀儲存媒體704為電子、磁性的、光學的、電磁的、紅外線及/或半導體系統(或設備或裝置)。例如，電腦可讀儲存媒體704包括半導體或固態記憶體、磁帶、可移動電腦磁碟、隨機存取記憶體(random access memory；RAM)、唯讀記憶體(read-only memory；ROM)、剛性磁碟及/或光碟。在使用光碟之一或多個實施例中，電腦可讀儲存媒體704包括唯讀光碟記憶體(compact disk read only memory；CD-ROM)、讀/寫光碟(CD-R/W)、及/或數字視訊光碟(digital video disc；DVD)。

在一或多個實施例中，儲存媒體704儲存電腦程式代碼706，此電腦程式代碼706經配置以致使系統700(其中此種執行表示(至少部分地)EDA工具)對於執行所述製程及/或方法之部分或全部是有用的。在一或多個實施例中，儲存媒體704亦儲存促進執行所述製程及/或方法之部分或全部的資訊。在一或多個實施例中，儲存媒體704儲存包括如本文揭示之此種標準元件之標準元件之資料庫 707。在一或多個實施例中，儲存媒體704儲存一或多個佈圖709。

EDA系統700包括I/O介面710。I/O介面710耦接至外部電路。在一或多個實施例中，I/O介面710包括鍵盤、鍵區、滑鼠、軌跡球、軌跡板、觸摸屏、及/或游標方向鍵以用於與處理器702交換資訊及命令。

EDA系統700亦包括與處理器702耦接之網路介面712。網路介面712允許系統700與網路714通信，一或多個其他電腦系統連接至網路714。網路介面712包括無線網路介面，諸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或包括有線網路介面，諸如ETHERNET、USB或IEEE-1364。在一或多個實施例中，在兩個或兩個以上系統700中實施所述製程及/或方法之部分或全部。

系統700經配置以經由I/O介面710接收資訊。經由I/O介面710接收之資訊包括指令、資料、設計規則、標準單元之資料庫、及/或用於藉由處理器702處理之其他參數的一或多個。資訊經由匯流排708傳遞至處理器702。EDA系統700經配置以經由I/O介面710接收有關UI之資訊。資訊儲存在作為使用者介面(user interface；UI)742之電腦可讀媒體704中。

在一些實施例中，所述製程及/或方法之部分或全部實施為藉由處理器執行之獨立軟體應用。在一些實施例中，所述製程及/或方法之部分或全部實施為一軟體應用，此軟體應用為額外軟體應用之部分。在一些實施例中，所述 製程及/或方法之部分或全部實施為一軟體應用之外掛程式。在一些實施例中，所述製程及/或方法之至少一個實施為一軟體應用，此軟體應用為EDA工具之部分。在一些實施例中，所述製程及/或方法之部分或全部實施為由EDA系統700使用之軟體應用。在一些實施例中，包括標準元件之佈圖使用諸如VIRTUOSO®之工具或另一適當佈局生成工具生成，VIRTUOSO®可從CADENCE DESIGN SYSTEMS公司購得。

在一些實施例中，製程作為在非暫態電腦可讀記錄媒體中儲存之程式的函數實現。非短暫電腦可讀記錄媒體之實例包括但不限制於，外部的/可移動的及/或內部的/嵌入的儲存器或記憶體單元，例如，諸如DVD之光碟、諸如硬碟之磁碟、諸如ROM、RAM記憶體卡等之半導體記憶體之一或多者。

第8圖根據一些實施例為積體電路(IC)製造系統800及與其關聯之IC製造流程之方塊圖。

在一些實施例中，基於佈圖，使用製造系統800製造(A)一或多個半導體遮罩或(B)半導體積體電路層中之至少一個元件之至少一者。

在第8圖中，IC製造系統800包括實體，諸如設計室820、遮罩室830及IC製造商/晶圓廠(fabricator；fab)850，其與製造IC裝置860相關之設計、研發及製造循環及/或服務彼此相互作用。系統800中之實體由通信網路連接。在一些實施例中，通信網路為單一網路。在一些實施 例中，通信網路為各種不同網路，諸如內部網路及網際網路。通信網路包括有線及/或無線通信通道。每個實體與一或多個另外實體相互作用且提供服務至一或多個另外實體及/或從一或多個另外實體接收服務。在一些實施例中，設計室820、遮罩室830及IC fab 850之兩個或兩個以上由單個更大公司所擁有。在一些實施例中，設計室820、遮罩室830及IC fab 850之兩個或兩個以上共存於公用設施中且使用公共資源。

設計室(或設計組)820生成IC設計佈圖822。IC設計佈圖822包括為IC裝置860設計之各種幾何圖案。幾何圖案對應於組成待製造之IC裝置860之各種元件的金屬、氧化物或半導體層之圖案。各種層組合以形成各種IC特徵。舉例而言，IC設計佈圖822之部分包括各種IC特徵，諸如有源區域、閘電極、源極及汲極、層間互連之金屬線或通孔、及用於接合墊之開口，此等IC特徵形成於半導體基板(諸如矽晶圓)中及各種材料層(設置於此半導體基板上)中。設計室820實施適合的設計程式以形成IC設計佈圖822。設計步驟包括邏輯設計、物理設計及/或放置及佈線之一或多者。IC設計佈圖822存在於具有幾何圖案資訊之一或多個資料文檔中。例如，IC設計佈圖822可以GDSII文檔格式或DFII文檔格式表示。

遮罩室830包括資料準備832及遮罩製造844。遮罩室830使用IC設計佈圖822製造一或多個遮罩845，遮罩845待用於根據IC設計佈圖822製造IC裝置860 之各種層。遮罩室830執行遮罩資料準備832，其中IC設計佈圖822轉換成代表性資料文檔(representative data file；「RDF」)。遮罩資料準備832提供RDF至遮罩製造844。遮罩製造844包括遮罩寫入器。遮罩寫入器將RDF轉換成一基板上之影像，基板諸如遮罩(主光罩)845或半導體晶圓853。設計佈圖822由遮罩資料準備832操縱以符合遮罩寫入器之特定特性及/或IC fab 850之必要條件。在第8圖中，遮罩資料準備832及遮罩製造844圖示為分離元件。在一些實施例中，遮罩資料準備832及遮罩製造844可統一稱為遮罩資料準備。

在一些實施例中，遮罩資料準備832包括光學鄰近校正(optical proximity correction；OPC)，其使用微影增強技術以補償像差，諸如可能由繞射、干涉、其他製程效應等引起之彼等。OPC調整IC設計佈圖822。在一些實施例中，遮罩資料準備832包括另外解析度增強技術(resolution enhancement techniques；RET)，諸如離軸照明、亞解析度輔助特徵、相轉移遮罩、其他適合技術等或其組合。在一些實施例中，亦可使用反相微影技術(inverse lithography technology；ILT)，其將OPC處理為逆像問題。

在一些實施例中，遮罩資料準備832包括遮罩規則檢查器(mask rule checker；MRC)，其利用一組遮罩創造規則檢查已經在OPC中經受製程之IC設計佈圖822，此等規則包括某些幾何及/或連接性限制以確保充足餘量，以 解決半導體製造製程中之變化性等等。在一些實施例中，MRC修改IC設計佈圖822以補償遮罩製造844期間之限制，其可取消由OPC執行之修改之部分以滿足遮罩創造規則。

在一些實施例中，遮罩資料準備832包括微影過程檢查(lithography process checking；LPC)，其模擬將由IC fab 850實施之處理以製造IC裝置860。LPC基於IC設計佈圖822模擬此處理以創造模擬製造裝置，諸如IC裝置860。LPC模擬中之處理參數可包括與IC製造週期之各種過程關聯之參數、與用於製造IC之工具關聯之參數、及/或製造製程之其他態樣。LPC考慮了各種因素，諸如空間成像對比、焦深(depth of focus；「DOF」)、遮罩錯誤改進因素(mask error enhancement factor；「MEEF」)、其他適當因素等或其組合。在一些實施例中，在由LPC已經創造模擬製造之裝置後，若模擬裝置不足夠接近形狀以滿足設計規則，則重複OPC及/或MRC以進一步改進IC設計佈圖822。

應理解，為了簡明之目的，遮罩資料準備832之以上描述已經簡化。在一些實施例中，資料準備832包括諸如邏輯操作(logic operation；LOP)之附加特徵以根據製造規則修改IC設計佈圖822。另外，在資料準備832期間應用於IC設計佈圖822之製程可以各種不同順序執行。

在遮罩資料準備832之後及遮罩製造844期間，基於修改之IC設計佈圖822製造遮罩845或遮罩組845。在一些實施例中，遮罩製造844包括基於IC設計佈圖 822執行一或多次微影曝光。在一些實施例中，使用電子束(electron-beam；e-beam)或多個電子束之機構以基於修改之IC設計佈圖822在遮罩(光罩或主光罩)845上形成圖案。遮罩845可以各種技術形成。在一些實施例中，使用二元技術形成遮罩845。在一些實施例中，遮罩圖案包括暗區及透明區。用於暴露已經塗覆在晶圓上之影像敏感材料層(例如，光阻劑)之輻射束，諸如紫外線(UV)束，由暗區阻斷及透射穿過透明區。在一個實例中，遮罩845之二元遮罩版本包括透明基板(例如，熔凝石英)、及塗覆在二元遮罩之暗區中的不透明材料(例如，鉻)。在另一實例中，使用相轉移技術形成遮罩845。在遮罩845之相轉移遮罩(phase shift mask；PSM)、形成於相轉移遮罩上之圖案中的各種特徵，經配置以具有適當之相位差以提高解析度及成像品質。在各種實例中，相轉移遮罩可為衰減PSM或交替PSM。由遮罩製造844生成之遮罩用於各種製程中。例如，此種遮罩用於離子注入製程中以在半導體晶圓853中形成各種摻雜區域，用於蝕刻製程中以在半導體晶圓853中形成各種蝕刻區域，及/或用於其他適當製程中。

IC fab 850包括晶圓製造852。IC fab 850為IC製造公司，包括用於製造各種不同IC產品之一或多個製造設施。在一些實施例中，IC Fab 850為半導體製造廠。例如，可能存在用於複數個IC產品之前端製造(前端(front-end-of-line；FEOL)製造)之製造設施，而第二製造設施可為IC產品之互連及包裝提供後端製造(後端 (back-end-of-line；BEOL)製造)時，及第三製造設施可為製造公司提供其他服務。

IC fab 850使用由遮罩室830製造之遮罩845製造IC裝置860。因而，IC fab 850至少間接地使用IC設計佈圖822製造IC裝置860。在一些實施例中，半導體晶圓853藉由IC fab 850使用遮罩845來製造以形成IC裝置860。在一些實施例中，IC製造包括至少間接地基於IC設計佈圖822而執行一或多次微影曝光。半導體晶圓853包括矽基板或具有形成於其上之材料層的其他適合基板。半導體晶圓853進一步包括各種摻雜區、介電質特徵、多級互連等(在後續製造步驟中形成)之一或多者。

關於積體電路(IC)製造系統(例如，第8圖之系統800)之細節及與其關聯之IC製造流程在以下文檔中找到：例如，2016年2月9日授權之美國專利第9,256,709號；2015年10月1日公開之美國預授權公開案第20150278429號；2014年2月6日公開之美國預授權公開案第20140040838號；及2007年8月21日授權之美國專利第7,260,442號，以上各者之內容以引用之方式整個併入本文。熟習此領域之普通技術人員可輕易看出，本揭示實施例之一或多個履行上文闡述之優勢之一或多個。在閱讀上述說明書後，熟習此領域之普通技術人員將能夠實行各種變化、等同物之置換及如本文廣泛揭示之各種其他實施例。因此，應當認為，在此要求之保護僅由所附申請專利範圍及其等同物中所包含之定義限制。

本揭示內容之一實施方式係關於一種(修正電線佈線佈置之初始佈圖，初始佈圖及其版本儲存在非暫態電腦可讀媒體上的)方法，包括以下步驟：在初始佈圖之第一導電層中識別佈線圖案及虛擬圖案，其均在第一方向上延伸，其中佈線圖案在電路之表示中起作用，以及虛擬圖案在電路之表示中不起作用；以及修正以形成修正佈圖，修正步驟包括將第一跨接圖案及第二跨接圖案添加至第二導電層中，其在垂直於第一方向之第二方向上延伸，及將通孔圖案添加至第一導電層與第二導電層之間的互連層中，其表示第一跨接圖案與對應佈線圖案及虛擬圖案之第一端之間的連接物及第二跨接圖案與對應佈線圖案及虛擬圖案之第二端之間的連接物。

在一些實施例中，上述的方法中，識別步驟包括：將第一導電層中之導體圖案選為候選圖案，其相對於第二方向疊覆佈線圖案之部分；及若候選圖案適於與佈線圖案平行地電耦接，則將候選圖案設為虛擬圖案。

在一些實施例中，上述的方法中，決定步驟包括：決定候選圖案為非功能性導體圖案；決定第二導電層中對應於第一跨接圖案及第二跨接圖案之位置為空的；及決定互連層中對應於通孔圖案之位置為空的。

在一些實施例中，上述的方法中，相對於第二方向，候選圖案在第一導電層中為非功能性導體圖案之最接近者。

在一些實施例中，上述的方法中，決定步驟包括：決定候選圖案為功能性導體圖案，及針對另一候選圖案重複選擇及決定步驟。

在一些實施例中，上述的方法中，決定步驟包括：決定第二導電層中另外將用於對應第一跨接圖案及第二跨接圖案之一或多個位置不為空的；及針對另一候選圖案重複選擇及決定步驟。

在一些實施例中，上述的方法中，決定步驟包括：決定互連層中另外將用於一或多個通孔圖案之一或多個位置不為空的；及針對另一候選圖案重複選擇及決定步驟。

在一些實施例中，上述的方法中，每個導電層表示金屬化層；及每個導體圖案表示金屬導體。

在一些實施例中，上述的方法中，功能性導體圖案表示通孔柱。

在一些實施例中，上述的方法進一步包括以下步驟：基於修正佈圖，製造(A)一或多個半導體遮罩或(B)半導體積體電路層中之至少一個元件之至少一者。

本揭示內容之另一實施方式係關於一種(修正電線佈線佈置之初始佈圖，初始佈圖及其版本儲存在非暫態電腦可讀媒體上之)系統，包括：至少一個處理器；及至少一個記憶體，包括用於一或多個程式之電腦程式代碼，及其中至少一個記憶體、電腦程式代碼及至少一個處理器經配置以致使系統執行至少如下步驟：將初始佈圖之第一導電層中之導體圖案識別為佈線圖案，其在第一方向上延伸且在電路 之表示中起作用；將第一導電層中導體圖案選為候選圖案，其相對於垂直第一方向之第二方向疊覆佈線圖案之部分，此候選圖案在電路之表示中不起作用；若候選圖案適於與佈線圖案平行地電耦接，則將候選圖案設為虛擬圖案；及將初始佈圖修正為修正佈圖，修正步驟包括：將第一跨接圖案及第二跨接圖案添加至第二導電層中，其在垂直於第一方向之第二方向上延伸；及將通孔圖案添加至第一導電層與第二導電層之間的互連層中，其表示第一跨接圖案與對應佈線圖案及虛擬圖案之第一端之間的連接物，及第二跨接圖案與對應佈線圖案及虛擬圖案之第二端之間的連接物。

在一些實施例中，上述的系統進一步包括以下之至少一者：掩蔽設施，經配置以基於修正佈圖製造一或多個半導體遮罩；或製造設施，經配置以基於修正佈圖製造半導體積體電路層中之至少一個元件。

在一些實施例中，上述的系統中，如包括在一或多個半導體遮罩之製造步驟中的一態樣，掩蔽設施進一步經配置以基於修正佈圖執行一或多次微影曝光；或如包括在半導體積體電路層中之至少一個元件之製造步驟中的一態樣，製造設施進一步經配置以基於修正佈圖執行一或多次微影曝光。

在一些實施例中，上述的系統中，決定步驟包括：決定候選圖案為非功能性導體圖案；決定第二導電層中對應於第一跨接圖案及第二跨接圖案之位置為空的；及決定互連層中對應於通孔圖案之位置為空的。

在一些實施例中，上述的方法中，決定步驟包括以下一或多者：(A)包括決定候選圖案為功能性導體圖案，及針對另一候選圖案重複選擇及決定步驟；或(B)包括決定第二導電層中另外將用於對應第一跨接圖案及第二跨接圖案之一或多個位置不為空的；及針對另一候選圖案重複選擇及決定步驟；或(C)包括決定互連層中另外將用於一或多個通孔圖案之一或多個位置不為空的；及針對另一候選圖案重複選擇及決定步驟。

本揭示內容之另一實施方式係關於一種(修正電線佈線佈置之初始佈圖，初始佈圖及其版本儲存在非暫態電腦可讀媒體上)方法，包括以下步驟：在初始佈圖之第一導電層中識別第一佈線圖案及第二佈線圖案及虛擬圖案，其均在第一方向上延伸，其中在電路之表示中，第一佈線圖案及第二佈線圖案均起作用，及虛擬圖案不起作用，其中初始佈圖進一步包括：第一跨接圖案及第二跨接圖案，在第二導電層中，其在大體上垂直於第一方向之第二方向上延伸；及第一通孔圖案，在第一導電層與第二導電層之間的互連層中，其表示第一跨接圖案及第二跨接圖案與第一佈線圖案及第二佈線圖案之對應第一端及第二端之間的對應連接物；及將初始佈圖修正為修正佈圖，修正步驟包括：在第二方向上延伸第一跨接圖案及第二跨接圖案之第一端，以便疊覆虛擬圖案之對應第一端及第二端；及將第二通孔圖案添加至互連層，其表示第一跨接圖案及第二跨接圖案與虛擬圖案之對應端之間的對應連接物。

在一些實施例中，上述的方法中，識別步驟包括：將第一導電層中之導體圖案選為候選圖案，其相對於第二方向疊覆第一佈線圖案及第二佈線圖案之每一者的部分；以及若候選圖案適於與佈線圖案平行地電耦接，則將候選圖案設為虛擬圖案。

在一些實施例中，上述的方法中，決定步驟包括：決定候選圖案為非功能性導體圖案；決定第二導電層中第一跨接圖案及第二跨接圖案將對應延伸進之位置為空的；及決定互連層中將對應於第二通孔圖案之位置為空的。

在一些實施例中，上述的方法中，決定步驟包括以下步驟一或多者：(A)包括決定候選圖案為功能性導體圖案，及針對另一候選圖案重複選擇及決定步驟；或(B)包括決定第二導電層中另外將用於對應延伸第一跨接圖案及第二跨接圖案之一或多個位置不為空的，及針對另一候選圖案重複選擇及決定步驟；或(C)包括決定互連層中另外將用於一或多個第二通孔圖案之一或多個位置不為空的，及針對另一候選圖案重複選擇及決定步驟。

在一些實施例中，上述的方法進一步包括以下步驟：基於修正佈圖，製造(A)一或多個半導體遮罩或(B)半導體積體電路層中之至少一個元件之至少一者。

上文概述若干實施例之特徵或實例，使得熟習此項技術者可更好地理解本揭示案之態樣。熟習此項技術者應瞭解，可輕易使用本揭示案作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施例或實例的相同目的 及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭示案之精神及範疇，且可在不脫離本揭示案之精神及範疇的情況下產生本文的各種變化、替代及更改。

500‧‧‧方法

502‧‧‧方塊

504‧‧‧方塊

506‧‧‧方塊

510‧‧‧方塊

512‧‧‧方塊

Claims (1)

1. 一種修正一電線佈線佈置之一初始佈圖之方法，該初始佈圖及其版本儲存在一非暫態電腦可讀媒體上，該方法包括以下步驟：在該初始佈圖之一第一導電層中，識別一佈線圖案及一虛擬圖案，該佈線圖案及該虛擬圖案均在一第一方向上延伸，其中該佈線圖案在一電路之一表示中起作用，以及該虛擬圖案在該電路之該表示中不起作用；以及修正以形成一修正佈圖，該修正包括以下步驟：將第一跨接圖案及第二跨接圖案添加至一第二導電層中，該第二導電層在大體上垂直於該第一方向之一第二方向上延伸；以及將通孔圖案添加至該第一導電層與該第二導電層之間的一互連層中，其中該互連層表示：該第一跨接圖案與該對應佈線及該虛擬圖案的第一端之間的連接物；以及該第二跨接圖案與該對應佈線及該虛擬圖案的第二端之間的連接物。

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