JP2001210720A - 半導体装置のレイアウト設計方法 - Google Patents
半導体装置のレイアウト設計方法Info
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Abstract
(57)【要約】
【課題】配線のデータ率をレイアウト全体に均一化で
き、半導体装置の製造時のエッチング等を均一に処理で
きるようにする。 【解決手段】半導体装置のレイアウト設計における、あ
るレイアウト領域の配線の配置密度を示す配線のデータ
率を容易に均一化するように、通常配線（Ｓ１）の後に
配線のデータ率をチェックし（Ｓ２）、自動配置配線後
に前記線データ率が低い領域があると（Ｓ３）、その電
源配線またはグランド配線上にダミー端子を配置し（Ｓ
１１，Ｓ１２）、これらダミー端子同士を接続する配線
を自動レイアウトシステムにおいて追加配線（Ｓ１３〜
Ｓ１６）することにより配線のデータ率を適正な範囲に
するようにする。
き、半導体装置の製造時のエッチング等を均一に処理で
きるようにする。 【解決手段】半導体装置のレイアウト設計における、あ
るレイアウト領域の配線の配置密度を示す配線のデータ
率を容易に均一化するように、通常配線（Ｓ１）の後に
配線のデータ率をチェックし（Ｓ２）、自動配置配線後
に前記線データ率が低い領域があると（Ｓ３）、その電
源配線またはグランド配線上にダミー端子を配置し（Ｓ
１１，Ｓ１２）、これらダミー端子同士を接続する配線
を自動レイアウトシステムにおいて追加配線（Ｓ１３〜
Ｓ１６）することにより配線のデータ率を適正な範囲に
するようにする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置のレイア
ウト設計方法に関し、特に配線のデータ率を容易に均一
化できる半導体装置のレイアウト設計方法に関する。
ウト設計方法に関し、特に配線のデータ率を容易に均一
化できる半導体装置のレイアウト設計方法に関する。
【０００２】
【従来の技術】一般に、半導体装置を製造する場合、そ
の製造処理に用いられる半導体装置のパターン構成が問
題になることがある。すなわち、その半導体装置のパタ
ーンの密度分布にばらつきがある場合に、均一にエッチ
ングされないという問題が生じる。また、あるレイアウ
ト領域の配線の配置密度を示す配線のデータ率が低くな
ってしまった場合、配線を形成する際にエッチングする
部分が大きくなるため、配線間にエッチングされない部
分が残ってしまい、配線がショートする場合がある。こ
の問題の対策方法として以下の２つの方法が従来、提案
されている。
の製造処理に用いられる半導体装置のパターン構成が問
題になることがある。すなわち、その半導体装置のパタ
ーンの密度分布にばらつきがある場合に、均一にエッチ
ングされないという問題が生じる。また、あるレイアウ
ト領域の配線の配置密度を示す配線のデータ率が低くな
ってしまった場合、配線を形成する際にエッチングする
部分が大きくなるため、配線間にエッチングされない部
分が残ってしまい、配線がショートする場合がある。こ
の問題の対策方法として以下の２つの方法が従来、提案
されている。
【０００３】第一の従来例は、例えば、特開平１１−１
７６９４１号公報（第１の従来例）に開示されるよう
に、ダミーセルを配置することで配線データ率を容易に
適正な値に設定することができるよう提案されている。
この第１の従来例に示された方法を図７を用いて説明す
る。
７６９４１号公報（第１の従来例）に開示されるよう
に、ダミーセルを配置することで配線データ率を容易に
適正な値に設定することができるよう提案されている。
この第１の従来例に示された方法を図７を用いて説明す
る。
【０００４】図７（ａ）は機能ブロックを配置した後の
レイアウト図であり、機能ブロック２０の配置が少ない
部分を示している。この場合、機能ブロック２０を接続
する信号線２１も少なくなるため配線データ率が所定範
囲より低くなっている。このため、図７（ｂ）のレイア
ウト図のように、空き領域に配線データを含んだダミー
セル２２を配置することで配線データ率を所定範囲内に
することができる。
レイアウト図であり、機能ブロック２０の配置が少ない
部分を示している。この場合、機能ブロック２０を接続
する信号線２１も少なくなるため配線データ率が所定範
囲より低くなっている。このため、図７（ｂ）のレイア
ウト図のように、空き領域に配線データを含んだダミー
セル２２を配置することで配線データ率を所定範囲内に
することができる。
【０００５】しかし、この第１の従来例には、空き領域
の配線密度だけしか、配線のデータ率を均一化すること
ができない。また、相互配線時、空き領域にダミーセル
が配置されているため、配線領域が少なくなってしまう
問題がある。
の配線密度だけしか、配線のデータ率を均一化すること
ができない。また、相互配線時、空き領域にダミーセル
が配置されているため、配線領域が少なくなってしまう
問題がある。
【０００６】また第２の従来例として、例えば、特開平
９−２９３７２１号公報（第２の従来例）に開示される
ように、ダミー配線を配線させることにより配線データ
率を容易に適正な値に設定することができるものも提案
されている。
９−２９３７２１号公報（第２の従来例）に開示される
ように、ダミー配線を配線させることにより配線データ
率を容易に適正な値に設定することができるものも提案
されている。
【０００７】この第２の従来例に示された方法を図８を
用いて説明する。図８（ａ）はダミー配線前のレイアウ
ト図であり、線データ率が所定範囲より低くなってい
る。このため、図８（ｂ）のレイアウト図に示すよう
に、レイアウト設計終了後の金属利用のチェックを行
い、配線データ率が低かった場合には、レイアウト部全
面にダミー配線３２を設定し（あらかじめレイアウト上
にダミー配線を形成することを含む）、動作線３１とダ
ミー配線３２の重なり、余分な部分の除去を行う。その
後、ビア及びコンタクト孔を形成することにより、所定
の量に等しい導電性材料の表面領域を有することができ
るよう提案されている。
用いて説明する。図８（ａ）はダミー配線前のレイアウ
ト図であり、線データ率が所定範囲より低くなってい
る。このため、図８（ｂ）のレイアウト図に示すよう
に、レイアウト設計終了後の金属利用のチェックを行
い、配線データ率が低かった場合には、レイアウト部全
面にダミー配線３２を設定し（あらかじめレイアウト上
にダミー配線を形成することを含む）、動作線３１とダ
ミー配線３２の重なり、余分な部分の除去を行う。その
後、ビア及びコンタクト孔を形成することにより、所定
の量に等しい導電性材料の表面領域を有することができ
るよう提案されている。
【０００８】
【発明が解決しようとする課題】しかし、この従来技術
では、ダミー配線３２がフローティング状態で安定して
いないため、隣接配線容量の見積もり精度が悪くなり、
またノイズの影響も受けやすくなるという問題がある。
では、ダミー配線３２がフローティング状態で安定して
いないため、隣接配線容量の見積もり精度が悪くなり、
またノイズの影響も受けやすくなるという問題がある。
【０００９】さらに、全ての空き領域をダミー配線で埋
める方法もあるが、この方法は、配線密度を一定にする
ことはできるが、その密度を自由に設定することが出来
ない。そこで、配線を形成する際のエッチング処理で
は、配線のデータ率が高すぎても、オーバーエッチング
されてしまうという問題がある。
める方法もあるが、この方法は、配線密度を一定にする
ことはできるが、その密度を自由に設定することが出来
ない。そこで、配線を形成する際のエッチング処理で
は、配線のデータ率が高すぎても、オーバーエッチング
されてしまうという問題がある。
【００１０】本発明の目的は、配線のデータ率をレイア
ウト全体に均一化でき、半導体装置の製造時のエッチン
グ等を均一に処理できるようにした半導体装置の自動レ
イアウトシステムにおける自動レイアウト方法を提供す
ることにある。
ウト全体に均一化でき、半導体装置の製造時のエッチン
グ等を均一に処理できるようにした半導体装置の自動レ
イアウトシステムにおける自動レイアウト方法を提供す
ることにある。
【００１１】
【課題を解決するための手段】本発明の半導体装置のレ
イアウト設計方法の構成は、半導体装置のレイアウト設
計における、配線のデータ率を容易に均一化するよう
に、自動配置配線後に前記線データ率が低い領域の電源
配線またはグランド配線上にダミー端子を配置し、これ
らダミー端子同士を接続する配線を自動レイアウトシス
テムにおいて追加配線することにより配線のデータ率を
適正な範囲にするようにしたことを特徴とする。
イアウト設計方法の構成は、半導体装置のレイアウト設
計における、配線のデータ率を容易に均一化するよう
に、自動配置配線後に前記線データ率が低い領域の電源
配線またはグランド配線上にダミー端子を配置し、これ
らダミー端子同士を接続する配線を自動レイアウトシス
テムにおいて追加配線することにより配線のデータ率を
適正な範囲にするようにしたことを特徴とする。
【００１２】本発明において、配線のデータ率を適正な
値にする自動レイアウト方法として、機能ブロックの配
置および信号線の配線を行い、配線のデータ率をチェッ
クした後に、配線のデータ率が、所要範囲に満たない場
合に、電源またはグランド線上にダミー端子を等間隔に
配置し、次にこれらダミー端子のうち前記信号線と重な
ったダミー端子を削除し、かつデータ率の低いエリアに
あるダミー端子だけを残し、次に自動レイアウトシステ
ムで配線させる接続情報であるネットリストを空き領域
の配線グリット数、前記残されたダミー端子をもとに必
要追加配線数を計算したネットリストをＣＡＤツールを
使用して作成し、通常配置配線に使用したネットリスト
に追加し、次にこのネットリスト中に残ったダミー端子
を任意の配線層、配線を接続させるビア層に変更し、こ
れらの処理が終了した後、自動レイアウトシステムを使
用して信号線を固定、追加したネットだけの配線を行
い、前記電源またはグランド線に接続された追加配線を
自動レイアウトシステムにより配線して配線のデータ率
を適正な値にすることができる。
値にする自動レイアウト方法として、機能ブロックの配
置および信号線の配線を行い、配線のデータ率をチェッ
クした後に、配線のデータ率が、所要範囲に満たない場
合に、電源またはグランド線上にダミー端子を等間隔に
配置し、次にこれらダミー端子のうち前記信号線と重な
ったダミー端子を削除し、かつデータ率の低いエリアに
あるダミー端子だけを残し、次に自動レイアウトシステ
ムで配線させる接続情報であるネットリストを空き領域
の配線グリット数、前記残されたダミー端子をもとに必
要追加配線数を計算したネットリストをＣＡＤツールを
使用して作成し、通常配置配線に使用したネットリスト
に追加し、次にこのネットリスト中に残ったダミー端子
を任意の配線層、配線を接続させるビア層に変更し、こ
れらの処理が終了した後、自動レイアウトシステムを使
用して信号線を固定、追加したネットだけの配線を行
い、前記電源またはグランド線に接続された追加配線を
自動レイアウトシステムにより配線して配線のデータ率
を適正な値にすることができる。
【００１３】また、本発明において、ダミー端子が、使
用配線層に相当するダミー層と、それを接続するビアに
相当するダミー層とからなり、任意の端子名が付けられ
ることもでき、また電源線およびグランド線が、半導体
装置のうちの所定セルの拡散層領域に設けられ、ダミー
端子が、前記所定セルの拡散層に設けたコンタクトのう
ちの中央部のコンタクトに設けられることもできる。
用配線層に相当するダミー層と、それを接続するビアに
相当するダミー層とからなり、任意の端子名が付けられ
ることもでき、また電源線およびグランド線が、半導体
装置のうちの所定セルの拡散層領域に設けられ、ダミー
端子が、前記所定セルの拡散層に設けたコンタクトのう
ちの中央部のコンタクトに設けられることもできる。
【００１４】さらに、本発明において、半導体装置がク
ロック配線を含み、かつ配線データ率の低い領域がある
場合に、そのクロック配線に沿ってクロックシールド配
線を追加配線したり、またそのクロックシールド配線
が、クロック配線の両側に配設され、グランド線領域に
設けられたダミー端子にそれぞれ接続されることもでき
る。
ロック配線を含み、かつ配線データ率の低い領域がある
場合に、そのクロック配線に沿ってクロックシールド配
線を追加配線したり、またそのクロックシールド配線
が、クロック配線の両側に配設され、グランド線領域に
設けられたダミー端子にそれぞれ接続されることもでき
る。
【００１５】
【発明の実施の形態】以下本発明の実施形態を図１のフ
ロー図を参照して説明する。本実施形態ではまず、ステ
ップＳ１で、自動レイアウトで機能ブロックの配置およ
び信号線の配線を行い、ステップＳ２で、配線のデータ
率をチェックする。ステップＳ１で、配線のデータ率
が、所要範囲（例えば２０％以上）に満たない場合、ス
テップＳ４のフローに従って処理する。
ロー図を参照して説明する。本実施形態ではまず、ステ
ップＳ１で、自動レイアウトで機能ブロックの配置およ
び信号線の配線を行い、ステップＳ２で、配線のデータ
率をチェックする。ステップＳ１で、配線のデータ率
が、所要範囲（例えば２０％以上）に満たない場合、ス
テップＳ４のフローに従って処理する。
【００１６】このステップＳ４では、まず、ステップＳ
１１で、電源またはグランド線上にダミー端子を等間隔
に配置し、次にステップＳ１２で、これらダミー端子の
うち前記信号線と重なったダミー端子を削除し、かつス
テップＳ１３で、データ率の低いエリアにあるダミー端
子だけを残し、次にステップＳ１４で、自動レイアウト
システムで配線させる接続情報であるネットリストを空
き領域の配線グリット数、前記残されたダミー端子をも
とに必要追加配線数を計算したネットリストをＣＡＤツ
ールを使用して作成し、通常配置配線に使用したネット
リストに追加し、次にステップＳ１５で、このネットリ
スト中に残ったダミー端子を任意の配線層、配線を接続
させるビア層に変更し、これらの処理が終了した後、ス
テップＳ１６で、自動レイアウトシステムを使用して信
号線を固定、追加したネットだけの配線を行い、電源ま
たはグランド線に接続された追加配線を自動レイアウト
システムにより配線して配線のデータ率を適正な値にす
ることができる。
１１で、電源またはグランド線上にダミー端子を等間隔
に配置し、次にステップＳ１２で、これらダミー端子の
うち前記信号線と重なったダミー端子を削除し、かつス
テップＳ１３で、データ率の低いエリアにあるダミー端
子だけを残し、次にステップＳ１４で、自動レイアウト
システムで配線させる接続情報であるネットリストを空
き領域の配線グリット数、前記残されたダミー端子をも
とに必要追加配線数を計算したネットリストをＣＡＤツ
ールを使用して作成し、通常配置配線に使用したネット
リストに追加し、次にステップＳ１５で、このネットリ
スト中に残ったダミー端子を任意の配線層、配線を接続
させるビア層に変更し、これらの処理が終了した後、ス
テップＳ１６で、自動レイアウトシステムを使用して信
号線を固定、追加したネットだけの配線を行い、電源ま
たはグランド線に接続された追加配線を自動レイアウト
システムにより配線して配線のデータ率を適正な値にす
ることができる。
【００１７】次に、配線のデータ率に満たない場合の処
理フローの具体的レイアウトを、図２、図３のレイアウ
ト図により説明する。図２，図３のＡ１〜Ａ４の電源ラ
イン１，２とＢ１〜Ｂ７の信号線はそれぞれ任意の配線
層からなっている。ここではＡ１〜Ａ４の電源ライン
１，２を第１メタル、Ｂ１〜Ｂ７の信号線を第２メタル
を使用したと仮定して説明をする。なお、後述のクロッ
ク配線、シールド配線なども第２メタルがを使用すると
する。
理フローの具体的レイアウトを、図２、図３のレイアウ
ト図により説明する。図２，図３のＡ１〜Ａ４の電源ラ
イン１，２とＢ１〜Ｂ７の信号線はそれぞれ任意の配線
層からなっている。ここではＡ１〜Ａ４の電源ライン
１，２を第１メタル、Ｂ１〜Ｂ７の信号線を第２メタル
を使用したと仮定して説明をする。なお、後述のクロッ
ク配線、シールド配線なども第２メタルがを使用すると
する。
【００１８】まず、図２（ａ）に示すように、信号線Ｂ
１−Ｂ７を配線後、データ率の低い領域Ｃ１存在した場
合、まず、図２（ｂ）に示すようにダミーの端子Ｄ１を
Ａ１，Ａ３の電源ライン１上に等間隔で配置する。この
ダミー端子Ｄ１は、図４に示すように、使用配線層に相
当するダミー層１１、それを接続する為のビアに相当す
るダミー層１２および任意の端子名１０からなるもので
ある。
１−Ｂ７を配線後、データ率の低い領域Ｃ１存在した場
合、まず、図２（ｂ）に示すようにダミーの端子Ｄ１を
Ａ１，Ａ３の電源ライン１上に等間隔で配置する。この
ダミー端子Ｄ１は、図４に示すように、使用配線層に相
当するダミー層１１、それを接続する為のビアに相当す
るダミー層１２および任意の端子名１０からなるもので
ある。
【００１９】次に、図２（ｃ）に示すように信号線Ｂ１
〜Ｂ７の配線と重なっているダミー端子Ｄ１を削除し、
図３（ａ）に示すように，配線のデータ率の低い領域Ｃ
１内にあるダミー端子以外は削除する。これらの処理に
より、追加配線に使用できるダミー端子Ｄ３を配置す
る。
〜Ｂ７の配線と重なっているダミー端子Ｄ１を削除し、
図３（ａ）に示すように，配線のデータ率の低い領域Ｃ
１内にあるダミー端子以外は削除する。これらの処理に
より、追加配線に使用できるダミー端子Ｄ３を配置す
る。
【００２０】次に、配線のデータ率を所要範囲（例えば
２０％以上）にする為に使用したい配線グリットを計算
する。ここで、配線グリットと配線データ率の関係につ
いて説明する。配線グリットは、配線幅と配線間隔によ
り決定しているため、配線データ率は以下のようにな
る。また、配線グリットは点を指すため、配線するため
には２点の配線グリットが必要になる。
２０％以上）にする為に使用したい配線グリットを計算
する。ここで、配線グリットと配線データ率の関係につ
いて説明する。配線グリットは、配線幅と配線間隔によ
り決定しているため、配線データ率は以下のようにな
る。また、配線グリットは点を指すため、配線するため
には２点の配線グリットが必要になる。
【００２１】２配線グリットにおける配線データ率
（％）をｘとし、配線データ率（％）をｙとすると、 ｘ＝配線幅／（配線幅＋配線間隔）×１００（％） ｙ＝（（使用配線グリット−１）＊配線数／全配線グリ
ット）×ｘ（％） ここでは、配線幅と配線間隔が同じと仮定して説明す
る。また、これら図２，図３の中での配線グリットとは
点線が交差している点を指している。
（％）をｘとし、配線データ率（％）をｙとすると、 ｘ＝配線幅／（配線幅＋配線間隔）×１００（％） ｙ＝（（使用配線グリット−１）＊配線数／全配線グリ
ット）×ｘ（％） ここでは、配線幅と配線間隔が同じと仮定して説明す
る。また、これら図２，図３の中での配線グリットとは
点線が交差している点を指している。
【００２２】図２（ａ）の場合、空き領域Ｃ１の配線グ
リットが２１個で、使用している配線グリットが２個と
なっているので、空き領域Ｃ１の配線データ率は約５％
となり、所定範囲の２０％を満足しない。この所定範囲
の２０％を満足するには、１０配線グリット分の追加配
線が必要となり、ダミー端子Ｄ５〜Ｄ７間は６配線グリ
ットになるため、２本の追加配線が必要となる。この計
算結果と使用できる追加配線用の端子から追加配線用の
ネットを自動レイアウト情報に付加する。これらはＣＡ
Ｄツール等を使用し作成する。
リットが２１個で、使用している配線グリットが２個と
なっているので、空き領域Ｃ１の配線データ率は約５％
となり、所定範囲の２０％を満足しない。この所定範囲
の２０％を満足するには、１０配線グリット分の追加配
線が必要となり、ダミー端子Ｄ５〜Ｄ７間は６配線グリ
ットになるため、２本の追加配線が必要となる。この計
算結果と使用できる追加配線用の端子から追加配線用の
ネットを自動レイアウト情報に付加する。これらはＣＡ
Ｄツール等を使用し作成する。
【００２３】ここで、ダミー端子のダミー配線層および
ダミービア層を使用配線層、使用ビア層に変換し、追加
配線用の端子にする。このネット情報により、図３
（ｂ）に示すよううに、ダミー端子Ｄ４−Ｄ６、Ｄ５−
Ｄ７を繋いだ追加配線することが可能となり、配線デー
タ率が均一な領域Ｃ２にすることがてきる。
ダミービア層を使用配線層、使用ビア層に変換し、追加
配線用の端子にする。このネット情報により、図３
（ｂ）に示すよううに、ダミー端子Ｄ４−Ｄ６、Ｄ５−
Ｄ７を繋いだ追加配線することが可能となり、配線デー
タ率が均一な領域Ｃ２にすることがてきる。
【００２４】以上のフローを行うことにより、配線のデ
ータ率が低くなっている部分のデータ率を所要範囲にす
ることで、配線を形成する際のエッチングも均一に行う
ことが出来る。
ータ率が低くなっている部分のデータ率を所要範囲にす
ることで、配線を形成する際のエッチングも均一に行う
ことが出来る。
【００２５】例えば、配線グリットが２０グリット、そ
のうち動作線で５グリットを使用していた場合、そのデ
ータ率は約１３％になる。このため、追加配線で１０グ
リットを使用することにより、その部分のデータ密度を
３０％にすることができる。なお、配線幅、配線間隔の
関係から２０グリット全て使用した場合、データ率は５
０％になると仮定している。
のうち動作線で５グリットを使用していた場合、そのデ
ータ率は約１３％になる。このため、追加配線で１０グ
リットを使用することにより、その部分のデータ密度を
３０％にすることができる。なお、配線幅、配線間隔の
関係から２０グリット全て使用した場合、データ率は５
０％になると仮定している。
【００２６】このように、自動配置配線後に配線のデー
タ率が低くなっている部分に対して各配線層毎の追加配
線を行うため、アルミデータの密度を適応範囲内に収め
ることができるとあう効果がある。
タ率が低くなっている部分に対して各配線層毎の追加配
線を行うため、アルミデータの密度を適応範囲内に収め
ることができるとあう効果がある。
【００２７】図５（ａ）（ｂ）は本発明の第２の実施形
態として、ダミー端子による追加配線を説明するレイア
ウト図である。本発明のの基本的構成は、前述の通りで
あるが、ダミー端子の配置方法に関しては数多くの方法
が考えられる。図５（ａ）に示すように、自動レイアウ
トシステムにおける隙間埋めセル（以下、「フィルセ
ル」という）、および機能ブロックセル内に、ウェルＨ
１があり、ウェルＨ１内に拡散層Ｉ１があり、拡散層Ｉ
１内にコンタクトＧ１が設けられ、セル内の拡散層Ｉ１
を含んで電源ライン１，２（Ａ５，Ａ６）が設けられて
いる。これら電源ライン１，２（Ａ５，Ａ６）には、図
５（ｂ）に示すように、コンタクトＧ１を中心にした追
加配線用ダミー端子Ｊ１が配置される。このように予め
追加配線用ダミー端子Ｊ１を配置しておくことができ
る。
態として、ダミー端子による追加配線を説明するレイア
ウト図である。本発明のの基本的構成は、前述の通りで
あるが、ダミー端子の配置方法に関しては数多くの方法
が考えられる。図５（ａ）に示すように、自動レイアウ
トシステムにおける隙間埋めセル（以下、「フィルセ
ル」という）、および機能ブロックセル内に、ウェルＨ
１があり、ウェルＨ１内に拡散層Ｉ１があり、拡散層Ｉ
１内にコンタクトＧ１が設けられ、セル内の拡散層Ｉ１
を含んで電源ライン１，２（Ａ５，Ａ６）が設けられて
いる。これら電源ライン１，２（Ａ５，Ａ６）には、図
５（ｂ）に示すように、コンタクトＧ１を中心にした追
加配線用ダミー端子Ｊ１が配置される。このように予め
追加配線用ダミー端子Ｊ１を配置しておくことができ
る。
【００２８】以下、フィルセル内に配置したダミー端子
を使って追加配線させる方法を説明する。自動レイアウ
トにおいて、機能ブロック配置を行った後、または配線
を行った後に、必ず隙間埋めを行うために、フィルセル
を配置する。このフィルセルおよび機能ブロック中に、
図４に示すような、ダミー端子Ｄを配置しておくことに
より、ダミー端子を等間隔に並べて配置する手間を省く
ことができる。このダミー端子配置を行った後は、図
２，図３の実施形態と同じように ダミー端子を追加配
線用端子に変換し、自動レイアウトシステムにより追加
配線を行うことで同じように配線のデータ率を所要範囲
に収めることが出来る。
を使って追加配線させる方法を説明する。自動レイアウ
トにおいて、機能ブロック配置を行った後、または配線
を行った後に、必ず隙間埋めを行うために、フィルセル
を配置する。このフィルセルおよび機能ブロック中に、
図４に示すような、ダミー端子Ｄを配置しておくことに
より、ダミー端子を等間隔に並べて配置する手間を省く
ことができる。このダミー端子配置を行った後は、図
２，図３の実施形態と同じように ダミー端子を追加配
線用端子に変換し、自動レイアウトシステムにより追加
配線を行うことで同じように配線のデータ率を所要範囲
に収めることが出来る。
【００２９】図６（ａ）（ｂ）は本発明の第３の実施形
態として、ダミー端子の削除方法が数多く考えられる。
図２、図３と同様の配置で、図６（ａ）に示すように、
クロック配線Ｅ１と信号線Ｂ８があるとする。ここで、
配線のデータ率が所要範囲に満たない場合、上述実施形
態と同じようにダミー端子を配置し、信号線Ｂ８及びク
ロック線Ｅ１と重なるダミー端子を削除する。この後、
前の実施形態では、空き領域の配線グリット数のみを計
算してダミー端子を選択するようにしているが、この実
施形態では、クロック配線Ｅ１を認識させ、図６（ｂ）
に示すように、ダミー端子Ｄ８〜Ｄ１１のようなクロッ
ク線Ｅ１の隣にある配線グリットに位置するダミー端子
をシールド配線用端子Ｄ８〜Ｄ１１として残し、クロッ
ク線Ｅ１に沿って追加配線されるようネットリストをＣ
ＡＤツールにより自動レイアウト情報に付加する。
態として、ダミー端子の削除方法が数多く考えられる。
図２、図３と同様の配置で、図６（ａ）に示すように、
クロック配線Ｅ１と信号線Ｂ８があるとする。ここで、
配線のデータ率が所要範囲に満たない場合、上述実施形
態と同じようにダミー端子を配置し、信号線Ｂ８及びク
ロック線Ｅ１と重なるダミー端子を削除する。この後、
前の実施形態では、空き領域の配線グリット数のみを計
算してダミー端子を選択するようにしているが、この実
施形態では、クロック配線Ｅ１を認識させ、図６（ｂ）
に示すように、ダミー端子Ｄ８〜Ｄ１１のようなクロッ
ク線Ｅ１の隣にある配線グリットに位置するダミー端子
をシールド配線用端子Ｄ８〜Ｄ１１として残し、クロッ
ク線Ｅ１に沿って追加配線されるようネットリストをＣ
ＡＤツールにより自動レイアウト情報に付加する。
【００３０】その後に空き領域の配線グリット数を再計
算し、配線のデータ率がまだ所要範囲に満たない場合
は、上述実施形態と同じ処理を行い、クロック線Ｅ１に
沿った追加配線、空き領域の追加配線を自動レイアウト
システムにより実施する。このような方法をとることに
より、図６（ｂ）に示すように、クロック配線のシール
ド配線Ｆ１、また空き領域の追加配線Ｆ２を実現するこ
とができる。なお、追加配線Ｆ２には、ダミー端子Ｄ１
２〜Ｄ１４が追加配線用端子Ｄ１２〜Ｄ１４となり、こ
れらも第２メタルが使用される。このようなシールド配
線Ｆ１によるシールド効果によりノイズに弱いクロック
線をノイズに強くするという効果もでてくる。
算し、配線のデータ率がまだ所要範囲に満たない場合
は、上述実施形態と同じ処理を行い、クロック線Ｅ１に
沿った追加配線、空き領域の追加配線を自動レイアウト
システムにより実施する。このような方法をとることに
より、図６（ｂ）に示すように、クロック配線のシール
ド配線Ｆ１、また空き領域の追加配線Ｆ２を実現するこ
とができる。なお、追加配線Ｆ２には、ダミー端子Ｄ１
２〜Ｄ１４が追加配線用端子Ｄ１２〜Ｄ１４となり、こ
れらも第２メタルが使用される。このようなシールド配
線Ｆ１によるシールド効果によりノイズに弱いクロック
線をノイズに強くするという効果もでてくる。
【００３１】
【発明の効果】以上説明したように本発明の構成によれ
ば、自動配置配線後に配線のデータ率が低くなっている
部分に対して各配線層毎の追加配線を行うため、アルミ
データの密度を適応範囲内に収めることができ、また、
この追加配線は電源またはグランドに接続されているた
め、安定した配線となり、隣接配線容量の見積もり誤差
を生じることもなく、さらにシールド効果にもなるため
ノイズにも強くなるという効果もある。
ば、自動配置配線後に配線のデータ率が低くなっている
部分に対して各配線層毎の追加配線を行うため、アルミ
データの密度を適応範囲内に収めることができ、また、
この追加配線は電源またはグランドに接続されているた
め、安定した配線となり、隣接配線容量の見積もり誤差
を生じることもなく、さらにシールド効果にもなるため
ノイズにも強くなるという効果もある。
【図１】本発明の第１の実施形態を説明するフロー図。
【図２】図１の動作を半導体装置の配置手順により説明
するレイアウト図。
するレイアウト図。
【図３】図２の半導体装置の配置手順の続きを説明する
レイアウト図。
レイアウト図。
【図４】図２に適用されるダミー端子の構成を示すた配
置図。
置図。
【図５】本発明の第２の実施形態のダミー端子の配置を
説明するレイアウト図。
説明するレイアウト図。
【図６】本発明の第３の実施形態のダミー端子の追加配
線を説明するレイアウト図。
線を説明するレイアウト図。
【図７】従来例のダミーセルの配置を説明するレイアウ
ト図。
ト図。
【図８】他の従来例のダミー配線の配置を説明するレイ
アウト図。
アウト図。
１０ ネット名 １１ 配線層上のダミー層 １２ ビア上のダミー層 ２０ 機能ブロック ２１，３１ 動作（配線）線 ２２ ダミーセル ３０ 空き領域 ３２ ダミー配線 Ａ１，Ａ３，Ａ５ 電源ライン１ Ａ２，Ａ４，Ａ６ 電源ライン２ Ｂ１〜Ｂ８ 信号線 Ｃ１ 低データ率領域 Ｃ２ 均一データ率領域 Ｄ１〜Ｄ３，Ｊ１ ダミー端子 Ｄ４〜Ｄ７，Ｄ８〜Ｄ１１ 追加配線用端子 Ｄ８〜Ｄ１１ シールド配線用端子 Ｅ１ クロック配線 Ｆ１ シールド配線 Ｆ２ 追加配線 Ｓ１〜Ｓ１６ 処理ステップ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 BE07 BE09 BH10 CD02 CD05 CD06 EZ09 EZ15 EZ20 5F064 DD02 DD25 EE02 EE15 EE22 EE27 EE45 EE52 EE54 EE60 GG03 HH06 HH08 HH10
Claims (6)
- 【請求項１】 半導体装置のレイアウト設計における、
あるレイアウト領域の配線の配置密度を示す配線のデー
タ率を容易に均一化するように、自動配置配線後に前記
線データ率が低い領域の電源配線またはグランド配線上
にダミー端子を配置し、これらダミー端子同士を接続す
る配線を自動レイアウトシステムにおいて追加配線する
ことにより配線のデータ率を適正な範囲にするようにし
たことを特徴とする半導体装置のレイアウト設計方法。 - 【請求項２】 機能ブロックの配置および信号線の配線
を行い、配線のデータ率をチェックした後に、配線のデ
ータ率が所定範囲に満たない場合に、電源またはグラン
ド線上にダミー端子を等間隔に配置し、次にこれらダミ
ー端子のうち前記信号線と重なったダミー端子を削除
し、かつデータ率の低いエリアにあるダミー端子だけを
残し、次に自動レイアウトシステムで配線させる接続情
報であるネットリストを空き領域の配線グリット数、前
記残されたダミー端子をもとに必要追加配線数を計算し
たネットリストをＣＡＤツールを使用して作成し、通常
配置配線に使用したネットリストに追加し、次にこのネ
ットリスト中に残ったダミー端子を任意の配線層、配線
を接続させるビア層に変更し、これらの処理が終了した
後、自動レイアウトシステムを使用して信号線を固定、
追加したネットだけの配線を行い、前記電源またはグラ
ンド線に接続された追加配線を自動レイアウトシステム
により配線するして配線のデータ率を適正な値にする請
求項１記載の半導体装置のレイアウト設計方法。 - 【請求項３】 ダミー端子が、使用配線層に相当するダ
ミー層と、それを接続するビアに相当するダミー層とか
らなり、任意の端子名が付けられる請求項１または２記
載の半導体装置のレイアウト設計方法。 - 【請求項４】 電源線およびグランド線が、半導体装置
のうちの所定セルの拡散層領域に設けられ、ダミー端子
が、前記所定セルの拡散層に設けたコンタクトのうちの
中央部のコンタクトに設けられる請求項２または３記載
の半導体装置のレイアウト設計方法。 - 【請求項５】 半導体装置がクロック配線を含み、かつ
配線データ率の低い領域がある場合に、そのクロック配
線に沿ってクロックシールド配線を追加配線する請求項
２，３または４記載の半導体装置のレイアウト設計方
法。 - 【請求項６】 クロックシールド配線が、クロック配線
の両側に配設され、グランド線領域に設けられたダミー
端子にそれぞれ接続される請求項５記載の半導体装置の
レイアウト設計方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000018270A JP2001210720A (ja) | 2000-01-27 | 2000-01-27 | 半導体装置のレイアウト設計方法 |
| US09/769,361 US20010011362A1 (en) | 2000-01-27 | 2001-01-26 | Semiconductor layout design method and apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000018270A JP2001210720A (ja) | 2000-01-27 | 2000-01-27 | 半導体装置のレイアウト設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001210720A true JP2001210720A (ja) | 2001-08-03 |
Family
ID=18545138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000018270A Pending JP2001210720A (ja) | 2000-01-27 | 2000-01-27 | 半導体装置のレイアウト設計方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20010011362A1 (ja) |
| JP (1) | JP2001210720A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3539337B2 (ja) | 2000-03-17 | 2004-07-07 | セイコーエプソン株式会社 | 半導体装置およびその製造方法ならびにマスクデータの生成方法、マスクおよびコンピュータ読み取り可能な記録媒体 |
| JP2001298091A (ja) * | 2000-04-17 | 2001-10-26 | Mitsubishi Electric Corp | 自動配置配線手法および半導体集積回路 |
| JP4929437B2 (ja) * | 2001-08-03 | 2012-05-09 | 富士通セミコンダクター株式会社 | 集積回路の配線レイアウト方法 |
| US7392495B1 (en) * | 2002-08-13 | 2008-06-24 | Cypress Semiconductor Corporation | Method and system for providing hybrid clock distribution |
| US7330808B1 (en) * | 2003-07-24 | 2008-02-12 | Xilinx, Inc. | Dummy block replacement for logic simulation |
| US7260803B2 (en) * | 2003-10-10 | 2007-08-21 | Lsi Corporation | Incremental dummy metal insertions |
| DE102004007661B4 (de) * | 2004-02-17 | 2006-07-27 | Infineon Technologies Ag | Verfahren, Vorrichtung und Computerprogrammprodukt zur Optimierung eines Layouts von Versorgungsleitungen |
| EP1814152A4 (en) * | 2004-11-19 | 2011-03-23 | Nec Corp | SEMICONDUCTOR INTEGRATED CIRCUIT WIRING DESIGN SYSTEM, SEMICONDUCTOR INTEGRATED CIRCUIT, AND WIRING DESIGN PROGRAM |
| JP4273140B2 (ja) * | 2006-07-18 | 2009-06-03 | シャープ株式会社 | 基板レイアウトチェックシステムおよび基板レイアウトチェック方法 |
| US7895548B2 (en) * | 2007-10-26 | 2011-02-22 | Synopsys, Inc. | Filler cells for design optimization in a place-and-route system |
| US9472423B2 (en) * | 2007-10-30 | 2016-10-18 | Synopsys, Inc. | Method for suppressing lattice defects in a semiconductor substrate |
| US7921399B2 (en) * | 2008-02-18 | 2011-04-05 | International Business Machines Corporation | Method for simplifying tie net modeling for router performance |
| JP2010287001A (ja) * | 2009-06-10 | 2010-12-24 | Fujitsu Ltd | 設計支援プログラム、設計支援装置、および設計支援方法 |
| US11087063B2 (en) * | 2018-06-29 | 2021-08-10 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of generating layout diagram including dummy pattern conversion and system of generating same |
-
2000
- 2000-01-27 JP JP2000018270A patent/JP2001210720A/ja active Pending
-
2001
- 2001-01-26 US US09/769,361 patent/US20010011362A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20010011362A1 (en) | 2001-08-02 |
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