JP4929437B2 - 集積回路の配線レイアウト方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、集積回路の配線レイアウト方法に関する。
【０００２】
【従来の技術】
半導体集積回路では、高集積化のため多層配線が行われている。その各配線層について、配線面積率Ｐの値が大きすぎても小さすぎても層間絶縁膜の平坦度が悪くなって、歩留りや信頼性が低下する。配線の空き領域にはダミー配線が行われるので、配線面積率が許容最小値以上になることは保証される。
【０００３】
図６（Ａ）は、インバータ１０、ナンドゲート１１、Ｄフリップフロップ１２、ノアゲート１３及び乗算回路１４がレイアウト設計されている場合を示している。従来では、各配線層について、配線のレイアウト設計が終わった後に例えば７×７μｍの検査ウインドウＱ1を設定し、ウインドウＱ１内の配線面積率Ｐが許容最大値を超えていないかを検査し、次に査ウインドウＱ１を図示矢印方向へシフトさせてＱ２とし、同様の処理を繰り返し行っていた。
【０００４】
【発明が解決しようとする課題】
しかしながら、図６（Ｂ）に示すように検査ウインドウＱ１の設定位置をずらすと、例えば、図６（Ｂ）のウインドウＱ２でエラーが検出され、図６（Ａ）のウインドウＱ２内ではエラーが検出されないということが生じ、チェック漏れが生ずる。このため、層間絶縁膜の平坦度が悪くなる場合が生じ、結果として半導体デバイスの信頼性が低下する原因となっていた。
【０００５】
本発明の目的は、このような問題点に鑑み、検査の仕方に依存せずに配線面積率を許容最大値以下にすることができる、集積回路の配線レイアウト方法を提供することにある。
【０００６】
本発明の一態様では、配線層の配線面積率Ｐが許容最大値Ｐmax以下になるように配線をレイアウトする集積回路の配線レイアウト方法において、
（ａ）ライン幅Ｗを段階分けし、各段階のライン幅Ｗに対して該許容最大値Ｐmaxの許容範囲を満たすように各段階のライン間スペース幅Ｓを予め規定しておき、
（ｂ）ライン幅Ｗに応じて該規定を満たすように配線をレイアウトする。
【０００７】
この構成によれば、検査の仕方に依存せずに配線面積率Ｐを許容最大値Ｐmax以下にすることができる。
【０００８】
本発明の他の態様では、格子状配線の場合に、配線層の配線面積率Ｐが許容最大値Ｐmax以下になるように配線をレイアウトする集積回路の配線レイアウト方法において、
（ａ）格子のライン幅Ｗを段階分けし、各段階のライン幅Ｗに対し配線面積率Ｐが該許容最大値Ｐmax以下になるメタル抜き面積Ａの第１許容面積Ａ0を予め規定しておき、
（ｂ）格子のライン幅Ｗに応じて該規定を満たすように配線をレイアウトする。
【０００９】
この構成によれば、検査の仕方に依存せずに条件Ｐ≦Ｐmax及びＡ≧Ａmin0が満たされる。
【００１０】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態を説明する。
【００１２】
最初に、この実施形態の集積回路の配線レイアウト方法の概略を説明する。
【００１３】
配線の大部分は、図４（Ａ）に示すようなライン＆スペース２０と、図４（Ｂ）に示すような格子状配線３０である。
【００１４】
図４（Ａ）のライン＆スペース２０は、ライン２１〜２４が一定ピッチで互いに平行に配置されている。ライン＆スペース２０は、ラインが２本であってもよい。ライン＆スペース２０の配線面積率Ｐは、点線で示すように隣り合うライン２１と２２の中心線の線分を含む矩形枠２５の配線面積率Ｐに等しく、これは枠２６のそれに等しい。ライン２１の幅をＷ、ライン２１と２２の間のスペースの幅をＳと表記すると、
Ｐ＝Ｗ／（Ｗ＋Ｓ） （１）
と表される。高集積化のためには配線面積率Ｐが高いほど好ましいが、平坦度の悪化による歩留りや信頼性の低下を防止するためには、
Ｐ≦Ｐmax （２）
でなければならず、ここにＰmaxは許容最大値であり、例えば０．８４である。
【００１５】
一般に、上層ほど配線幅が広く、また、外部との入出力回路の配線幅のほうがコア部のそれよりも広い。形成可能なライン幅Ｗ及びスペース幅Ｓの最小値はいずれも０．２μｍであるとする。また、設計対象の集積回路の全ての配線幅の範囲が例えば０．２μｍ≦Ｗ≦２．０μｍであるとする。
【００１６】
ライン幅Ｗの値に応じてスペース幅Ｓの値を一意的に決めることも可能であるが、処理時間が長くなり過ぎるのを防止するために、ライン幅Ｗを段階分けし、条件（２）が満たされるように各段階の許容最小値Ｓminを予め規定しておく。例えば次のようにライン幅Ｗの段階分けと許容最小値Ｓminとを定める。
【００１７】
０．２μｍ≦Ｗ≦１．０μｍのとき、Ｓmin＝０．２μｍ （３）
１．０μｍ＜Ｗ≦１．６μｍのとき、Ｓmin＝０．４μｍ （４）
１．６μｍ＜Ｗ≦２．０μｍのとき、Ｓmin＝０．５μｍ （５）
ルール（３）において、０．２μｍは、現在の技術で形成可能なライン幅Ｗ及びスペース幅Ｓの最小値である。図５（Ａ）はライン幅Ｗと許容最小値Ｓminとの関係を示す線図である。これら（３）〜（５）の場合において、Ｓ＝Ｓminのときの配線面積率Ｐの範囲はそれぞれ、次の通りである。
【００１８】
０．５０≦Ｐ≦０．８３
０．７１＜Ｐ≦０．８０
０．７６＜Ｐ≦０．８０
ルール（３）〜（５）に従えば、任意のライン幅Ｗの値に対し条件（２）が満たされる。ルール（３）〜（５）は、形成可能なライン幅Ｗ及びスペース幅Ｓの最小値０．２μｍを決め、次に段階数３を決め、次に各段階のＳminを決め、次に各段階のＳminと条件式（２）とからＷの最大値を決めることにより得られたものである。段階数を４とし、Ｓminを０．１μｍ刻みとしてもよい。この場合、例えば、上記ルール（３）及び（５）と、上記ルール（４）を次の２つに分けたルールとを採用する。
【００１９】
１．０μｍ＜Ｗ≦１．２μｍのとき、Ｓmin＝０．３μｍ （４−１）
１．２μｍ＜Ｗ≦１．６μｍのとき、Ｓmin＝０．４μｍ （４−２）
段階数が多くなるほどコンピュータ処理時間が長くなるので、コンピュータの処理速度に応じて段階数を定める。処理時間が長くてもかまわないのであれば、段階分けせずに、ｋを定数とし、Ｗの値に応じてＳminを、
Ｓmin＝Ｗ／ｋ （６）
と定めてもよい。この場合、Ｓ≧Ｓminと上式（１）とから、
Ｐ＝Ｗ／（Ｗ＋Ｓ）≦Ｗ／（Ｗ＋Ｗ／ｋ）＝ｋ／（ｋ＋１）
が成立する。例えばｋ＝４とすると、Ｐ≦０．８となるので、条件（２）が満たされる。
【００２０】
次に、図４（Ｂ）の格子状配線３０に対する制限について考える。
【００２１】
格子状配線３０は、ライン幅Ｗの配線が格子状に形成されていると考えることができる。格子状配線３０に形成されたメタル抜き部３１の隣り合う辺の長さを幅ＳＸ及びＳＹと表記する。格子状配線３０の配線面積率Ｐは、メタル抜き部３１の回りの配線の中心線で囲まれた点線で示す矩形枠３２の配線面積率Ｐに等しい。枠３２の配線面積率Ｐは、これを平行移動した枠３３のそれに等しく、次式で表される。
【００２２】
Ｐ＝（ＳＸ＋Ｗ＋ＳＹ）Ｗ／｛（Ｗ＋ＳＸ）（Ｗ＋ＳＹ）｝ （７）
メタル抜き部３１の面積Ａが狭すぎると、層間絶縁膜の平坦度が悪くなり、又は、露光装置やエッチングとの関係で寸法精度が悪くなるので、条件
Ａ≧Ａmin0 （８）
を満たす必要があり、ここにＡmin0はメタル抜き部３１の許容最小面積であり、例えば０．２４μｍ2である。メタル抜き部３１の面積Ａ及びライン幅Ｗの値が一定である場合、幅ＳＸとＳＹの差が大きいほど配線面積率Ｐの値が大きくなる。そこで、幅ＳＹが設計上の最小値（現在の技術で形成可能な最小値）、例えば０．２μｍであり、ＳＸ・ＳＹ＝０．２４μｍ2である場合に、Ｐ＝０．８４となるライン幅Ｗの値を上式（６）に基づいて求めると、０．６μｍとなる。したがって、Ｗ≦０．６μｍである場合にはＡ＝Ａmin0＝０．２４とすることにより、上式（２）が満たされる。
【００２３】
メタル抜き部３１の面積Ａが一定である場合、ライン幅Ｗの値が大きいほど配線面積率Ｐの値が大きくなるので、次にＷ＝２．０μｍの場合について考える。上述のようにメタル抜き部３１の面積及びライン幅Ｗの値が一定である場合、幅ＳＸとＳＹの差が大きいほど配線面積率Ｐの値が大きくなるので、幅ＳＹ＝０．５μｍである場合にＰ＝０．８４となる幅ＳＸの値を計算すると、８μｍとなる。したがって、０．６μｍ＜Ｗ≦２．０μｍの範囲でメタル抜き部３１の面積Ａが４μｍ2以上であれば、上式（２）が満たされる。
【００２４】
以上のことから、格子状配線３０については、ライン幅Ｗを段階分けし、各段階について次のようなルールを規定する。
【００２５】
０．６μｍ＜Ｗ≦２．０μｍのとき、許容最小メタル抜き面積Ａmin＝４μｍ2（９）
Ｗ≦０．６のとき、メタル抜き面積ＡをＡmin0＝０．２４μｍ2に固定 （１０）
図５（Ｂ）はライン幅Ｗと許容最小メタル抜き面積Ａminとの関係を示す線図である。このルールに従えば、任意のＷ、ＳＸ及びＳＹの値に対し条件（２）及び（８）が満たされる。上記ルール（９）をさらに段階分けすることも可能であるが、上述のように段階数が多くなるとコンピュータ処理時間が長くなるので、コンピュータの処理速度に応じて段階数を定める。
【００２６】
なお、配線の空き領域においては、その領域に応じてライン＆スペース２０、格子状配線３０又はその他のパターンのダミー配線が行われ、そのＷ、Ｓ、ＳＸ及びＳＹの値を予め定めた値にすることができるので、条件（２）及び（７）は自動的に満たされる。
【００２７】
図６は、設計段階においてチップ２０上に配置しようとする複数のマクロセルＭＣ１を示す。
【００２８】
チップ２０の縁部には複数のパッド２１が形成され、各パッド２１に対応してＩ／Ｏセル２１が形成され、マクロセルＭＣ１はＩ／Ｏセル２１の内側に配置される。マクロセル内の配線設計は、マクロセル毎に行われる。
【００２９】
処理の簡単化のために、コンピュータにより自動配線設計を行った後に、上記ルール（３）〜（５）、（９）及び（１０）を満たすかどうかをコンピュータで検査し、満たさないエラー部分については、満たすようにスペース幅又はメタル抜き面積を変更する。
【００３０】
図１〜３は、コンピュータにより１つのマクロセルに対して行われる自動配線設計の概略フローチャートである。次に、この処理を、図７〜（９）を参照して説明する。
【００３１】
（ＳＴ１）外部記憶装置から自動配線に必要なデータを読み込む。
【００３２】
（ＳＴ２）このデータに基づき、従来と同様に自動配線を行う。
【００３３】
図７（Ａ）は、自動配線されたある配線層の配線パターンの一部を示す。必要な配線（実配線）Ｌ１〜Ｌ９がレイアウトされた後、空き領域に、ハッチングが施されたダミー配線Ｄ１〜Ｄ６がレイアウトされる。
【００３４】
（ＳＴ３）格子状配線以外の各実配線を、配線幅Ｗについて上記（３）〜（５）に基づき段階分けし、段階コードを配線データに付加する。図７（Ｂ）中のＴ〜Ｖは、実配線データに付加された段階コードを示す。段階コードＴ〜Ｖの大小関係はＴ＜Ｕ＜Ｖであるとする。また、段階コードＴ〜Ｖはそれぞれ上記ルール（３）〜（５）に対応しているとする。
【００３５】
（ＳＴ４）ステップＳＴ２でレイアウトされた、検査が完了していない１つの配線を検査対象として選択する。
【００３６】
（ＳＴ５）検査対象が存在すればステップＳＴ６へ進み、そうでなければステップＳＴ２１へ進む。
【００３７】
（ＳＴ６）検査対象が格子状配線であれば図３のステップＳＴ１４へ進み、そうでなければ図２のステップＳＴ７へ進む。
【００３８】
検査対象が格子状配線でない場合には、図７（Ｂ）中に矢印付寸法線で示すように、各実配線の各辺について、スペース幅Ｓが上記ルール（３）〜（５）を満たすかどうかの検査を以下のステップＳＴ７〜Ｓ１３により行う。
【００３９】
（ＳＴ７）検査対象の配線の、検査が終わっていない１つの辺を選択する。
【００４０】
（ＳＴ８）ステップＳＴ７で選択すべき辺がなければ、すなわち全ての辺について検査が完了していれば、ステップＳＴ４へ戻り、そうでなければステップＳＴ９へ進む。
【００４１】
（ＳＴ９）選択した辺と隣り合う配線の辺との間の距離であるスペース幅Ｓを求める。例えば、図８（Ａ）の配線Ｌ２の辺Ｌ２１をステップＳＴ８で選択した場合、辺Ｌ２１と配線Ｌ６の辺Ｌ６１との間隔Ｓ１、及び、辺Ｌ２１と配線Ｌ７の辺Ｌ７１との間隔Ｓ２を求める。
【００４２】
（ＳＴ１０）スペース幅Ｓに対応した隣り合う配線の段階コードの大きい方のＳminを求める。隣り合う配線は、長手方向が９０度異なるものであってもよい。例えば７図（Ａ）のスペース幅Ｓ１については、配線Ｌ２及びＬ６の段階コードがそれぞれＶ及びＴであり、Ｖ＞Ｔであるので、段階コードＶのＳmin＝０．４μｍを求める。同様にスペース幅Ｓ２のＳmin＝０．４μｍを求める。
【００４３】
（ＳＴ１１〜ＳＴ１３）Ｓ≧Ｓminであれば、Ｍij＝１とし、そうでなければＭij＝２とする。ここにＭijは、辺ｉと辺ｊの間隔Ｓの検査結果を示しており、初期値は０であり、１はルールを満たしていることを示し、２はルールを満たしていない（エラーである）ことを示す。次にステップＳＴ７へ戻る。
【００４４】
図７（Ａ）及び（Ｂ）中の太線は、検査済みの辺、すなわちＭij＞０であることを示す。ステップＳＴ４で配線Ｌ７を選択した場合、辺Ｌ７１について検査済みであるので、ステップＳＴ７でこの辺は選択されない。図７（Ｂ）中の×印はＭij＝２であることを示す。
【００４５】
（ＳＴ１４）メタル抜き面積Ａを求める。
【００４６】
（ＳＴ１５）Ｌ≦０．６であればステップＳＴ１６へ進み、そうでなければステップＳＴ１７へ進む。
【００４７】
（ＳＴ１６）Ａ＝０．２４μｍ2であればステップＳＴ１８へ進み、そうでなければステップＳＴ１９へ進む。
【００４８】
（ＳＴ１７）Ａ≧４μｍ2であればステップＳＴ１８へ進み、そうでなければステップＳＴ１９へ進む。
【００４９】
（ＳＴ１８）Ｍi＝１とする。ここにＭiは、格子状配線ｉの検査結果を示しており、初期値は０であり、１はルールを満たしていることを示し、２はルールを満たしていない（エラーである）ことを示す。次にステップＳＴ４へ戻る。
【００５０】
（ＳＴ１９）Ｍi＝２とし、ステップＳＴ４へ戻る。
【００５１】
（ＳＴ２０、ＳＴ２１）検査結果にエラーがあれば、ルールを満たすようにその部分の配線のレイアウトを修正する。例えば図７（Ｂ）の配線Ｌ１とＬ２のスペース幅が不足している場合、ダミー配線Ｄ１を固定してダミー配線Ｄ１〜Ｄ３のピッチを短くするとともに、配線Ｌ１をダミー配線Ｄ１側へずらして、図９に示すようにする。なお、ダミー配線の一部を間引くことにより配線スペースを確保してもよい。このようにしても配線スペースが足りない場合には、マクロセルのサイズを、予め定められた許容範囲内で大きくする。
【００５２】
（ＳＴ２２）ステップＳＴ２１でエラーを解消することができなかった場合には、エラー情報を出力する。設計者は、これに対し手動でレイアウトを変更してエラーを解消する。
【００５３】
このような処理により、条件（２）及び（８）が検査の仕方に依存せずに満たされるので、層間絶縁膜の平坦度が向上し、半導体デバイスの信頼性向上に寄与する。
【００５４】
図６において、各マクロセルについて上記処理を行った後、マクロセル間の自動配線を上記同様に行う。
【００５５】
なお、本発明には外にも種々の変形例が含まれる。
【００５６】
例えば、上記実施形態では自動配線後に配線面積率などの検査を行う場合を説明したが、本発明は、上記ルールを満たすように自動配線する構成であってもよい。
【００５７】
また、上記実施形態ではマクロセル毎に自動配線を行う場合を説明したが、チップ全体に対し一括して自動配線する構成であってもよい。
【００５８】
さらに、ステップＳＴ２１での自動レイアウト修正を行わずに、ステップＳＴ２２でエラー情報を出力し、その後、手動でレイアウト修正する構成であってもよい。
【００５９】
また、本発明は配線の形成方法によらず、銅やアルミニューム等のダマシン配線のみならず、通常のドライエッチングにより形成される配線に対しても本発明を適用することができる。
【図面の簡単な説明】
【図１】ＣＡＤ装置により配線を自動レイアウト設計する場合の概略フローチャートの一部である。
【図２】図１の続きを示す概略フローチャートである。
【図３】図１の続きを示す概略フローチャートである。
【図４】（Ａ）及び（Ｂ）はそれぞれライン＆スペース及び格子状配線の配線面積率説明図である。
【図５】（Ａ）はライン＆スペースにおけるライン幅Ｗと許容最小スペース幅Ｓminとの関係を示す線図であり、（Ｂ）は格子状配線におけるライン幅Ｗと許容最小メタル抜き面積Ａminとの関係を示す線図である。
【図６】検査対象回路の単位を説明するためのチップ上マクロセル配置図である。
【図７】（Ａ）は図１のステップＳＴ２を説明するための配線レイアウト図、（Ｂ）は図２の処理を説明するための配線レイアウト図である。
【図８】（Ａ）及び（Ｂ）はいずれも図２の処理を説明するための配線レイアウト図である。
【図９】図１のステップＳＴ２１を説明するための配線レイアウト図である。
【図１０】（Ａ）及び（Ｂ）は配線レイアウト設計後に行われる従来の配線面積率検査方法の問題点説明図である。
【符号の説明】
１０ インバータ
１１ ナンドゲート
１２ Ｄフリップフロップ
１３ ノアゲート
１４ 乗算回路
２０ ライン＆スペース
２５、２６、３２、３３ 枠
２１〜２４ ライン
３０ 格子状配線
３１ メタル抜き部
Ｗ ライン幅
Ｓ スペース幅
ＳＸ、ＳＹ 幅
Ｓmin、Ａmin 許容最小値
【発明の属する技術分野】
本発明は、集積回路の配線レイアウト方法に関する。
【０００２】
【従来の技術】
半導体集積回路では、高集積化のため多層配線が行われている。その各配線層について、配線面積率Ｐの値が大きすぎても小さすぎても層間絶縁膜の平坦度が悪くなって、歩留りや信頼性が低下する。配線の空き領域にはダミー配線が行われるので、配線面積率が許容最小値以上になることは保証される。
【０００３】
図６（Ａ）は、インバータ１０、ナンドゲート１１、Ｄフリップフロップ１２、ノアゲート１３及び乗算回路１４がレイアウト設計されている場合を示している。従来では、各配線層について、配線のレイアウト設計が終わった後に例えば７×７μｍの検査ウインドウＱ1を設定し、ウインドウＱ１内の配線面積率Ｐが許容最大値を超えていないかを検査し、次に査ウインドウＱ１を図示矢印方向へシフトさせてＱ２とし、同様の処理を繰り返し行っていた。
【０００４】
【発明が解決しようとする課題】
しかしながら、図６（Ｂ）に示すように検査ウインドウＱ１の設定位置をずらすと、例えば、図６（Ｂ）のウインドウＱ２でエラーが検出され、図６（Ａ）のウインドウＱ２内ではエラーが検出されないということが生じ、チェック漏れが生ずる。このため、層間絶縁膜の平坦度が悪くなる場合が生じ、結果として半導体デバイスの信頼性が低下する原因となっていた。
【０００５】
本発明の目的は、このような問題点に鑑み、検査の仕方に依存せずに配線面積率を許容最大値以下にすることができる、集積回路の配線レイアウト方法を提供することにある。
【０００６】
本発明の一態様では、配線層の配線面積率Ｐが許容最大値Ｐmax以下になるように配線をレイアウトする集積回路の配線レイアウト方法において、
（ａ）ライン幅Ｗを段階分けし、各段階のライン幅Ｗに対して該許容最大値Ｐmaxの許容範囲を満たすように各段階のライン間スペース幅Ｓを予め規定しておき、
（ｂ）ライン幅Ｗに応じて該規定を満たすように配線をレイアウトする。
【０００７】
この構成によれば、検査の仕方に依存せずに配線面積率Ｐを許容最大値Ｐmax以下にすることができる。
【０００８】
本発明の他の態様では、格子状配線の場合に、配線層の配線面積率Ｐが許容最大値Ｐmax以下になるように配線をレイアウトする集積回路の配線レイアウト方法において、
（ａ）格子のライン幅Ｗを段階分けし、各段階のライン幅Ｗに対し配線面積率Ｐが該許容最大値Ｐmax以下になるメタル抜き面積Ａの第１許容面積Ａ0を予め規定しておき、
（ｂ）格子のライン幅Ｗに応じて該規定を満たすように配線をレイアウトする。
【０００９】
この構成によれば、検査の仕方に依存せずに条件Ｐ≦Ｐmax及びＡ≧Ａmin0が満たされる。
【００１０】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態を説明する。
【００１２】
最初に、この実施形態の集積回路の配線レイアウト方法の概略を説明する。
【００１３】
配線の大部分は、図４（Ａ）に示すようなライン＆スペース２０と、図４（Ｂ）に示すような格子状配線３０である。
【００１４】
図４（Ａ）のライン＆スペース２０は、ライン２１〜２４が一定ピッチで互いに平行に配置されている。ライン＆スペース２０は、ラインが２本であってもよい。ライン＆スペース２０の配線面積率Ｐは、点線で示すように隣り合うライン２１と２２の中心線の線分を含む矩形枠２５の配線面積率Ｐに等しく、これは枠２６のそれに等しい。ライン２１の幅をＷ、ライン２１と２２の間のスペースの幅をＳと表記すると、
Ｐ＝Ｗ／（Ｗ＋Ｓ） （１）
と表される。高集積化のためには配線面積率Ｐが高いほど好ましいが、平坦度の悪化による歩留りや信頼性の低下を防止するためには、
Ｐ≦Ｐmax （２）
でなければならず、ここにＰmaxは許容最大値であり、例えば０．８４である。
【００１５】
一般に、上層ほど配線幅が広く、また、外部との入出力回路の配線幅のほうがコア部のそれよりも広い。形成可能なライン幅Ｗ及びスペース幅Ｓの最小値はいずれも０．２μｍであるとする。また、設計対象の集積回路の全ての配線幅の範囲が例えば０．２μｍ≦Ｗ≦２．０μｍであるとする。
【００１６】
ライン幅Ｗの値に応じてスペース幅Ｓの値を一意的に決めることも可能であるが、処理時間が長くなり過ぎるのを防止するために、ライン幅Ｗを段階分けし、条件（２）が満たされるように各段階の許容最小値Ｓminを予め規定しておく。例えば次のようにライン幅Ｗの段階分けと許容最小値Ｓminとを定める。
【００１７】
０．２μｍ≦Ｗ≦１．０μｍのとき、Ｓmin＝０．２μｍ （３）
１．０μｍ＜Ｗ≦１．６μｍのとき、Ｓmin＝０．４μｍ （４）
１．６μｍ＜Ｗ≦２．０μｍのとき、Ｓmin＝０．５μｍ （５）
ルール（３）において、０．２μｍは、現在の技術で形成可能なライン幅Ｗ及びスペース幅Ｓの最小値である。図５（Ａ）はライン幅Ｗと許容最小値Ｓminとの関係を示す線図である。これら（３）〜（５）の場合において、Ｓ＝Ｓminのときの配線面積率Ｐの範囲はそれぞれ、次の通りである。
【００１８】
０．５０≦Ｐ≦０．８３
０．７１＜Ｐ≦０．８０
０．７６＜Ｐ≦０．８０
ルール（３）〜（５）に従えば、任意のライン幅Ｗの値に対し条件（２）が満たされる。ルール（３）〜（５）は、形成可能なライン幅Ｗ及びスペース幅Ｓの最小値０．２μｍを決め、次に段階数３を決め、次に各段階のＳminを決め、次に各段階のＳminと条件式（２）とからＷの最大値を決めることにより得られたものである。段階数を４とし、Ｓminを０．１μｍ刻みとしてもよい。この場合、例えば、上記ルール（３）及び（５）と、上記ルール（４）を次の２つに分けたルールとを採用する。
【００１９】
１．０μｍ＜Ｗ≦１．２μｍのとき、Ｓmin＝０．３μｍ （４−１）
１．２μｍ＜Ｗ≦１．６μｍのとき、Ｓmin＝０．４μｍ （４−２）
段階数が多くなるほどコンピュータ処理時間が長くなるので、コンピュータの処理速度に応じて段階数を定める。処理時間が長くてもかまわないのであれば、段階分けせずに、ｋを定数とし、Ｗの値に応じてＳminを、
Ｓmin＝Ｗ／ｋ （６）
と定めてもよい。この場合、Ｓ≧Ｓminと上式（１）とから、
Ｐ＝Ｗ／（Ｗ＋Ｓ）≦Ｗ／（Ｗ＋Ｗ／ｋ）＝ｋ／（ｋ＋１）
が成立する。例えばｋ＝４とすると、Ｐ≦０．８となるので、条件（２）が満たされる。
【００２０】
次に、図４（Ｂ）の格子状配線３０に対する制限について考える。
【００２１】
格子状配線３０は、ライン幅Ｗの配線が格子状に形成されていると考えることができる。格子状配線３０に形成されたメタル抜き部３１の隣り合う辺の長さを幅ＳＸ及びＳＹと表記する。格子状配線３０の配線面積率Ｐは、メタル抜き部３１の回りの配線の中心線で囲まれた点線で示す矩形枠３２の配線面積率Ｐに等しい。枠３２の配線面積率Ｐは、これを平行移動した枠３３のそれに等しく、次式で表される。
【００２２】
Ｐ＝（ＳＸ＋Ｗ＋ＳＹ）Ｗ／｛（Ｗ＋ＳＸ）（Ｗ＋ＳＹ）｝ （７）
メタル抜き部３１の面積Ａが狭すぎると、層間絶縁膜の平坦度が悪くなり、又は、露光装置やエッチングとの関係で寸法精度が悪くなるので、条件
Ａ≧Ａmin0 （８）
を満たす必要があり、ここにＡmin0はメタル抜き部３１の許容最小面積であり、例えば０．２４μｍ2である。メタル抜き部３１の面積Ａ及びライン幅Ｗの値が一定である場合、幅ＳＸとＳＹの差が大きいほど配線面積率Ｐの値が大きくなる。そこで、幅ＳＹが設計上の最小値（現在の技術で形成可能な最小値）、例えば０．２μｍであり、ＳＸ・ＳＹ＝０．２４μｍ2である場合に、Ｐ＝０．８４となるライン幅Ｗの値を上式（６）に基づいて求めると、０．６μｍとなる。したがって、Ｗ≦０．６μｍである場合にはＡ＝Ａmin0＝０．２４とすることにより、上式（２）が満たされる。
【００２３】
メタル抜き部３１の面積Ａが一定である場合、ライン幅Ｗの値が大きいほど配線面積率Ｐの値が大きくなるので、次にＷ＝２．０μｍの場合について考える。上述のようにメタル抜き部３１の面積及びライン幅Ｗの値が一定である場合、幅ＳＸとＳＹの差が大きいほど配線面積率Ｐの値が大きくなるので、幅ＳＹ＝０．５μｍである場合にＰ＝０．８４となる幅ＳＸの値を計算すると、８μｍとなる。したがって、０．６μｍ＜Ｗ≦２．０μｍの範囲でメタル抜き部３１の面積Ａが４μｍ2以上であれば、上式（２）が満たされる。
【００２４】
以上のことから、格子状配線３０については、ライン幅Ｗを段階分けし、各段階について次のようなルールを規定する。
【００２５】
０．６μｍ＜Ｗ≦２．０μｍのとき、許容最小メタル抜き面積Ａmin＝４μｍ2（９）
Ｗ≦０．６のとき、メタル抜き面積ＡをＡmin0＝０．２４μｍ2に固定 （１０）
図５（Ｂ）はライン幅Ｗと許容最小メタル抜き面積Ａminとの関係を示す線図である。このルールに従えば、任意のＷ、ＳＸ及びＳＹの値に対し条件（２）及び（８）が満たされる。上記ルール（９）をさらに段階分けすることも可能であるが、上述のように段階数が多くなるとコンピュータ処理時間が長くなるので、コンピュータの処理速度に応じて段階数を定める。
【００２６】
なお、配線の空き領域においては、その領域に応じてライン＆スペース２０、格子状配線３０又はその他のパターンのダミー配線が行われ、そのＷ、Ｓ、ＳＸ及びＳＹの値を予め定めた値にすることができるので、条件（２）及び（７）は自動的に満たされる。
【００２７】
図６は、設計段階においてチップ２０上に配置しようとする複数のマクロセルＭＣ１を示す。
【００２８】
チップ２０の縁部には複数のパッド２１が形成され、各パッド２１に対応してＩ／Ｏセル２１が形成され、マクロセルＭＣ１はＩ／Ｏセル２１の内側に配置される。マクロセル内の配線設計は、マクロセル毎に行われる。
【００２９】
処理の簡単化のために、コンピュータにより自動配線設計を行った後に、上記ルール（３）〜（５）、（９）及び（１０）を満たすかどうかをコンピュータで検査し、満たさないエラー部分については、満たすようにスペース幅又はメタル抜き面積を変更する。
【００３０】
図１〜３は、コンピュータにより１つのマクロセルに対して行われる自動配線設計の概略フローチャートである。次に、この処理を、図７〜（９）を参照して説明する。
【００３１】
（ＳＴ１）外部記憶装置から自動配線に必要なデータを読み込む。
【００３２】
（ＳＴ２）このデータに基づき、従来と同様に自動配線を行う。
【００３３】
図７（Ａ）は、自動配線されたある配線層の配線パターンの一部を示す。必要な配線（実配線）Ｌ１〜Ｌ９がレイアウトされた後、空き領域に、ハッチングが施されたダミー配線Ｄ１〜Ｄ６がレイアウトされる。
【００３４】
（ＳＴ３）格子状配線以外の各実配線を、配線幅Ｗについて上記（３）〜（５）に基づき段階分けし、段階コードを配線データに付加する。図７（Ｂ）中のＴ〜Ｖは、実配線データに付加された段階コードを示す。段階コードＴ〜Ｖの大小関係はＴ＜Ｕ＜Ｖであるとする。また、段階コードＴ〜Ｖはそれぞれ上記ルール（３）〜（５）に対応しているとする。
【００３５】
（ＳＴ４）ステップＳＴ２でレイアウトされた、検査が完了していない１つの配線を検査対象として選択する。
【００３６】
（ＳＴ５）検査対象が存在すればステップＳＴ６へ進み、そうでなければステップＳＴ２１へ進む。
【００３７】
（ＳＴ６）検査対象が格子状配線であれば図３のステップＳＴ１４へ進み、そうでなければ図２のステップＳＴ７へ進む。
【００３８】
検査対象が格子状配線でない場合には、図７（Ｂ）中に矢印付寸法線で示すように、各実配線の各辺について、スペース幅Ｓが上記ルール（３）〜（５）を満たすかどうかの検査を以下のステップＳＴ７〜Ｓ１３により行う。
【００３９】
（ＳＴ７）検査対象の配線の、検査が終わっていない１つの辺を選択する。
【００４０】
（ＳＴ８）ステップＳＴ７で選択すべき辺がなければ、すなわち全ての辺について検査が完了していれば、ステップＳＴ４へ戻り、そうでなければステップＳＴ９へ進む。
【００４１】
（ＳＴ９）選択した辺と隣り合う配線の辺との間の距離であるスペース幅Ｓを求める。例えば、図８（Ａ）の配線Ｌ２の辺Ｌ２１をステップＳＴ８で選択した場合、辺Ｌ２１と配線Ｌ６の辺Ｌ６１との間隔Ｓ１、及び、辺Ｌ２１と配線Ｌ７の辺Ｌ７１との間隔Ｓ２を求める。
【００４２】
（ＳＴ１０）スペース幅Ｓに対応した隣り合う配線の段階コードの大きい方のＳminを求める。隣り合う配線は、長手方向が９０度異なるものであってもよい。例えば７図（Ａ）のスペース幅Ｓ１については、配線Ｌ２及びＬ６の段階コードがそれぞれＶ及びＴであり、Ｖ＞Ｔであるので、段階コードＶのＳmin＝０．４μｍを求める。同様にスペース幅Ｓ２のＳmin＝０．４μｍを求める。
【００４３】
（ＳＴ１１〜ＳＴ１３）Ｓ≧Ｓminであれば、Ｍij＝１とし、そうでなければＭij＝２とする。ここにＭijは、辺ｉと辺ｊの間隔Ｓの検査結果を示しており、初期値は０であり、１はルールを満たしていることを示し、２はルールを満たしていない（エラーである）ことを示す。次にステップＳＴ７へ戻る。
【００４４】
図７（Ａ）及び（Ｂ）中の太線は、検査済みの辺、すなわちＭij＞０であることを示す。ステップＳＴ４で配線Ｌ７を選択した場合、辺Ｌ７１について検査済みであるので、ステップＳＴ７でこの辺は選択されない。図７（Ｂ）中の×印はＭij＝２であることを示す。
【００４５】
（ＳＴ１４）メタル抜き面積Ａを求める。
【００４６】
（ＳＴ１５）Ｌ≦０．６であればステップＳＴ１６へ進み、そうでなければステップＳＴ１７へ進む。
【００４７】
（ＳＴ１６）Ａ＝０．２４μｍ2であればステップＳＴ１８へ進み、そうでなければステップＳＴ１９へ進む。
【００４８】
（ＳＴ１７）Ａ≧４μｍ2であればステップＳＴ１８へ進み、そうでなければステップＳＴ１９へ進む。
【００４９】
（ＳＴ１８）Ｍi＝１とする。ここにＭiは、格子状配線ｉの検査結果を示しており、初期値は０であり、１はルールを満たしていることを示し、２はルールを満たしていない（エラーである）ことを示す。次にステップＳＴ４へ戻る。
【００５０】
（ＳＴ１９）Ｍi＝２とし、ステップＳＴ４へ戻る。
【００５１】
（ＳＴ２０、ＳＴ２１）検査結果にエラーがあれば、ルールを満たすようにその部分の配線のレイアウトを修正する。例えば図７（Ｂ）の配線Ｌ１とＬ２のスペース幅が不足している場合、ダミー配線Ｄ１を固定してダミー配線Ｄ１〜Ｄ３のピッチを短くするとともに、配線Ｌ１をダミー配線Ｄ１側へずらして、図９に示すようにする。なお、ダミー配線の一部を間引くことにより配線スペースを確保してもよい。このようにしても配線スペースが足りない場合には、マクロセルのサイズを、予め定められた許容範囲内で大きくする。
【００５２】
（ＳＴ２２）ステップＳＴ２１でエラーを解消することができなかった場合には、エラー情報を出力する。設計者は、これに対し手動でレイアウトを変更してエラーを解消する。
【００５３】
このような処理により、条件（２）及び（８）が検査の仕方に依存せずに満たされるので、層間絶縁膜の平坦度が向上し、半導体デバイスの信頼性向上に寄与する。
【００５４】
図６において、各マクロセルについて上記処理を行った後、マクロセル間の自動配線を上記同様に行う。
【００５５】
なお、本発明には外にも種々の変形例が含まれる。
【００５６】
例えば、上記実施形態では自動配線後に配線面積率などの検査を行う場合を説明したが、本発明は、上記ルールを満たすように自動配線する構成であってもよい。
【００５７】
また、上記実施形態ではマクロセル毎に自動配線を行う場合を説明したが、チップ全体に対し一括して自動配線する構成であってもよい。
【００５８】
さらに、ステップＳＴ２１での自動レイアウト修正を行わずに、ステップＳＴ２２でエラー情報を出力し、その後、手動でレイアウト修正する構成であってもよい。
【００５９】
また、本発明は配線の形成方法によらず、銅やアルミニューム等のダマシン配線のみならず、通常のドライエッチングにより形成される配線に対しても本発明を適用することができる。
【図面の簡単な説明】
【図１】ＣＡＤ装置により配線を自動レイアウト設計する場合の概略フローチャートの一部である。
【図２】図１の続きを示す概略フローチャートである。
【図３】図１の続きを示す概略フローチャートである。
【図４】（Ａ）及び（Ｂ）はそれぞれライン＆スペース及び格子状配線の配線面積率説明図である。
【図５】（Ａ）はライン＆スペースにおけるライン幅Ｗと許容最小スペース幅Ｓminとの関係を示す線図であり、（Ｂ）は格子状配線におけるライン幅Ｗと許容最小メタル抜き面積Ａminとの関係を示す線図である。
【図６】検査対象回路の単位を説明するためのチップ上マクロセル配置図である。
【図７】（Ａ）は図１のステップＳＴ２を説明するための配線レイアウト図、（Ｂ）は図２の処理を説明するための配線レイアウト図である。
【図８】（Ａ）及び（Ｂ）はいずれも図２の処理を説明するための配線レイアウト図である。
【図９】図１のステップＳＴ２１を説明するための配線レイアウト図である。
【図１０】（Ａ）及び（Ｂ）は配線レイアウト設計後に行われる従来の配線面積率検査方法の問題点説明図である。
【符号の説明】
１０ インバータ
１１ ナンドゲート
１２ Ｄフリップフロップ
１３ ノアゲート
１４ 乗算回路
２０ ライン＆スペース
２５、２６、３２、３３ 枠
２１〜２４ ライン
３０ 格子状配線
３１ メタル抜き部
Ｗ ライン幅
Ｓ スペース幅
ＳＸ、ＳＹ 幅
Ｓmin、Ａmin 許容最小値
Claims (7)
- 格子状配線の場合に、コンピュータが、配線層の配線面積率Ｐが許容最大値Ｐmax以下になるように配線をレイアウトする集積回路の配線レイアウト方法において、
（ａ）該コンピュータに与える設定データとして、格子のライン幅Ｗを段階分けし、各段階のライン幅Ｗに対し配線面積率Ｐが該許容最大値Ｐmax以下になるメタル抜き面積Ａの許容最小面積を予め規定しておき、
（ｂ）該コンピュータが、格子のライン幅Ｗに応じて該規定を満たすように配線をレイアウトする、
ことを特徴とする集積回路の配線レイアウト方法。 - 上記段階は、第１段階のＷ１min≦Ｗ≦Ｗ１maxと第２段階のＷ≦Ｗ１minの２段階を有し、
該第１段階の上記許容最小面積より該第２段階の上記許容最小面積の方が広いことを特徴とする請求項１記載の集積回路の配線レイアウト方法。 - 最小段階の上記許容最小面積を、ライン幅Ｗとは無関係の許容最小面積に等しくすることを特徴とする請求項１又は２に記載の集積回路の配線レイアウト方法。
- コンピュータが、配線層の配線面積率Ｐが許容最大値Ｐmax以下になるように配線をレイアウトする集積回路の配線レイアウト方法において、
（ａ１）該コンピュータに与える設定データとして、ラインアンドスペースの配線については、ライン幅Ｗを段階分けし、各段階のライン幅Ｗに対し該許容最大値Ｐmaxの許容範囲を満たすように各段階のライン間スペース幅Ｓを予め規定しておき、
（ａ２））該コンピュータに与える設定データとして、格子状配線については、格子のライン幅Ｗを段階分けし、各段階のライン幅Ｗに対し配線面積率Ｐが該許容最大値Ｐmax以下になるメタル抜き面積Ａの第１許容面積Ａを予め規定しておき、
（ｂ）該コンピュータが、ライン幅Ｗに応じて該規定を満たすように配線をレイアウトする、
ことを特徴とする集積回路の配線レイアウト方法。 - 上記ライン間スペース幅Ｓは、Ｗ／（Ｗ＋Ｓ）≦Ｐmaxを満たす値であることを特徴とする請求項４記載の集積回路の配線レイアウト方法。
- 上記段階は、第１段階のＷ１min≦Ｗ≦Ｗ１maxと第２段階のＷ≦Ｗ１minの２段階を有し、
該第１段階の上記許容最小面積より該第２段階の上記許容最小面積の方が広いことを特徴とする請求項４記載の集積回路の配線レイアウト方法。 - 最小段階の上記許容最小面積を、ライン幅Ｗとは無関係の許容最小面積に等しくすることを特徴とする請求項６記載の集積回路の配線レイアウト方法。
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