JP2009176012A - 半導体装置の製造方法、半導体装置の製造プログラムおよび半導体装置の製造システム - Google Patents
半導体装置の製造方法、半導体装置の製造プログラムおよび半導体装置の製造システム Download PDFInfo
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Abstract
【解決手段】本発明は、半導体集積回路の物理レイアウトを構成する図形の情報を取得する工程(ステップS101〜S102)と、物理レイアウトの転写像計算を行う工程(ステップS104)と、物理レイアウトに基づく信号遅延の計算を行い、この信号遅延が予め設定された仕様を満たさない配線を求める工程(ステップS106)と、仕様を満たさない配線について、図形の情報および転写像計算の結果に基づきリピータの挿入箇所を設定する工程(ステップS107)とを備える半導体装置の製造方法である。
【選択図】図1
Description
本発明は、製造対象となる半導体集積回路の設計支援において、回路の信号遅延を調整するため所定の配線にバッファ等の素子から成るリピータを挿入するにあたり、リソグラフィの影響を考慮してリピータを挿入する点に特徴がある。
(a)半導体集積回路の物理レイアウトを構成する図形の情報を取得する工程。
(b)物理レイアウトの転写像計算および段差計算を行う工程。
(c)物理レイアウトに基づく信号遅延の計算を行い、この信号遅延が予め設定された仕様を満たさない配線を求める工程。
(d)上記仕様を満たさない配線について、図形の情報、転写像計算および段差計算のうち少なくとも一つの結果に基づきリピータの挿入箇所を設定する工程。
次に、本発明の半導体装置の製造方法に係る第1実施形態を説明する。なお、第1実施形態の説明を行うに先立ち、比較のために従来の製造方法の流れを簡単に説明する。
次に、本発明の半導体装置の製造方法に係る第2実施形態を説明する。第2実施形態は、先に説明した第1実施形態における形状チェック、OPC、OPC検証の処理をRC抽出ツール(RC抽出システム)に内蔵したものである。
先ず、配置配線ツールによる概略配線(ステップS201)、詳細配線(ステップS202)の処理によって生成した物理レイアウトの図形データ(GDSフォーマットのデータ)をマスクデータ処理へ送る。
次に、本発明の半導体装置の製造方法に係る第3実施形態を説明する。第3実施形態は、先に説明した第1実施形態における形状チェック、OPC、OPC検証および遅延計算によるタイミングエラーチェックの処理を配置配線ツール(配置配線システム)で処理する点に特徴がある。
上記説明した実施形態に係る処理は、コンピュータで実行されるプログラム(半導体装置の製造プログラム)として実現可能である。すなわち、(a)半導体集積回路の物理レイアウトを構成する図形の情報を取得するステップ、(b)物理レイアウトの転写像計算、配線の段差計算を行うステップ、(c)物理レイアウトに基づく信号遅延の計算を行い、この信号遅延が予め設定された仕様を満たさない配線を求めるステップ、(d)上記仕様を満たさない配線について、図形の情報および転写像計算、段差計算の結果に基づきリピータの挿入箇所を設定するステップをコンピュータによって実行させるものである。
Claims (16)
- 半導体集積回路の物理レイアウトを構成する図形の情報を取得する工程と、
前記物理レイアウトの転写像計算を行う工程と、
前記物理レイアウトに基づく信号遅延の計算を行い、当該信号遅延が予め設定された仕様を満たさない配線を求める工程と、
前記仕様を満たさない配線について、前記図形の情報および前記転写像計算のうち少なくとも一つの結果に基づきリピータの挿入箇所を設定する工程と
を備えることを特徴とする半導体装置の製造方法。 - 半導体集積回路の物理レイアウトを構成する図形の情報を取得する工程と、
前記物理レイアウトの転写像計算および段差計算を行う工程と、
前記物理レイアウトに基づく信号遅延の計算を行い、当該信号遅延が予め設定された仕様を満たさない配線を求める工程と、
前記仕様を満たさない配線について、前記図形の情報および前記段差計算のうち少なくとも一つの結果に基づきリピータの挿入箇所を設定する工程と
を備えることを特徴とする半導体装置の製造方法。 - 半導体集積回路の物理レイアウトを構成する図形の情報を取得する工程と、
前記物理レイアウトの転写像計算を行う工程と、
前記物理レイアウトに基づく信号遅延の計算を行い、当該信号遅延が予め設定された仕様を満たさない配線を求める工程と、
前記仕様を満たさない配線の情報を容量抽出システムに送り、当該容量抽出システムにて前記仕様を満たさない配線の情報に基づきリピータの挿入箇所を設定する工程と
を備えることを特徴とする半導体装置の製造方法。 - 半導体集積回路の物理レイアウトを構成する図形の情報を取得する工程と、
前記物理レイアウトの転写像計算および段差計算を行う工程と、
前記物理レイアウトに基づく信号遅延の計算を行い、当該信号遅延が予め設定された仕様を満たさない配線を求める工程と、
前記仕様を満たさない配線の情報を配置配線システムに送り、当該配置配線システムにて前記仕様を満たさない配線の情報に基づきリピータの挿入箇所を設定する工程と
を備えることを特徴とする半導体装置の製造方法。 - 前記リピータの挿入箇所は、前記図形の情報および前記転写像計算の結果に関する少なくとも一つについて予め設定されたリソグラフィ許容範囲を満たさない箇所である
ことを特徴とする請求項1、3、4のうちいずれか1項に記載の半導体装置の製造方法。 - 前記リピータの挿入箇所は、前記図形の情報、転写像計算の結果、および前記段差計算の結果に関する少なくとも一つについて予め設定されたリソグラフィ許容範囲を満たさない箇所である
ことを特徴とする請求項2または4に記載の半導体装置の製造方法。 - 前記仕様は、配線幅、配線長、前記半導体集積回路の素子を構成する金属膜厚、および層間絶縁膜の膜厚のうち少なくとも1つに関する許容値である
ことを特徴とする請求項1から4のうちいずれか1項に記載の半導体装置の製造方法。 - 前記仕様を満たさない配線の情報は、前記物理レイアウト上の座標値である
ことを特徴とする請求項1から4のうちいずれか1項に記載の半導体装置の製造方法。 - 半導体集積回路の物理レイアウトを構成する図形の情報を取得するステップと、
前記物理レイアウトの転写像計算を行うステップと、
前記物理レイアウトに基づく信号遅延の計算を行い、当該信号遅延が予め設定された仕様を満たさない配線を求めるステップと、
前記仕様を満たさない配線について、前記図形の情報および前記転写像計算のうち少なくとも一つの結果に基づきリピータの挿入箇所を設定するステップと
をコンピュータによって実行させることを特徴とする半導体装置の製造プログラム。 - 半導体集積回路の物理レイアウトを構成する図形の情報を取得するステップと、
前記物理レイアウトの転写像計算を行うステップと、
前記物理レイアウトの段差計算を行うステップと、
前記物理レイアウトに基づく信号遅延の計算を行い、当該信号遅延が予め設定された仕様を満たさない配線を求めるステップと、
前記仕様を満たさない配線について、前記図形の情報、転写像計算、および前記段差計算のうち少なくとも一つの結果に基づきリピータの挿入箇所を設定するステップと
をコンピュータによって実行させることを特徴とする半導体装置の製造プログラム。 - 半導体集積回路の物理レイアウトを構成する図形の情報を取得するステップと、
前記物理レイアウトの転写像計算を行うステップと、
前記物理レイアウトに基づく信号遅延の計算を行い、当該信号遅延が予め設定された仕様を満たさない配線を求めるステップと、
前記仕様を満たさない配線の情報を容量抽出システムに送り、当該容量抽出システムで前記仕様を満たさない配線について、前記図形の情報および前記転写像計算のうち少なくとも一つの結果に基づきリピータの挿入箇所を設定するステップと
をコンピュータによって実行させることを特徴とする半導体装置の製造プログラム。 - 半導体集積回路の物理レイアウトを構成する図形の情報を取得するステップと、
前記物理レイアウトの転写像計算および段差計算の少なくとも一方を行うステップと、
前記物理レイアウトに基づく信号遅延の計算を行い、当該信号遅延が予め設定された仕様を満たさない配線を求めるステップと、
前記仕様を満たさない配線の情報を配置配線システムに送り、当該配置配線システムで前記仕様を満たさない配線について、前記図形の情報、前記転写像計算および前記段差計算のうち少なくとも一つの結果に基づきリピータの挿入箇所を設定するステップと
をコンピュータによって実行させることを特徴とする半導体装置の製造プログラム。 - 半導体集積回路の物理レイアウトを構成する図形の情報を取得するステップと、
前記物理レイアウトの転写像計算および段差計算の少なくとも一方を行うステップと
前記物理レイアウトに基づく信号遅延の計算を行い、当該信号遅延が予め設定された仕様を満たさない配線を求めるステップと、
前記仕様を満たさない配線について、前記図形の情報および前記転写像計算のうち少なくとも一つの結果に基づきリピータの挿入箇所を設定するステップと
を実行するコンピュータを含むことを特徴とする半導体装置の製造システム。 - 半導体集積回路の物理レイアウトを構成する図形の情報を取得するステップと、
前記物理レイアウトの転写像計算を行うステップと、
前記物理レイアウトの段差計算を行うステップと、
前記物理レイアウトに基づく信号遅延の計算を行い、当該信号遅延が予め設定された仕様を満たさない配線を求めるステップと、
前記仕様を満たさない配線について、前記図形の情報、転写像計算、および前記段差計算のうち少なくとも一つの結果に基づきリピータの挿入箇所を設定するステップと
を実行するコンピュータを含むことを特徴とする半導体装置の製造システム。 - 半導体集積回路の物理レイアウトを構成する図形の情報を取得するステップと、
前記物理レイアウトの転写像計算、および段差計算の少なくとも一方を行うステップと、
前記物理レイアウトに基づく信号遅延の計算を行い、当該信号遅延が予め設定された仕様を満たさない配線を求めるステップと、
前記仕様を満たさない配線の情報を容量抽出システムに送り、当該容量抽出システムで前記仕様を満たさない配線の情報について、前記図形の情報および前記転写像計算のうち少なくとも一つの結果に基づきリピータの挿入箇所を設定するステップと
を実行するコンピュータを含むことを特徴とする半導体装置の製造システム。 - 半導体集積回路の物理レイアウトを構成する図形の情報を取得するステップと、
前記物理レイアウトの転写像計算および段差計算を行うステップと、
前記物理レイアウトに基づく信号遅延の計算を行い、当該信号遅延が予め設定された仕様を満たさない配線を求めるステップと、
前記仕様を満たさない配線の情報を配置配線システムに送り、当該配置配線システムで前記仕様を満たさない配線について、前記図形の情報、前記転写像計算および前記段差計算のうち少なくとも一つの結果に基づきリピータの挿入箇所を設定するステップと
を実行するコンピュータを含むことを特徴とする半導体装置の製造システム。
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