JP3288269B2 - ゲートアレイの自動配置配線方法 - Google Patents
ゲートアレイの自動配置配線方法Info
- Publication number
- JP3288269B2 JP3288269B2 JP19618197A JP19618197A JP3288269B2 JP 3288269 B2 JP3288269 B2 JP 3288269B2 JP 19618197 A JP19618197 A JP 19618197A JP 19618197 A JP19618197 A JP 19618197A JP 3288269 B2 JP3288269 B2 JP 3288269B2
- Authority
- JP
- Japan
- Prior art keywords
- buffer
- wiring
- routing
- cell
- automatic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ゲートアレイの自
動配置配線方法に関し、特にバックアノテーションによ
りレイアウト修正を行うゲートアレイの自動配置配線方
法に関する。
動配置配線方法に関し、特にバックアノテーションによ
りレイアウト修正を行うゲートアレイの自動配置配線方
法に関する。
【０００２】
【従来の技術】近年のＩＣ（集積回路）は、微細化に伴
い、機能ブロック（例えばインバータ回路）自体のスイ
ッチングスピード、つまり機能ブロック自体の伝達遅延
時間より、機能ブロック間を接続している配線の伝達遅
延時間（以下、ｔｐｄと呼ぶ）の方がＩＣの遅延時間に
及ぼす影響が大きくなっている。
い、機能ブロック（例えばインバータ回路）自体のスイ
ッチングスピード、つまり機能ブロック自体の伝達遅延
時間より、機能ブロック間を接続している配線の伝達遅
延時間（以下、ｔｐｄと呼ぶ）の方がＩＣの遅延時間に
及ぼす影響が大きくなっている。
【０００３】そのため、自動配置配線ツールにより配置
配線を行った場合、クリティカルなパスにおいても配線
のｔｐｄの影響を受け、レイアウト後のｔｐｄおよびタ
イミング検証では、要求を満足しないこと（以下、ＮＧ
と呼ぶ）が多くなり、ゲートアレイの利点である短期間
による設計が困難となっている。このレイアウトの影響
にＮＧを無くす方法として、人手による強制配置や、長
くなった配線の途中に、機能ブロックのバッファを自動
挿入して、配線によるｔｐｄの増大を防ぐ手法が一般に
用いられている。
配線を行った場合、クリティカルなパスにおいても配線
のｔｐｄの影響を受け、レイアウト後のｔｐｄおよびタ
イミング検証では、要求を満足しないこと（以下、ＮＧ
と呼ぶ）が多くなり、ゲートアレイの利点である短期間
による設計が困難となっている。このレイアウトの影響
にＮＧを無くす方法として、人手による強制配置や、長
くなった配線の途中に、機能ブロックのバッファを自動
挿入して、配線によるｔｐｄの増大を防ぐ手法が一般に
用いられている。
【０００４】次に、従来の自動的にバッファを挿入する
自動配置配線方法について、図６に示すフローチャート
およびその時の内部セルを図７および図８を用いて説明
する。図６は、従来の自動バッファ挿入自動配置配線の
フローチャートである。また、図７は、従来のゲートア
レイの内部セルの略構成を示す概念図であり、機能ブロ
ック用内部セルをアレイ状に配置したものである。図８
は、従来のゲートアレイの内部セル構成の詳細を示す概
念図であり、自動バッファ挿入を他の機能ブロックと同
じ内部セルに配置した例である。
自動配置配線方法について、図６に示すフローチャート
およびその時の内部セルを図７および図８を用いて説明
する。図６は、従来の自動バッファ挿入自動配置配線の
フローチャートである。また、図７は、従来のゲートア
レイの内部セルの略構成を示す概念図であり、機能ブロ
ック用内部セルをアレイ状に配置したものである。図８
は、従来のゲートアレイの内部セル構成の詳細を示す概
念図であり、自動バッファ挿入を他の機能ブロックと同
じ内部セルに配置した例である。
【０００５】従来の自動バッファ挿入自動配置配線は、
図６に示すように、まず、ステップＳａ１で、基板の接
続情報や機能ブロックの接続情報を定義している自動配
置配線ライブラリ１を読み込み、ステップＳａ２で、自
動配置を行う。次に、ステップＳａ３で、自動配線を行
い、ステップＳａ４で、実配線によるｔｐｄおよびタイ
ミング検証を行う。そして、ステップＳａ５で、要求さ
れるｔｐｄおよびタイミングが満足しているか否かの判
定を行う。
図６に示すように、まず、ステップＳａ１で、基板の接
続情報や機能ブロックの接続情報を定義している自動配
置配線ライブラリ１を読み込み、ステップＳａ２で、自
動配置を行う。次に、ステップＳａ３で、自動配線を行
い、ステップＳａ４で、実配線によるｔｐｄおよびタイ
ミング検証を行う。そして、ステップＳａ５で、要求さ
れるｔｐｄおよびタイミングが満足しているか否かの判
定を行う。
【０００６】この判定で、要求されるｔｐｄおよびタイ
ミングが満足した場合、そのまま終了となる。一方、ス
テップＳａ５の判定で、要求されるｔｐｄおよびタイミ
ングが満足しない場合、ステップＳａ６で、その満足し
なかったｔｐｄやタイミングに、影響を与えている機能
ブロックの検索を行う。次に、ステップＳａ８で、バッ
ファを配置すべき最適な場所の検索を行い、ステップＳ
ａ１１で、バッファ挿入場所付近で空きセル有無の判定
を行う。
ミングが満足した場合、そのまま終了となる。一方、ス
テップＳａ５の判定で、要求されるｔｐｄおよびタイミ
ングが満足しない場合、ステップＳａ６で、その満足し
なかったｔｐｄやタイミングに、影響を与えている機能
ブロックの検索を行う。次に、ステップＳａ８で、バッ
ファを配置すべき最適な場所の検索を行い、ステップＳ
ａ１１で、バッファ挿入場所付近で空きセル有無の判定
を行う。
【０００７】この判定で、空きセルが有りの場合、ステ
ップＳａ１３で、機能ブロックであるバッファを、その
空きセルに自動配置する。次に、ステップＳａ１４で、
再度自動配線を行い（バッファを配置し再度自動配線し
たレイアウト例の概略図を図７に詳細図を図８に示
す）、実配線によるｔｐｄおよびタイミング検証を行う
ステップＳａ４へ戻り、同様の処理を行う。
ップＳａ１３で、機能ブロックであるバッファを、その
空きセルに自動配置する。次に、ステップＳａ１４で、
再度自動配線を行い（バッファを配置し再度自動配線し
たレイアウト例の概略図を図７に詳細図を図８に示
す）、実配線によるｔｐｄおよびタイミング検証を行う
ステップＳａ４へ戻り、同様の処理を行う。
【０００８】ゲートアレイの内部セル構造は、図７に示
すように、ゲートアレイの内部セル領域として、ＸＹ方
向に機能ブロック用セル２２がアレイ状に繰り返し配置
されており、Ｙ方向の機能ブロック用セル２２間に配線
チャネル領域２３が配置されている。また、機能ブロッ
ク用内部セル２２のうち、ハッチングされたセルは、機
能ブロック配置済みであり、白抜きのセルは、機能ブロ
ック未配置の機能ブロック用内部セル２４である。ま
た、４１は、機能ブロック用内部セル２２に配置され
た、機能ブロックであるインバータであり、４２は、機
能ブロック用内部セル２２に配置された、機能ブロック
であるインバータである。さらに、４４は、配線チャネ
ル領域に設けられた第２アルミの信号線、４６は、配線
チャネル領域２３に設けられた第１アルミの信号線であ
る。また、４７は、自動バッファ挿入用セル２１に配置
された挿入用バッファである。
すように、ゲートアレイの内部セル領域として、ＸＹ方
向に機能ブロック用セル２２がアレイ状に繰り返し配置
されており、Ｙ方向の機能ブロック用セル２２間に配線
チャネル領域２３が配置されている。また、機能ブロッ
ク用内部セル２２のうち、ハッチングされたセルは、機
能ブロック配置済みであり、白抜きのセルは、機能ブロ
ック未配置の機能ブロック用内部セル２４である。ま
た、４１は、機能ブロック用内部セル２２に配置され
た、機能ブロックであるインバータであり、４２は、機
能ブロック用内部セル２２に配置された、機能ブロック
であるインバータである。さらに、４４は、配線チャネ
ル領域に設けられた第２アルミの信号線、４６は、配線
チャネル領域２３に設けられた第１アルミの信号線であ
る。また、４７は、自動バッファ挿入用セル２１に配置
された挿入用バッファである。
【０００９】また、図８において、３１は第１アルミの
最高電位（以下、ＶＤＤと呼ぶ）、３２は第１アルミの
最低電位（以下、ＧＮＤと呼ぶ）、３３は第１アルミと
第２アルミ間のスルーホール、３４は第２アルミのＶＤ
Ｄ、３５は第２アルミのＧＮＤ、３６はＭＯＳ ＦＥＴ
のゲート電極、３７はＰチヤネルＭＯＳ ＦＥＴのソー
スおよびドレインとなるＰ+層、３８はＮチヤネルＭＯ
Ｓ ＦＥＴのソースおよびドレインとなるＮ-層であ
る。
最高電位（以下、ＶＤＤと呼ぶ）、３２は第１アルミの
最低電位（以下、ＧＮＤと呼ぶ）、３３は第１アルミと
第２アルミ間のスルーホール、３４は第２アルミのＶＤ
Ｄ、３５は第２アルミのＧＮＤ、３６はＭＯＳ ＦＥＴ
のゲート電極、３７はＰチヤネルＭＯＳ ＦＥＴのソー
スおよびドレインとなるＰ+層、３８はＮチヤネルＭＯ
Ｓ ＦＥＴのソースおよびドレインとなるＮ-層であ
る。
【００１０】一方、ステップＳａ１１の判定で空きセル
が無しと判定された場合には、ステップＳａ１２で、バ
ッファを挿入すべき場所に既に配置してある他の機能ブ
ロックを、他の空きセルに移動および再配置を行う。次
に、上述したステップＳａ１３で、その空いたセルに機
能ブロック用のバッファを自動挿入し、ステップＳａ１
４で、再度自動配線を行い（バッファを配置し再度自動
配線したレイアウト例の概略図を図７に、詳細図を図８
に示す）、実配線によるｔｐｄおよびタイミング検証を
行うステップＳａ４へ戻り、同様の処理を行う。
が無しと判定された場合には、ステップＳａ１２で、バ
ッファを挿入すべき場所に既に配置してある他の機能ブ
ロックを、他の空きセルに移動および再配置を行う。次
に、上述したステップＳａ１３で、その空いたセルに機
能ブロック用のバッファを自動挿入し、ステップＳａ１
４で、再度自動配線を行い（バッファを配置し再度自動
配線したレイアウト例の概略図を図７に、詳細図を図８
に示す）、実配線によるｔｐｄおよびタイミング検証を
行うステップＳａ４へ戻り、同様の処理を行う。
【００１１】上述した処理は、実配線によるｔｐｄおよ
びタイミング検証の判定において、要求されるｔｐｄお
よびタイミングが満足するまで繰り返される。
びタイミング検証の判定において、要求されるｔｐｄお
よびタイミングが満足するまで繰り返される。
【００１２】
【発明が解決しようとする課題】ところで、上述した従
来の自動配置配線方法では、第１の問題点として、自動
配置配線の処理時間が増加することによって、開発時間
（ＴＡＴ）が増大するということがある。その理由は、
従来の自動バッファ挿入自動配置配線方法では、機能ブ
ロック用セル２２を流用して自動配置配線を行うため、
自動配置配線後、配線容量等により、ｔｐｄやタイミン
グ等が要求を満足しなくなった機能ブロックがあった場
合、最適な場所にバッファを挿入しようとしても、既に
配置された他の機能ブロックが邪魔となり、そのバッフ
ァを配置することが困難となる。
来の自動配置配線方法では、第１の問題点として、自動
配置配線の処理時間が増加することによって、開発時間
（ＴＡＴ）が増大するということがある。その理由は、
従来の自動バッファ挿入自動配置配線方法では、機能ブ
ロック用セル２２を流用して自動配置配線を行うため、
自動配置配線後、配線容量等により、ｔｐｄやタイミン
グ等が要求を満足しなくなった機能ブロックがあった場
合、最適な場所にバッファを挿入しようとしても、既に
配置された他の機能ブロックが邪魔となり、そのバッフ
ァを配置することが困難となる。
【００１３】したがって、バッファを配置すべき場所
に、他の機能ブロックが既に配置されていた場合、その
機能ブロックを他の空きセルに移動配置し、それによっ
て空いたセルにバッファを挿入しなければならない。そ
の後、挿入したバッファと移動した他の機能ブロックお
よびこれらによって影響を受けた他の配線とに対して再
自動配線を行うため、大幅修正による自動配線の収束性
が低くなり、再自動配置配線の処理時間が増大し、開発
時間（ＴＡＴ）が増大するという問題点があった。
に、他の機能ブロックが既に配置されていた場合、その
機能ブロックを他の空きセルに移動配置し、それによっ
て空いたセルにバッファを挿入しなければならない。そ
の後、挿入したバッファと移動した他の機能ブロックお
よびこれらによって影響を受けた他の配線とに対して再
自動配線を行うため、大幅修正による自動配線の収束性
が低くなり、再自動配置配線の処理時間が増大し、開発
時間（ＴＡＴ）が増大するという問題点があった。
【００１４】次に、第２の問題点として、チップ面積が
大きくなるということがある。その理由は、従来の自動
バッファ挿入自動配置配線方法では、上述したように、
機能ブロックを流用して自動配置配線を行うため、自動
配置配線後、配線容量等により、ｔｐｄやタイミング等
が要求を満足しなくなった機能ブロックがあった場合、
最適な場所にバッファを挿入しようとしても、既に配置
された他の機能ブロックが邪魔となり、そのバッファの
配置が困難となってしまう。
大きくなるということがある。その理由は、従来の自動
バッファ挿入自動配置配線方法では、上述したように、
機能ブロックを流用して自動配置配線を行うため、自動
配置配線後、配線容量等により、ｔｐｄやタイミング等
が要求を満足しなくなった機能ブロックがあった場合、
最適な場所にバッファを挿入しようとしても、既に配置
された他の機能ブロックが邪魔となり、そのバッファの
配置が困難となってしまう。
【００１５】したがって、バッファを配置すべき場所
に、他の機能ブロックが既に配置されていた場合、その
機能ブロックを他の空きセルに移動配置しようとする処
理を行うが、移動配置しようとした機能ブロックに合う
空きセルが無かったり、その機能ブロックの移動量が大
きかった場合、再自動配線時に配線できなくなり、結果
的に基板のサイズを大きくしなければならないという問
題点があった。
に、他の機能ブロックが既に配置されていた場合、その
機能ブロックを他の空きセルに移動配置しようとする処
理を行うが、移動配置しようとした機能ブロックに合う
空きセルが無かったり、その機能ブロックの移動量が大
きかった場合、再自動配線時に配線できなくなり、結果
的に基板のサイズを大きくしなければならないという問
題点があった。
【００１６】この発明は上述した事情に鑑みてなされた
もので、自動配置配線後、他の機能ブロックの配置を変
えることなく、チップ面積を大きくすることなく、バッ
ファを配置することができ、かつ開発時間（ＴＡＴ）の
増大を防止することができるゲートアレイの自動配置配
線方法を提供することを目的としている。
もので、自動配置配線後、他の機能ブロックの配置を変
えることなく、チップ面積を大きくすることなく、バッ
ファを配置することができ、かつ開発時間（ＴＡＴ）の
増大を防止することができるゲートアレイの自動配置配
線方法を提供することを目的としている。
【００１７】
【課題を解決するための手段】 上述した問題点を解決
するために、請求項１記載の発明では、ゲートアレイの
自動配置配線において、自動配置配線後の実配線による
伝達遅延時間およびタイミング検証の判定後、検証結果
に影響を与えている機能ブロックを検索するステップ
と、バッファ配置最適場所を検索するステップと、自動
挿入用バッファを配置するステップと、前記バッファ挿
入により影響を受けた配線の接続のみを変更するステッ
プとを具備し、前記ゲートアレイの内部セル領域には、
Ｘ方向に繰り返し配置された複数の機能ブロックセルか
らなる第１の機能ブロックセル群と、Ｘ方向に繰り返し
配置されると共に複数の機能ブロックセルと並行に配置
された複数の機能ブロックセルからなる第２の機能ブロ
ックセル群と、第１の機能ブロックセル群と第２の機能
ブロックセル群との間に設けられた配線領域と、配線領
域にＸ方向に伸びるゲート電極を有するバッファ挿入用
セルとが予め配置され、前記バッファ挿入用セルの中か
らバッファ挿入に最適な場所を検索するステップと、バ
ッファ挿入用配置配線ライブラリを参照することによ
り、自動的に挿入用バッファを前記最適なバッファ挿入
用セルに配置するステップとを具備することを特徴とす
る。
するために、請求項１記載の発明では、ゲートアレイの
自動配置配線において、自動配置配線後の実配線による
伝達遅延時間およびタイミング検証の判定後、検証結果
に影響を与えている機能ブロックを検索するステップ
と、バッファ配置最適場所を検索するステップと、自動
挿入用バッファを配置するステップと、前記バッファ挿
入により影響を受けた配線の接続のみを変更するステッ
プとを具備し、前記ゲートアレイの内部セル領域には、
Ｘ方向に繰り返し配置された複数の機能ブロックセルか
らなる第１の機能ブロックセル群と、Ｘ方向に繰り返し
配置されると共に複数の機能ブロックセルと並行に配置
された複数の機能ブロックセルからなる第２の機能ブロ
ックセル群と、第１の機能ブロックセル群と第２の機能
ブロックセル群との間に設けられた配線領域と、配線領
域にＸ方向に伸びるゲート電極を有するバッファ挿入用
セルとが予め配置され、前記バッファ挿入用セルの中か
らバッファ挿入に最適な場所を検索するステップと、バ
ッファ挿入用配置配線ライブラリを参照することによ
り、自動的に挿入用バッファを前記最適なバッファ挿入
用セルに配置するステップとを具備することを特徴とす
る。
【００１８】
【００１９】また、請求項２記載の発明では、請求項１
記載のゲートアレイの自動配置配線方法において、自動
的に挿入用バッファをバッファ挿入用セルに配置後、バ
ッファ挿入により影響を受けた配線を削除することによ
り、部分的に再自動配線を行うステップを具備すること
を特徴とする。
記載のゲートアレイの自動配置配線方法において、自動
的に挿入用バッファをバッファ挿入用セルに配置後、バ
ッファ挿入により影響を受けた配線を削除することによ
り、部分的に再自動配線を行うステップを具備すること
を特徴とする。
【００２０】本発明では、予め配線領域に機能ブロック
が主に使用しているアルミ（例えば第１アルミとする）
を主軸としている方向（例えばＸ軸方向）と同方向に、
バッファ挿入セルのＰチヤネルＭＯＳ ＦＥＴとＮチヤ
ネルＭＯＳ ＦＥＴがその第１アルミで直線的に接続可
能なバッファ挿入用の予備のセルを配置しておく。そし
て、必要に応じて予め配置してある予備のバッファ挿入
用セルにバッファを挿入し、配線の接続を変更する手段
により、遅延調整を行う。したがって、自動配置配線
後、他の機能ブロックの配置を動かすことなく、また、
バッファを挿入すべき場所に容易に、かつチップ面積を
大きくすることなく、バッファを挿入することが可能と
なる。
が主に使用しているアルミ（例えば第１アルミとする）
を主軸としている方向（例えばＸ軸方向）と同方向に、
バッファ挿入セルのＰチヤネルＭＯＳ ＦＥＴとＮチヤ
ネルＭＯＳ ＦＥＴがその第１アルミで直線的に接続可
能なバッファ挿入用の予備のセルを配置しておく。そし
て、必要に応じて予め配置してある予備のバッファ挿入
用セルにバッファを挿入し、配線の接続を変更する手段
により、遅延調整を行う。したがって、自動配置配線
後、他の機能ブロックの配置を動かすことなく、また、
バッファを挿入すべき場所に容易に、かつチップ面積を
大きくすることなく、バッファを挿入することが可能と
なる。
【００２１】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。 Ａ．実施形態の構成 図１は、本発明の実施形態による、バッファ挿入セルを
備えたゲートアレイの自動バッファ挿入自動配置配線方
法を示したフローチャートである。図２は、本発明の実
施形態に適用した、バッファ挿入セルを備えたゲートア
レイの内部セル構造の概略を示す概念図である。
面を参照して説明する。 Ａ．実施形態の構成 図１は、本発明の実施形態による、バッファ挿入セルを
備えたゲートアレイの自動バッファ挿入自動配置配線方
法を示したフローチャートである。図２は、本発明の実
施形態に適用した、バッファ挿入セルを備えたゲートア
レイの内部セル構造の概略を示す概念図である。
【００２２】まず、図２を参照して、本発明の実施形態
に適用した、バッファ挿入セルを備えたゲートアレイの
内部セル構造について説明する。本発明の実施形態に適
用した、バッファ挿入セルを備えたゲートアレイの内部
セル構造は、図２に示すように、ゲートアレイの内部セ
ル領域として、ＸＹ方向に機能ブロック用セル２２がア
レイ状に繰り返し配置されており、Ｙ方向に自動バッフ
ァ挿入用セル２１が機能ブロック用セル２２の間に繰り
返し配置されている。また、その自動バッファ挿入セル
２１は、配線チャネル領域（図示略）を有している。つ
まり、配線チヤネル領域を持った機能ブロック用内部セ
ル２２をアレイ状に配置し、配線チャネル領域に自動バ
ッファ挿入用セル２１を設けている。
に適用した、バッファ挿入セルを備えたゲートアレイの
内部セル構造について説明する。本発明の実施形態に適
用した、バッファ挿入セルを備えたゲートアレイの内部
セル構造は、図２に示すように、ゲートアレイの内部セ
ル領域として、ＸＹ方向に機能ブロック用セル２２がア
レイ状に繰り返し配置されており、Ｙ方向に自動バッフ
ァ挿入用セル２１が機能ブロック用セル２２の間に繰り
返し配置されている。また、その自動バッファ挿入セル
２１は、配線チャネル領域（図示略）を有している。つ
まり、配線チヤネル領域を持った機能ブロック用内部セ
ル２２をアレイ状に配置し、配線チャネル領域に自動バ
ッファ挿入用セル２１を設けている。
【００２３】また、機能ブロック用内部セル２２のう
ち、ハッチングされたセルは、機能ブロック配置済みで
あり、白抜きのセルは、機能ブロック未配置の機能ブロ
ック用内部セル２４である。また、４１は、機能ブロッ
ク用内部セル２２に配置された、機能ブロックであるイ
ンバータであり、４２は、機能ブロック用内部セル２２
に配置された、機能ブロックであるインバータである。
さらに、４４は、配線チャネル領域に設けられた第２ア
ルミの信号線、４６は、配線チャネル領域に設けられた
第１アルミの信号線である。また、４７は、自動バッフ
ァ挿入用セル２１に配置された挿入用バッファである。
ち、ハッチングされたセルは、機能ブロック配置済みで
あり、白抜きのセルは、機能ブロック未配置の機能ブロ
ック用内部セル２４である。また、４１は、機能ブロッ
ク用内部セル２２に配置された、機能ブロックであるイ
ンバータであり、４２は、機能ブロック用内部セル２２
に配置された、機能ブロックであるインバータである。
さらに、４４は、配線チャネル領域に設けられた第２ア
ルミの信号線、４６は、配線チャネル領域に設けられた
第１アルミの信号線である。また、４７は、自動バッフ
ァ挿入用セル２１に配置された挿入用バッファである。
【００２４】ここで、図３は、本発明に適用したバッフ
ァ挿入セルを備えたゲートアレイの機能ブロック用のセ
ルおよび機能ブロックを配置したレイアウト図である。
図３において、３１は第１アルミの最高電位（以下、Ｖ
ＤＤと呼ぶ）、３２は第１アルミの最低電位（以下、Ｇ
ＮＤと呼ぶ）、３３は第１アルミと第２アルミ間のスル
ーホール、３４は第２アルミのＶＤＤ、３５は第２アル
ミのＧＮＤ、３６はＭＯＳ ＦＥＴのゲート電極、３７
はＰチヤネルＭＯＳ ＦＥＴのソースおよびドレインと
なるＰ+層、３８はＮチヤネルＭＯＳ ＦＥＴのソース
およびドレインとなるＮ-層である。
ァ挿入セルを備えたゲートアレイの機能ブロック用のセ
ルおよび機能ブロックを配置したレイアウト図である。
図３において、３１は第１アルミの最高電位（以下、Ｖ
ＤＤと呼ぶ）、３２は第１アルミの最低電位（以下、Ｇ
ＮＤと呼ぶ）、３３は第１アルミと第２アルミ間のスル
ーホール、３４は第２アルミのＶＤＤ、３５は第２アル
ミのＧＮＤ、３６はＭＯＳ ＦＥＴのゲート電極、３７
はＰチヤネルＭＯＳ ＦＥＴのソースおよびドレインと
なるＰ+層、３８はＮチヤネルＭＯＳ ＦＥＴのソース
およびドレインとなるＮ-層である。
【００２５】Ｂ．実施形態の動作 次に、本発明の実施形態による、バッファ挿入セルを備
えたゲートアレイの自動バッファ挿入自動配置配線方法
について、図１に示すフローチャートを用いて説明す
る。まず、ステップＳｂ１で、基板の接続情報や機能ブ
ロックの接続情報を定義している自動配置配線ライブラ
リ１を読み込む。基板の接続情報は、例えば、配置配線
禁止定義や主軸・副軸の定義（本実施例では、主軸はＸ
方向が第１アルミでＹ方向が第２アルミ、副軸はＹ方向
が第１アルミでＸ方向が第２アルミ）からなる。次に、
ステップＳｂ２で、自動配置を行い、ステップＳｂ３
で、自動配線を行う。この時、図２または図４に示すよ
うに、インバータ４２とインバータ４１が挿入用バッフ
ァ４７を介して第１アルミ配線４６および第２アルミ配
線４４で接続される。ここで、図４は、前述した図３に
示すゲートアレイの機能ブロック用セル２２にインバー
タ４２とインバータ４１を配置配線したレイアウト図で
ある。そして、ステップＳｂ４で、実配線によるタイミ
ング検証を行い、ステップＳｂ５で、要求されるｔｐｄ
およびタイミングが満足しているか否かの判定を行う。
えたゲートアレイの自動バッファ挿入自動配置配線方法
について、図１に示すフローチャートを用いて説明す
る。まず、ステップＳｂ１で、基板の接続情報や機能ブ
ロックの接続情報を定義している自動配置配線ライブラ
リ１を読み込む。基板の接続情報は、例えば、配置配線
禁止定義や主軸・副軸の定義（本実施例では、主軸はＸ
方向が第１アルミでＹ方向が第２アルミ、副軸はＹ方向
が第１アルミでＸ方向が第２アルミ）からなる。次に、
ステップＳｂ２で、自動配置を行い、ステップＳｂ３
で、自動配線を行う。この時、図２または図４に示すよ
うに、インバータ４２とインバータ４１が挿入用バッフ
ァ４７を介して第１アルミ配線４６および第２アルミ配
線４４で接続される。ここで、図４は、前述した図３に
示すゲートアレイの機能ブロック用セル２２にインバー
タ４２とインバータ４１を配置配線したレイアウト図で
ある。そして、ステップＳｂ４で、実配線によるタイミ
ング検証を行い、ステップＳｂ５で、要求されるｔｐｄ
およびタイミングが満足しているか否かの判定を行う。
【００２６】ここで、内部セル領域を１０ｍｍ口とした
場合を例にｔｐｄを計算する。内部セル領域が１０ｍｍ
口時に、内部セル領域の左下と中央部に機能ブロックで
あるインバータ４２およびインバータ４１を配置した場
合、インバータ間には１０ｍｍの配線が付くことにな
る。これを、１ｍｍ当たりの配線容量を０．２（ｐ
Ｆ）、１ｍｍ当たりの配線抵抗を１００（Ω）と仮定し
てＳＰＩＣＥシミュレーションを行うと、３．３７（ｎ
ｓ）のｔｐｄとなる。つまり、インバータ４２とインバ
ータ４１間のｔｐｄは、３．３７（ｎｓ）であるため、
要求のｔｐｄを３（ｎｓ）以内とすると要求を越えてお
り、判定を行うステップＳｂ５では、否と判断される。
場合を例にｔｐｄを計算する。内部セル領域が１０ｍｍ
口時に、内部セル領域の左下と中央部に機能ブロックで
あるインバータ４２およびインバータ４１を配置した場
合、インバータ間には１０ｍｍの配線が付くことにな
る。これを、１ｍｍ当たりの配線容量を０．２（ｐ
Ｆ）、１ｍｍ当たりの配線抵抗を１００（Ω）と仮定し
てＳＰＩＣＥシミュレーションを行うと、３．３７（ｎ
ｓ）のｔｐｄとなる。つまり、インバータ４２とインバ
ータ４１間のｔｐｄは、３．３７（ｎｓ）であるため、
要求のｔｐｄを３（ｎｓ）以内とすると要求を越えてお
り、判定を行うステップＳｂ５では、否と判断される。
【００２７】この判定で、要求されるｔｐｄおよびタイ
ミングが満足した場合、そのまま終了する。一方、ステ
ップＳｂ５の判定で、要求されるｔｐｄおよびタイミン
グが満足しない場合、ステップＳｂ６で、その満足しな
かったｔｐｄやタイミングに影響を与えている機能ブロ
ックを検索する。この例では、機能ブロックであるイン
バータ４２とインバータ４１の間となる。次に、ステッ
プＳｂ８で、その機能ブロックに対しバッファ配置の最
適な場所（挿入用バッファの最適な配置場所は、バッフ
ァ挿入用セルの中から検索）を検索する。
ミングが満足した場合、そのまま終了する。一方、ステ
ップＳｂ５の判定で、要求されるｔｐｄおよびタイミン
グが満足しない場合、ステップＳｂ６で、その満足しな
かったｔｐｄやタイミングに影響を与えている機能ブロ
ックを検索する。この例では、機能ブロックであるイン
バータ４２とインバータ４１の間となる。次に、ステッ
プＳｂ８で、その機能ブロックに対しバッファ配置の最
適な場所（挿入用バッファの最適な配置場所は、バッフ
ァ挿入用セルの中から検索）を検索する。
【００２８】この場合、その機能ブロックであるインバ
ータ４２に対し、適切な場所として機能ブロックである
インバータ４２とインバータ４１の中間に位置する場所
を、バッファ挿入用セルの中から検索する。そして、ス
テップＳｂ９で、バッファ挿入用配置配線ライブラリ７
を参照して、挿入用バッファを検索した場所であるバッ
ファ挿入用セルに自動配置する。そして、バッファ挿入
によりショート等の影響を受けた配線のみ、ステップＳ
ｂ１０で、再度自動配線を行った後、実配線によるｔｐ
ｄおよびタイミング検証を行うステップＳｂ４へ戻り、
同様の処理を行う。
ータ４２に対し、適切な場所として機能ブロックである
インバータ４２とインバータ４１の中間に位置する場所
を、バッファ挿入用セルの中から検索する。そして、ス
テップＳｂ９で、バッファ挿入用配置配線ライブラリ７
を参照して、挿入用バッファを検索した場所であるバッ
ファ挿入用セルに自動配置する。そして、バッファ挿入
によりショート等の影響を受けた配線のみ、ステップＳ
ｂ１０で、再度自動配線を行った後、実配線によるｔｐ
ｄおよびタイミング検証を行うステップＳｂ４へ戻り、
同様の処理を行う。
【００２９】上述した処理は、実配線によるｔｐｄおよ
びタイミング検証の判定において、要求されるｔｐｄお
よびタイミングが満足するまで繰り返される。
びタイミング検証の判定において、要求されるｔｐｄお
よびタイミングが満足するまで繰り返される。
【００３０】そして、最終的に、インバータ４２とイン
バータ４１が配置された図４に示すゲートアレイにおい
て、インバータ４２とインバータ４１間の配線容量によ
りｔｐｄが満足するように、図５（または図２）に示す
ように、インバータ４２とインバータ４１の中間に位置
する場所に自動的に挿入用バッファ４７が挿入される。
バータ４１が配置された図４に示すゲートアレイにおい
て、インバータ４２とインバータ４１間の配線容量によ
りｔｐｄが満足するように、図５（または図２）に示す
ように、インバータ４２とインバータ４１の中間に位置
する場所に自動的に挿入用バッファ４７が挿入される。
【００３１】ここで、図２に示すように、機能ブロック
であるインバータ４２に対し、適切な場所として機能ブ
ロックであるインバータ４２とインバータ４１の中間に
位置する場所にバッファを挿入した場合を例に、ｔｐｄ
を計算する。機能ブロックであるインバータ４２とイン
バータ４１間の配線は１０ｍｍであるため、その中間に
挿入用バッファを挿入した場合、１ｍｍ当たりの配線容
量を０．２（ｐＦ）、１ｍｍ当たりの配線抵抗を１００
（Ω）として仮定してＳＰＩＣＥシミュレーションを行
なうと、２．８７（ｎｓ）のｔｐｄとなる。実配線によ
るｔｐｄおよびタイミングの検証では、要求のｔｐｄは
３（ｎｓ）であるため、判定を行うステップＳｂ５の処
理では可と判断され、当該処理を終了する。
であるインバータ４２に対し、適切な場所として機能ブ
ロックであるインバータ４２とインバータ４１の中間に
位置する場所にバッファを挿入した場合を例に、ｔｐｄ
を計算する。機能ブロックであるインバータ４２とイン
バータ４１間の配線は１０ｍｍであるため、その中間に
挿入用バッファを挿入した場合、１ｍｍ当たりの配線容
量を０．２（ｐＦ）、１ｍｍ当たりの配線抵抗を１００
（Ω）として仮定してＳＰＩＣＥシミュレーションを行
なうと、２．８７（ｎｓ）のｔｐｄとなる。実配線によ
るｔｐｄおよびタイミングの検証では、要求のｔｐｄは
３（ｎｓ）であるため、判定を行うステップＳｂ５の処
理では可と判断され、当該処理を終了する。
【００３２】このように、実配線による配線長の影響で
ｔｐｄに影響を与え、要求されるｔｐｄを満足しない場
合は、問題となる機能ブロックを検索後、最適なバッフ
ァの挿入場所をバッファ挿入用セルの中から検索し、バ
ッファ挿入用配置配線ライブラリ７を参照して、そこに
対してバッファを挿入するようにしたため、他の機能ブ
ロックの配置を変えることなく、また、他の配線を大き
く変えることなく、要求されるｔｐｄおよびタイミング
を満足することが可能となる。この結果、自動配置配線
を繰り返し行う必要が無くなり、開発時間（ＴＡＴ）が
短くなる。
ｔｐｄに影響を与え、要求されるｔｐｄを満足しない場
合は、問題となる機能ブロックを検索後、最適なバッフ
ァの挿入場所をバッファ挿入用セルの中から検索し、バ
ッファ挿入用配置配線ライブラリ７を参照して、そこに
対してバッファを挿入するようにしたため、他の機能ブ
ロックの配置を変えることなく、また、他の配線を大き
く変えることなく、要求されるｔｐｄおよびタイミング
を満足することが可能となる。この結果、自動配置配線
を繰り返し行う必要が無くなり、開発時間（ＴＡＴ）が
短くなる。
【００３３】また、バッファの自動挿入が必要となるパ
スは、主にクリティカルパスであり、これはチップ全体
の１０％程度であるため、バッファ挿入により他の配線
が若干ショート等の影響を受けるが、図４、図５に示す
ように、本発明に適した機能ブロック用セルとバッファ
挿入用セルであれば、図５のバッファ挿入前の配線と比
較して、図６のバッファ挿入後の配線でも１格子のみの
増加である。このため、他の配線への影響度が小さく、
その影響を受けた配線とバッファ挿入した配線のみを再
配線するのみで済み、配置配線の収束性が高い。例え他
の配線が迂回をしてｔｐｄおよびタイミング等に影響が
生じた場合でも、同様の処理が繰り返えされ、バッファ
が挿入されるため、問題を生じることはない。
スは、主にクリティカルパスであり、これはチップ全体
の１０％程度であるため、バッファ挿入により他の配線
が若干ショート等の影響を受けるが、図４、図５に示す
ように、本発明に適した機能ブロック用セルとバッファ
挿入用セルであれば、図５のバッファ挿入前の配線と比
較して、図６のバッファ挿入後の配線でも１格子のみの
増加である。このため、他の配線への影響度が小さく、
その影響を受けた配線とバッファ挿入した配線のみを再
配線するのみで済み、配置配線の収束性が高い。例え他
の配線が迂回をしてｔｐｄおよびタイミング等に影響が
生じた場合でも、同様の処理が繰り返えされ、バッファ
が挿入されるため、問題を生じることはない。
【００３４】
【発明の効果】以上、説明したように、この発明によれ
ば、機能ブロックが主に使用しているアルミ（例えば第
１アルミとする）を主軸としている方向（例えばＸ軸方
向）と同方向における配線領域に、バッファ挿入セルの
ＰチヤネルＭＯＳ ＦＥＴとＮチヤネルＭＯＳ ＦＥＴ
がその第１アルミで直線的に接続可能なバッファ挿入用
セルを予め設けたことにより、要求されるｔｐｄおよび
タイミングを満足する最適な場所を上記バッファ挿入用
セル中から検索することができるので、他の機能ブロッ
クの配置を変えることなく、また、他の配線を大きく変
えることなく、要求されるｔｐｄおよびタイミングを満
足させることができるため、自動配置配線の繰り返し回
数が少なくなり、開発時間（ＴＡＴ）を短くすることが
でき、また、バッファ挿入による他への影響を抑えるこ
とができ、目的とするチップ面積で要求されるｔｐｄお
よびタイミングを満足することができるという利点が得
られる。
ば、機能ブロックが主に使用しているアルミ（例えば第
１アルミとする）を主軸としている方向（例えばＸ軸方
向）と同方向における配線領域に、バッファ挿入セルの
ＰチヤネルＭＯＳ ＦＥＴとＮチヤネルＭＯＳ ＦＥＴ
がその第１アルミで直線的に接続可能なバッファ挿入用
セルを予め設けたことにより、要求されるｔｐｄおよび
タイミングを満足する最適な場所を上記バッファ挿入用
セル中から検索することができるので、他の機能ブロッ
クの配置を変えることなく、また、他の配線を大きく変
えることなく、要求されるｔｐｄおよびタイミングを満
足させることができるため、自動配置配線の繰り返し回
数が少なくなり、開発時間（ＴＡＴ）を短くすることが
でき、また、バッファ挿入による他への影響を抑えるこ
とができ、目的とするチップ面積で要求されるｔｐｄお
よびタイミングを満足することができるという利点が得
られる。
【図１】 本発明の実施例である自動配置配線方法のフ
ローチャートである。
ローチャートである。
【図２】 本発明に最適なバッファ挿入用セルを備え
た、ゲートアレイの内部セル構造の概略を示す概念図で
ある。
た、ゲートアレイの内部セル構造の概略を示す概念図で
ある。
【図３】 本発明に最適なバッファ挿入用セルを備え
た、ゲートアレイの内部セル構造の詳細を示す概念図で
ある。
た、ゲートアレイの内部セル構造の詳細を示す概念図で
ある。
【図４】 図３に示すゲートアレイに機能ブロックを配
置して配線を行った場合の構造を示す概念図である。
置して配線を行った場合の構造を示す概念図である。
【図５】 図４に示すゲートアレイにバッファを挿入し
た場合の構造を示す概念図である。
た場合の構造を示す概念図である。
【図６】 従来の自動バッファ挿入を行う自動配置配線
方法のフローチャートである。
方法のフローチャートである。
【図７】 従来のゲートアレイの内部セル構造の略構成
を示す概念図である。
を示す概念図である。
【図８】 従来のゲートアレイの内部セル構造の詳細な
構成を示す概念図である。
構成を示す概念図である。
１ 自動配置配線ライブラリ ７ バッファ挿入用配置配線ライブラリ ２１ 自動バッファ挿入用セル ２２ 機能ブロック用内部セル（機能ブロック配置済み
セル） ２３ 配線チヤネル領域 ２４ 機能ブロック用内部セル（機能ブロック未配置セ
ル） ３１ 第１アルミの最高電位（ＶＤＤ） ３２ 第１アルミの最低電位（ＧＮＤ） ３３ 第１アルミと第２アルミ間のスルーホール ３４ 第２アルミの最高電位（ＶＤＤ） ３５ 第２アルミの最低電位（ＧＮＤ） ３６ ＭＯＳ ＦＥＴのゲート電極 ３７ ＰチヤネルＭＯＳ ＦＥＴのソースおよびドレイ
ンとなるＰ+層 ３８ ＮチヤネルＭＯＳ ＦＥＴのソースおよびドレイ
ンとなるＮ+層 ４１ 機能ブロックであるインバータ ４２ 機能ブロックであるインバータ ４３ ゲートコンタクトおよび第１アルミと第２アルミ
間のスルホール ４４ 第２アルミの信号線 ４５ 第１アルミと第２アルミ間のスルーホール ４６ 第１アルミの信号線 ４７ 挿入用バッファ
セル） ２３ 配線チヤネル領域 ２４ 機能ブロック用内部セル（機能ブロック未配置セ
ル） ３１ 第１アルミの最高電位（ＶＤＤ） ３２ 第１アルミの最低電位（ＧＮＤ） ３３ 第１アルミと第２アルミ間のスルーホール ３４ 第２アルミの最高電位（ＶＤＤ） ３５ 第２アルミの最低電位（ＧＮＤ） ３６ ＭＯＳ ＦＥＴのゲート電極 ３７ ＰチヤネルＭＯＳ ＦＥＴのソースおよびドレイ
ンとなるＰ+層 ３８ ＮチヤネルＭＯＳ ＦＥＴのソースおよびドレイ
ンとなるＮ+層 ４１ 機能ブロックであるインバータ ４２ 機能ブロックであるインバータ ４３ ゲートコンタクトおよび第１アルミと第２アルミ
間のスルホール ４４ 第２アルミの信号線 ４５ 第１アルミと第２アルミ間のスルーホール ４６ 第１アルミの信号線 ４７ 挿入用バッファ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−23347（ＪＰ，Ａ) 特開 平５−299617（ＪＰ，Ａ) 特開 平３−244153（ＪＰ，Ａ) 特開 平９−97842（ＪＰ，Ａ) 特開 平９−17875（ＪＰ，Ａ) 特開 平４−165647（ＪＰ，Ａ) 実開 平１−116445（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/118 G06F 17/50 H01L 21/82 H01L 27/04
Claims (2)
- 【請求項１】 ゲートアレイの自動配置配線において、 自動配置配線後の実配線による伝達遅延時間およびタイ
ミング検証の判定後、検証結果に影響を与えている機能
ブロックを検索するステップと、 バッファ配置最適場所を検索するステップと、 自動挿入用バッファを配置するステップと、 前記バッファ挿入により影響を受けた配線の接続のみを
変更するステップとを具備し、 前記ゲートアレイの内部セル領域には、Ｘ方向に繰り返
し配置された複数の機能ブロックセルからなる第１の機
能ブロックセル群と、前記Ｘ方向に繰り返し配置される
と共に前記複数の機能ブロックセルと並行に配置された
複数の機能ブロックセルからなる第２の機能ブロックセ
ル群と、前記第１の機能ブロックセル群と前記第２の機
能ブロックセル群との間に設けられた配線領域と、前記
配線領域に前記Ｘ方向に伸びるゲート電極を有するバッ
ファ挿入用セルとが予め配置され、 前記バッファ挿入用セルの中からバッファ挿入に最適な
場所を検索するステップと、 バッファ挿入用配置配線ライブラリを参照することによ
り自動的に挿入用バッファを前記最適なバッファ挿入用
セルに配置するステップとを具備することを特徴とする
ゲートアレイの自動配置配線方法。 - 【請求項２】 自動的に前記挿入用バッファを前記バッ
ファ挿入用セルに配置後、挿入用バッファにより影響を
受けた配線を削除することにより、部分的に再自動配線
を行うステップとをさらに具備することを特徴とする請
求項１記載のゲートアレイの自動配置配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19618197A JP3288269B2 (ja) | 1997-07-22 | 1997-07-22 | ゲートアレイの自動配置配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19618197A JP3288269B2 (ja) | 1997-07-22 | 1997-07-22 | ゲートアレイの自動配置配線方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1140785A JPH1140785A (ja) | 1999-02-12 |
| JP3288269B2 true JP3288269B2 (ja) | 2002-06-04 |
Family
ID=16353555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19618197A Expired - Fee Related JP3288269B2 (ja) | 1997-07-22 | 1997-07-22 | ゲートアレイの自動配置配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3288269B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003196341A (ja) * | 2001-12-25 | 2003-07-11 | Nec Electronics Corp | 半導体装置の設計方法 |
| US7887632B2 (en) | 2004-01-15 | 2011-02-15 | Japan Science And Technology Agency | Process for producing monocrystal thin film and monocrystal thin film device |
| JP4938696B2 (ja) | 2008-01-24 | 2012-05-23 | ソニー株式会社 | 半導体装置の設計プログラムおよび半導体装置の設計システム |
-
1997
- 1997-07-22 JP JP19618197A patent/JP3288269B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1140785A (ja) | 1999-02-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7096436B2 (en) | Macro design techniques to accommodate chip level wiring and circuit placement across the macro | |
| US6601227B1 (en) | Method for making large-scale ASIC using pre-engineered long distance routing structure | |
| EP1065721A2 (en) | Standard cells and method for placing and routing thereof | |
| US8026537B2 (en) | Semiconductor integrated circuit having an oblique global signal wiring and semiconductor integrated circuit wiring method | |
| US6618847B1 (en) | Power stabilizer using under-utilized standard cells | |
| US6711726B2 (en) | Automatic cell placement and routing apparatus and automatic cell placement and routing method used for the apparatus | |
| US6414852B1 (en) | Integrated circuit and method of design thereof | |
| JP3288269B2 (ja) | ゲートアレイの自動配置配線方法 | |
| US6925615B2 (en) | Semiconductor device having embedded array | |
| JP2004040081A (ja) | プログラマブル・ゲートアレイ部を備えたマスクプログラマブル論理装置 | |
| JPH10107152A (ja) | 集積回路装置とその電源配線形成法 | |
| JP3008849B2 (ja) | 半導体集積回路の設計方法および装置 | |
| US20070086262A1 (en) | Integrated circuit chip with connectivity partitioning | |
| US20060136854A1 (en) | Method for placement of pipeline latches | |
| US6236232B1 (en) | Multi-purpose transistor array | |
| JP2872174B2 (ja) | マスタースライス方式の半導体集積回路及びそのレイアウト方法 | |
| US6774671B2 (en) | Multi-purpose transistor array | |
| JP3115743B2 (ja) | Ｌｓｉ自動レイアウト方法 | |
| JP3148399B2 (ja) | 半導体装置の製造方法 | |
| JP3328257B2 (ja) | 半導体装置のレイアウト設計方法 | |
| JPH0834427B2 (ja) | 論理回路 | |
| US7146592B2 (en) | Integrated logic circuit and hierarchical design method thereof | |
| JP2703702B2 (ja) | ゲートアレイのレイアウト方法 | |
| JPH11260925A (ja) | 半導体集積回路装置およびその自動配置配線方法 | |
| CN113793847A (zh) | Io pad金属结构版图及其设计方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010828 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020219 |
|
| LAPS | Cancellation because of no payment of annual fees |