JP2703702B2 - ゲートアレイのレイアウト方法 - Google Patents
ゲートアレイのレイアウト方法Info
- Publication number
- JP2703702B2 JP2703702B2 JP28616592A JP28616592A JP2703702B2 JP 2703702 B2 JP2703702 B2 JP 2703702B2 JP 28616592 A JP28616592 A JP 28616592A JP 28616592 A JP28616592 A JP 28616592A JP 2703702 B2 JP2703702 B2 JP 2703702B2
- Authority
- JP
- Japan
- Prior art keywords
- gate array
- cell
- wiring
- gate
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、チャンネルレス型ゲ
ートアレイの自動設計に適するゲートアレイのレイアウ
ト方法に関する。
ートアレイの自動設計に適するゲートアレイのレイアウ
ト方法に関する。
【０００２】
【従来の技術】従来の一般的なゲートアレイの全体の構
成を図１０に示す。ゲートアレイはチップ１の周辺部に
Ｉ／Ｏ部３を配置し、中央の大部分にコア部を設けてな
る。また、コア部２の構成として、図１１に示すよう
に、セル領域ＣＡと配線領域ＬＡを分離したものと、図
１２に示すように、コア部全体をセル領域ＣＡとしたも
のとがある。前者はチャンネル型ゲートアレイ、後者は
チャンネルレス型またはシーオブゲート（ｓｅａ ｏｆ
ｇａｔｅ）型ゲートアレイである。チャンネルレス型
ゲートアレイは、ゲートの利用率を上げやすく、メモリ
を構成しやすいなどの利点があり現在多用されている。
成を図１０に示す。ゲートアレイはチップ１の周辺部に
Ｉ／Ｏ部３を配置し、中央の大部分にコア部を設けてな
る。また、コア部２の構成として、図１１に示すよう
に、セル領域ＣＡと配線領域ＬＡを分離したものと、図
１２に示すように、コア部全体をセル領域ＣＡとしたも
のとがある。前者はチャンネル型ゲートアレイ、後者は
チャンネルレス型またはシーオブゲート（ｓｅａ ｏｆ
ｇａｔｅ）型ゲートアレイである。チャンネルレス型
ゲートアレイは、ゲートの利用率を上げやすく、メモリ
を構成しやすいなどの利点があり現在多用されている。
【０００３】このチャンネルレス型ゲートアレイを設計
する場合、先ず論理回路の構成要素である各ゲートが自
動配置される。たとえば図１４においてハッチング部分
はゲートが配置されてユニットセルが使用される領域、
その他の空白領域はユニットセルが使用されないチャン
ネル領域を示す。その後、各ゲート間を接続する信号線
が自動配線されが、その際、主に前記チャンネル領域に
各ゲート間を接続する信号線が配線される。なお、この
ようなチャンネルレス型ゲートアレイもチャンネル型ゲ
ートアレイの場合と同様に、全てのセルに対して電源お
よびグラウンド電位を供給するために、図１３に示すよ
うに全てのユニットセルの各列に必ず一対以上の電源・
グラウンド配線を配線するようにしている。
する場合、先ず論理回路の構成要素である各ゲートが自
動配置される。たとえば図１４においてハッチング部分
はゲートが配置されてユニットセルが使用される領域、
その他の空白領域はユニットセルが使用されないチャン
ネル領域を示す。その後、各ゲート間を接続する信号線
が自動配線されが、その際、主に前記チャンネル領域に
各ゲート間を接続する信号線が配線される。なお、この
ようなチャンネルレス型ゲートアレイもチャンネル型ゲ
ートアレイの場合と同様に、全てのセルに対して電源お
よびグラウンド電位を供給するために、図１３に示すよ
うに全てのユニットセルの各列に必ず一対以上の電源・
グラウンド配線を配線するようにしている。
【０００４】
【発明が解決しようとする課題】ところが、このような
従来のチャンネルレス型ゲートアレイのレイアウト方法
では、全てのユニットセルに対して電源・グラウンド配
線が配線されるようになるため、本来配線を通りやすく
するチャンネルにおいても、電源・グラウンド配線が存
在し、これが信号線の自動配線に悪影響を及ぼし未配線
が生じる場合があった。
従来のチャンネルレス型ゲートアレイのレイアウト方法
では、全てのユニットセルに対して電源・グラウンド配
線が配線されるようになるため、本来配線を通りやすく
するチャンネルにおいても、電源・グラウンド配線が存
在し、これが信号線の自動配線に悪影響を及ぼし未配線
が生じる場合があった。
【０００５】この発明の目的は、前述した不都合を解消
し、未配線を防止するとともにゲート使用率を向上させ
ることのできるゲートアレイのレイアウト方法を提供す
ることにある。
し、未配線を防止するとともにゲート使用率を向上させ
ることのできるゲートアレイのレイアウト方法を提供す
ることにある。
【０００６】
【課題を解決するための手段】この発明のゲートアレイ
のレイアウト方法は、配線領域とセル形成領域を予め区
分しないチャンネルレス型ゲートアレイのレイアウト方
法において、論理回路を設計するステップと、フィジカ
ルセルの配置領域を設定するステップと、前記論理回路
の構成要素である各ゲートセルに対応するフィジカルセ
ルを前記配置領域内に配置するステップと、使用するユ
ニットセルの領域を抽出するステップと、使用するユニ
ットセルの領域に電源・グラウンド配線を配線するステ
ップと、配置したフィジカルセル間にそのフィジカルセ
ル間を接続する信号線を配置するステップと、を有する
ことを特徴とする。
のレイアウト方法は、配線領域とセル形成領域を予め区
分しないチャンネルレス型ゲートアレイのレイアウト方
法において、論理回路を設計するステップと、フィジカ
ルセルの配置領域を設定するステップと、前記論理回路
の構成要素である各ゲートセルに対応するフィジカルセ
ルを前記配置領域内に配置するステップと、使用するユ
ニットセルの領域を抽出するステップと、使用するユニ
ットセルの領域に電源・グラウンド配線を配線するステ
ップと、配置したフィジカルセル間にそのフィジカルセ
ル間を接続する信号線を配置するステップと、を有する
ことを特徴とする。
【０００７】
【作用】この発明のゲートアレイのレイアウト方法で
は、論理回路が設計された後、まずフィジカルセルの配
置領域が設定される。そして、この配置領域に対して、
論理回路の構成要素である各ゲートセルに対応するフィ
ジカルセルが配置される。
は、論理回路が設計された後、まずフィジカルセルの配
置領域が設定される。そして、この配置領域に対して、
論理回路の構成要素である各ゲートセルに対応するフィ
ジカルセルが配置される。
【０００８】しかる後、使用するユニットセル、すなわ
ち前記フィジカルセルが配置されたユニットセルが抽出
されて、その領域に対して電源・グラウンド配線が配線
される。その後、各フィジカルセル間を接続する信号線
を配置することによってゲートアレイのレイアウトが行
われる。
ち前記フィジカルセルが配置されたユニットセルが抽出
されて、その領域に対して電源・グラウンド配線が配線
される。その後、各フィジカルセル間を接続する信号線
を配置することによってゲートアレイのレイアウトが行
われる。
【０００９】このように、全てのユニットセルに対して
予め電源・グラウンド配線を配線するのではなく、フィ
ジカルセルを配置した後に、その配置したセル領域に対
して電源・グラウンド配線が通るように電源・グラウン
ド配線を配線するため、ユニットセルの使用されないチ
ャンネル領域の無駄な電源・グラウンド配線が無くな
り、信号線の配置も容易となり、しかも電源・グラウン
ド配線の最適な配線が可能となる。これらによって信号
配線の未配線が防止され、ゲート使用率も高まる。
予め電源・グラウンド配線を配線するのではなく、フィ
ジカルセルを配置した後に、その配置したセル領域に対
して電源・グラウンド配線が通るように電源・グラウン
ド配線を配線するため、ユニットセルの使用されないチ
ャンネル領域の無駄な電源・グラウンド配線が無くな
り、信号線の配置も容易となり、しかも電源・グラウン
ド配線の最適な配線が可能となる。これらによって信号
配線の未配線が防止され、ゲート使用率も高まる。
【００１０】
【実施例】まず、この発明の実施例であるゲートアレイ
のユニットセルとフィジカルセルとの関係を図２に示
す。（Ａ）はユニットセルの構成であり、ｐｃｈはｐチ
ャンネル領域、ｎｃｈはｎチャンネル領域、Ａ１，Ａ２
はそれぞれゲート配線である。ｐチャンネル領域の上部
に設けた二つの配線Ａ１，Ａ２によって二つのｐＭＯＳ
を構成し、ｎチャンネル領域の上部に設けた二つの配線
Ａ１，Ａ２によって二つのｎＭＯＳトランジスタを構成
している。図２（Ｂ）はフィジカルセルの例であり、
（Ａ）に示したユニットセルに対しどの位置でコンタク
トをとり、接続するか、また電源配線ＶDDおよびグラウ
ンド配線ＧＮＤとどのように接続するか、そのパターン
を表す。図２（Ｃ）に示すように、ユニットセル上にフ
ィジカルセルを設けることによって、一つのゲートセル
を構成する。
のユニットセルとフィジカルセルとの関係を図２に示
す。（Ａ）はユニットセルの構成であり、ｐｃｈはｐチ
ャンネル領域、ｎｃｈはｎチャンネル領域、Ａ１，Ａ２
はそれぞれゲート配線である。ｐチャンネル領域の上部
に設けた二つの配線Ａ１，Ａ２によって二つのｐＭＯＳ
を構成し、ｎチャンネル領域の上部に設けた二つの配線
Ａ１，Ａ２によって二つのｎＭＯＳトランジスタを構成
している。図２（Ｂ）はフィジカルセルの例であり、
（Ａ）に示したユニットセルに対しどの位置でコンタク
トをとり、接続するか、また電源配線ＶDDおよびグラウ
ンド配線ＧＮＤとどのように接続するか、そのパターン
を表す。図２（Ｃ）に示すように、ユニットセル上にフ
ィジカルセルを設けることによって、一つのゲートセル
を構成する。
【００１１】図３は図２（Ｃ）に示したゲートセルの回
路図およびＭＩＬ記号を示す。このように図２（Ｂ）に
示したフィジカルセルのパターンによってその下層に存
在するユニットセルの機能を定め、所定のゲートを構成
することができる。図２（Ａ）に示したユニットセル
は、ゲートアレイのコア部の全面に形成している。ゲー
トアレイのレイアウトは、後述するように、論理回路の
構成要素である各ゲートに応じたフィジカルセル（図２
（Ｂ））をどのユニットセル上に配置するか、どのユニ
ットセル上に電源・グラウンド配線を配線するか、更に
どのフィジカルセル間のどの箇所に信号線を配置するか
によって行う。
路図およびＭＩＬ記号を示す。このように図２（Ｂ）に
示したフィジカルセルのパターンによってその下層に存
在するユニットセルの機能を定め、所定のゲートを構成
することができる。図２（Ａ）に示したユニットセル
は、ゲートアレイのコア部の全面に形成している。ゲー
トアレイのレイアウトは、後述するように、論理回路の
構成要素である各ゲートに応じたフィジカルセル（図２
（Ｂ））をどのユニットセル上に配置するか、どのユニ
ットセル上に電源・グラウンド配線を配線するか、更に
どのフィジカルセル間のどの箇所に信号線を配置するか
によって行う。
【００１２】次に、図４〜図９を基に論理回路をゲート
アレイ上に構成する場合の極単純な例を示す。
アレイ上に構成する場合の極単純な例を示す。
【００１３】図４に示すような論理回路をゲートアレイ
上に構成する場合、まずフィジカルセルの配置領域を設
定する。図５におけるハッチング領域はその設定した領
域を示す。これは自動もしくはオペレータによる手動で
設定する。続いて、図４に示した論理回路の構成要素で
ある各ゲートセルを前記設定領域内に自動配置させる。
図６はその配置例を示す。但し図６においてはフィジカ
ルセルのパターンではなくＭＩＬ記号で示している。こ
の時、ゲートセル間の接続情報は持っている。
上に構成する場合、まずフィジカルセルの配置領域を設
定する。図５におけるハッチング領域はその設定した領
域を示す。これは自動もしくはオペレータによる手動で
設定する。続いて、図４に示した論理回路の構成要素で
ある各ゲートセルを前記設定領域内に自動配置させる。
図６はその配置例を示す。但し図６においてはフィジカ
ルセルのパターンではなくＭＩＬ記号で示している。こ
の時、ゲートセル間の接続情報は持っている。
【００１４】続いて、使用するユニットセルすなわちフ
ィジカルセルを配置するユニットセルの領域を抽出す
る。図７のハッチング領域はその抽出したユニットセル
の領域を示す。そして、その抽出したユニットセルの領
域に電源・グラウンド配線を配線する。図８のＶDD，Ｇ
ＮＤはその配線を示す。最後に、配置したフィジカルセ
ル間を接続する信号線を配置する。図９の各ゲート間を
結ぶ線は信号線を示す。但し図９においてはフィジカル
セルのパターンではなくＭＩＬ記号を示している。
ィジカルセルを配置するユニットセルの領域を抽出す
る。図７のハッチング領域はその抽出したユニットセル
の領域を示す。そして、その抽出したユニットセルの領
域に電源・グラウンド配線を配線する。図８のＶDD，Ｇ
ＮＤはその配線を示す。最後に、配置したフィジカルセ
ル間を接続する信号線を配置する。図９の各ゲート間を
結ぶ線は信号線を示す。但し図９においてはフィジカル
セルのパターンではなくＭＩＬ記号を示している。
【００１５】以上に述べたゲートアレイのレイアウト方
法をフローチャートで示せば図１のようになる。まず、
例えばワークステーションにより論理回路設計用ソフト
ウエアを実行させて、所望の論理回路を設計し、例えは
アスキーファイルのネットリストを作成する（Ｓ０）。
その後、レイアウト設計用ソフトウエアを実行させて、
まず自動もしくはマニュアル操作によって配置領域を設
定し（Ｓ１）、その設定した領域に対し論理回路の構成
要素である各ゲートセルに対応するフィジカルセルを自
動配置させる（Ｓ２）。これは、予想配線長の最小化お
よび混雑度の平均化が考慮されて自動的になされる。続
いて、自動配置されたユニットセルの領域を抽出し（Ｓ
３）、その領域に対し電源・グラウンド配線を自動配置
する（Ｓ４）。勿論電源・グラウンド配線をパッドから
各部へ供給するために、使用しないユニットセル上にも
配置する場合も生じるが、配線の為のチャンネル領域に
は必要最小限の電源・グラウンド配線しか通らないこと
になる。その後、各フィジカルセル間を接続する信号線
の自動配線を行い、一応のレイアウト設計を終了する。
その後、配線による実遅延時間の論理検証用ソフトウエ
アを実行させて、各種シミュレーションを行い、所期の
機能を満足するか否かをテストし、必要に応じてレイア
ウト設計の修正または論理回路設計の修正に戻る。
法をフローチャートで示せば図１のようになる。まず、
例えばワークステーションにより論理回路設計用ソフト
ウエアを実行させて、所望の論理回路を設計し、例えは
アスキーファイルのネットリストを作成する（Ｓ０）。
その後、レイアウト設計用ソフトウエアを実行させて、
まず自動もしくはマニュアル操作によって配置領域を設
定し（Ｓ１）、その設定した領域に対し論理回路の構成
要素である各ゲートセルに対応するフィジカルセルを自
動配置させる（Ｓ２）。これは、予想配線長の最小化お
よび混雑度の平均化が考慮されて自動的になされる。続
いて、自動配置されたユニットセルの領域を抽出し（Ｓ
３）、その領域に対し電源・グラウンド配線を自動配置
する（Ｓ４）。勿論電源・グラウンド配線をパッドから
各部へ供給するために、使用しないユニットセル上にも
配置する場合も生じるが、配線の為のチャンネル領域に
は必要最小限の電源・グラウンド配線しか通らないこと
になる。その後、各フィジカルセル間を接続する信号線
の自動配線を行い、一応のレイアウト設計を終了する。
その後、配線による実遅延時間の論理検証用ソフトウエ
アを実行させて、各種シミュレーションを行い、所期の
機能を満足するか否かをテストし、必要に応じてレイア
ウト設計の修正または論理回路設計の修正に戻る。
【００１６】なお、従来方法により２万ゲート規模の論
理回路をゲートアレイにて自動配線配置を行った結果、
１００本以上の未配線が生じたが、本願発明によれば、
未配線が無くなり、また自動配線の処理時間も１０％以
上短縮化された。
理回路をゲートアレイにて自動配線配置を行った結果、
１００本以上の未配線が生じたが、本願発明によれば、
未配線が無くなり、また自動配線の処理時間も１０％以
上短縮化された。
【００１７】
【発明の効果】この発明によれば、不要な電源・グラウ
ンド配線が無くなることによって未配線が防止され、ゲ
ート数の大規模なゲートアレイも容易に設計できるよう
になり、またゲート使用率も高まるため、より大規模な
論理回路をゲートアレイ上に構成することが可能とな
る。
ンド配線が無くなることによって未配線が防止され、ゲ
ート数の大規模なゲートアレイも容易に設計できるよう
になり、またゲート使用率も高まるため、より大規模な
論理回路をゲートアレイ上に構成することが可能とな
る。
【図１】この発明の実施例であるゲートアレイのレイア
ウト方法の手順を示すフローチャートである。
ウト方法の手順を示すフローチャートである。
【図２】ユニットセルとフィジカルセルおよびゲートセ
ルとの関係を示す図である。
ルとの関係を示す図である。
【図３】図２の（Ｃ）に示したゲートセルの回路図およ
びＭＩＬ記号を示す図である。
びＭＩＬ記号を示す図である。
【図４】実施例に係るゲートアレイ上に構成すべき論理
回路の例を示す図である。
回路の例を示す図である。
【図５】配置領域の設定例を示す図である。
【図６】フィジカルセルの自動配置の例を示す図であ
る。
る。
【図７】使用ユニットセルの領域を示す図である。
【図８】電源・グラウンド配線形成領域を示す図であ
る。
る。
【図９】信号線の配置を示す図である。
【図１０】一般的なゲートアレイの全体の構成を示す図
である。
である。
【図１１】チャンネル型ゲートアレイのコア部の概略構
成を示す図である。
成を示す図である。
【図１２】チャンネルレス型ゲートアレイのコア部の概
略構成を示す図である。
略構成を示す図である。
【図１３】従来のチャンネルレス型ゲートアレイの電源
・グラウンド配線の構成を示す図である。
・グラウンド配線の構成を示す図である。
【図１４】従来のゲートアレイにおける自動配置の例を
示す図である。
示す図である。
１−ゲートアレイチップ ２−コア部 ３−Ｉ／Ｏ部 ＣＡ−セル形成領域 ＬＡ−配線領域 ＶDD−電源配線 ＧＮＤ−グラウンド配線
Claims (1)
- 【請求項１】配線領域とセル形成領域を予め区分しない
チャンネルレス型ゲートアレイのレイアウト方法におい
て、 論理回路を設計するステップと、 フィジカルセルの配置領域を設定するステップと、 前記論理回路の構成要素である各ゲートセルに対応する
フィジカルセルを前記配置領域内に配置するステップ
と、 使用するユニットセルの領域を抽出するステップと、 使用するユニットセルの領域に電源・グラウンド配線を
配線するステップと、 配置したフィジカルセル間にそのフィジカルセル間を接
続する信号線を配置するステップと、 を有することを特徴とするゲートアレイのレイアウト方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28616592A JP2703702B2 (ja) | 1992-10-23 | 1992-10-23 | ゲートアレイのレイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28616592A JP2703702B2 (ja) | 1992-10-23 | 1992-10-23 | ゲートアレイのレイアウト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06140606A JPH06140606A (ja) | 1994-05-20 |
| JP2703702B2 true JP2703702B2 (ja) | 1998-01-26 |
Family
ID=17700786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28616592A Expired - Lifetime JP2703702B2 (ja) | 1992-10-23 | 1992-10-23 | ゲートアレイのレイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2703702B2 (ja) |
-
1992
- 1992-10-23 JP JP28616592A patent/JP2703702B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06140606A (ja) | 1994-05-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3420694B2 (ja) | スタンダードセル方式の集積回路 | |
| US4631686A (en) | Semiconductor integrated circuit device | |
| JP3526450B2 (ja) | 半導体集積回路およびスタンダードセル配置設計方法 | |
| US20070150849A1 (en) | Basic cell design method for reducing the resistance of connection wiring between logic gates | |
| US5187555A (en) | Semiconductor integrated circuit of standard cell system | |
| US6477696B2 (en) | Routing definition to optimize layout design of standard cells | |
| JP2703702B2 (ja) | ゲートアレイのレイアウト方法 | |
| KR0123261B1 (ko) | 집적회로장치 및 그의 설계방법 | |
| KR19980070088A (ko) | 반도체 집적회로의 칩레이아웃 및 그 검증방법 | |
| JP3644138B2 (ja) | 半導体集積回路及びその配置配線方法 | |
| US6780745B2 (en) | Semiconductor integrated circuit and method of manufacturing the same | |
| JP2004040081A (ja) | プログラマブル・ゲートアレイ部を備えたマスクプログラマブル論理装置 | |
| JP3925679B2 (ja) | 半導体装置および半導体設計装置 | |
| JP3288269B2 (ja) | ゲートアレイの自動配置配線方法 | |
| KR20010036160A (ko) | 집적 회로 장치의 래이아웃 검증 방법 | |
| JPH11260925A (ja) | 半導体集積回路装置およびその自動配置配線方法 | |
| JPH09237840A (ja) | Ｌｓｉ装置及びその設計方法 | |
| JPH0221634A (ja) | 半導体集積回路のマスクレイアウト方法 | |
| JPH06112448A (ja) | 半導体装置の製造方法 | |
| JPH09116018A (ja) | 自動配置配線方法 | |
| JP3115743B2 (ja) | Ｌｓｉ自動レイアウト方法 | |
| JPH06349948A (ja) | 半導体集積回路装置 | |
| JP2911946B2 (ja) | 集積回路装置 | |
| JPH0563046A (ja) | ゲートアレイ集積回路及びその製造方法 | |
| JPS60177650A (ja) | 半導体装置およびその製造方法 |