JP2911946B2 - 集積回路装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、大規模集積回路装置に関し、特に機能ブロ
ック相互を接続して所望のLSI機能を得る集積回路装置
に関する。

［従来の技術］ 従来、この種の集積回路装置の設計は、所望のLSI機
能を構成するのに必要な機能ブロックのみでチップを構
成することが基本である。まれに、機能ブロック間にま
とまった空き領域が生ずると、そこに簡単な回路構成が
可能なユニットセルを配列して、LSI機能の部分的な修
正変更に応じるようにしていた。

［発明が解決しようとする課題］ しかしながら、LSI機能の修正変更はそれがどの部分
に生ずるかの予測が困難であり、従ってせっかく空き領
域にユニットセルを配置しておいても、変更個所とユニ
ットセルの位置が遠すぎて配線で互いを結ぶことが特性
等の関係で不可能なことがある。また、たまたま生じた
空き領域にユニットセルを置いている関係上、修正変更
に必要なユニットセルの絶対数が不足して目的が十分に
達成されないことも生ずる。

本発明の目的は、たまたま生じた空き領域にユニット
セルを配置するということでなく、修正変更に応じうる
ように、最初から機能ブロックを含めてユニットセルを
配置しておいて修正変更がなしうるようにした集積回路
装置を提供することにある。

［課題を解決するための手段］ 本発明の集積回路装置は、機能が固定された第１の機
能ブロック群と、前記第１の機能ブロック群以外の領域
に繰り返し配列されたユニットセル群とを備え、該ユニ
ットセル群には第２の機能ブロック群と、少なくとも前
記第１の機能ブロックの機能の一部を修正した修正付加
回路とを有している。

なお、LSI機能は一般に、RAM,ROM等のメモリ機能ある
いは乗算器・加算器等の演算機能をもつ機能ブロックに
より実現される。

［作 用］ 本発明によれば、ユニットセルで、各機能ブロック間
が埋められている。したがって、最終設計にいたるまで
に、ユニットセルを選択し、適宜機能ブロックとの接続
を行なうことで、LSI機能の修正補助が可能になる。

［実 施 例］ 以下、図面を参照して、本発明の一実施例につき説明
する。第１図は本発明の第１実施例の平面図である。同
図に於て、１はチップ、２は入出力バッファ機能部、３
はボンティングパッド、６はチップの内部機能構成領域
であって、その中に含まれる4,4′,4″は夫々機能の異
なる機能ブロック、５及びそれと同一サイズの短形は全
てユニットセルを表わす。ユニットセルのうち斜線の施
されていないものは、LSI機能の構成に寄与していない
ものを、斜線を付して５′で区別しているものはLSI機
能構成の一部を負担しているものを示している。なお第
１図はチップの一部しか示しておらず、また、諸ブロッ
クセル等の配置のみを示しており配線は省略している。
機能ブロック4,4′,4″の間にはユニットセル５が必要
な配線チャネルを空けてくり返し配列されており、その
一部５′は前述のようにLSI機能構成に寄与している。

かかる構成のLSIの最初のサンプルで、機能上の不具
合がユニットセル５′で構成する機能内にあった場合、
ユニットセル上で構成されている小規模機能ブロック
（通常50〜150種の異なる機能を持つ機能ブロックが用
意されている）の不要なものを削除し、ユニットセル５
が配列されている適切な位置に必要なものを追加配置
し、またそのために配置位置を相互に移動させ、互いを
接続させ、不具合を修正することができる。ユニットセ
ル上でこうしたことが可能なのはゲートアレイの例で明
かである。このような修正にあたり、ユニットセルアレ
イそのものには修正を加える必要がなく、従ってホトマ
スクの修正は製造工程の途中以降のもので対応すること
ができ、その工程の前までは予め製造を進めておくこと
ができる。これによって不具合の修正を加えたサンプル
を早く得ることができる。上記のような修正は機能ブロ
ック４或いは４′,4″に不具合があった場合でも可能で
ある。すなわち、4,4′,4″中の不具合な所は使用しな
いように配線接続をとりはらい、追加・変更すべき機能
をユニットセル５のアレイ上で構成して、それと4,4′,
4″の該当部分とを接続することで、同様の効果を得る
ことができる。準備すべき空きのユニットセルの量は、
機能ブロック4,4′,4″の相互間隔を自由に設定できる
ので、初期サンプル設計時のリスクに応じた任意の量を
持たすことができる。

チップレイアウトを行なう手順としては、予めユニッ
トセル５をチップ内部全面に配列した状態を作り、次に
機能セル4,4′,4″などを、ユニットセル５と置き替え
配置することで容易に行なうことができる。もちろん機
能ブロック相互の配線接続を考慮して相対位置関係を決
める。

なお、ユニットセル５は第１図に示すように横方向に
ポリセル状に配列されている。また、セル列とセル列の
間の配線チャネル幅は第１図では位置によって異なって
いるが、すべて同じ幅とするようにしてもよい。

次に第２実施例につき、第２図を参照して説明する。
図に示すようにチップ１内には、機能ブロックとしてＡ
〜Ｆのブロックが設けられている。このうち、ブロック
A,B,C,Dは個有の素子配置を有する機能ブロック、ブロ
ックE,Fはユニットセルをポリセル状に配列し、その上
で機能構成を行なった機能ブロックである。

図において、付点を付した領域11および11′は上記の
ブロックＡ〜Ｆの間を埋めてユニットセル10が配置され
た領域である。このユニットセル10は第３図に示される
構成をもちpMOSトランジスタ10AとnMOSトランジスタ10B
とをもつ。また10Cはゲートポリシリコンである。この
ユニットセル10は、チャネル専用領域をもたない所謂シ
ー・オブ・ゲートという配列構成により、X,Yの双方向
にすきまなく配列される。ただし、図において太線で区
別されている領域11とその他の領域11′とは、ユニット
セル10の方向を90゜ずらしてあり、また、領域11はこの
シー・オブ・ゲート状のユニットセル10上で構成される
機能ブロックＧを含んでいる。

本実施例では、第１次サンプルとしてＡ〜Ｇのもつ機
能によりLSI機能を構成し、これに不具合がある場合に
は上記領域11,11′を利用して修正が可能である。領域1
1,11′の中の12,12′の部分が修正のための付加回路で
ある。

このように回路追加が行なわれた後のサンプルの再試
作は、第１実施例と同様に途中工程まで進められたウェ
ーハを用いて行なうことができ、再試作日程が短縮され
る。すなわち領域11,11′上では、同一ユニットセル10
がくり返し配列されていて、それらの相互の配線接続だ
けで機能構成ができるので、ユニットセル10内のトラン
ジスタ形成工程は予め先行できるからである。

なお、本実施例のチップの製作手順は、あらかじめ内
部機能構成領域に第３図のユニットセル10を全面に敷き
つめておき（第２図上半分と下半分とで互いに90゜回転
した方向に）、その後、LSI機能構成に必要な機能ブロ
ックＡ〜Ｆの配置を配線性を考慮して決め、その位置
で、しきつめてあったユニットセル10と機能ブロックと
を置きかえて配置する。次に特にＧの領域以外のユニッ
トセル10乗で機能ブロックを配置することを禁止して、
自動処理によりブロックＧ内の機能ブロックの配置と、
LSI全体の機能ブロック相互の配線作業を行なえばよ
い。

［発明の効果］ 以上説明したように、本発明は機能ブロック群の間を
種々論理の形成が可能なユニットセルで埋めることによ
り、LSIサンプルに不具合があった場合にそのユニット
セル上で機能修正，追加を高い自由度で行なうことがで
き、ユニットセルのトランジスタはゲートアレイのよう
に同一形状のトランジスタにより形成されているので、
上記修正，追加は配線工程だけで行なえる。このため、
配線工程まではホトマスクを変更する必要がなく、修正
結果に先行してウェーハ製造工程を進めることができる
ので出荷日程を大幅に短縮することができる。

【図面の簡単な説明】

図面は、本発明の実施例に係り、第１図は第１実施例
の、第２図は第２実施例の平面図、第３図は第２図で用
いられるユニットセルの構造を示す図である。 １……チップ、 ２……入出力バッファ機能部、 ３……ボンディングパッド、 4,4′,4″……機能ブロック、 5,5′……ユニットセル、 10……ユニットセル、 11,11′……ユニットセル配置領域、 12,12′……修正付加回路、 Ａ〜Ｄ……機能ブロック、 Ｅ〜Ｆ……ユニットセル上で構成した機能ブロック、 Ｇ……ユニットセル10で構成した機能ブロック。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】機能が固定された第１の機能ブロック群
   と、前記第１の機能ブロック群以外の領域に繰り返し配
   列されたユニットセル群とを備え、該ユニットセル群に
   は第２の機能ブロック群と、少なくとも前記第１の機能
   ブロックの機能の一部を修正した修正付加回路とを有す
   ることを特徴とする集積回路装置。