JP2002016143A - 半導体集積回路およびその設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 サンプル作成後に様々な論理修正を加える場
合に、下地層からの変更を回避して配線層のみの変更で
対処可能とする半導体集積回路の設計方法の提供するこ
とにある。 【解決手段】 予め個々に設計されている複数種の論理
機能セルを組み合わせて所望の機能を有する半導体集積
回路を設計する半導体集積回路の設計方法であって、サ
ンプル作成前の設計段階において論理機能セルが配設さ
れない空領域に、論理回路の基本素子からなり上記論理
機能セルと配線接続されていない基本セルを埋め込むよ
うに設計しておき、サンプル作成後の修正時において配
線設計の修正により上記基本セルを使用して論理修正を
行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、論理機能セルを
組み合わせて１つの統合された論理回路を構成するＣＢ
ＩＣ（Cell Based IC）などの半導体集積回路に適用し
て有用な技術に関し、さらには半導体集積回路のサンプ
ル作成後に論理修正を施す場合に利用して特に有用な技
術に関する。

【０００２】

【従来の技術】従来、個々に設計されライブラリに登録
されている実績のある複数種の論理機能セルを組み合わ
せて１つの統合された論理回路を構成するＣＢＩＣの技
術が一般的に知られ、各種電子機器のコントローラや、
通信処理、画像処理、音声処理用のＬＳＩなどに利用さ
れている。

【０００３】ゲートアレイが、論理回路を構成する基本
素子（ＭＯＳＦＥＴ）を規則的に配列してなる共通のマ
スターウエハを用意し、所望の機能を実現するようにメ
タル配線工程以降でカスタム化するのに対し、ＣＢＩＣ
では全工程のマスクを各設計ごとにつくる。従って、開
発に要する時間やコストはゲートアレイより増えるが、
冗長な回路や配線が少なく、チップの集積度および動作
速度を上げることができ、量産したときのコストを下げ
られる。

【０００４】ＣＢＩＣにおける論理機能セルのレイアウ
ト方式には、高さが一定のセルを横方向に並べて配置す
るポリセル方式と、高さも幅も任意の大きさのセルを混
ぜてレイアウトするブロック方式とがある。例えばＲＡ
Ｍ、ＲＯＭ、ＡＬＵなどのゲート数の大きな機能回路は
それぞれに適した高さや幅でレイアウトするのが望まし
く、ＣＢＩＣにおいてこのようなセルはマクロセルとか
メガセルと呼ぶ。ＡＮＤ、ＮＡＮＤなどの基本的な論理
ゲートやこれら論理ゲートを組み合わせてなる一般的な
論理回路のセルはプリミティブセルとかスタンダードセ
ルなどと呼ばれ、一定の高さにレイアウトされる。

【０００５】ところで、半導体集積回路の設計では、一
度サンプルを作成して動作試験をした後、論理修正を施
すことがよくある。論理修正は、配線工程の修正で済む
場合と、配線前の下地層からの変更を余儀なくされる場
合とがあり、下地層からの変更を行う場合には、全工程
のマスクを再度作り直さねばならなくなり開発コストを
押し上げたり開発期間を長期化させてしまう。一方、配
線工程は全工程の１／３程度の工程でしかないため、配
線工程のみの修正で済めば開発コストや開発期間の長期
化を抑制できる。

【０００６】そこで、従来、サンプル作成後に論理修正
が入った場合に備え、ＣＢＩＣの初期の設計時において
修正に必要と思われる何種類かの論理機能セルを予測
し、これら論理機能セルを本来使用される論理機能セル
の間に埋め込んでおくと云う工夫が一般的に行われてい
た。このように設計しておくことで、論理修正の段階で
他の論理機能セルが必要となった場合でも、そのセルが
予め修正用として埋め込んでおいた論理機能セルと合致
していれば、このセルを使用して配線層のみの修正で対
処することが可能となる。

【０００７】

【発明が解決しようとする課題】しかしながら、上記の
工夫を施したＣＢＩＣの設計方法では、論理修正に備え
て予め余分な論理機能セルを埋め込んでおくため、チッ
プサイズの増大を招くという問題があった。

【０００８】また、論理修正の内容が予め予測できる場
合には良いが、予想外の論理修正が生じた場合には、必
要な論理機能セルがなかったり、或いは必要な論理機能
セルがあった場合でも、必要としている箇所から離れ過
ぎていて配線接続できないと云った状況が多分に生じ、
このような場合には下地層からの変更を余儀なくされて
しまい、修正により開発コストが高騰したり、開発期間
が長引くといった問題を生じさせた。

【０００９】この発明の目的は、サンプル作成後に様々
な論理修正を加える場合に、下地層からの変更を回避し
て配線層のみの変更で対処可能とする半導体集積回路の
設計方法の提供、並びに、このような設計方法により低
コストおよび短期間で開発可能な半導体集積回路を提供
することにある。

【００１０】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１２】すなわち、予め個々に設計されている複数
種の論理機能セルを組み合わせて所望の機能を有する半
導体集積回路を設計する半導体集積回路の設計方法であ
って、サンプル作成前の設計段階において論理機能セル
が配設されない空領域に、論理回路の基本素子からなり
上記論理機能セルと配線接続されていない基本セルを埋
め込むように設計しておき、サンプル作成後の修正時に
おいて配線設計の修正により上記基本セルを使用して論
理修正を行う。

【００１３】このような手段によれば、論理修正で任意
の回路の近傍に任意の論理機能回路が必要となった場合
でも、上記基本セルを複数合わせて適宜配線接続するこ
とで修正箇所の近傍に所望の論理機能回路を作成するこ
とが可能であり、この論理機能回路により上記の論理修
正を行うことが出来る。つまり、予想できない様々な修
正内容に適宜対応して配線設計の修正のみで論理修正を
行うことが出来る。

【００１４】さらに、基本セルは論理機能セルの配設さ
れてない空領域に設けられるので、チップの集積度が上
昇するのみで、チップの総面積は増加しない。従って、
量産時の製品コストの低下も図れる。

【００１５】ここで、上記基本セルは、例えばＮ形ＭＯ
ＳＦＥＴとＰ形ＭＯＳＦＥＴとを並べて配設したもので
ある。また、Ｎ形ＭＯＳＦＥＴのみ設けられたセル、Ｐ
形ＭＯＳＦＥＴのみ設けられたセルとしても良い。

【００１６】また、上記基本セルの一部として、抵抗素
子または容量素子からなる基本セルを用いても良い。こ
のような基本セルを使用すれば遅延回路として信号の遅
延時間を調整する修正に適宜利用することができ、バッ
ファを多段に用いるよりもチップの占有面積を小さくす
ることが出来る。

【００１７】また、具体的には、上記論理機能セルはＮ
形ＭＯＳＦＥＴとＰ形ＭＯＳＦＥＴとを縦に並べた所定
の高さを有し、上記空領域は上記論理機能セルが横方向
に一定の高さに並んだセル列中において論理機能セルが
設けられてない範囲であり、上記基本セルはＮ形ＭＯＳ
ＦＥＴとＰ形ＭＯＳＦＥＴとを縦に並べて上記論理機能
セルと同じ高さに形成されているものである。

【００１８】このように論理機能セルを同じ高さで並べ
るレイアウト方式では、例えば、ＭＯＳＦＥＴに供給す
る電源ラインが各論理機能セルに対応して直線状に配設
されているため、上記のように基本セルを配設すること
で、基本セルのＭＯＳＦＥＴに対しても上記電源ライン
を共通に使用することが可能であり、また、基本セルの
レイアウトを決める際にも特別な手数がかからない。

【００１９】なお、任意の高さ任意の幅を有する論理機
能セル（マクロセル）がブロックごとに配設された箇所
において、各論理機能セル相互間の隙間に上記基本セル
を配設するようにしても良い。

【００２０】また、上記の設計方法を利用して作成され
た本発明の半導体集積回路は、予め個々に設計されてい
る複数種の論理機能セルが組み合わされて所望の機能を
有する機能回路が構成されている半導体集積回路であっ
て、上記論理機能セルが配設されていない領域に、Ｎ形
ＭＯＳＦＥＴとＰ形ＭＯＳＦＥＴとが並んで構成された
基本セルが複数配設され、幾つかの基本セルは上記論理
機能セルと配線接続されて上記機能回路の一部を構成
し、幾つかの基本セルは何れの論理機能セルとも配線接
続されずに上記機能回路から分離されているものであ
る。

【００２１】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。

【００２２】図１は本発明を適用して好適な半導体集積
回路の実施例を示す全体構成図である。

【００２３】この実施例の半導体集積回路１は、例えば
単結晶シリコンのような１個の半導体チップ上に形成さ
れた通信処理用のＣＢＩＣであり、本発明に係る半導体
集積回路の設計方法により設計されるものである。この
半導体集積回路１は、ＲＡＭ３、ＲＯＭ４，５、Ａ／Ｄ
変換器６およびＰＬＬ回路７などブロック単位で配設さ
れるマクロセルや、同一高さの論理機能セルを横に並べ
てなるセル列８ａ…を更に多段に配列して構成されるロ
ジック部８、並びに、半導体チップの周縁部に配設され
たＩ／Ｏインターフェース９や外部接続端子１０…など
を備えて構成されている。

【００２４】図２は、ロジック部８に配設された論理機
能セルのレイアウトを示す構成図であり、（ａ）はサン
プル作成前の設計段階におけるレイアウト、（ｂ）はサ
ンプル作成後に論理修正を施した後のレイアウトを示し
ている。

【００２５】ロジック部８には、ＮＡＮＤ、ＮＯＲ、Ａ
ＮＤ、ＸＯＲなどの基本的な論理ゲートや、これら基本
的な論理ゲートを組み合わされて構成される各種デコー
ダやエンコーダ、マルチプレキサやデマルチプレクサ、
各種の加算器、各種のフリップフロップ、シフトレジス
タ、カウンタ、バッファ、並びに記憶回路など、多種多
様な論理機能セルが配設されている。これら論理機能セ
ルは、予めメーカー側で設計され標準化されてライブラ
リに登録されており、最適化された論理ゲートの配置お
よび最適化された第１層メタル配線により、高さがＰＭ
ＯＳとＮＭＯＳとを１個ずつ縦に並べた長さで幅が機能
に応じて任意の長さの矩形状に設計されている。ユーザ
ーはライブラリから必要な論理機能セルを選び出し、そ
れら論理機能セルを組み合わせて所望のロジックを構成
する。各論理機能セルは第１層、第２層および第３層メ
タル配線により相互接続されてこのロジックを実現す
る。

【００２６】通常、上記のような３層のメタル配線を行
った場合には、ロジック部８の領域において論理機能セ
ルの実装率は７０〜８０％程度にしかならず、セル列の
途中（セル列の両端の領域も含む）には論理機能セルが
配設されていない空領域が生じる。

【００２７】そこで、この実施例では、図２（ａ）に示
すように、サンプル作成前の設計段階において、この空
領域に基本セルとしてＮＭＯＳとＰＭＯＳとを縦に並べ
てなるベーシックセルを埋め込むように設計を行う。ベ
ーシックセルは、論理回路を構成する最小単位の素子
を、外部の回路から孤立させた状態に埋め込んだセルで
ある。

【００２８】図３には、上記ベーシックセルの構造図を
示す。同図（ａ）はその平面図、（ｂ）は（ａ）のＡ−
Ａ線断面図、（ｃ）は（ａ）のＢ−Ｂ線断面図である。

【００２９】ベーシックセルＢＣは、図３に示すよう
に、シリコン等のｐ形半導体基板１０１上にＮ形ウェル
領域１０２を介して形成されるＰ形ＭＯＳＦＥＴ Ｐ１
と、ｐ形半導体基板１０１上に形成されるＮ形ＭＯＳＦ
ＥＴ Ｎ１とを、縦に並べて他の論理機能セルと同じ高
さに設計したものである。これらＰ形ＭＯＳＦＥＴ Ｐ
１とＮ形ＭＯＳＦＥＴ Ｎ１は、一般的なもので、それ
ぞれゲート酸化膜（ＳｉＯ２膜）１０６を介してポリシ
リコンゲート電極１０７が形成されると共に、このゲー
ト電極１０７の左右の基板表面にそれぞれＮ形又はＰ形
のソース拡散領域ＳＮ，ＳＰおよびドレイン拡散領域Ｄ
Ｎ，ＤＰとが形成されてなる。そして、これらＭＯＳＦ
ＥＴ Ｐ１，Ｎ１の上層にリンガラス等の層間絶縁膜１
０８を介して３層のメタル配線が行われるようになって
いる。

【００３０】平面的に見て、各セル列の上側と下側に
は、第１層メタル配線によりそれぞれ電源電圧Ｖｃｃ，
ＧＮＤを供給する電源ラインが配設されている。従っ
て、配線設計において、これら電源電圧Ｖｃｃ，ＧＮＤ
とベーシックセルＢＣのＭＯＳＦＥＴ Ｐ１，Ｎ１の各
ソースとを層間絶縁膜１０８に接続孔ｃｏｎｔを設けて
メタル配線Ｍ１で接続することで、これらＭＯＳＦＥＴ
Ｐ１，Ｎ１に短い配線接続で電源供給を行うことが可
能になっている。

【００３１】次に、上述のような初期設計を行ったら、
論理ゲート作成用のマスク、第１層から第３層までの配
線用マスクをそれぞれ作成し、実際に全ての半導体製造
プロセスを行ってサンプルを作成する。サンプルを作成
したら動作試験を行って所望の機能が得られているかテ
ストする。

【００３２】ここで何ら問題なく所望の機能が得られて
いれば、半導体集積回路の開発を完了して製造工程へと
移行するが、所望の機能が得られないなど何らかの問題
があった場合には、論理修正を行わなければならない。
例えば、クロックのスキューによって伝送信号がレーシ
ングを起こしているような場合には、スキューを起こし
ているクロック信号線に遅延用のバッファを挿入した
り、論理ミスが発見されれば代替となる論理機能セルに
差し替えなければならない。

【００３３】この実施例の設計方法では、これらの修正
を上記の空領域に埋め込んであるベーシックセルを使用
して行う。すなわち、複数のベーシックセルに設けられ
るＰ形ＭＯＳＦＥＴ Ｐ１とＮ形ＭＯＳＦＥＴ Ｎ１と
を第１層メタル配線で適宜配線接続させて必要な論理回
路を形成する。ベーシックセルから論理回路を形成する
には、例えばＡＳＩＣのゲートアレイの技術を用いて、
ゲートアレイから構成される論理機能セルのセルライブ
ラリを利用する。そうすることで、論理回路を始めから
設計しなおす必要なく、上記セルライブラリから所望の
論理機能セルを選択し、該論理機能セルに必要なベーシ
ックセルのブロックを割り当てることで、ベーシックセ
ルから所望の論理回路を作成することが出来る。この場
合、新たに追加される論理機能セルは、図２（ｂ）に示
すように、連続して配設された複数のベーシックセルか
らなる１ブロック中に形成され、離散した複数のベーシ
ックセルを合わせて１つの論理機能セルが作成されると
いったことはない。なお、第２層配線も使用すること
で、離散した複数のベーシックセルを合わせて１つの論
理機能セルを作成することも可能である。

【００３４】次いで、第１層、第２層および第３層の必
要な層のメタル配線を修正して、上記ベーシックセルを
用いて新たに追加した論理機能セルをロジック部８の論
理の中に取り込むことで、半導体集積回路１の論理修正
が完了する。論理修正を完了したロジック部８は、図２
（ｂ）に示すように、始めから設けられていた論理機能
セルと、ベーシックセルを使用して新たに追加された論
理機能セルと、ロジックに配線接続されずロジックから
孤立しているベーシックセルとが混在したレイアウトと
なる。

【００３５】なお、上記ベーシックセルが埋め込まれた
空領域には、従来の論理機能セルのレイアウト構成図で
ある図４に示すように、従来、ＭＯＳＦＥＴのウェル領
域にバイアス電圧を供給するフィラーセルが埋め込まれ
ることがあるが、ベーシックセルに加えてフィラーセル
を幾つか埋め込んでおいても良い。

【００３６】図５にはウェル給電用のフィラーセルの構
造図を示す。同図（ａ）はその平面図、（ｂ）は（ａ）
の矢印Ｃ−Ｃ線断面図である。

【００３７】フィラーセルＦＣは、電源電圧Ｖｃｃを供
給する電源ラインの下、ｐ形半導体基板１０１上にＰ形
拡散領域１０３を形成し、このＰ形拡散領域１０３と電
源電圧Ｖｃｃの電源ラインとを層間絶縁膜１０８に接続
孔ｃｏｎｔを設けてメタル配線Ｍ１で接続するととも
に、同様に負極側の電源電圧ＧＮＤを供給する電源ライ
ンの下、Ｎ形ウェル領域１０２上にＮ形拡散領域１０４
を形成し、このＮ形拡散領域１０４と電源電圧ＧＮＤの
電源ラインとを層間絶縁膜１０８に接続孔ｃｏｎｔを設
けてメタル配線Ｍ１で接続するよう構成される。そし
て、これによりＰ形半導体基板１０１に電源電圧Ｖｃｃ
が、Ｎ形ウェル領域１０２に負極の電源電圧ＧＮＤが供
給されるようになっている。

【００３８】また、ベーシックセルとして、ソース−ド
レイン間を抵抗として使用したりゲート容量をコンデン
サとして使用するため構造の異なるＭＯＳＦＥＴや、例
えばポリシリコンやその他の抵抗素子、２つの電極を対
向して形成される容量素子などを埋め込んでおいても良
く、そうすることでこれら抵抗や容量を用いてタイミン
グ調整に必要な遅延回路を作成することが出来る。

【００３９】以上のように、この実施例の半導体集積回
路の設計方法によれば、サンプル作成後の論理修正の段
階で、任意の回路の近傍に任意の論理回路が必要となっ
た場合でも、複数のベーシックセルを第１層メタル配線
で適宜配線接続することで修正箇所の近傍に所望の論理
回路を作成することが可能であり、さらにこの論理回路
を第１層、第２層および第３層メタル配線の必要な層の
修正により元の論理に組み込むことで上記論理修正を行
うことが出来る。つまり、予想できない様々な修正内容
に適宜対応して配線設計の修正のみで論理修正を行うこ
とが出来る。

【００４０】さらに、ベーシックセルは論理機能セルの
配設されてない空領域に設けられるので、チップの集積
度を上昇させ、チップの総面積は増加させない。従っ
て、製品コストの低下も図れる。

【００４１】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００４２】例えば、ベーシックセルを埋め込む箇所と
して、同一高さの論理機能セルが並ぶセル列中において
論理機能セルが配設されていない空領域を例示したが、
その他、任意の高さや幅を有するブロック毎に配設され
たマクロセル相互間の隙間にベーシックセルを埋め込む
ようにしても良いし、ベーシックセルの埋め込み用に別
途領域を設けてそこにベーシックセルを埋め込むように
しても良い。

【００４３】また、ベーシックセルとしてＰ形ＭＯＳＦ
ＥＴとＮ形ＭＯＳＦＥＴとが１個ずつ縦に並んだ形態を
例示したが、例えば、セル列が４つのＭＯＳＦＥＴを縦
に並べた高さを有する構成であれば、２個のＰ形ＭＯＳ
ＦＥＴと２個のＮ形ＭＯＳＦＥＴとを順次縦に並べた形
態にするなど適宜変更可能である。

【００４４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である通信処
理用のＣＢＩＣについて説明したがこの発明はそれに限
定されるものでなく、各種電子機器のコントローラや画
像処理、音声処理用のＬＳＩなどに広く利用することが
できる。

【００４５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００４６】すなわち、本発明に従うと、半導体集積回
路の開発時において、サンプル作成後の様々な修正内容
に対して、ほとんどの場合に配線設計の修正のみで論理
修正を行うことが出来るという効果がある。

【００４７】さらに、設計の修正のためにチップの総面
積を増加させることがなく、製品コストの低下を図れる
という効果がある。

【図面の簡単な説明】

【図１】本発明を適用して好適な半導体集積回路の実施
例を示す構成図である。

【図２】図１のロジック部に配設された論理機能セルの
レイアウトを示す構成図である。

【図３】基本セルを示すもので、（ａ）はその平面図、
（ｂ）は（ａ）の矢印Ａ−Ａ線断面図、（ｃ）は（ａ）
の矢印Ｂ−Ｂ線断面図である。

【図４】従来の論理機能セルのレイアウトを示す構成図
である。

【図５】従来、空領域に設けられていたウェル給電用セ
ルを示すもので、（ａ）はその平面図、（ｂ）は（ａ）
の矢印Ｃ−Ｃ線断面図である。

【符号の説明】

１ 半導体集積回路 ８ ロジック部 ８ａ セル列 ＢＣ ベーシックセル（基本セル） Ｐ１ Ｐ形ＭＯＳＦＥＴ Ｎ１ Ｎ形ＭＯＳＦＥＴ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 予め個々に設計されている複数種の論理
   機能セルを組み合わせて所望の機能を有する半導体集積
   回路を設計する半導体集積回路の設計方法であって、 サンプル作成前の設計段階において論理機能セルが配設
   されない空領域に、論理回路の基本素子からなり上記論
   理機能セルと配線接続されていない基本セルを埋め込む
   ように設計しておき、 サンプル作成後の修正時において配線設計の修正により
   上記基本セルを使用して論理修正を行うようにしたこと
   を特徴とする半導体集積回路の設計方法。
2. 【請求項２】 上記基本セルはＮ形ＭＯＳＦＥＴとＰ形
   ＭＯＳＦＥＴとを並べて配設したものであることを特徴
   とする請求項１記載の半導体集積回路の設計方法。
3. 【請求項３】 上記基本セルの一部として、抵抗素子ま
   たは容量素子からなる基本セルを用いていることを特徴
   とする請求項１又は２に記載の半導体集積回路の設計方
   法。
4. 【請求項４】 上記論理機能セルはＮ形ＭＯＳＦＥＴと
   Ｐ形ＭＯＳＦＥＴとを縦に並べた所定の高さを有し、上
   記空領域は上記論理機能セルが横方向に一定の高さに並
   んだセル列中において論理機能セルが設けられてない範
   囲であり、上記基本セルはＮ形ＭＯＳＦＥＴとＰ形ＭＯ
   ＳＦＥＴとを縦に並べて上記論理機能セルと同じ高さに
   形成されていることを特徴とする請求項１〜３の何れか
   に記載の半導体集積回路の設計方法。
5. 【請求項５】 予め個々に設計されている複数種の論理
   機能セルが組み合わされて所望の機能を有する機能回路
   が構成されている半導体集積回路であって、 上記論理機能セルが配設されていない領域に、Ｎ形ＭＯ
   ＳＦＥＴとＰ形ＭＯＳＦＥＴとが並んで構成された基本
   セルが複数配設され、幾つかの基本セルは上記論理機能
   セルと配線接続されて上記機能回路の一部を構成し、幾
   つかの基本セルは何れの論理機能セルとも配線接続され
   ずに上記機能回路から分離されていることを特徴とする
   半導体集積回路。