JP2006324471A - 半導体集積回路装置 - Google Patents

Abstract

【課題】 ＩＰを搭載したゲートアレイ方式の半導体集積回路装置で、上層配線層での配線長を短くして高速化を図り、さらに集積化を図ることで小型化を図ることができる。
【解決手段】 半導体基板１１と、半導体基板１１上に形成された複数の第１のトランジスタと、少なくとも第１のトランジスタのソース、ドレイン及びゲートに接続され、複数の第１の配線が形成されることで任意の機能を持つ回路が形成されるゲートアレイ部１２と、半導体基板１１上に形成された所定の機能を予め有する少なくとも一つのIP（Intellectual Property）部１３を備えており、IP部１３はゲートアレイ部１２に隣接して配置され、長辺が短辺より長い形状を有し、IP部１３上に複数の第３の配線が長辺方向に沿って形成される。
【選択図】 図１

Description

本発明は、ハードＩＰ（ＩＰ：Intellectual Property）を搭載したゲートアレイ方式の半導体集積回路装置に関するものである。

近年、汎用ＬＳＩ（大規模半導体集積回路）に対し、ＡＳＩＣ（Application Specific Circuit：特定用途向け半導体集積回路）と呼ばれる半導体集積回路が広く使用されるようになってきている。このＡＳＩＣの開発には、開発期間を短縮するためにゲートアレイやスタンダードセル、エンベテッドアレイなどが用いられている。ゲートアレイとは、トランジスタを規則正しく並べたウエハーを準備しておき、そのトランジスタ間を配線で接続することによって顧客要求にあったＬＳＩを開発するものであり、スタンダードセルやエンベテッドアレイは、最適設計した内部ロジックやメモリ、アナログ回路をセルとして予め用意しておき、それらを組み合わせることでＬＳＩを設計するものである。

さらに、近年、回路規模の増大とともにシステム設計側の開発環境が進み、よく使われる回路が設計標準化され、ＩＰ（Intellectual Property）として製品仕様と回路構成が決定されるようになってきている。ＩＰは、現時点で実現できる最高のものであるため、常に最先端の半導体プロセス技術を用いることが多い。そのため、ＩＰ自体をＡＳＩＣの回路の一部に使用したいというユーザーの要求が高まっている。

そこで、上記した方法を用いてＩＰ混載のＡＳＩＣが開発されたが、ＩＰ自体がＬＳＩで実現できる最先端の製品であることが多いために様々な困難が生じてきた。まず、ゲートアレイでは、ＩＰのような大規模回路を実現しようとすると多くのゲートが必要となり、回路自体が大きくなってしまう。そのため、ＩＰ内の配線が長くなり、高速化が図れない。

次に、スタンダードセルやエンベテッドアレイでは、顧客の要望にあわせてマスク設計を行うために、全部のマスクが各顧客要求回路に必要になる。そのため、最近の半導体プロセスの微細化に伴うフォトマスクの高騰の影響により各製品の開発費の高騰を招いている。

そこで上記問題点を解決するために、安価で高速かつ高機能のＩＰ混載可能なＡＳＩＣ回路が望まれている。従来のＩＰを混載したゲートアレイ方式のＡＳＩＣを図１０に示す（例えば、特許文献1参照。）。図１０は、半導体基板５１上に複数のトランジスタを規則正しく配列させたゲートアレイ部５２と、メモリやＣＰＵなどのＩＰ部５３を混載させたものである。この従来例では、ＩＰ部５３の金属配線層までの工程を標準化して、ＤＷ（Diffused Wafer）として母体ウエハーを準備しておき、残りのゲートアレイ部５２を上層部で顧客の仕様に合わせて設計したマスクを使用して配線を行い、ＰＷ（Personalize Wafer）の構築を行った。上記従来例のＡＳＩＣでは、ＩＰ部５３のような高速で動作する回路部分と、ゲートアレイ部５２のような低速で動作する回路部分がはっきり分かれており、ＩＰ部５３は微細な配線が必要なために微細加工されたフォトマスクが必要であるが、ユーザー仕様が異なる個々の製品でも設計仕様は同じであるため、使用するフォトマスクは、すべての製品について1セット用意すればよい。また、ユーザー仕様に基づいて配線されるゲートアレイ部５２は、低速で動作する回路部であるため、フォトマスクを低加工精度で安価なもので用意することができる。以上の点から安価にＩＰを混載したゲートアレイ方式のＡＳＩＣを開発することができる。

ところが、上記従来例では、メモリやＣＰＵなどのＩＰ部はＤＷの下層に配線を行うため、ＰＷの上層では配線は不要になり、ＩＰ部上の上層配線層は配線密度の少ない領域になる。それに対して、ゲートアレイ部は上層配線層で配線を行うので、ゲートアレイ部上の上層配線層は混雑してしまう。さらに上層配線層では配線幅や配線間隔を下層配線層に比べて広くとることが多く、さらに配線が混雑してしまう。特に遠距離のセル間を配線する長距離配線は、各配線の隙間を縫って配線することになり、蛇行を繰り返すので、配線が長くなり、高速動作が困難になるという問題点があった。
特開２００２−２８９８１７号公報（第８頁、図１）

本発明は、上層配線層での配線長を短くして高速化を図り、さらに集積化を図ることで小型化が可能な半導体集積回路装置を提供することを目的とする。

上記目的を達成するために、本発明の一態様の本発明の半導体集積回路装置は、半導体基板と、前記半導体基板上に形成された複数の第１のトランジスタと、少なくとも前記第１のトランジスタのソース、ドレイン及びゲートに接続され、複数の第１の配線が形成されることで任意の機能を持つ回路が形成されるゲートアレイ部と、前記半導体基板上に形成された所定の機能を有する複数のIP（Intellectual Property）部とを備え、前記IP部はゲートアレイ部に隣接して配置され、長辺が短辺より長い形状を有し、前記IP部上に複数の第２の配線が長辺方向に沿って形成されることを特徴としている。

本発明によれば、ＩＰを搭載したゲートアレイ方式の半導体集積回路装置は、上層配線層での配線長を短くして高速化を図り、さらに集積化が図れることから小型化することができる。

以下、本発明の実施例について、図面を参照して説明する。

図１は、本発明の実施例１に係るIPを搭載したゲートアレイ方式の半導体集積回路装置の１つのチップを取り出した構造を示す平面図である。半導体基板１１上には、ゲートアレイ部１２とゲートアレイ部１２に隣接した位置にIP部として複数のSRAMメモリセルを有するSRAM（Static Random Access Memory）メモリ１３が縦長の形をして等間隔に形成されている。ゲートアレイ部１２には、図示しない複数のトランジスタが予め規則正しく並べられており、上層配線を形成するときに、ユーザーの所望する任意の機能を持つ回路を形成するために複数のトランジスタ間相互で配線が施される。IP部１３は、図示しない複数のトランジスタを有し、予め下層配線でそれぞれが相互に配線され、ある機能を有するハードウエアブロックである。本実施例では、複数のIP部としてSRAMメモリ１３を用いているが、その他のＩＰ部として、CPU（Central Processing Unit）、DRAM（Dynamic RAM）、EEPROM（Electrically Erasable Programmable ROM）、PLL（Phase Locked Loop）回路、DSP（Digital Signal Processor）、UART（Universal Asynchronous Receiver Transceiver）、USB（Universal Serial Bus）コントローラ、PCI（Peripheral Component Interconnect）コントローラ、JPEG（Joint Photographic Experts Group）エンコーダなどを縦長にしてIP部として用いてもかまわない。

図２に本発明の実施例１に係るIPを搭載したゲートアレイ方式の半導体集積回路装置の図１に示すA-A’の断面図である。まず、下層領域では、半導体基板１１上に拡散層１４を形成し、その上にゲート電極１５を有し、複数のトランジスタを形成するゲートアレイ部１２と、既に設計され仕様実績のある回路を用いたIP部としてのSRAMメモリ１３が形成されている。さらに、ゲートアレイ部１２は、上層配線層で配線が行えるように半導体基板表面に垂直方向に配線１６が形成されている。SRAMメモリ１３は、既に下層配線層でクロック、アドレス、データなどの少数の端子以外は配線の敷設を終えており、既に所望の機能を有している。

次に、上層領域では、ゲートアレイ部１２はユーザーの所望する任意の機能を持つ回路を形成するために複数のトランジスタ間相互で配線１７が形成されている。つまり、トランジスタから上層配線層へ垂直方向に伸びた配線同士を接続する配線１７が形成されている。SRAMメモリ１３では、既に下層配線層で配線の敷設を終え、クロック、アドレス、データなどの少数の配線１８が形成されている。さらに、IP部領域では上記したように標準化部分として既に下層配線層において配線の敷設を終えており、配線密度が少ない。そのため、この空白領域を利用してゲートアレイ部１２のユーザー所望の信号配線やＩＰ部１３などの少数の配線などの複数の信号配線１９が形成されている。

ここで、上層配線層で敷設する信号配線１９は、下層配線層で形成される細い配線に比べ、２倍から６倍太い配線を用いる必要があり、ＩＰ部１３上の空白領域を用い、長辺方向に沿って直線的に配線を敷設することによって、半導体基板１１全体に均一に、効率的に敷設でき、配線長を短くすることができる。また、従来、IP部１３上の空白領域に配線を敷設することから、集積度を向上することができ、小型化を図ることができる。

これら上層配線層及び下層配線層の形成は、まず、下層配線層の形成を標準化してある特定の機能をもつ状態で予め用意しておき、上層配線層において、残りのゲートアレイ部１２の信号配線及び電源配線などを顧客の仕様に合わせて設計したマスクを使用して配線の敷設を行う。

以上より本発明の第１の実施形態によれば、半導体基板１１上にゲートアレイ部１２を形成し、このゲートアレイ部１２に隣接した位置に縦長の形を有するIP部１３を等間隔に配置することによって、配線密度の少ないIP部１３上の上層配線層に複数の信号配線１９を敷設することができ、上層配線をＩＰ部１３上の長辺方向に沿って直線状に配線することができるので、これまでのゲートアレイ部１２上での配線の混雑や、長い信号配線の蛇行をなくすことができる。それにより、配線の集中を少なくすることができ、配線長を短くすることができるので、動作速度の高速化を図ることができる。また、従来から配線密度の少なかったIP部１３上の空白領域を配線に利用することから、集積度を向上することができ、小型化を図ることができる。特に、上層配線は下層配線に比べ２倍から６倍程度太い配線を用いるので、この上層配線をこの空白領域に敷設することにより上記した効果が顕著に期待できる。

図３は、本発明の実施例２に係るIPを搭載したゲートアレイ方式の半導体集積回路装置の１つのチップを取り出した構造を示す平面図である。半導体基板２１上には、ゲートアレイ部２２とゲートアレイ部２２に隣接した位置にIP部として複数のSRAMメモリセルを有するSRAMメモリ２３が縦長の形をして形成されている。それに加えて、本実施形態では、縦長のSRAMメモリ２３の短辺方向に複数のロジックセル２４が配列され、複数列有している。

ゲートアレイ部２２及びIP部２３は、第１の実施形態で述べたものと同様の特徴を持つ。ロジックセル２４は、複数のトランジスタで構成された複数の論理回路を有し、下層配線層で複数の論理回路相互間が配線され、予めある特定の機能を有している。このロジックセル２４の例として、例えば、INVERT回路、NAND回路、NOR回路、さらには、フリップフロップ回路などの論理回路を複数接続することによって構成され、ある特定の機能を持つものである。

図４にロジックセル２４の回路例を示す。図４は、INVERT回路、NAND回路、ＮＯＲ回路を相互に接続したものである。２つの入力端子２８ａ、２８ｂが有り、あるロジック回路を経て６つの出力端子２９ａ，２９ｂ，２９ｃ，２９ｄ，２９ｅ，２９ｆに信号が送られる。出力端子２９ａには入力端子２８ａに加えられた信号そのままが出力される。出力端子２９ｂには入力端子２８ａに印加された信号のＩＮＶＥＲＴされた信号が出力される。出力端子２９ｃには２つの入力端子２８ａ，２８ｂに加えられた信号のＮＡＮＤされた信号が出力される。出力端子２９ｄには２つの入力端子２８ａ，２８ｂに加えられた信号のＮＯＲされた信号が出力される。出力端子２９ｅには入力端子２８ｂに印加された信号のＩＮＶＥＲＴされた信号が出力される。出力端子２９ｆには入力端子２８ｂに加えられた信号そのままが出力される。ここで、入力端子２８及び出力端子２９は上層配線層のロジックセル２４端部に配置され、それ以外のロジックセル２４の配線は下層配線で形成される。ここで、ロジックセルの回路例として、INVERT回路、NAND回路、ＮＯＲ回路を相互に接続した回路例を示したが、本実施例では、それに限定されるもではなく、さらにフリップフロップ回路を用いたロジックセル２４を形成しても構わない。

図５に本発明の実施例２に係るIPを搭載したゲートアレイ方式の半導体集積回路装置のロジックセル２４部の断面図を示す。まず、下層領域では、半導体基板２１上に拡散層２５を形成し、その上に複数のゲート電極２６を有した複数のトランジスタが形成されている。そして、これらトランジスタ相互間を複数の配線２７で接続させて論理回路を形成する。さらに、これら論理回路を複数の配線２７で接続することによって、上記したような、予めある特定の機能を有するロジックセル２４が形成される。このロジックセル２４は、論理回路部分を、例えば、図４のような機能を有するように、論理回路を相互に接続を行い、下層配線層で配線２７の敷設を行う。次に、ロジックセル２４の上層領域では、既に下層配線層で配線２７の敷設を終え、少数の入力端子２８、出力端子２９の配線のみを形成している。ここで、これらの入力端子２８、出力端子２９はロジックセル２４端部に配置することによって、上層配線層におけるロジックセル２４上部にロジックセル２４以外の配線３０を敷設することができ、ゲートアレイ部２２のユーザー所望配線やＩＰ部２３やロジックセル２４などの少数の配線などの複数の信号配線３０を形成することができる。

以上より、ロジックセル２４は下層配線にて論理回路が形成されるので、ロジックセル２４の配線長を短くすることができ、ロジックセル２４の高速処理が期待できる。また、ＩＰ部２３上だけでなくロジックセル２４上の上層配線部にも空きスペースができるので、ゲートアレイ部２２のユーザー所望配線やＩＰ部２３やロジックセル２４などの少数の配線などの複数の信号配線３０を形成することができる。

図６に本発明の実施例２に係るIPを搭載したゲートアレイ方式の半導体集積回路装置の図３の拡大図で上層配線層に配線を敷設した一例を示す。図３と同様、半導体基板２１上にゲートアレイ部２２があり、ゲートアレイ部２２に隣接する位置に縦長のSRAMメモリセル２３が形成され、それに垂直な方向にロジックセル２４が縦長に配列されている。上層配線層の配線密度の少ないSRAMメモリセル２３上とロジックセル２４上にゲートアレイ部２２のユーザー所望の信号配線やＩＰ部２３などの少数の配線などの複数の信号配線３０が敷設されている。上層配線層の配線３０は、下層配線層の配線に比べ、２倍から６倍太い配線を用いる必要があり、ＩＰ部２３及びロジックセル２４上の空白領域を用い、長辺方向に沿って直線的に配線を敷設することによって、配線を効率的に敷設でき、配線長を短くすることができる。

これら上層配線層及び下層配線層の形成は、まず、下層配線層の形成を標準化して、ある特定の機能をもつ状態で予め用意しておく。次に、上層配線層において、残りのゲートアレイ部２２の信号配線及び電源配線などを顧客の仕様に合わせて設計したマスクを使用して配線の敷設を行う。

本発明の第２の実施形態によると、半導体基板２１上にゲートアレイ部２２を形成し、このゲートアレイ部２２に隣接した位置に縦長の形を有するIP部２３を等間隔に配置し、さらに縦長のIP部２４に垂直な方向に配列させたロジックセル２４を複数列配置することによって、下層配線層で配線の敷設を終え、上層配線層で配線密度の少なかったIP部２３とロジックセル２４上の上層配線層にゲートアレイ部２２のユーザー所望配線やＩＰ部２３などの少数の配線などの複数の信号配線３０を敷設することができ、上層配線を直線状に配線することができるので、これまでのゲートアレイ部２２上での配線の混雑や、長い信号配線の蛇行をなくすことができる。そのため、配線の集中を少なくすることができ、配線長を短くすることができるので、動作速度の高速化を図ることができる。また、従来から配線密度の少なかったIP部２３上やロジックセル２４上の空白領域を配線敷設に利用することから、集積度を向上することができ、小型化を図ることができる。特に、上層の配線は下層の配線に比べ２倍から６倍程度太い配線を用いるので、これらの配線をこの空白領域に敷設することにより上記した効果がさらに顕著に期待できる。

図７に本発明の実施例３に係るIPを搭載したゲートアレイ方式の半導体集積回路装置の１つのチップを取り出した構造を示す平面図である。

上記第１の実施形態では、SRAMメモリセルなどの縦長のIP部のみを混載させ、縦長のIP部に特化した実施例であった。本実施例では、縦長でないIP部３１、ここでは縦長でないCPU３１を、縦長のIP部のSRAMメモリセル２３とともに半導体基板２１上に混載させたもので、SRAMメモリセル２３は、長辺の長いものとそれより長辺の短いものを用いることになる。

本実施例で用いるゲートアレイ部２２及びIP部２３については、第１の実施形態で述べたものと同様の特徴を持つものである。また、縦長でないＩＰ部として用いているＣＰＵ３１も第１の実施形態で述べたＩＰ部と同様の特徴を持つ。本実施例では、縦長でないＩＰ部としてＣＰＵ３１を用いているが、その他にSRAM、DRAM、EEPROM、PLL回路、DSP、UART、USBコントローラ、PCIコントローラ、JPEGエンコーダなどをIP部３１として用いてもかまわない。

次に、半導体基板２１上に敷設される配線は、まず、下層配線層で、縦長のIP部２３及び縦長でないIP部３１において予め、所望の機能を有するように配線の敷設を終えている。そして、上層配線層で、顧客の仕様に合わせてゲートアレイ部２２の配線や電源配線の敷設を行うが、IP部２３上の上層配線層は、IP部２３のデータ、アドレス、クロックなどの少数の配線でしか形成されないので、配線密度の少ない空白領域となっており、この空白領域にゲートアレイ部２２のユーザー所望配線やＩＰ部２３などの少数の配線、さらには電源配線などの複数の配線を敷設することができる。そのため、上層配線層での配線の集中を少なくすることができ、配線長を短くすることができるので、動作速度の高速化を図ることができる。また、従来から配線密度の少なかったIP部２３上の空白領域を配線に利用することから、集積度を向上することができ、小型化を図ることができる。特に、上層配線は下層配線に比べ２倍から６倍程度太い配線を用いるので、この配線を空白領域に敷設することにより上記した効果が顕著に期待できる。

以上の構成により縦長でないＣＰＵ３１を半導体基板２１上に混載させても、縦長のIP部２３上の上層配線層に空白領域があるので、上記各実施例で述べたのと同様の効果が期待できる。

図８に本発明の実施例４に係るIPを搭載したゲートアレイ方式の半導体集積回路装置の１つのチップを取り出した構造を示す平面図である。

上記第２の実施形態では、SRAMメモリセルなどの縦長のIP部２３と縦方向に配列させたロジックセル２４を混載させ、縦長のIP部２３とロジックセル２４に特化した実施例であった。本実施例では、縦長でないIP部３１、ここでは縦長でないCPU３１を、縦長のIP部２３、SRAMメモリセル２３、ロジックセル２４とともに半導体基板２１上に混載させたものである。

本実施例で用いるゲートアレイ部２２及びIP部２３、ロジックセル２４については、前記各実施形態で述べたものと同様の特徴を持つものである。また、縦長でないＩＰ部として用いているＣＰＵ３１も前記第３の実施形態で述べたＩＰ部と同様の特徴を持つ。

次に、半導体基板上に敷設される配線は、まず、下層配線層で、縦長のIP部２３及び縦長でないIP部３１、ロジックセル２４において予め、所望の機能を有するように配線の敷設を終えている。そして、上層配線層で、顧客の仕様に合わせてゲートアレイ部２２の配線や電源配線の敷設を行うが、IP部２３及びロジックセル２４上の上層配線層は、IP部２３のデータ、アドレス、クロックやロジックセル２４の入出力端子などの少数の配線でしか形成されないので、空白領域となっており、その空白領域にゲートアレイ部２２のユーザー所望配線やＩＰ部２３などの少数の配線などの複数の信号配線を敷設することができる。そのため、上層配線層での配線の集中を少なくすることができ、配線長を短くすることができるので、動作速度の高速化を図ることができる。また、従来から配線密度の少なかったIP部２３及びロジックセル２４上部の上層配線層の空白領域を配線に利用することから、集積度を向上することができ、小型化を図ることができる。特に、上層配線は下層配線に比べ２倍から６倍程度太い配線を用いるので、この上層配線をこの空白領域に敷設することにより上記した効果が顕著に期待できる。

以上の構成により縦長でないＣＰＵ３１を半導体基板上に混載させても、縦長のIP部２３及びロジックセル２４上の上層配線層に空白領域があるので、上記各実施例で述べたのと同様の効果が期待できる。

図９に本発明の実施例４に係るIPを搭載したゲートアレイ方式の半導体集積回路装置の１つのチップを取り出した構造を示す平面図である。

図９は、上述した各実施例をさらに具体化したもので、IP部に長辺が短辺よりも長いSRAMメモリセル２３や長辺方向に垂直な方向に配列したロジックセル２４、あと縦長でないIP部としてCPU３１を設けるだけでなく、メモリバッファセルもSRAMメモリセル同様、縦長に配列し、長辺が短辺よりも長いメモリバッファ部３２として半導体基板２１上に設けたものである。

本実施例で用いるゲートアレイ部２２及びIP部２３、ロジックセル２４については、前記各実施形態で述べたものと同様の特徴を持つものである。また、縦長でないＩＰ部として用いているＣＰＵ３１も前記各実施形態で述べたＩＰ部と同様の特徴を持つ。

メモリセルバッファ部３２は、IP部２３同様、短辺が長辺よりも長い形で配列されており、IP部として用いているSRAMメモリセル２３のバッファとして機能し、SRAMメモリから読み出したファイルデータを一時的に蓄えるファイルデータのバッファメモリである。上記メモリバッファ部３２もIP部２３同様、下層配線層で既に配線の敷設を終えており、メモリバッファ部３２上の上層配線層を配線に利用することができる。

従来、メモリバッファセルは、半導体基板上に散らばって配置されているため、このメモリバッファセルを縦長に配置することによって、メモリバッファ部３２上もゲートアレイ部２２のユーザー所望配線やＩＰ部２３などの少数の配線などの複数の信号配線の敷設に利用することができる。

以上より、縦長でないＣＰＵ３１を半導体基板２１上に混載させ、縦長のIP部２３及びロジックセル２４上の上層配線層を配線に利用することができるだけでなく、メモリバッファ部３２上の上層配線層も配線の敷設に利用することができるので、上記各実施例で述べたのと同様の効果がさらに期待できる。

ここで、各実施例において、IP部の形として、長方形を用いているが、縦長の形状をしていればよく、長辺の長さが短辺の長さの１０倍以上であるほうがよい。また、長辺の長さを一つの半導体チップセルの一辺の長さに近づけることによって、半導体基板上に均一に配線を敷設することができ、ＩＰ部上に効率的に配線を敷設することができるので、さらに配線の集中を少なくすることができる。各実施例では、この長方形のIP部やロジックセルを任意に配列することもできるが、等間隔にする配列することによってＩＰ部上に効率的に配線を敷くことができる。また、各実施例で用いているIP部及びロジックセルはすべて横方向、縦方向同じ方向に配列されているが、すべて同じ方向を向いている必要はなく、任意の方向にIP部及びロジックセルを設置してもかまわない。

なお、本発明は、上述したような各実施例に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変形して実施することができる。

本発明の実施例１に係るIPを搭載したゲートアレイ方式の半導体集積回路装置の１つのチップを取り出した構造を示す平面図。 本発明の実施例１に係るIPを搭載したゲートアレイ方式の半導体集積回路装置の図１に示すA-A’の断面図。 本発明の実施例２に係るIPを搭載したゲートアレイ方式の半導体集積回路装置の１つのチップを取り出した構造を示す平面図。 本発明の実施例２に係るIPを搭載したゲートアレイ方式の半導体集積回路装置のロジックセルの回路例。 本発明の実施例２に係るIPを搭載したゲートアレイ方式の半導体集積回路装置のロジックセルの断面図。 本発明の実施例２に係るIPを搭載したゲートアレイ方式の半導体集積回路装置の１つのチップを取り出した構造を示す図３の拡大図。 本発明の実施例３に係るIPを搭載したゲートアレイ方式の半導体集積回路装置の１つのチップを取り出した構造を示す平面図。 本発明の実施例４に係るIPを搭載したゲートアレイ方式の半導体集積回路装置の１つのチップを取り出した構造を示す平面図。 本発明の実施例５に係るIPを搭載したゲートアレイ方式の半導体集積回路装置の１つのチップを取り出した構造を示す平面図。 従来のIPを搭載したゲートアレイ方式の半導体集積回路装置の構造を示す平面図。

符号の説明

１１，２１ 半導体基板
１２，２２ ゲートアレイ部
１３，２３ SRAMメモリセル（IP部）
１４，２５ 拡散層
１５，２６ ゲート電極
１６，２７ 配線（下層配線）
１７，１９，３０ 信号配線（上層配線）
１８ データ、アドレス、クロック端子
２４ ロジックセル
２８ 入力端子
２９ 出力端子
３１ ＣＰＵ（縦長でないＩＰ部）
３２ メモリバッファ部

Claims (9)

1. 半導体基板と、
   前記半導体基板上に形成された複数の第１のトランジスタと、少なくとも前記第１のトランジスタのソース、ドレイン及びゲートに接続され、第１の配線が形成されることで任意の機能を持つ回路が形成されるゲートアレイ部と、
   前記半導体基板上に形成された所定の機能を有する複数のIP（Intellectual Property）部とを備え、
   前記IP部はゲートアレイ部に隣接して配置され、長辺が短辺より長い形状を有し、前記IP部上に第２の配線が長辺方向に沿って形成されることを特徴とする半導体集積回路装置。
2. 前記第２の配線は、信号配線であることを特徴とする請求項１記載の半導体集積回路装置。
3. 前記ＩＰ部が、一定の間隔で配列していることを特徴とする請求項1又は請求項２記載の半導体集積回路装置。
4. 前記IP部の長辺の長さが、短辺の長さの１０倍以上であることを特徴とする請求項1乃至請求項３のいずれか一項に記載の半導体集積回路装置。
5. 前記半導体基板上に、複数の第２のトランジスタ間同士を第３の配線で接続したロジックセルを備え、
   前記ロジックセルは前記ゲートアレイ部に隣接するように複数列配列され、前記ロジックセル上部に複数の前記第２の配線が形成されることを特徴とする請求項１乃至請求項４のいずれか一項に記載の半導体集積回路装置。
6. 前記ロジックセルは入力端子及び出力端子を備え、
   前記入力端子及び前記出力端子が前記ロジックセル端部にあることを特徴とする請求項５記載の半導体集積回路装置。
7. 前記ロジックセルの前記入力端子及び出力端子は、前記ロジックセルを形成する配線と異なる層にあり、前記入力端子及び出力端子の方が前記ロジックセルを形成する配線よりも上層にあることを特徴とする請求項６記載の半導体集積回路装置。
8. 前記ロジックセルは、INVERT回路、NAND回路、NOR回路、フリップフロップ回路のうち、少なくとも一つを含むことを特徴とする請求項５乃至請求項７のいずれか一項に記載の半導体集積回路装置。
9. 前記ＩＰ部は、メモリセルアレイ若しくはメモリバッファセルアレイであることを特徴とする請求項１乃至請求項８のいずれか１項に記載の半導体集積回路装置。

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