JPS62112420A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS62112420A JPS62112420A JP60253953A JP25395385A JPS62112420A JP S62112420 A JPS62112420 A JP S62112420A JP 60253953 A JP60253953 A JP 60253953A JP 25395385 A JP25395385 A JP 25395385A JP S62112420 A JPS62112420 A JP S62112420A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- output terminals
- wire
- buffers
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路における論理回路に関し、特に
ゲートアレーにおけるバ７アーの構成に方法に関する。
ゲートアレーにおけるバ７アーの構成に方法に関する。
近年、集積回路の集積規模の拡大に伴ないＬＳＩの素子
、配線等の微細化が行なわれている。ゲートアレーにお
いても同様に素子、配線等の微細化が進むのに伴ないエ
レクトロマイグレーションによる配線の短命化が問題と
なっており、電源の配線のみならず信号の配線も配線巾
の縮小に伴ない、その配線寿命が問題となって来ている
。
、配線等の微細化が行なわれている。ゲートアレーにお
いても同様に素子、配線等の微細化が進むのに伴ないエ
レクトロマイグレーションによる配線の短命化が問題と
なっており、電源の配線のみならず信号の配線も配線巾
の縮小に伴ない、その配線寿命が問題となって来ている
。
一般にこのエレクトロマイグレーションは配線の材質に
よって差があるが、配線の巾（断面積）が７７％さい程
、また、その配線に流れる電流密度が大きい程著しく起
こシ、配線寿命が短くなる。
よって差があるが、配線の巾（断面積）が７７％さい程
、また、その配線に流れる電流密度が大きい程著しく起
こシ、配線寿命が短くなる。
ゲートアレーにおいてはＣＡＤ上の制限によってすべて
一律の配線巾で自動配線処理が行なわれている為、その
信号配線に流す事が出来る電流値はすべて一律である。
一律の配線巾で自動配線処理が行なわれている為、その
信号配線に流す事が出来る電流値はすべて一律である。
また、ゲートアレーにおいてはさまざまな回路が実現さ
れ、必ずといってよい程内部にバッファー回路が使用さ
れておシ、特にＣＭＯＳゲートアレーにおいては、その
バッファーの負荷に応じて負荷ドライブ能力の異なるバ
ッファーを使用する事が多い。しかし、負荷ドライブ能
力の大きなバッファーにはより多くの負荷が接続される
為、その出力信号配線にはより多くの電流が流れ、ある
程度以上の負荷ドライブ能力を持ったバッファは配線寿
命の点から実現不可能となっていた。
れ、必ずといってよい程内部にバッファー回路が使用さ
れておシ、特にＣＭＯＳゲートアレーにおいては、その
バッファーの負荷に応じて負荷ドライブ能力の異なるバ
ッファーを使用する事が多い。しかし、負荷ドライブ能
力の大きなバッファーにはより多くの負荷が接続される
為、その出力信号配線にはより多くの電流が流れ、ある
程度以上の負荷ドライブ能力を持ったバッファは配線寿
命の点から実現不可能となっていた。
従って、従来は負荷が多くなると、第５図に示すように
、複数のバッファーを用いて負荷を分割して、信号配線
に流れる電流を分割してした。第５図においては、同一
の入力端子４からの信号をバッファ１ａ、１ｂに入力し
、バッファ１ａの負荷としてＮＯＲゲート２ｏとＮＡＮ
Ｄゲート２１が接続され、バッファｌｂの負荷としてフ
リップフロップ２２が接続されている。
、複数のバッファーを用いて負荷を分割して、信号配線
に流れる電流を分割してした。第５図においては、同一
の入力端子４からの信号をバッファ１ａ、１ｂに入力し
、バッファ１ａの負荷としてＮＯＲゲート２ｏとＮＡＮ
Ｄゲート２１が接続され、バッファｌｂの負荷としてフ
リップフロップ２２が接続されている。
上述した従来の論理回路では、複数のバッファを用い、
それぞれに負荷を分割する回路となっているので、各バ
ッファが同じ負荷駆動能力を持っていても、接続される
負荷が全く同じではない為、各バッファの伝播遅延時間
（以下ｔｐｄと略す）が異なり、回路設計上の欠点とな
っている。
それぞれに負荷を分割する回路となっているので、各バ
ッファが同じ負荷駆動能力を持っていても、接続される
負荷が全く同じではない為、各バッファの伝播遅延時間
（以下ｔｐｄと略す）が異なり、回路設計上の欠点とな
っている。
本発明の論理回路は、第１導電型の複数のＭＯＳトラン
ジスタのソースを第１０電源に接続し、第２導電型の複
数のＭＯＳ トランジスタのソースを第２の電源に接続
し、前記複数の第１および第２４ＫＷＭＯＳトランジス
タのドレインを共通接続し、この共通接続されたドレイ
ンから出力信号を取り出す出力回路が複数の出力端子を
有することを特徴とする。
ジスタのソースを第１０電源に接続し、第２導電型の複
数のＭＯＳ トランジスタのソースを第２の電源に接続
し、前記複数の第１および第２４ＫＷＭＯＳトランジス
タのドレインを共通接続し、この共通接続されたドレイ
ンから出力信号を取り出す出力回路が複数の出力端子を
有することを特徴とする。
次に、本発明について図面を参照し説明する。
第１図に本発明の一実施例の回路図を示す。ま九第２図
は第１図の回路をＣＭＯＳゲートアレーに適用した場合
の等価回路図である。第１図及び第２図においては、入
力端子４にインバータ２が接続され、インバータ２の出
力にバッファ３，３ａ、３ｂ、３ｃの入力端が接続され
、各バッファの出力端子５，５ａ、５ｂ、５ｅはそれぞ
れ共通に接続されている。インバータ２及びバッファ３
゜３ａ、３ｂ、３ｃはＰチャンネル型トランジスタ６と
Ｎチャンネル型トランジスタ７が電源８とＧＮＤ９の間
に直列接続されて構成されている。
は第１図の回路をＣＭＯＳゲートアレーに適用した場合
の等価回路図である。第１図及び第２図においては、入
力端子４にインバータ２が接続され、インバータ２の出
力にバッファ３，３ａ、３ｂ、３ｃの入力端が接続され
、各バッファの出力端子５，５ａ、５ｂ、５ｅはそれぞ
れ共通に接続されている。インバータ２及びバッファ３
゜３ａ、３ｂ、３ｃはＰチャンネル型トランジスタ６と
Ｎチャンネル型トランジスタ７が電源８とＧＮＤ９の間
に直列接続されて構成されている。
また第３図には第２図のレイアウトの例を示す。
図においてＡ／配線１１ａは、他のＡ／配線１１より配
線巾を太くして、よシ多くの電流が流れても他の配線１
１と同等の配線寿命が得られる様にしておく。そしてこ
の太いＡ／配線１１ａ上に出力端子５，５ａ、５ｂ、５
ｃを適当に設けておき、自動配線プログラム等によって
出力端子５〜５Ｃの端子とそれぞれに接続される負荷と
を配線する。
線巾を太くして、よシ多くの電流が流れても他の配線１
１と同等の配線寿命が得られる様にしておく。そしてこ
の太いＡ／配線１１ａ上に出力端子５，５ａ、５ｂ、５
ｃを適当に設けておき、自動配線プログラム等によって
出力端子５〜５Ｃの端子とそれぞれに接続される負荷と
を配線する。
尚、出力端子５〜５Ｃの端子からの配線は各々の端子に
接続される負荷を制限する事によってその信号線に流れ
る電流をある程度におさえ配線寿命が悪化しない様にし
ておけば、自動配線される他の配線と同じ配線巾の配線
でよいことになる。
接続される負荷を制限する事によってその信号線に流れ
る電流をある程度におさえ配線寿命が悪化しない様にし
ておけば、自動配線される他の配線と同じ配線巾の配線
でよいことになる。
従って第３図の様にそのバッファブロック内でより多く
の電流が流れる配線のみをあらかじめ太い配線で行なっ
ておけば配線寿命が落ちる事は無い。
の電流が流れる配線のみをあらかじめ太い配線で行なっ
ておけば配線寿命が落ちる事は無い。
また出力端子５〜５ｃはそのバッファブロック内部で結
線されているので各々の端子の負荷が異なつても、
ｔｐｄは全く同じになる６ま食第１図の例ではバッファ
が４個並列に接続された例であるが、並列に接続される
ノ（ソファの数は何個でもよくその個数に見合うだけの
出力内子を設け、ブロック内の配線を十分に太くすれば
よい。
線されているので各々の端子の負荷が異なつても、
ｔｐｄは全く同じになる６ま食第１図の例ではバッファ
が４個並列に接続された例であるが、並列に接続される
ノ（ソファの数は何個でもよくその個数に見合うだけの
出力内子を設け、ブロック内の配線を十分に太くすれば
よい。
ｍ４図には、インバーチイングツくソファ−の例を示す
。第１図においては）（ソファ３〜３ｄの５個が並列に
１５続され出力端子は５．５ａ、５ｂの３つ設けた例で
ある。この様に並列に接続されるバッファの数と出力端
子の数とは一致する必要はなく、配＠寿命が満足出来る
様に）（１７アブロツク内のレイアウトを行ないかつ、
各々出力端子に接続される負荷の数を制限しておけばよ
い。
。第１図においては）（ソファ３〜３ｄの５個が並列に
１５続され出力端子は５．５ａ、５ｂの３つ設けた例で
ある。この様に並列に接続されるバッファの数と出力端
子の数とは一致する必要はなく、配＠寿命が満足出来る
様に）（１７アブロツク内のレイアウトを行ないかつ、
各々出力端子に接続される負荷の数を制限しておけばよ
い。
以上説明した様に本発明は、ゲートアレーにおいて機能
ブロック’′を設計する際に複数個のノ（ソファ（イン
バータ）を並列に接続し、その相互接続の配線を十分太
くシ、かつ１数の出力的子を設ける事によって、そのゲ
ートアレーの中に使用する信号配線を太くする必要もな
くなシ、より細い信号配線が使用出来る為、それだけチ
ップサイズを小さくする事が出来、コストダウンができ
るという効果がある。
ブロック’′を設計する際に複数個のノ（ソファ（イン
バータ）を並列に接続し、その相互接続の配線を十分太
くシ、かつ１数の出力的子を設ける事によって、そのゲ
ートアレーの中に使用する信号配線を太くする必要もな
くなシ、より細い信号配線が使用出来る為、それだけチ
ップサイズを小さくする事が出来、コストダウンができ
るという効果がある。
また、各々の出力端子はそのバッファーブロック内で互
いに接続されているので、それぞれに接続される負荷が
変ってもｔｐｃｔは全く同じとなり、回路設計上問題と
なることはない。さらに、自動配線をコンビエータ−を
利用して行なうに当っても信号配線の太さは一律の配線
巾で行なえるので処理が簡単となる効果がある。
いに接続されているので、それぞれに接続される負荷が
変ってもｔｐｃｔは全く同じとなり、回路設計上問題と
なることはない。さらに、自動配線をコンビエータ−を
利用して行なうに当っても信号配線の太さは一律の配線
巾で行なえるので処理が簡単となる効果がある。
第１図は本発明の一実施例のバッファブロックの回路図
、第２図は第１図の等価回路図、第３図は第２図のブロ
ックレイアウト図、第１図は本発明の他の実施例の回路
図、第５図は従来のバッファを使用した回路図である。 ｌａ、ｌｂ・・・・・・バッファ、２・・・・・・イン
バータ、３．３ａ、３ｂ、３ｃ、３ｄ・−・・−バ：／
７７．４”・・・・入力端子、Ｌ ５ａ、５ｂ、５ｃ
・・・中出力端子、６・・・・・・Ｐチャンネル型トラ
ンジスタ、７・・団・Ｎチャンネル型トランジスタ、８
・旧・・電源、１３ａ・・・・・・電源Ａ／配線、９・
・・・・・ＧＮＤ、９ａ・川・・ＧＮＤＡ／配線、１ｏ
・・・・・・コンタクトホール、１１゜１１ａ・・・・
・・Ａ／配線、２０・旧・・ＮＯＲゲート、２１・・・
・・・ＮＡＮＤゲート、２２・・・・・・フリップ７０
ツブ。 猶１回 磨Ｚ図 第３現 第１−面
、第２図は第１図の等価回路図、第３図は第２図のブロ
ックレイアウト図、第１図は本発明の他の実施例の回路
図、第５図は従来のバッファを使用した回路図である。 ｌａ、ｌｂ・・・・・・バッファ、２・・・・・・イン
バータ、３．３ａ、３ｂ、３ｃ、３ｄ・−・・−バ：／
７７．４”・・・・入力端子、Ｌ ５ａ、５ｂ、５ｃ
・・・中出力端子、６・・・・・・Ｐチャンネル型トラ
ンジスタ、７・・団・Ｎチャンネル型トランジスタ、８
・旧・・電源、１３ａ・・・・・・電源Ａ／配線、９・
・・・・・ＧＮＤ、９ａ・川・・ＧＮＤＡ／配線、１ｏ
・・・・・・コンタクトホール、１１゜１１ａ・・・・
・・Ａ／配線、２０・旧・・ＮＯＲゲート、２１・・・
・・・ＮＡＮＤゲート、２２・・・・・・フリップ７０
ツブ。 猶１回 磨Ｚ図 第３現 第１−面
Claims (1)
- 第１導電型の複数のＭＯＳトランジスタのソースを第一
の電源に接続し、第２導電型の複数のＭＯＳトランジス
タのソースを第２の電源に接続し、前記複数の第１およ
び第２導電型ＭＯＳトランジスタのドレインを共通接続
し、該共通接続されたドレインから出力信号を取り出す
出力回路が複数の出力端子を有することを特徴とする論
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60253953A JPH0834427B2 (ja) | 1985-11-12 | 1985-11-12 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60253953A JPH0834427B2 (ja) | 1985-11-12 | 1985-11-12 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62112420A true JPS62112420A (ja) | 1987-05-23 |
| JPH0834427B2 JPH0834427B2 (ja) | 1996-03-29 |
Family
ID=17258268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60253953A Expired - Fee Related JPH0834427B2 (ja) | 1985-11-12 | 1985-11-12 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834427B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04500137A (ja) * | 1988-08-16 | 1992-01-09 | シーメンス、アクチエンゲゼルシヤフト | 離散的ｗｓｉシステムに対するチツプ上の中間ドライバー |
| US7042432B2 (en) | 1998-04-28 | 2006-05-09 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistor circuit and a semiconductor display using the same |
| US7911369B2 (en) | 2007-09-14 | 2011-03-22 | Panasonic Corporation | Pipelined AD converter |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59156025A (ja) * | 1983-02-25 | 1984-09-05 | Hitachi Ltd | 半導体集積回路 |
-
1985
- 1985-11-12 JP JP60253953A patent/JPH0834427B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59156025A (ja) * | 1983-02-25 | 1984-09-05 | Hitachi Ltd | 半導体集積回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04500137A (ja) * | 1988-08-16 | 1992-01-09 | シーメンス、アクチエンゲゼルシヤフト | 離散的ｗｓｉシステムに対するチツプ上の中間ドライバー |
| US7042432B2 (en) | 1998-04-28 | 2006-05-09 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistor circuit and a semiconductor display using the same |
| US7746311B2 (en) | 1998-04-28 | 2010-06-29 | Semiconductor Energy Laboratory Co., Ltd. | Thin-film transistor circuit and a semiconductor display using the same |
| US7911369B2 (en) | 2007-09-14 | 2011-03-22 | Panasonic Corporation | Pipelined AD converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0834427B2 (ja) | 1996-03-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |