JPS59156025A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体集積回路に関し、特にマスクスライス方
式に好適な高負荷駆動能力をもつ半導体集積回路に関す
る。

〔従来技術〕

マスクスライス方式により作られる集積回路は、−［に
ほぼ同一の回路定数を持つ多数の基本回路（例えばＥＣ
Ｌ　、ＣＭＯ８等）が規則的に配列される。よってこれ
ら基本回路は同じ負荷駆動能力を持つ。しかしながら、
回路！成によっては、負荷駆動能力の異なる回路を構成
することが要求される。

従来のマスクスライス方式による集積回路では、負向駆
ｆｍｔｉに力の異った回路を構成するために、（１）回
路内の抵抗に切り侠え用端子等を設け、どの端子に恢続
するかにより負荷駆動能力の異なる回路を構成する。

（２）　　マスクスライスの特定な場所に典なつ−た回
路構成の回路を設け、負荷駆動能力の大きな回路は特定
位置にしか置けない形にするような構成とする。

などの手段がとられている。

（りの手段によると、任意の位置に高負荷駆動回路が置
ける代わりに、トランジスタ、抵抗類を高負荷駆動用に
合わせて設計する必要があり、基本回路全体力トナイズ
的に犬さくなってしまうという欠点がある。

（２）の手段によると、基本回路部および尚負荷駆動回
路のそれぞれを最適の回路定数で設計できる利点がある
が、誦負荷駆動回路を使用時に特定位置にしか置けない
ため、汎用性に乏しい欠点がある。

〔発明の目的〕

本発明の目的は基本回路を変えないで任意位置に負荷駆
動能力の大きな回路を設けることのできる半導体集積回
路を提供することにある。

〔発明の概要〕

本発明の％徴とするところは、マスクスライス方式によ
り作られるほぼ同一の回路定数を持つ多数の基本回路を
含む半導体集積回路において、複数の基本回路間の同一
レベル点を相互に接続して複数の基本回路を並列に接続
することにある。

〔発明の実施例〕

以下本発明の一実施例を図面を骸照して詳細に説明する
。

第１図はマスクスライス方式によるケートアレイの半導
体集積回路チップ１を示す６チツブ１上の中央にはケー
トアレイ領域２が、周囲には配線および外部恢続狽域３
が設けられる。ケートアレイ領域２は基本回路領域４が
多数規則的に配列されており、各基本回路領域４には第
２図に示すごとぎ同一構成の基本回路が形成されており
、これらはほぼ同一の回路定数を持つ。隣接する４つの
基本回路領域４で１つのセル（あるいはブロック）５を
形成し、このセル５内の４つの基本回路を相互七＋絖し
て徨々の一浦理回路８構成する。谷セル５間には配城狽
域６が設けられ、各セル間の余続が行なわれる。

第２図は周知のＥＣＬ回路であり、３人力のＯ几／ＮＯ
Ｒ回路を構成し、入力端子１１　、１２および１３に与
えられる入力の０几出力が、エミッタフォロアトランジ
スタ１４のエミッタに接続された出力端子１６に、また
Ｎｏ）ｔ、出力がエミッタフォロアトランジスタエ５の
エミッタに接続された出力端子１７に得られる。

この基本回路で論理回路を組む場合に、出力端子１６　
、１７に接続される容量性負荷に対する駆動能力が問題
となる。谷型性負荷はチップ上の配線および負荷の入力
容量の総和である。負荷に対する駆動ｉし力の大きさは
、エミッタフォロアトランジスタ１４．１５のエミッタ
に流す盲、流によって決まる。

第３図に負荷駆動能力を人さくする本発明の一実施例を
示す。第３凶のｔすは２つの基本回路３１および３１′
を以下に述べるごとく相互に接続することによって、谷
基本回路の回路に叡を変えることなく、２倍の負荷、駆
動能力を有する回路を実現するものである。なお一方の
基本回路には多照数字にダラシ−を付して区別して示す
。

第３図を蚕照するに、２つの基本回路３１８よび３１’
間の１￥レベル点を配線３２〜３８によって相互に接続
している。配線３２，３３　：Ｆ６よび３４は入力端子
１１と１１’、１２と１２’および１３および１３′を
相互に接続するものであり、配線３５３よび３６はエミ
ッタフォロアトランジスタ１４εよび１４′のベース間
、およびエミッタフォロアトランジスタ１５８よび１５
′のベース間を相互に艦絖するもあてあり、さらに配線
３７および３８は出力端子１６と１６’および１７と１
７′を相互に接続するものである。この並列化された２
つの基本回路への入力は、入力端子３９，４０２よび４
１へ与えられ、出力は出力端子４２．４３に得られる。

この並列化により、負荷容量に対して、第２図に示す１
個の基本回路に比較して、エミッタフォロアの並列駆動
となるため、出力インピーダンスが半分となり、負荷遅
れが半減する。

第３図の回路においては、同一レベレ点の相互接続とし
て人力および出力ｌこ加えて、配藏３５および３６によ
る相互機続を行７よっているが、入力および出力のみを
相互接続することによって目的を達成することができる
。しかし、人力どよび出力の相互接続に加えて、他の同
一レベル点の相互接続を行なうことにより、２つの基本
回路間のディレィを揃えることができ、ディレィのバラ
ツキを減らすことができるので、より性能を向上させる
ことができる。

才だ、並列化する２つの基本回路は同一セルに属するも
のか配線距離が短かく望ましい。が、必要に応じて異セ
ル間の基本回路の並列化も可能である。

また第３図では２つの基本回路の並列化であるが、３つ
以上の並列化も同様に可能であり、この場合の負荷駆動
能力は並列化した個数に比例して大きくなる。

なお並列化のために、複数の基本＠路から１つのゲート
しか組めないという問題が邑でくるが、負荷駆動能力が
人きな回路を必要とするのは、タイミンク系が主で全体
の数多のケートの６であり、他は１個の基本回路をその
才ま使用するので、夫用上は問題とならない。

第４図は基本回路が０Ｍ０８回路の場合の並列化の例を
示す。第４図は夫々インバータを構成Ｔる２つの基本回
路５１および５１′を示し、夫々配線′５４および５５
′によって入力端子５２と５２′および出力端子５３と
５３′が相互接続されており、この２つの回路への入力
端子５６２よび出力端子５７がある。

また上述したＥＣＬ回路、０Ｍ０８回路に限定されず、
その他のＴＴＬ回路等にも同様に通用することができる
。

〔発明の効果〕

本発明によれば、最適な回路定数で設計された基本回路
を並列化するものであり、任意の場所に高負荷駆動ｎＣ
力のｌｄＭを設置することができる。

また同様な理由により、基本回路に前もって冗長な回路
を入れて３く必要がなく、効率のよい設計が可能となる
。

【図面の簡単な説明】

第１図Ｇｉマスタスライス方式によるケートアレイの半
導体集積回路チップを示す図、第２図は１つの４不回路
を示す回路図、第３図は本発明の一実施例を示す回路図
、第４図は本発明の他の実施例を示す回路図である。 １・・・半導体集積回路チップ ４・・・基本回路ｖＡ域　　　　５・・・セル３１．３
１’　、５１．５１’・・・基本回路３２〜３８　、５
４　、５５・・・配線第　２【 第３図 第４図

Claims (1)

1. 【特許請求の範囲】 １、はぼ同一の回路定数を持つ多数の基本回路を含む半
   導体集積回路において、複数の上記基本回路間の同一レ
   ベル点を相互に接続して複数の基本回路を連列に接続す
   ることを特徴とする半導体集積回路。 ２、上記基本回路は半導体集積回路チップ上に各々複数
   の基本回路からなるセルが多数配列され、同一セル内の
   上記基本回路間の同一レベル点を相互に接続したことを
   特徴とする特許請求の範囲第１項記載の半導体集積回路
   。 ３　ａ数の上記基本回路間の入力および出力を相互に接
   続したことを特徴とする特許請求の範囲第１項もしくは
   ２項記載の半導体乗積回路。 ４、上記入力および出力以外の同一レベルの点も相互接
   続することを特徴とする特許請求の範囲第３項記載の半
   導体集積回路。 ５、上記基本回路はＥＣＬ回路であることを特徴とする
   特許請求の範囲第１項ないし第４項のいずれかの項記載
   の半導体集積回路。 ６、複数の上記ＥＣＬ回路の入力端子および出力端子を
   相互に候絖したことを特徴とする特許請求の範囲第５項
   記載の半導体集積回路。 ７、すらにエミッタフォロアトランジスタのベースを相
   互に機続したことを特徴とする特許請求の範囲第６項記
   載の半導体集積回路。