JPS6095935A - ゲ−トアレイ集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａｌ　うれ明の技術分野 削減、動作速度の向上などが実現されるゲートアレイ集
積回路装置に関する。

（ｂｌ　技術の背に 大規模集積回路が大型化するにつ几て多品種少）通生吐
の傾向が著るしい今日、製造コストを低減し、製８；期
間を短縮するために、マスタースライス（ｍａｑｔｅｒ
　５ｌｉｃｅ）方式による大規模集積回路の製造か注目
されている。

マスタースライス方式とは、一つの半導体個片（チップ
）中に″基本素子集合″（Ａ常はａ数の１ランジスタや
抵抗からなる基本回路）に、予め大量に作成しておき、
開発品種に応じて配綜マスタ衛作成しこ才１、らのトラ
ンジスタや抵抗間を結合して所望の電気回路動作を有す
る大規模集積回路葡完成させるものである。

マスタースライス方式によｆＬ＋ａ、トランジスタ及び
抵抗等からなる基本素子集合は、予め大量に形成さ几て
いるので、品種開発の要望が生じた時点で配線用のマス
クのみを作ればよく、開発期間が短縮される。また、そ
の基本素子集合は種々の大規模集積回路に共通して使用
可能であるから、開発コストも低減される。

このようなマスタースライス方式の大規模集積回路は、
トランジスタ及び抵抗皓からなる基本素子集合を半導体
チップの所望領域に整然とした行列形式に配置するのが
一般であり、このように標準化するこ、とにより電子計
μ機による自動配置、配線処理が有効に採用され得る。

マスタースライス方式による　ＣＭＯＳゲート・アレイ
集積回路装置においては、使用者の要求の多様化への対
応および動作時間等の特性の一層の向上が強く望まれて
いる。

（ｃ）　従来技術と問題点 従来のｃＭｏｓＭｏ上・アレイ集積回路装置りは、Ｎチ
ャネルＩＶＩＯ８Ｉ−ランジスタとＰチャネル＊ｉｏｓ
トランジスタのゲートに共通にしｆ′ｃＣＭＯＳベーシ
ック・セルを多数配設してなる内部回路用セル轡アレイ
領域と、外部とのインタフェース回路である入力バッフ
ァ回路、出力バッファ回路、保護回路、入出力パッド等
が配置さ牡ている周辺回路領域とを備えている。内部回
路用セル・アレイ領域のベーシック・セルは、インバー
タ、ＮＡＮＤゲート、Ｎｏｎゲート、フリップ・フロッ
プ等の必要な機能に応じて適宜配線を施すことにより有
効に利用することができる。

しかしながら、周辺回路領域のトランジスタは、入力バ
ッファ回路、出カバソファ回路、双方向バッファ回路号
の限らｔ′Ｌ　ｆｃ回路しか実現できないようにレイア
ウトされている。このため、ＬＳＩ使用者の要求に応じ
て、例えばシュミット回路やクロックゲート回路等の別
の回路を周辺回路領域内に形成することができない。ま
た、シフトレジスタ金周辺回路領域に形成することも不
可能なので、内部セル・アレイ領域に形成された回路の
試験を行う試験回路も周辺回路領域に形成できないとい
う問題もある。

さらに、周辺回路領域における入力バッファ回路全構成
するトランジスタの数は、出力バッファ回路や入出力バ
ッフ７回路を構成するトランジスタの数より少なくて済
み、しかも、周辺回路領域のトランジスタは同一のパタ
ーンで規則正しく配列されているので、入力バッファ回
路が構成される領域ではトランジスタが余ってしまい、
この余ったトランジスタは他の用途に使用さＩＬること
な（、無駄なものとなっているという問題もある。

以上説明した如き問題点を解決するために、本日：特許
出願人は先に特願昭５７−６７１３９号により、下記の
ゲートアレイ集稙回路装？ｉｋ提供している。該発明に
よるゲートアレイ集積回路装置は、複ｔｔのベーンツク
セ化が配列さＩｔたベーシックセルアレイ領域と、該ベ
ーシックセルアレイ領域の周囲に配（ｄさｆ′Ｌ、ｆＣ
，周辺回路領域とを具備し、該周辺回路領域は、複数の
入出力セルより成る入出力セルアレイと、複数の汎用セ
ルより成る汎用セルアレイとから成り、該人出力セルは
出力バツファ回Ｆ６の一部ヲ構成するための素子群と、
入力バッファ回路に４ｆｔ成するための素子群とを備え
、該汎用セルは該出力バッファ回路のクラりの部分をｔ
ｆ９成するための複数のトランジスタを備え、且つ複数
の該トランジスタは、該出力バンファ回路を使用しない
場合に所望の論理回路？Ｉ−措成しうる様に該汎用セル
内に配列されていることを特徴とする。

第１図は該発明の一実施例によるＣ　Ｍ　ＯＳゲートア
レイ集積回路装置の概略衾示す平面図である。

第１図において、半導体チップＩの中火部には内部セル
・アレイ領域２が存在しており、周辺部には周辺回路領
域３が存在している。

内部セル・アレイ領域２にはＣＭＯＳゲート・アレイ５
が配線領域６全挾んで規則正しく配列されている。

周辺回路領域３は、入力バッファ回路、出力バッファ回
路、双方向バッファ回路等、外部とのインクフェース回
路や保ｊ回路を構成する１ランジスタが配置されている
人出力セルアレイ領域７と、入出力用パッド８が配置さ
れている領域と、該発明により設けられた汎用セルアレ
イ領域４とからなっている。

第２図は第１図の一部を詳細に示す拡大図である。第２
図において、内部セル・アレイ領域２内のＣＭＯＳゲー
ト・アレイ５の各々に含まれるベーシックｅセル９の各
々は領域１４によって互いに分離されており、各ベーシ
ックセル９叫半導体基板１５の上に絶綜層（図示ぜず）
を介して形成され７ｃ２つのゲート電極１６および１７
と、こｎらのゲート電極をマスクとして半導体基板１５
の表面近くに形成されたＰ膨拡散層１８およびＮ膨拡散
層１９を備えている。ゲート電極１６とＰ膨拡散層１８
とでＰチャネルＭＯ８Ｉ−ランジスタＱ、が形成されて
おり、ゲート電極１６とＮ膨拡散層１９とでＮチャネル
ＭＯＳトランジスタＱ、が形成さ牡ており、ゲート電極
１７とＰ膨拡散層１８とでＰチャネルＭＯＳトランジス
タＱ３が形成されており、ケート電極１７とＮ膨拡散層
１９とでＮチャネルＭＯＩランジスタＱ４が形成されて
いる。

ＰチャネルＭＯ８）ランジスタＱ、とＮチャネルＭＯＳ
トランジスタＱ、とはゲート電極１６を共通にしている
。ＰチャネルＩｖｉＯＳトランシスクＱ３とＮチャネル
ＭＯ８ｌ−ランジスタＱ４とはケートｔｊ４４仮１７を
共通にしている。

周辺回路領域３内の入出力セルアレイ領域７には、１つ
の入出力パッド８に対応して、保ぬダイオード領域２０
．入力バッファ回路領域２１．出カバツファ回路領域２
２が設けられでいる。

該発明により設けらｆＬ７′ｃ汎用セル・ア１／イ領域
４には、１つの入出力バッド８に対して、１つのＮチャ
ネルφトランジスタ・アレイ１１と１つのＰチャネル・
トランジスターアレ４’　ｌ　３とが配置さｎ′Ｃいる
。各ＮチャネルφトランジスタΦアレイ１１は、半導体
基板１５の上に絶林層（図示せず）葡介して形成さｎ７
を多数のゲート電極２３と、こルらのケート電極２３を
マスクとして半導体基Ａｊａｒ　１５の表面近くに形成
され７′ｃ、Ｎ形拡敬層２４とて構成さ１する多数のＮ
チャネルＭＯＳトランジスタ１０に備えている。各Ｐチ
ャネル・トランジスタ・アレイ１３も同様に、ゲーＦ％
４Ｍ　２５とＰ形拡散１饅２６とで構成さ几る多数のＰ
チャイルΔｌ０８）ランジスタ１２全備えている。

第３図は第２図に示した周辺回路領域３の一部の回路の
一例を示すブロック回路図である。８１３２図において
、入出力パッド８鵞に接続さ７また入出力セルアレイ７
Ｉは入力バッファ回路であり、入力バッファ回路７□の
出力は内部セル・アレイ領域２に配置されているベーシ
ック−セル・アレイの入力端ＩＮＫｍ続されている。入
出力バット８２に接続された入出力セルアレイ７２はス
リーステート出力バッファ回路であり、その入力はベー
シック−セル・アレイの出力端ＯＴに接続さ牡ており、
そのコントロール端子はベーシック・セル−アレイのコ
ントロール端子Ｃに接続されている。人出カパツド８３
に接続された人出力セルアレイ７３はスリーステート双
方向バッファ回路であり、その出力、入力、およびコン
トロール端子はそれぞれ、ベーシック・セル−アレイの
人力ｉｌＮ、出力端ＯＴ、およびコントロール端子ＣＫ
接続されている。入出力バッド８４に接続された入出力
セルアレイ７４は出力バッファ回路であり、その入力は
ベーシック・セル・アレイの出力端ＯＴＫ接続されてい
る。

入力バッファ回路７．會構成するトランジスタの数は、
スリーステート出力バッファ回路７２、スリーステート
双方向バッファ回路７３、または出力バッファ回路７．
を構成するトランジスタの数より少数で済む。このため
、入力バッファ回路７Ｉに隣接する汎用セル−アレイ４
ＩはＬＳＩ使用者による所望の用途に使用することがで
きる。一方、スリーステート出力８７７７回路７２、ス
リーステート双方向バッファ回路７３、マたは出カバソ
ファ回路７４に隣接する汎用セル・アレイは、それぞれ
の回路を構成するトランジスタの一部に使用されている
。図において、１つの入出力バッドに対応する汎用セル
・アレイ領域には直列接続された７個のＮチャネルｈｉ
４０Ｂトランジスタへと直列接続された７個のＰチャネ
ルＩＶ１０Ｓｌ−ランジスタＱＰが存在している。

前記先願発明においては、入力バッファ回路に隣接して
、周辺回路を構成するためには用いられない汎用セルア
レイを例えば第４図に示す如く有７．２のすべては入力
バッファ回路となっている。

入力バッファ回路７．から７．までのすべて（資）・ｊ
応する汎用セル・アレイ領域４２に含まれるトランジス
タはシフトレジスタを構成している。入カバツファフ、
。および７１１に対応する汎用セル・アレイ領域４．に
含ま牡るトランジスタはフリップ−フロップを構成して
いる。

以上説明したように、該発明によりＣＭＯＳゲートアレ
イ集積回路装置において、試験回路並びに、シーミツト
回路やクロックゲート回路等の任意の回路を内部セル・
アレイ領域を犠牲にすることなく、かつ効率よく構成す
ることが可能とされている。

しかしながら前記のゲートアレイ集積回路装置において
もなお無駄なものとされるトランジスタては、そ几ぞ牡
出力バツファ回路領域もしくは入力バッファ回路領域が
無駄にされているＯまた従来の入力バッファ回路におい
て、入力信号に対して同位相もしくは反転した位相の係
号を内部セルアレイ領域に入力することはそれぞれ行な
われているが、例えば１つの入力信号に対して同位相と
反転した位相との２信号が必要である場合には位相の反
転を内部ゲーｉｆ用いて行なっており、ゲート段数の増
加に甘んじている。同様の例は他にもあり、改善の余地
全残している。

（ｄ）　発明の目的 本発明はゲートアレイ集積回路装置の以上説明した如き
現状を改善して周辺回路のｆｌｊ用効率を向上し、これ
によってゲートアレイ集積回路装置の特性の向上及び使
用上の利便をはかることを目的とする。

（ｅ）ｌ“ＣＩ；：Ｗ、記目的は、複数の〜−シ・クセ
・・が配列さ１ｒＬｆｃベーシツクセルアレイ領域と、
該ベーシックセルアレイ領域の周囲に配置さ才した周辺
回路領域と奮具備し、該周辺回路領域に１個の入出力パ
ッドと１組の入出力セルとを含む周辺回路形成の単位領
域を複数個備えて、複数個の前記単位領域にまたがグて
形成された周辺回路形成んでなるゲートアレイ集積回路
装置により達成される。

特に、１個の前記単位領域に相互に独立した複数の周辺
回路の少なくとも一部を設けることによって周辺回路領
域の利用効率が向上する。またこの構造を実施するに際
して、前記単位領域内の前記入出力パッドと前記入出力
セルとの間及び前記単位領域相互間の少なくとも一つに
配線領域會設けることによって、その配線等の実現が容
易となる。

（ｆｌ　発明の実施例 以下本発明を実施例により図面を参照して具体的に説明
する。

先に第１図及び第２図に示した如くベーシックセルアレ
イ領域及び周辺回路領域を設けた半導体基体に本発明を
適用する実施例について説明する。

先に本発明の構成において述べｆｃ１個の入出力パッド
と１組の入出力セルとを含む周辺回路形成の単位領域は
、本実施例においては、第２図に示す１個の入出力パッ
ド８並びにこｊＬに対応して配設された保護ダイオード
領域２０．入力バッファ回路領域２１．出力バツフ７回
路愼域２２．Ｎチャネルトランジスタアレイ１１及びＰ
チャネルトランジスタアレイ１３の１川よりなる。ただ
し、本発明においては先に汎用セルアレイ領域４として
説明しｆｃ　Ｎチャネルトランジスタアレイ１１及びＰ
チャネルトランジスタアレイ１３がＩＩ！ｆに区分して
設けら７する必要はなく、以下の説明においては単位領
域内に含まＩする前記半ｉ％体不子が設けられた領域を
人出力セル領域と称する。

第５図は本菟明の第１の火施ｔ゛１１について、Ｊ＋’
、１辺回路領域３の一部の回路の例を示すブロック回路
図である。図において３７．乃至３７６はそれぞれ入出
力セル領域、３８．乃至３８．はそれぞれ入出力パツド
葡示す。

本実施例において、入出力セル領域３７．には出力バッ
ファ回路、入出力セル領域３７２には双方向トライステ
ートバッフ７回路が形成されているが、こｎらは前記従
来例と同様である。

入出力セル領域３７．には入出力パッド３８３に接続さ
れた出力バッファ回路が形成されている他に、余った入
カバクフ７回路領域ケ利用して、入出力パッド３８４か
ら入力する信号の分岐を受け位相を反転して内部ゲート
回路に送る入力バッファ回路が形成さ扛ている。これに
対して入出力セル領域３７４には入力信号と同位相の信
号を内部ゲート回路に送る入力バッファ回路が形成され
ている。この回路構成によって内部ゲート回路を用いる
従来の回路に比較し゛Ｃ１遅延時間が短縮されかつ駆動
能力が増大する。

入出力セル領域３７５には出力バッファ回路が形成され
ているが、この出力バッファ回路は隣接する入出力セル
領域３７６に形成された出力バッファ回路と並列に接続
されて入出力パッド３８゜に到っている。更に入出力セ
ル領域３７６には入出力パッド３８６からの入力に対す
る入力バッフ７回路が形成されている。この回路４’ｔ
ｊ＋成によりて周辺回路領域の所要面積を増加すること
なく、大規模な外部負荷に対処して出力の駆動能力を倍
加すること、ができる。

次に第６図は第２の実施例を示すブロック回路図である
。入出力セル領域４７２には２人力ＮＡ−ＮＤ形の入力
バッファ回路が形成されて、人出カバノド４８２及び４
８．に接続されている。この回路構成により２人力がそ
牡ぞ扛人カバッファ回路な介して内部ゲート回路に入力
されてここで演算が実行される従来回路よりゲーＨＲｉ
ｆｆが低減さ扛る。

また人出力セル領域４７３及び４７．にはそ牡それ人力
バッフ７回路が形成されて、入出力バッファ４８４から
の入力信号全２倍の７５１．、動容景で内部ゲート回路
に入力する。

以上説明した実施例によって知られるシ・口く、本発明
により周辺回路領域が効率よく利用さｎで、ゲート段数
の削減、Ｃ−ψ作速度の向上並びに駆動能力の増大など
の改善を周辺回路領域の増大を什なうことなく実現する
ことができる。

更に８１′Ｓ７図は本発明の第３の実施例について、周
辺回路領域の回路の例を示すブロック図である。

本実施例においては人出カバノド５８．乃至５８１Ｉと
入出力セル領域５７１乃至５７．との間及び入出力セル
５７．乃至５７．相互間に配線領域が設けらルているこ
とが、前記実施例との主要な相違点である。

本実施例に形成さｎている周辺回路は先に第５図及び第
６図ケ参照して説明した構成と同等であるが、本実施例
においてはｇ列名もしくは同一人出力セル領域に形成さ
れる回路又は配線相互間の干渉が防止される。例えば前
記纂６図に示した２人力！ＡＮＤ形人カバッファの人出
カパッド４８ｓより入出力セル領ｊｆｆ２４７２に入力
する配線によりて入出力セル領域４７．の回路形成が制
約さ扛るのに対して、＆！７図に示しｆｃ２人カ）ｊｋ
ＡｋＪＤ形人カバツファは入出力セル領域５７４の回路
形成釦制約しない。また入出力セル領域５７．に形成さ
れる入力バッファ回路の出力バッファ回路に対する干渉
も軽誠される。

この様に配線領域を用いる隣接パッド及び隣接周辺回路
との接続、並びに内部ゲート領域との接続などが可能と
なることによって、回路構成の自由度が制限されず特別
な周辺回路パターン金必要としない効果が得られる。

（ｇｌ　発明の詳細 な説明した如く本発明によれば、周辺回路領域の利用効
率が従来より向上し、周辺回路領域の規模金増大するこ
となく或いはむしろ減少せしめて、ゲート段数の削減、
動作速度の向上などゲートアレイ集績回路装む′Ｌの特
性を向上し、使用上の利便を増大する効果が得られる。

【図面の簡単な説明】

第１図はゲートアレイ集積回路装（４の一例を示す平面
図、第２図は第１図の１部を詳細に示す拡大図、第３図
は従来の周辺回路の例を示すブロック回路図、第４図は
周辺回路領域の従来の回路配置へ例を示すブロック図、
第５図乃至第７図は木づ６明の実ｊＭ例の周辺回路を示
すブロック回路図であ図におい゛（，１は半尋体チップ
、２は内部セルつルイ・ｉレア、３は周辺回路領域、７
は入出力セルレアレイ唄域、３７．乃至３７８，４７．
乃４４７４３及び５７１）″’Ｊ至５７１は入出力セル
領域、８゜３Ｂ＋　乃至３８ｇ　＋　４８＋乃至４８４
及び５Ｂ。 乃至５８．は入出力パッドを示す。 茅　１　罰 第　２　図

Claims (1)

1. 【特許請求の範囲】 ＋１）　複数のベーシックセルが配列されたベーシック
   セルアレイ領域と、該ベーシックセルアレイ領域の周囲
   に配置された周辺回路領域とを具備し、該周辺回路領域
   に１個の入出力パッドと１組の入出力セルとを含む周辺
   回路形成の単位領域ヲ複数個備えて、複数個の前記単位
   領域にまたがって形成された周辺回路管含んでなること
   を特徴とするケートアレイ集積回路装置。 （２）１個の前記単位領域に相互に独立した複数の周辺
   回路の少なくとも一部を含んでなること全特徴とする特
   許請求の範囲第１項記載のゲートアレイ集積回路装置。 （３）前記単位領域内の前記入出力パッドと前記入出力
   セルとの間及び前記単位領域相互間の少なくとも１つに
   配線領域が設けられてなることを特徴とする特許請求の
   範囲第１項又は第２項記載のゲートアレイ焦積回路装置
   。