JP2742052B2 - 相補型ｍｉｓマスタスライス論理集積回路 - Google Patents
相補型ｍｉｓマスタスライス論理集積回路Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、開発に要する期間が短く、少量多品種のLS
I開発に適した相補型MISトランジスタを用いたマスタス
ライスLSIの内、特に多機能な論理回路の構成要素であ
る機能マクロの搭載に適した相補型MISマスタスライス
論理集積回路の構成に関するものである。 〔従来の技術〕 従来の相補型MISトランジスタを用いたマスタスライ
スLSIの構成ではたとえば、第９図あるいは第10図に示
したように２入力ゲートあるいは３入力ゲートの構成に
適した基本パタンセル（ベーシツクパタンセル）４を第
11図あるいは第12図に示したようにLSIチツプ全体にわ
たつて規則正しく配列したものを下地パタンとして用い
た。第11図の構成は予め、基本パタンセル４を配列した
アクテイブなトランジスタ領域とLSI機能を実現するに
必要な専用の配線領域７とを下地パタンとして設けてお
く構成である。６はI/Oセルの枠を示す。一方第12図の
構成は基本パタンセル４を予め、敷き詰めておき、その
内、LSI機能の品種展開時に必要な量の基本パタンセル
を選択して使用する構成である。第11図、第12図の構成
を含めこれら相補型MISマスタスライスにおいては下地
パタンまでの工程まで製造したものをあらかじめ用意し
ておき、品種展開の必要が生じた時に、上記基本セルを
構成するトランジスタ間を接続する配線工程を行ない、
必要なLSI機能を実現していた。通常の複雑さを有する
論理機能をLSIで実現する場合、チツプ面積の60〜70％
程度は、上記トランジスタ間を接続するに必要な配線領
域で占められるのが普通である。従来のMISマスタスラ
イスLSIでは第11図に示したように配線に必要な領域を
基本パタンセル間に設けたり、あるいは第12図の例のよ
うに未使用の基本パタンセル上を、上記配線を通すため
に使用する構成が用いられていた。 〔発明が解決しようとする問題点〕 従来の相補型MISトランジスタを用いたマスタスライ
スLSIの構成では、チツプ当りの搭載ゲート規模を大き
くしようとすると、たとえば第11図の構成例では配線領
域として予め用意しておく領域を十分に確保できないた
め、設計の融通性が損なわれたり、第12図の構成例では
基本セルを構成するトランジスタをできるだけ小形にす
る必要があるため、比較的小形のMISトランジスタが長
い配線（重い負荷）を駆動する構成となりやすく、一般
に配線負荷依存性が大きい傾向を有するMISトランジス
タの場合にはゲート当りの遅延時間が大きくなる要因と
なつていた。このように、従来の相補型MISマスタスラ
イスの構成では高集積化と設計時の融通性の向上、ある
いは高集積化と高速化の両立が図りにくい欠点を有して
いた。 〔問題点を解決するための手段〕 本発明は従来の問題点を解決し、相補型MISマスタス
ライスの集積度を低下させずに設計時の融通性を確保
し、かつトランジスタの駆動能力を確保して高速化が可
能な構成の相補型MISマスタスライス論理集積回路を提
供することを目的とし、複数の第１のゲート群が横切る
Ｐ型拡散領域と、第１のゲート群と同一方向へ複数の第
２のゲート群が横切るＮ型拡散領域とが、前記同一方向
に整列した基本パタンセルを具備し、相互に隣接する前
記基本パタンセルにそれぞれ属し、かつ互いに向い合う
前記拡散領域の導電型が一致するように、前記同一方向
への前記基本パタンセルの配列を行い、単数または複数
の前記基本パタンセルにより機能マクロを形成し、前記
Ｐ型拡散領域の一部および前記Ｎ型拡散領域の一部を前
記機能マクロ内の配線領域とし、かつ前記Ｐ型拡散領域
の残部および前記Ｎ型拡散領域の残部を前記機能マクロ
間の配線領域として、配線を行う構成を備えてなること
を特徴とする。 〔作用〕 従来の相補型マスタスライスにおいては、機能セルあ
るいは論理を構成する機能マクロ間の配線領域Ａと機能
セルあるいは機能マクロ内の配線領域Ｂが分離され、上
記配線領域Ｂに、基本パタンセル間に設けた配線領域、
あるいは未使用の基本パタンの領域をあてる構成であつ
た。これに対し本発明においては上記配線領域Ａと配線
領域Ｂを分離することなく、上記機能セルあるいは機能
マクロを構成する基本パタンセルの領域、即ちアクテイ
ブなトランジスタの領域Ｃに共存させ、必要に応じて領
域Ｃを構成するアクテイブなトランジスタを並列に追加
接続することによつて領域Ｃを拡大できる構成であり、
この点に従来の構成との間に差異がある。以下図面にも
とづき実施例について説明する。 〔実施例〕 本発明の実施例として、その基本パタンセルの構成例
を第１図に示す。破線内が基本パタンセルの基本単位で
ある。１はＰ型MISトランジスタ部分であり、２はＮ型M
ISトランジスタ部分であり、３の斜線部分はポリシリコ
ンゲートである。Ｎ基板への電源電圧あるいはＰ−ウエ
ルへの接地電圧を供給するＮ+拡散領域８あるいはＰ+拡
散領域９をMISトランジスタの両側に配置してある。Ｐ
型あるいはＮ型MISトランジスタの間に３本のポリシリ
コン配線５を予め配置し、機能セル、あるいは機能マク
ロ内の配線に用いる。本実施例では、基本パタンセル一
個で入力数４以下の基本ゲートを容易に構成することが
できる。５の斜線部分はＰ型のMISトランジスタとＮ型
のMISトランジスタの間に配置されたポリシリコン配線
であり、４で示した破線は基本パタンセルの枠である。
第１図に示した基本パタンセルのチツプ上での配列方法
を第２図に示す。第１図と同じ部分は同じ符号で示す。
太い破線内が基本パタンセルの基本単位である。 本発明の実施例をより具体化した例として、第１図に
示した基本パタンセルを用いて構成した４入力NANDゲー
トのレイアウトの例を第３図に示す。第３図に対応する
４入力NANDゲートの回路構成例を第４図に示す。第３図
で○印12は一層目の金属配線16と拡散領域1,2あるいは
ポリシリコンゲート３との間を接続するコンタクトを示
し、◎印13は一層目の金属配線16と二層目の金属配線と
の間（ポリシリコン配線５との間ではない）を接続する
スルーホールを示す。４入力NANDゲートの機能を実現す
るための配線、すなわち機能マクロ内の配線はＢで示し
た領域内で行う。Ｐ型あるいはＮ型MISトランジスタを
構成する拡散領域の内、Ａの部分は機能セル、あるいは
機能マクロ間を接続するための配線領域として使用す
る。図中、a,b,c,dは４入力NANDゲートの入力端子、ｅ
で示したスルーホール13は４入力NANDゲートの出力端子
であるが、このｅに接続される二層目の金属配線は図が
繁雑になるので省略した。第４図の端子ａ〜ｅは第３図
の端子ａ〜ｅに対応する。 このように機能セルあるいは機能マクロ内の配と機能
セルあるいは機能マクロ間の配線をVDD電源配線10ある
いはGND接地配線11の配線を境界線としてアクテイブな
トランジスタの領域に共存して設けることができる。よ
り複雑な機能セルの例としてマスタスレーブ形フリツプ
フロツプ回路を構成したレイアウトの例を第５図に示
す。第３図と同じ符号は同じ部分を示す。第６図は第５
図のフリツプフロツプ回路の回路構成図の例である。 第６図のフリツプフロツプ回路図に示す転送ゲートTG
1〜４を制御するクロツク配線はポリシリコン配線５と
一層目の金属配線16により、結線することによつて機能
セル内の配線をVDD電源配線10とGND接地配線11とで囲ま
れた領域Ｂで行う構成である。第３図の場合と同じよう
にスルーホールに接続される二層目の金属配線は省略し
た。第５図のf,g,h,iのスルーホールは第６図のf,g,h,i
に対応している。 より一般的な構成例として、３個の４入力NANDゲート
を用いたデコーダ回路の例を第７図に、レイアウトの例
を第８図に示す。入力信号配線j,k,l,m,n,o,pの７本と
出力信号配線のq,r,sの３本は機能セルあるいは機能マ
クロ間を接続する領域で配線する。この場合、必要に応
じて15で示すように一層目の金属配線を用いてＰ型MIS
トランジスタ14を並列に追加接続することによつて、ア
クテイブなトランジスタ領域を増加し、配線領域の拡張
を行う。17は二層目の金属配線を示す。一般に配線数が
増える場合には構成ゲートの出力端子における負荷容量
が大きくなる傾向となる。したがつて、アクテイブなト
ランジスタを並列に追加接続することによつて、その駆
動能力を増大させ、LSI機能の速度的な劣化を防止する
ことができる。 〔発明の効果〕 以上、説明したように本発明の相補型MISマスタスラ
イス論理集積回路はアクテイブなトランジスタの領域を
用いて機能セルあるいは機能マクロ内、およびこれらの
間の配線を行う構成であり、トランジスタの領域上を機
能マクロ内配線に使用せず、あいている領域を機能マク
ロ内配線領域として有効に使用できるので、集積度を高
めることができると同時に、配線量の増大に伴つて、ア
クテイブなトランジスタの駆動能力を増大させることが
でき、部分的な速度の劣化を防止してLSI機能の高速化
を図れる利点がある。また従来の敷き詰め（チヤネルレ
ス）型マスタスライスと同様に配線の量によつて配線領
域を増減させることができ、パタンレイアウト設計上の
高い融通性もそこなうことがなく、常に100％の配線率
を達成できる利点がある。また、従来の敷き詰め型マス
タスライスとの整合性がよく、機能セルライブラリ、自
動ルータ等を大幅な変更がなく流用できる利点もある。
I開発に適した相補型MISトランジスタを用いたマスタス
ライスLSIの内、特に多機能な論理回路の構成要素であ
る機能マクロの搭載に適した相補型MISマスタスライス
論理集積回路の構成に関するものである。 〔従来の技術〕 従来の相補型MISトランジスタを用いたマスタスライ
スLSIの構成ではたとえば、第９図あるいは第10図に示
したように２入力ゲートあるいは３入力ゲートの構成に
適した基本パタンセル（ベーシツクパタンセル）４を第
11図あるいは第12図に示したようにLSIチツプ全体にわ
たつて規則正しく配列したものを下地パタンとして用い
た。第11図の構成は予め、基本パタンセル４を配列した
アクテイブなトランジスタ領域とLSI機能を実現するに
必要な専用の配線領域７とを下地パタンとして設けてお
く構成である。６はI/Oセルの枠を示す。一方第12図の
構成は基本パタンセル４を予め、敷き詰めておき、その
内、LSI機能の品種展開時に必要な量の基本パタンセル
を選択して使用する構成である。第11図、第12図の構成
を含めこれら相補型MISマスタスライスにおいては下地
パタンまでの工程まで製造したものをあらかじめ用意し
ておき、品種展開の必要が生じた時に、上記基本セルを
構成するトランジスタ間を接続する配線工程を行ない、
必要なLSI機能を実現していた。通常の複雑さを有する
論理機能をLSIで実現する場合、チツプ面積の60〜70％
程度は、上記トランジスタ間を接続するに必要な配線領
域で占められるのが普通である。従来のMISマスタスラ
イスLSIでは第11図に示したように配線に必要な領域を
基本パタンセル間に設けたり、あるいは第12図の例のよ
うに未使用の基本パタンセル上を、上記配線を通すため
に使用する構成が用いられていた。 〔発明が解決しようとする問題点〕 従来の相補型MISトランジスタを用いたマスタスライ
スLSIの構成では、チツプ当りの搭載ゲート規模を大き
くしようとすると、たとえば第11図の構成例では配線領
域として予め用意しておく領域を十分に確保できないた
め、設計の融通性が損なわれたり、第12図の構成例では
基本セルを構成するトランジスタをできるだけ小形にす
る必要があるため、比較的小形のMISトランジスタが長
い配線（重い負荷）を駆動する構成となりやすく、一般
に配線負荷依存性が大きい傾向を有するMISトランジス
タの場合にはゲート当りの遅延時間が大きくなる要因と
なつていた。このように、従来の相補型MISマスタスラ
イスの構成では高集積化と設計時の融通性の向上、ある
いは高集積化と高速化の両立が図りにくい欠点を有して
いた。 〔問題点を解決するための手段〕 本発明は従来の問題点を解決し、相補型MISマスタス
ライスの集積度を低下させずに設計時の融通性を確保
し、かつトランジスタの駆動能力を確保して高速化が可
能な構成の相補型MISマスタスライス論理集積回路を提
供することを目的とし、複数の第１のゲート群が横切る
Ｐ型拡散領域と、第１のゲート群と同一方向へ複数の第
２のゲート群が横切るＮ型拡散領域とが、前記同一方向
に整列した基本パタンセルを具備し、相互に隣接する前
記基本パタンセルにそれぞれ属し、かつ互いに向い合う
前記拡散領域の導電型が一致するように、前記同一方向
への前記基本パタンセルの配列を行い、単数または複数
の前記基本パタンセルにより機能マクロを形成し、前記
Ｐ型拡散領域の一部および前記Ｎ型拡散領域の一部を前
記機能マクロ内の配線領域とし、かつ前記Ｐ型拡散領域
の残部および前記Ｎ型拡散領域の残部を前記機能マクロ
間の配線領域として、配線を行う構成を備えてなること
を特徴とする。 〔作用〕 従来の相補型マスタスライスにおいては、機能セルあ
るいは論理を構成する機能マクロ間の配線領域Ａと機能
セルあるいは機能マクロ内の配線領域Ｂが分離され、上
記配線領域Ｂに、基本パタンセル間に設けた配線領域、
あるいは未使用の基本パタンの領域をあてる構成であつ
た。これに対し本発明においては上記配線領域Ａと配線
領域Ｂを分離することなく、上記機能セルあるいは機能
マクロを構成する基本パタンセルの領域、即ちアクテイ
ブなトランジスタの領域Ｃに共存させ、必要に応じて領
域Ｃを構成するアクテイブなトランジスタを並列に追加
接続することによつて領域Ｃを拡大できる構成であり、
この点に従来の構成との間に差異がある。以下図面にも
とづき実施例について説明する。 〔実施例〕 本発明の実施例として、その基本パタンセルの構成例
を第１図に示す。破線内が基本パタンセルの基本単位で
ある。１はＰ型MISトランジスタ部分であり、２はＮ型M
ISトランジスタ部分であり、３の斜線部分はポリシリコ
ンゲートである。Ｎ基板への電源電圧あるいはＰ−ウエ
ルへの接地電圧を供給するＮ+拡散領域８あるいはＰ+拡
散領域９をMISトランジスタの両側に配置してある。Ｐ
型あるいはＮ型MISトランジスタの間に３本のポリシリ
コン配線５を予め配置し、機能セル、あるいは機能マク
ロ内の配線に用いる。本実施例では、基本パタンセル一
個で入力数４以下の基本ゲートを容易に構成することが
できる。５の斜線部分はＰ型のMISトランジスタとＮ型
のMISトランジスタの間に配置されたポリシリコン配線
であり、４で示した破線は基本パタンセルの枠である。
第１図に示した基本パタンセルのチツプ上での配列方法
を第２図に示す。第１図と同じ部分は同じ符号で示す。
太い破線内が基本パタンセルの基本単位である。 本発明の実施例をより具体化した例として、第１図に
示した基本パタンセルを用いて構成した４入力NANDゲー
トのレイアウトの例を第３図に示す。第３図に対応する
４入力NANDゲートの回路構成例を第４図に示す。第３図
で○印12は一層目の金属配線16と拡散領域1,2あるいは
ポリシリコンゲート３との間を接続するコンタクトを示
し、◎印13は一層目の金属配線16と二層目の金属配線と
の間（ポリシリコン配線５との間ではない）を接続する
スルーホールを示す。４入力NANDゲートの機能を実現す
るための配線、すなわち機能マクロ内の配線はＢで示し
た領域内で行う。Ｐ型あるいはＮ型MISトランジスタを
構成する拡散領域の内、Ａの部分は機能セル、あるいは
機能マクロ間を接続するための配線領域として使用す
る。図中、a,b,c,dは４入力NANDゲートの入力端子、ｅ
で示したスルーホール13は４入力NANDゲートの出力端子
であるが、このｅに接続される二層目の金属配線は図が
繁雑になるので省略した。第４図の端子ａ〜ｅは第３図
の端子ａ〜ｅに対応する。 このように機能セルあるいは機能マクロ内の配と機能
セルあるいは機能マクロ間の配線をVDD電源配線10ある
いはGND接地配線11の配線を境界線としてアクテイブな
トランジスタの領域に共存して設けることができる。よ
り複雑な機能セルの例としてマスタスレーブ形フリツプ
フロツプ回路を構成したレイアウトの例を第５図に示
す。第３図と同じ符号は同じ部分を示す。第６図は第５
図のフリツプフロツプ回路の回路構成図の例である。 第６図のフリツプフロツプ回路図に示す転送ゲートTG
1〜４を制御するクロツク配線はポリシリコン配線５と
一層目の金属配線16により、結線することによつて機能
セル内の配線をVDD電源配線10とGND接地配線11とで囲ま
れた領域Ｂで行う構成である。第３図の場合と同じよう
にスルーホールに接続される二層目の金属配線は省略し
た。第５図のf,g,h,iのスルーホールは第６図のf,g,h,i
に対応している。 より一般的な構成例として、３個の４入力NANDゲート
を用いたデコーダ回路の例を第７図に、レイアウトの例
を第８図に示す。入力信号配線j,k,l,m,n,o,pの７本と
出力信号配線のq,r,sの３本は機能セルあるいは機能マ
クロ間を接続する領域で配線する。この場合、必要に応
じて15で示すように一層目の金属配線を用いてＰ型MIS
トランジスタ14を並列に追加接続することによつて、ア
クテイブなトランジスタ領域を増加し、配線領域の拡張
を行う。17は二層目の金属配線を示す。一般に配線数が
増える場合には構成ゲートの出力端子における負荷容量
が大きくなる傾向となる。したがつて、アクテイブなト
ランジスタを並列に追加接続することによつて、その駆
動能力を増大させ、LSI機能の速度的な劣化を防止する
ことができる。 〔発明の効果〕 以上、説明したように本発明の相補型MISマスタスラ
イス論理集積回路はアクテイブなトランジスタの領域を
用いて機能セルあるいは機能マクロ内、およびこれらの
間の配線を行う構成であり、トランジスタの領域上を機
能マクロ内配線に使用せず、あいている領域を機能マク
ロ内配線領域として有効に使用できるので、集積度を高
めることができると同時に、配線量の増大に伴つて、ア
クテイブなトランジスタの駆動能力を増大させることが
でき、部分的な速度の劣化を防止してLSI機能の高速化
を図れる利点がある。また従来の敷き詰め（チヤネルレ
ス）型マスタスライスと同様に配線の量によつて配線領
域を増減させることができ、パタンレイアウト設計上の
高い融通性もそこなうことがなく、常に100％の配線率
を達成できる利点がある。また、従来の敷き詰め型マス
タスライスとの整合性がよく、機能セルライブラリ、自
動ルータ等を大幅な変更がなく流用できる利点もある。
【図面の簡単な説明】
第１図は本発明の実施例に適用する基本パタンセル、第
２図はその基本パタンセルのチツプ上での配列方法を示
す図、第３図は本発明のより具体化した実施例として、
機能セルのひとつである４入力NANDゲートのレイアウト
例を示す図、第４図は第３図の回路図、第５図は複数の
基本パタンセルを用いて構成する機能セルの実施例とし
て、マスタスレーブ形フリツプフロツプ回路のレイアウ
ト例を示す図、第６図は第５図の回路図、第７図は複数
の機能セルを組合せた例として、３個の４入力NANDゲー
トを用いたデコーダの回路図、第８図は第７図のレイア
ウト例を示す図、第９図および第10図は従来の相補型MI
Sマスタスライスを構成する基本パタンセルの例として
それぞれ２入力ゲートと３入力ゲートの場合を示す図、
第11図は、従来の相補型MISマスタスライスのチツプレ
イアウトの概要を示したものであり、専用の配線領域を
予め用意した構成図、第12図は専用の配線領域を予め用
意していない敷き詰め（チヤネルレス）の構成図であ
る。 １……Ｐ型MISトランジスタ、２……Ｎ型MISトランジス
タ、３……ポリシリコンゲート、４……基本パタンセ
ル、５……ポリシリコン配線、６……I/Oセルの枠、７
……専用の配線領域、８……Ｐウエルへの接地電圧供給
のための拡散領域、９……Ｎ基板への電源電圧供給のた
めの拡散領域、10……VDD電源配線、11……GND接地配
線、12……拡散領域と一層目の金属配線とを接続するた
めのコンタクトホール、13……一層目の金属配線と二層
目の金属配線とを接続するためのスルーホール、14……
並列接続で追加するアクティブなＰ型MISトランジス
タ、15……アクティブなトランジスタの並列接続を行う
領域、16……一層目の金属配線、17……二層目の金属配
線、a,b,c,d……４入力NANDゲートの入力端子、ｅ……
４入力NANDゲートの出力端子、f,g……マスタスレーブ
型フリツプフロツプ回路の入力端子、h,i……マスタス
レーブ型フリツプフロツプ回路の出力端子、j,k,l,m,n,
o,p……デコード回路の入力端子、q,r,s……デコード回
路の出力端子、Ａ……機能セルあるいは機能マクロ間を
接続するための配線領域、Ｂ……機能セルあるいは機能
マクロ内を接続するための配線領域
２図はその基本パタンセルのチツプ上での配列方法を示
す図、第３図は本発明のより具体化した実施例として、
機能セルのひとつである４入力NANDゲートのレイアウト
例を示す図、第４図は第３図の回路図、第５図は複数の
基本パタンセルを用いて構成する機能セルの実施例とし
て、マスタスレーブ形フリツプフロツプ回路のレイアウ
ト例を示す図、第６図は第５図の回路図、第７図は複数
の機能セルを組合せた例として、３個の４入力NANDゲー
トを用いたデコーダの回路図、第８図は第７図のレイア
ウト例を示す図、第９図および第10図は従来の相補型MI
Sマスタスライスを構成する基本パタンセルの例として
それぞれ２入力ゲートと３入力ゲートの場合を示す図、
第11図は、従来の相補型MISマスタスライスのチツプレ
イアウトの概要を示したものであり、専用の配線領域を
予め用意した構成図、第12図は専用の配線領域を予め用
意していない敷き詰め（チヤネルレス）の構成図であ
る。 １……Ｐ型MISトランジスタ、２……Ｎ型MISトランジス
タ、３……ポリシリコンゲート、４……基本パタンセ
ル、５……ポリシリコン配線、６……I/Oセルの枠、７
……専用の配線領域、８……Ｐウエルへの接地電圧供給
のための拡散領域、９……Ｎ基板への電源電圧供給のた
めの拡散領域、10……VDD電源配線、11……GND接地配
線、12……拡散領域と一層目の金属配線とを接続するた
めのコンタクトホール、13……一層目の金属配線と二層
目の金属配線とを接続するためのスルーホール、14……
並列接続で追加するアクティブなＰ型MISトランジス
タ、15……アクティブなトランジスタの並列接続を行う
領域、16……一層目の金属配線、17……二層目の金属配
線、a,b,c,d……４入力NANDゲートの入力端子、ｅ……
４入力NANDゲートの出力端子、f,g……マスタスレーブ
型フリツプフロツプ回路の入力端子、h,i……マスタス
レーブ型フリツプフロツプ回路の出力端子、j,k,l,m,n,
o,p……デコード回路の入力端子、q,r,s……デコード回
路の出力端子、Ａ……機能セルあるいは機能マクロ間を
接続するための配線領域、Ｂ……機能セルあるいは機能
マクロ内を接続するための配線領域
Claims (1)
- (57)【特許請求の範囲】 １．複数の第１のゲート群が横切るＰ型拡散領域と、 第１のゲート群と同一方向へ複数の第２のゲート群が横
切るＮ型拡散領域とが、前記同一方向に整列した基本パ
タンセルを具備し、 相互に隣接する前記基本パタンセルにそれぞれ属し、か
つ互いに向い合う前記拡散領域の導電型が一致するよう
に、前記同一方向への前記基本パタンセルの配列を行
い、 単数または複数の前記基本パタンセルにより機能マクロ
を形成し、 前記Ｐ型拡散領域の一部および前記Ｎ型拡散領域の一部
を前記機能マクロ内の配線領域とし、かつ前記Ｐ型拡散
領域の残部および前記Ｎ型拡散領域の残部を前記機能マ
クロ間の配線領域として、配線を行う構成を備えてなる ことを特徴とする相補型MISマスタスライス論理集積回
路。
Priority Applications (1)
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|---|---|---|---|
| JP62146652A JP2742052B2 (ja) | 1987-06-12 | 1987-06-12 | 相補型ｍｉｓマスタスライス論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62146652A JP2742052B2 (ja) | 1987-06-12 | 1987-06-12 | 相補型ｍｉｓマスタスライス論理集積回路 |
Publications (2)
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| JPS63310136A JPS63310136A (ja) | 1988-12-19 |
| JP2742052B2 true JP2742052B2 (ja) | 1998-04-22 |
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Family Applications (1)
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| JP62146652A Expired - Fee Related JP2742052B2 (ja) | 1987-06-12 | 1987-06-12 | 相補型ｍｉｓマスタスライス論理集積回路 |
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1987
- 1987-06-12 JP JP62146652A patent/JP2742052B2/ja not_active Expired - Fee Related
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| JPS63310136A (ja) | 1988-12-19 |
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