JPH07202144A - 多層金属論理アレイ - Google Patents
多層金属論理アレイInfo
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- JPH07202144A JPH07202144A JP6199973A JP19997394A JPH07202144A JP H07202144 A JPH07202144 A JP H07202144A JP 6199973 A JP6199973 A JP 6199973A JP 19997394 A JP19997394 A JP 19997394A JP H07202144 A JPH07202144 A JP H07202144A
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
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- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
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- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Abstract
(57)【要約】
【目的】ゲートアレイの高いゲート密度を達成するとと
もに、ゲートアレイ内における配線の複雑さを緩和した
論理ゲートアレイを提供する。 【構成】 コアセル４００は基板タップがトランジスタ
対２２０ａ，２２０ｂ；２４０ａ，２４０ｂに隣接して
配置された４トランジスタ型配置を有する。トランジス
タの外側に基板タップを設置することにより、電源線及
びアース線の接続を単純かつ効率良く配線することがで
きる。アーキテクチャは配線の複雑さを更に緩和するた
めに、セル４００の接点部分に拡張部１８１を有する。
また、ゲートアレイアーキテクチャにより、コラム対の
間の基板タップの共有を許容するために、トランジスタ
コラム対が線対称に配置される。この線対称配置におけ
る特性により、更に配線の複雑さが緩和される。
もに、ゲートアレイ内における配線の複雑さを緩和した
論理ゲートアレイを提供する。 【構成】 コアセル４００は基板タップがトランジスタ
対２２０ａ，２２０ｂ；２４０ａ，２４０ｂに隣接して
配置された４トランジスタ型配置を有する。トランジス
タの外側に基板タップを設置することにより、電源線及
びアース線の接続を単純かつ効率良く配線することがで
きる。アーキテクチャは配線の複雑さを更に緩和するた
めに、セル４００の接点部分に拡張部１８１を有する。
また、ゲートアレイアーキテクチャにより、コラム対の
間の基板タップの共有を許容するために、トランジスタ
コラム対が線対称に配置される。この線対称配置におけ
る特性により、更に配線の複雑さが緩和される。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ論理ゲートア
レイ、より詳細には、複数のコアセルを有するＣＭＯＳ
論理ゲートアレイに関するものである。
レイ、より詳細には、複数のコアセルを有するＣＭＯＳ
論理ゲートアレイに関するものである。
【０００２】
【従来の技術】ゲートアレイは半導体ウエーハ内にＭＯ
ＳＦＥＴ回路を提供するために、ＶＬＳＩ集積回路チッ
プ内に用いられる。ＭＯＳゲートアレイは、チャネルに
よって分離されたＭＯＳトランジスタのソースとドレン
のアレイで構成され、その上には、チャネルの伝導率、
ひいてはトランジスタの状態を制御するためのゲートが
形成されている。これらのゲートのアレイ（及びそのソ
ースとドレン）は他の適切な素子に対し導電配線によっ
て接続された場合にのみ機能可能となる。
ＳＦＥＴ回路を提供するために、ＶＬＳＩ集積回路チッ
プ内に用いられる。ＭＯＳゲートアレイは、チャネルに
よって分離されたＭＯＳトランジスタのソースとドレン
のアレイで構成され、その上には、チャネルの伝導率、
ひいてはトランジスタの状態を制御するためのゲートが
形成されている。これらのゲートのアレイ（及びそのソ
ースとドレン）は他の適切な素子に対し導電配線によっ
て接続された場合にのみ機能可能となる。
【０００３】一般的に、接続は２つの工程において行わ
れる。ＮＡＮＤ、フリップ−フロップ、ＡＮＤ、マルチ
プレクサ及びカウンタなどといった頻繁に用いられる単
純な論理機能をゲートアレイの配線パターンに具体化す
るために、マクロセルのライブライリが用いられる。次
いで、ＶＬＳＩチップの複合論理機能を形成するために
複数のマクロセルが互いに連結される。
れる。ＮＡＮＤ、フリップ−フロップ、ＡＮＤ、マルチ
プレクサ及びカウンタなどといった頻繁に用いられる単
純な論理機能をゲートアレイの配線パターンに具体化す
るために、マクロセルのライブライリが用いられる。次
いで、ＶＬＳＩチップの複合論理機能を形成するために
複数のマクロセルが互いに連結される。
【０００４】概念的には接続は２つのステップを有する
が、これら２つのステップを達成するための実際のメタ
ライゼーションはできる限り少ない層、好ましくは二層
内に配置される。これにより、１つのマクロセルを提供
する金属及びマクロセルを互いに接続する金属が同一メ
タライゼーション層内に配置される。この結果、金属層
内の１つの部分をマクロセル内の複数のポイントの接続
に使用した際は、この部分を複数のマクロセルの相互接
続に使用できないことになる。
が、これら２つのステップを達成するための実際のメタ
ライゼーションはできる限り少ない層、好ましくは二層
内に配置される。これにより、１つのマクロセルを提供
する金属及びマクロセルを互いに接続する金属が同一メ
タライゼーション層内に配置される。この結果、金属層
内の１つの部分をマクロセル内の複数のポイントの接続
に使用した際は、この部分を複数のマクロセルの相互接
続に使用できないことになる。
【０００５】ゲートアレイは半導体部分の広い範囲に広
がる同一の構造単位またはコアセルの繰り返しによって
形成されている。このゲートアレイが付与する柔軟性を
維持するとともに、半導体材料の更に小さな部分におけ
る複合論理演算を提供することに大きな関心が寄せられ
てきている。一般的にゲートアレイ構造は、所望の論理
構造を形成するために複数の活性部分を相互接続する導
電性材料を含む１つ又は複数のパーソナリティ層を備え
た標準品として形成することが可能な多数の活性部分か
らなるベースアレイを有する。
がる同一の構造単位またはコアセルの繰り返しによって
形成されている。このゲートアレイが付与する柔軟性を
維持するとともに、半導体材料の更に小さな部分におけ
る複合論理演算を提供することに大きな関心が寄せられ
てきている。一般的にゲートアレイ構造は、所望の論理
構造を形成するために複数の活性部分を相互接続する導
電性材料を含む１つ又は複数のパーソナリティ層を備え
た標準品として形成することが可能な多数の活性部分か
らなるベースアレイを有する。
【０００６】パーソナリティ層は、完成したアレイによ
って提供される１つ又は複数の機能を反映している。数
多くの異なる機能をパーソナリティ層の適切な設計によ
り提供するために、１つの任意のベースアレイを使用す
ることが可能である。この結果、ゲートアレイは１つの
ベースアレイを用いた数多くの異なる論理機能の提供を
許容する。ベースアレイセルの幾何学的形状は、最大密
度及び高性能を備えた最終製品を得るために、後のメタ
ライゼーションを使用する設計者の能力に影響を及ぼ
す。
って提供される１つ又は複数の機能を反映している。数
多くの異なる機能をパーソナリティ層の適切な設計によ
り提供するために、１つの任意のベースアレイを使用す
ることが可能である。この結果、ゲートアレイは１つの
ベースアレイを用いた数多くの異なる論理機能の提供を
許容する。ベースアレイセルの幾何学的形状は、最大密
度及び高性能を備えた最終製品を得るために、後のメタ
ライゼーションを使用する設計者の能力に影響を及ぼ
す。
【０００７】従来技術に基づくＣＭＯＳ論理アレイのレ
イアウトは、活性部分のコラム対の間に配置された専用
配線チャネルを必要とした。通常、各配線チャネルは、
コラム対の間に形成された酸化物絶縁帯上に延びる所定
数のリード線用スペース、即ち複数の配線用トラックを
有する。１つの基板レイアウト内に複数の機能を提供す
る際の標準化及び柔軟性を促進するために、一般的に各
配線チャネルに対し同数の配線用トラックがアレイ内に
おいてそれぞれ割当てられる。
イアウトは、活性部分のコラム対の間に配置された専用
配線チャネルを必要とした。通常、各配線チャネルは、
コラム対の間に形成された酸化物絶縁帯上に延びる所定
数のリード線用スペース、即ち複数の配線用トラックを
有する。１つの基板レイアウト内に複数の機能を提供す
る際の標準化及び柔軟性を促進するために、一般的に各
配線チャネルに対し同数の配線用トラックがアレイ内に
おいてそれぞれ割当てられる。
【０００８】ＬＳＩロジック コーポレイション（ＬＳ
Ｉ Ｌｏｇｉｃ Ｃｏｒｐｏｒａｔｉｏｎ）に譲渡され
た、２重金属ＨＣＭＯＳ圧縮アレイ（Ｄｏｕｂｌｅ Ｍ
ｅｔａｌ ＨＣＭＯＳ Ｃｏｍｐａｃｔｅｄ Ａｒｒａ
ｙ）という名称の米国特許第４，８８４，１１８号は、
このタイプの従来アレイの改良について開示している。
この米国特許に基づく実施例では、活性部分は交互に配
置された異なる導電型のコラムから形成された複数の隣
接するコラム内に配置されており、金属配線のための間
隙を備えていない。異なる導電型のコラムが交互に配置
されていることにより、回路の必要性に応じてデバイス
の右又は左側のいずれかにｐ型領域が配置されたＣＭＯ
Ｓ型デバイスの形成が可能となる。
Ｉ Ｌｏｇｉｃ Ｃｏｒｐｏｒａｔｉｏｎ）に譲渡され
た、２重金属ＨＣＭＯＳ圧縮アレイ（Ｄｏｕｂｌｅ Ｍ
ｅｔａｌ ＨＣＭＯＳ Ｃｏｍｐａｃｔｅｄ Ａｒｒａ
ｙ）という名称の米国特許第４，８８４，１１８号は、
このタイプの従来アレイの改良について開示している。
この米国特許に基づく実施例では、活性部分は交互に配
置された異なる導電型のコラムから形成された複数の隣
接するコラム内に配置されており、金属配線のための間
隙を備えていない。異なる導電型のコラムが交互に配置
されていることにより、回路の必要性に応じてデバイス
の右又は左側のいずれかにｐ型領域が配置されたＣＭＯ
Ｓ型デバイスの形成が可能となる。
【０００９】この結果、ＣＭＯＳ回路では、配線チャネ
ルの最も有効な配置を許容するために基板エリアの一部
を未使用の状態に残す場合、全体として無駄になる基板
エリアは更に小さくなる。これは、その前にｎ型又はｐ
型のいずれが位置しているかに関係なく次のＣＭＯＳ型
デバイスを配置することが可能なことによる。
ルの最も有効な配置を許容するために基板エリアの一部
を未使用の状態に残す場合、全体として無駄になる基板
エリアは更に小さくなる。これは、その前にｎ型又はｐ
型のいずれが位置しているかに関係なく次のＣＭＯＳ型
デバイスを配置することが可能なことによる。
【００１０】この従来技術に基づく方法は、増加したコ
ラムを配線専用とすることを許容することにより、回路
設計の高い柔軟性を達成している。しかし、このコアア
レイ設計は、対称的なアレイ、すなわちｎチャネルに隣
接して存在するｐチャネルを必要とするという問題を有
する。この問題はいくつかの形で現われる。上記米国特
許に開示されている技術に基づいたゲートアレイは、活
性部分間に位置する基板タップの接続に少なくとも１つ
の専用接点を必要とする。
ラムを配線専用とすることを許容することにより、回路
設計の高い柔軟性を達成している。しかし、このコアア
レイ設計は、対称的なアレイ、すなわちｎチャネルに隣
接して存在するｐチャネルを必要とするという問題を有
する。この問題はいくつかの形で現われる。上記米国特
許に開示されている技術に基づいたゲートアレイは、活
性部分間に位置する基板タップの接続に少なくとも１つ
の専用接点を必要とする。
【００１１】活性部分の交互配置に加え、パーソナリテ
ィ層を提供することによって前記米国特許に開示されて
いる所望の論理構造を提供する場合、集積回路内におけ
る広い範囲に渡る配線が必要となる可能性が存在する。
ィ層を提供することによって前記米国特許に開示されて
いる所望の論理構造を提供する場合、集積回路内におけ
る広い範囲に渡る配線が必要となる可能性が存在する。
【００１２】前記米国特許に開示されているタイプの論
理アレイは、８個のトランジスタのコアセルを有し、こ
れらの間には２つの基板タップが設けられている。一般
的に、前記米国特許に開示されている従来のセルは、一
側にｐチャネル・トランジスタの第１の対と、他側にｐ
チャネル・トランジスタの第２の対と、第１及び第２の
対の間に基板タップとを備える活性部分を有する。この
従来のセルは、一側にｎチャネル・トランジスタの第１
の対と、他側にｎチャネル・トランジスタの第２の対
と、第１及び第２の対の間に基板タップとを備える第２
の活性部分を有する。基板タップは、ｐチャネル及びｎ
チャネル基板に電圧ポテンシャルを付与する。
理アレイは、８個のトランジスタのコアセルを有し、こ
れらの間には２つの基板タップが設けられている。一般
的に、前記米国特許に開示されている従来のセルは、一
側にｐチャネル・トランジスタの第１の対と、他側にｐ
チャネル・トランジスタの第２の対と、第１及び第２の
対の間に基板タップとを備える活性部分を有する。この
従来のセルは、一側にｎチャネル・トランジスタの第１
の対と、他側にｎチャネル・トランジスタの第２の対
と、第１及び第２の対の間に基板タップとを備える第２
の活性部分を有する。基板タップは、ｐチャネル及びｎ
チャネル基板に電圧ポテンシャルを付与する。
【００１３】複数のｐチャネル・トランジスタ又はｎチ
ャネル・トランジスタの間に基板タップが存在すること
に関する問題は、ゲート密度（すなわち１平方mmあたり
のゲート数）である。基板タップ及びトランジスタ拡散
領域の間の拡散スペースは、ポリシリコンのものよりも
広い。そして、交互配置は、複合バス構造（ａ ｃｏｍ
ｐｌｅｘ ｂｕｓ ｓｔｒｕｃｔｕｒｅ）のレイアウト
の場合、ＲＡＭ又はＲＯＭの提供におけるチップレベル
での効果が不足する。一般的に、このタイプのセルはゲ
ートアレイアーキテクチャを提供する複数の活性部分の
コラムを提供するために使用される。このセルは、同一
導電型を有するコラム間の接続形成において、コラムの
飛越しを必要とするため別の問題を含む。例えば、１つ
のセルを形成するのに２つのｐチャネルと１つのｎチャ
ネルが用いられる場合（すなわちｐ−ｐ−ｎ）、ｐチャ
ネルはｎチャネルの半分の伝搬速度を有し、２つのｐチ
ャネルは更に平衡のとれた伝搬遅延を付与する。このた
め、これらの接続の配線が著しく複雑になる。最後に、
異なる伝導度を備えたコラムの交互配置及び基板タップ
の位置（トランジスタ間における位置）により、電圧線
及びその他の金属接続の配線は、かなり複雑なものとな
る。
ャネル・トランジスタの間に基板タップが存在すること
に関する問題は、ゲート密度（すなわち１平方mmあたり
のゲート数）である。基板タップ及びトランジスタ拡散
領域の間の拡散スペースは、ポリシリコンのものよりも
広い。そして、交互配置は、複合バス構造（ａ ｃｏｍ
ｐｌｅｘ ｂｕｓ ｓｔｒｕｃｔｕｒｅ）のレイアウト
の場合、ＲＡＭ又はＲＯＭの提供におけるチップレベル
での効果が不足する。一般的に、このタイプのセルはゲ
ートアレイアーキテクチャを提供する複数の活性部分の
コラムを提供するために使用される。このセルは、同一
導電型を有するコラム間の接続形成において、コラムの
飛越しを必要とするため別の問題を含む。例えば、１つ
のセルを形成するのに２つのｐチャネルと１つのｎチャ
ネルが用いられる場合（すなわちｐ−ｐ−ｎ）、ｐチャ
ネルはｎチャネルの半分の伝搬速度を有し、２つのｐチ
ャネルは更に平衡のとれた伝搬遅延を付与する。このた
め、これらの接続の配線が著しく複雑になる。最後に、
異なる伝導度を備えたコラムの交互配置及び基板タップ
の位置（トランジスタ間における位置）により、電圧線
及びその他の金属接続の配線は、かなり複雑なものとな
る。
【００１４】連続基板タップを備えた対称な多層金属論
理アレイ（ＳｙｍｍｅｔｒｉｃａｌＭｕｌｔｉ−Ｌａｙ
ｅｒ Ｍｅｔａｌ Ｌｏｇｉｃ Ａｒｒａｙ ｗｉｔｈ
Ｃｏｎｔｉｎｕｏｕｓ Ｓｕｂｓｔｒａｔｅ Ｔａｐ
ｓ）の名称にて出願され、本願の出願人に譲渡された米
国特許出願第０７／８９８，２０３号はゲートアレイ構
造を開示している。この米国特許は、セル密度の増加を
もたらす更に高い対称性を備えたデザインを開示してい
る。対称的なデザインは、コアセルからコラムを形成
し、複数のトランジスタ対によって形成されたコラムを
線対称に配置することによって達成される。線対称と
は、第１のコラム対がｎチャネル及びｐチャネルを含む
場合、隣接するコラム対がｐチャネル及びｎチャネルの
コラムをこの順で含むことを意味している。これによっ
て、隣接するコラムは基板タップ用の電源線の共有が可
能となる。
理アレイ（ＳｙｍｍｅｔｒｉｃａｌＭｕｌｔｉ−Ｌａｙ
ｅｒ Ｍｅｔａｌ Ｌｏｇｉｃ Ａｒｒａｙ ｗｉｔｈ
Ｃｏｎｔｉｎｕｏｕｓ Ｓｕｂｓｔｒａｔｅ Ｔａｐ
ｓ）の名称にて出願され、本願の出願人に譲渡された米
国特許出願第０７／８９８，２０３号はゲートアレイ構
造を開示している。この米国特許は、セル密度の増加を
もたらす更に高い対称性を備えたデザインを開示してい
る。対称的なデザインは、コアセルからコラムを形成
し、複数のトランジスタ対によって形成されたコラムを
線対称に配置することによって達成される。線対称と
は、第１のコラム対がｎチャネル及びｐチャネルを含む
場合、隣接するコラム対がｐチャネル及びｎチャネルの
コラムをこの順で含むことを意味している。これによっ
て、隣接するコラムは基板タップ用の電源線の共有が可
能となる。
【００１５】更に、全ての基板タップはセルの外側に整
列しており、接点の１つ（第２の金属層トラック内）
を、ゲートアレイ構造内の基板タップと、これに対応す
る電源線との接続専用の接点とする必要性が無いため、
活性領域上における接点の数を１つ削減することが可能
である。基板タップは、チップレベルにおける連続した
拡散ストリップであるため、従来セルに比べて優れた電
気特性を有する。
列しており、接点の１つ（第２の金属層トラック内）
を、ゲートアレイ構造内の基板タップと、これに対応す
る電源線との接続専用の接点とする必要性が無いため、
活性領域上における接点の数を１つ削減することが可能
である。基板タップは、チップレベルにおける連続した
拡散ストリップであるため、従来セルに比べて優れた電
気特性を有する。
【００１６】このシステムは意図する目的に対して有効
に機能するが、内部接点を電源線及びアース線の連結専
用の接点にしなければならない問題がある。内部接点を
使用した場合、内部接点が位置する部分内に別の無関係
な金属接続を配線することができない。これは特定のセ
ルを提供する際に問題となる。
に機能するが、内部接点を電源線及びアース線の連結専
用の接点にしなければならない問題がある。内部接点を
使用した場合、内部接点が位置する部分内に別の無関係
な金属接続を配線することができない。これは特定のセ
ルを提供する際に問題となる。
【００１７】
【発明が解決しようとする課題】本発明は前記の従来技
術に付随する問題を解決するものであり、その目的はゲ
ートアレイの高いゲート密度を達成するとともに、ゲー
トアレイ内における配線の複雑さを緩和した論理ゲート
アレイを提供することである。
術に付随する問題を解決するものであり、その目的はゲ
ートアレイの高いゲート密度を達成するとともに、ゲー
トアレイ内における配線の複雑さを緩和した論理ゲート
アレイを提供することである。
【００１８】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明においては、４トランジスタ型基本コア
セル（ａ ｆｏｕｒ ｔｒａｎｓｉｓｔｏｒ ｂａｓｉ
ｃ ｃｏｒｅ ｃｅｌｌ）を有するゲートアレイを提供
する。本発明に基づく４トランジスタ型コアセルでは、
基板タップはトランジスタ対の外側に配置されている。
さらに本発明に基づくコアセルは、接点部分の一部を構
成する拡張部をコアセルの活性部分内に備えている。
めに、この発明においては、４トランジスタ型基本コア
セル（ａ ｆｏｕｒ ｔｒａｎｓｉｓｔｏｒ ｂａｓｉ
ｃ ｃｏｒｅ ｃｅｌｌ）を有するゲートアレイを提供
する。本発明に基づく４トランジスタ型コアセルでは、
基板タップはトランジスタ対の外側に配置されている。
さらに本発明に基づくコアセルは、接点部分の一部を構
成する拡張部をコアセルの活性部分内に備えている。
【００１９】
【作用】コアセルの活性部分内に位置する接点部分に拡
張部を有することにより、接点部分に対し、基板タップ
から延びる電源線及びアース線等を接続することが可能
となる。
張部を有することにより、接点部分に対し、基板タップ
から延びる電源線及びアース線等を接続することが可能
となる。
【００２０】
【実施例】本発明は、ゲートアレイ技術の改良に関す
る。以下の記述は、当業者による本発明の実施及び使用
を可能にするものであり、本出願の要旨及び条件の範囲
内に属するものである。実施例に対する数々の変更は当
業者にとって自明である。そして、ここに示す一般的原
理を他の実施例へ応用することが可能である。従って、
本発明は、ここに示す実施例に限定されるものではな
く、ここに示す原理及び特徴と矛盾しない最も広い範囲
を含む。
る。以下の記述は、当業者による本発明の実施及び使用
を可能にするものであり、本出願の要旨及び条件の範囲
内に属するものである。実施例に対する数々の変更は当
業者にとって自明である。そして、ここに示す一般的原
理を他の実施例へ応用することが可能である。従って、
本発明は、ここに示す実施例に限定されるものではな
く、ここに示す原理及び特徴と矛盾しない最も広い範囲
を含む。
【００２１】図１は、８個のトランジスタを含む４つの
活性部分と、この活性部分と協働する基板タップとを含
む従来技術に基づくコアセルを示している。符号２０に
より境界が示された部分には、２つのｐ型トランジスタ
１２ａ，１２ｂを含む活性部分が配置されている。符号
３０で境界が示された部分内には、ｐ型トランジスタ１
２ｃ，１２ｄを含む活性部分が配置されている。
活性部分と、この活性部分と協働する基板タップとを含
む従来技術に基づくコアセルを示している。符号２０に
より境界が示された部分には、２つのｐ型トランジスタ
１２ａ，１２ｂを含む活性部分が配置されている。符号
３０で境界が示された部分内には、ｐ型トランジスタ１
２ｃ，１２ｄを含む活性部分が配置されている。
【００２２】符号４０で境界を示された部分内には、ｎ
型トランジスタ１４ａ，１４ｂを含む活性部分が配置さ
れている。符号５０で境界を示された部分内には、ｎ型
トランジスタ１４ｃ，１４ｄを含む活性部分が配置され
ている。
型トランジスタ１４ａ，１４ｂを含む活性部分が配置さ
れている。符号５０で境界を示された部分内には、ｎ型
トランジスタ１４ｃ，１４ｄを含む活性部分が配置され
ている。
【００２３】トランジスタ１２ａ〜１２ｄ及び１４ａ〜
１４ｄの各々は、その間の電流を制御するためのソー
ス、ドレン及びゲート部を有している。同様に、活性部
分２０，３０の間には基板タップ１６が配置されてい
る。そして、活性部分４０，５０の間には基板タップ１
８が配置されている。これらの基板タップ１６，１８
は、それぞれトランジスタ１２ａ〜１２ｄ及び１４ａ〜
１４ｄにバイアス電圧を付与するために使用される。基
板タップ１６，１８は、それぞれが対応するコラムとは
異なる導電型材料でドーピングされることが周知であ
る。このタイプのセルでは、基板タップ及び第１の金属
層電源バス（ｔｈｅ ｆｉｒｓｔ ｍｅｔａｌｌａｙｅ
ｒ ｐｏｗｅｒ ｂｕｓ）の間の適切な電気的接続を提
供するため、基板タップ１６，１８はそれぞれ４つの接
点３２，３４を有する。
１４ｄの各々は、その間の電流を制御するためのソー
ス、ドレン及びゲート部を有している。同様に、活性部
分２０，３０の間には基板タップ１６が配置されてい
る。そして、活性部分４０，５０の間には基板タップ１
８が配置されている。これらの基板タップ１６，１８
は、それぞれトランジスタ１２ａ〜１２ｄ及び１４ａ〜
１４ｄにバイアス電圧を付与するために使用される。基
板タップ１６，１８は、それぞれが対応するコラムとは
異なる導電型材料でドーピングされることが周知であ
る。このタイプのセルでは、基板タップ及び第１の金属
層電源バス（ｔｈｅ ｆｉｒｓｔ ｍｅｔａｌｌａｙｅ
ｒ ｐｏｗｅｒ ｂｕｓ）の間の適切な電気的接続を提
供するため、基板タップ１６，１８はそれぞれ４つの接
点３２，３４を有する。
【００２４】基板タップ１６，１８は活性部分内に配置
されている。このため、幾らかの対称性が活性部分２
０，３０及び４０，５０の間に存在するにも拘わらず、
論理回路を設計するために隣接するトランジスタを使用
した場合、これらの対称性が失われる。これに加え、基
板タップ１６，１８及び電源バスの間の電気的接続を可
能にするために、このセルは接点３２，３４のうちの１
つを専用化する必要がある。この共通接点３２，３４
は、全てのタップ１６，１８に対して同一の電圧を付与
することを保証する。
されている。このため、幾らかの対称性が活性部分２
０，３０及び４０，５０の間に存在するにも拘わらず、
論理回路を設計するために隣接するトランジスタを使用
した場合、これらの対称性が失われる。これに加え、基
板タップ１６，１８及び電源バスの間の電気的接続を可
能にするために、このセルは接点３２，３４のうちの１
つを専用化する必要がある。この共通接点３２，３４
は、全てのタップ１６，１８に対して同一の電圧を付与
することを保証する。
【００２５】このセルに関する別の問題は、基板タップ
の位置がもたらす非対称性である。例えば、マクロセル
が奇数量のゲート（各ゲートは２ｎ，２ｐのトランジス
タを含む）を使用する場合、マクロセルには２つのバー
ジョンが考えられる。例えば、マクロセルの左側に基板
タップを備えたバージョン及び右側に基板タップを備え
たバージョンである。これらのバージョンを含むために
は、更に大きなセルライブラリが必要である。従って、
ライブラリを維持するためには更に多くの努力が必要と
なる。
の位置がもたらす非対称性である。例えば、マクロセル
が奇数量のゲート（各ゲートは２ｎ，２ｐのトランジス
タを含む）を使用する場合、マクロセルには２つのバー
ジョンが考えられる。例えば、マクロセルの左側に基板
タップを備えたバージョン及び右側に基板タップを備え
たバージョンである。これらのバージョンを含むために
は、更に大きなセルライブラリが必要である。従って、
ライブラリを維持するためには更に多くの努力が必要と
なる。
【００２６】図２には、図１のセル１０を複数使用した
従来技術に基づくゲートアレイアーキテクチャ５０の概
略図が示されている。アーキテクチャ５０は、交互に配
置された複数のｐ−チャネル活性部分５２及びｎ−チャ
ネル活性部分５４を有する。これらの各部分は図１に示
す従来技術に基づくコアセル１０から形成されている。
このアーキテクチャでは、ｎチャネル及びｐチャネルの
活性部分が交互に配置されていることにより、従来技術
に基づくゲートアレイ構造５０を提供する。前記のよう
に、このタイプの配置は基板タップ１６，１８の配置が
もたらすゲート密度の問題を有する。
従来技術に基づくゲートアレイアーキテクチャ５０の概
略図が示されている。アーキテクチャ５０は、交互に配
置された複数のｐ−チャネル活性部分５２及びｎ−チャ
ネル活性部分５４を有する。これらの各部分は図１に示
す従来技術に基づくコアセル１０から形成されている。
このアーキテクチャでは、ｎチャネル及びｐチャネルの
活性部分が交互に配置されていることにより、従来技術
に基づくゲートアレイ構造５０を提供する。前記のよう
に、このタイプの配置は基板タップ１６，１８の配置が
もたらすゲート密度の問題を有する。
【００２７】このタイプのアーキテクチャは、更に平衡
のとれた遅延特性を得るために２つの異なるｐチャネル
活性部分を接続する際に、ｎチャネル及びｐチャネルの
活性部分が交互に配置されているために、活性部分のス
キップを必要とすることがある。また、いくつかのｎチ
ャネル型デバイスが使用されないことによって、レイア
ウトの効率が低くなることがある。このタイプの配置構
造を用いて相互接続を行なう場合、配線パターンはかな
り非効率的なものとなることがある。これら全ての問題
が重なることにより、ゲートアレイアーキテクチャに使
用するパーソナリティ層を設計する際に、ゲートアレイ
回路のサイズが著しく増大することがある。
のとれた遅延特性を得るために２つの異なるｐチャネル
活性部分を接続する際に、ｎチャネル及びｐチャネルの
活性部分が交互に配置されているために、活性部分のス
キップを必要とすることがある。また、いくつかのｎチ
ャネル型デバイスが使用されないことによって、レイア
ウトの効率が低くなることがある。このタイプの配置構
造を用いて相互接続を行なう場合、配線パターンはかな
り非効率的なものとなることがある。これら全ての問題
が重なることにより、ゲートアレイアーキテクチャに使
用するパーソナリティ層を設計する際に、ゲートアレイ
回路のサイズが著しく増大することがある。
【００２８】図３は図１に示すセル１０より更に高い対
称性を備えたコアセル１００を示す。図１の従来構造が
８個のトランジスタを必要とするのに対し、図３に示す
実施例のゲートアレイコアセル１００は、４個のトラン
ジスタ１２０ａ〜１２０ｂ及び１４０ａ〜１４０ｂを有
する。ゲートアレイコアセル１００は本願の出願人に譲
渡された米国特許出願第０７／８９８，２０３号に開示
されている。
称性を備えたコアセル１００を示す。図１の従来構造が
８個のトランジスタを必要とするのに対し、図３に示す
実施例のゲートアレイコアセル１００は、４個のトラン
ジスタ１２０ａ〜１２０ｂ及び１４０ａ〜１４０ｂを有
する。ゲートアレイコアセル１００は本願の出願人に譲
渡された米国特許出願第０７／８９８，２０３号に開示
されている。
【００２９】本実施例では、符号２００で境界を示され
た部分は、２つのｐ型トランジスタ１２０ａ，１２０ｂ
を有する活性部分である。符号３００で境界を示された
部分は、２つのｎ型トランジスタ１４０ａ，１４０ｂを
有する活性部分である。トランジスタ１２０ａ，１２０
ｂ及び１４０ａ，１４０ｂは各々の間の電流の流れを制
御するためのソース、ドレン及びゲート領域を含んでい
る。活性部分２００，３００は本実施例において、それ
ぞれ２つのｐ型トランジスタ及びｎ型トランジスタ内
に、接点部分２０１を有する。本実施例では、基板タッ
プ１６０ａ，１６０ｂはそれぞれが協働するトランジス
タ対に隣接して配置されている。
た部分は、２つのｐ型トランジスタ１２０ａ，１２０ｂ
を有する活性部分である。符号３００で境界を示された
部分は、２つのｎ型トランジスタ１４０ａ，１４０ｂを
有する活性部分である。トランジスタ１２０ａ，１２０
ｂ及び１４０ａ，１４０ｂは各々の間の電流の流れを制
御するためのソース、ドレン及びゲート領域を含んでい
る。活性部分２００，３００は本実施例において、それ
ぞれ２つのｐ型トランジスタ及びｎ型トランジスタ内
に、接点部分２０１を有する。本実施例では、基板タッ
プ１６０ａ，１６０ｂはそれぞれが協働するトランジス
タ対に隣接して配置されている。
【００３０】従って、基板タップ１６０ａ，１６０ｂは
図１に示す従来技術に基づくセルの場合のように、コア
セルの配線部分内の重要部分を形成するものではない。
タップ１６０ａ，１６０ｂは配線部分の外側にあること
から、基板タップ及びトランジスタのソース領域を接続
する電源線は基板タップの表面上に延びる。従来技術に
基づくセルが４つの接点を必要とするのに対し、本実施
例は接点部分２０１内に３つの接点を必要とするのみで
ある。
図１に示す従来技術に基づくセルの場合のように、コア
セルの配線部分内の重要部分を形成するものではない。
タップ１６０ａ，１６０ｂは配線部分の外側にあること
から、基板タップ及びトランジスタのソース領域を接続
する電源線は基板タップの表面上に延びる。従来技術に
基づくセルが４つの接点を必要とするのに対し、本実施
例は接点部分２０１内に３つの接点を必要とするのみで
ある。
【００３１】図４は図３のセル１００を使用したゲート
アレイアーキテクチャ３００を示す。図４に示すよう
に、このアーキテクチャは、第１のｐチャネルコラム３
０２と、ｐチャネルコラム３０２の長さに沿って延びる
基板タップのストリップ３０４とを有する。基板タップ
３０４は、ｐチャネルコラム３０２の長さに沿って延び
ており、基板タップ３０４は従来技術に開示されている
基板タップと比べ更に優れた電気特性を有する。ｐチャ
ネルコラム３０２の他側には、ｎチャネルコラム３０６
が位置する。ｎチャネルコラム３０６の長さに沿って延
びる別の基板タップのストリップ３０８は、ｎチャネル
コラム３０６に隣接して配置されている。ｐチャネルコ
ラム３０２及びｎチャネルコラム３０６は第１のトラン
ジスタコラム対を構成する。
アレイアーキテクチャ３００を示す。図４に示すよう
に、このアーキテクチャは、第１のｐチャネルコラム３
０２と、ｐチャネルコラム３０２の長さに沿って延びる
基板タップのストリップ３０４とを有する。基板タップ
３０４は、ｐチャネルコラム３０２の長さに沿って延び
ており、基板タップ３０４は従来技術に開示されている
基板タップと比べ更に優れた電気特性を有する。ｐチャ
ネルコラム３０２の他側には、ｎチャネルコラム３０６
が位置する。ｎチャネルコラム３０６の長さに沿って延
びる別の基板タップのストリップ３０８は、ｎチャネル
コラム３０６に隣接して配置されている。ｐチャネルコ
ラム３０２及びｎチャネルコラム３０６は第１のトラン
ジスタコラム対を構成する。
【００３２】ｎチャネルコラム３１０は基板タップのス
トリップ３０８に隣接して配置されている。ｐチャネル
コラム３１２は、ｎチャネルコラム３１０に隣接して配
置されている。基板タップの別のストリップ３１４は、
ｐチャネルコラム３１２の長さに沿って延びるととも
に、このコラムに隣接して配置されている。ｎチャネル
コラム３１０及びｐチャネルコラム３１２は、第２のト
ランジスタコラム対を構成する。
トリップ３０８に隣接して配置されている。ｐチャネル
コラム３１２は、ｎチャネルコラム３１０に隣接して配
置されている。基板タップの別のストリップ３１４は、
ｐチャネルコラム３１２の長さに沿って延びるととも
に、このコラムに隣接して配置されている。ｎチャネル
コラム３１０及びｐチャネルコラム３１２は、第２のト
ランジスタコラム対を構成する。
【００３３】また、従来技術の交互配置に代わり、ｎ−
ｐコラム対は隣接するｐ−ｎコラム対に対し線対称をな
す。この線対称配置には２つの利点がある。まず第１
に、電源線は活性部分の長さに沿って延びる基板タップ
群の上において活性部分の外に配線されている。従っ
て、従来技術において、周知のコアセル内における基板
タップの配置に関連する配線の問題が回避される。
ｐコラム対は隣接するｐ−ｎコラム対に対し線対称をな
す。この線対称配置には２つの利点がある。まず第１
に、電源線は活性部分の長さに沿って延びる基板タップ
群の上において活性部分の外に配線されている。従っ
て、従来技術において、周知のコアセル内における基板
タップの配置に関連する配線の問題が回避される。
【００３４】線対称配置の別の利点は、共通の複数のコ
ラムが基板タップを共有できることである。例えば本実
施例において、２つのｎチャネルコラム３０６，３１０
は、基板タップ３０８を共有することが可能である。更
に、ゲートアレイのパーソナリティ層の提供時に、配線
の難しさを軽減することになる。
ラムが基板タップを共有できることである。例えば本実
施例において、２つのｎチャネルコラム３０６，３１０
は、基板タップ３０８を共有することが可能である。更
に、ゲートアレイのパーソナリティ層の提供時に、配線
の難しさを軽減することになる。
【００３５】このタイプのアーキテクチャの更に別の利
点は、ｎ−ｐコラム対が線対称をなすことにより、隣接
する同一タイプの部分間を結ぶ直接的接続が許容される
点にある。本発明のアーキテクチャ３００は、従来のア
ーキテクチャとは異なり、共通の活性部分を横切る接続
を形成する際に、複雑な配線設計の必要性を低減する。
点は、ｎ−ｐコラム対が線対称をなすことにより、隣接
する同一タイプの部分間を結ぶ直接的接続が許容される
点にある。本発明のアーキテクチャ３００は、従来のア
ーキテクチャとは異なり、共通の活性部分を横切る接続
を形成する際に、複雑な配線設計の必要性を低減する。
【００３６】しかし、このタイプのアーキテクチャの問
題は図５に示すように内部への接続を形成する必要が生
じた際に発生する。図５に示すように、電源線１３１
ａ，１３１ｂは、基板タップ１６０ａ，１６０ｂと、こ
れらと協働する接点部分２０１の内部接点１７１の１つ
とを接続するためにそれぞれ使用される。基板タップ１
６０ａ，１６０ｂと、内部接点１７１との接続は、アー
ス線および電源線のために必要なものである。基板タッ
プ１６０ａ，１６０ｂを内部接点１７１に対して接続す
る際の問題は、セル領域１７３を介して無関係な線の配
線ができないことである。これは、このようなセル内で
の配線の可能性を大きく低減させるものである。
題は図５に示すように内部への接続を形成する必要が生
じた際に発生する。図５に示すように、電源線１３１
ａ，１３１ｂは、基板タップ１６０ａ，１６０ｂと、こ
れらと協働する接点部分２０１の内部接点１７１の１つ
とを接続するためにそれぞれ使用される。基板タップ１
６０ａ，１６０ｂと、内部接点１７１との接続は、アー
ス線および電源線のために必要なものである。基板タッ
プ１６０ａ，１６０ｂを内部接点１７１に対して接続す
る際の問題は、セル領域１７３を介して無関係な線の配
線ができないことである。これは、このようなセル内で
の配線の可能性を大きく低減させるものである。
【００３７】図６は本発明に基づくコアセル４００を示
す。図３に示すコアセルに対応する部分は図６において
も同一であり、同一名称を用いて示す。接点部分５０１
はコアセル４００内の他の部分への接続に影響を及ぼす
ことなく、線１４１を介して協働する基板タップとの直
接接続を促進する。コアセル４００は接点部分５０１内
に別の接点１９１を備えた拡張部１８１を有する。より
詳細には、部分２７３に位置する複数の接点を別の目的
に使用することが可能である。本実施例では、拡張部１
８１は接点部分５０１の一部を形成している。接点１９
１への接続がセルの活性部分５００，６００への他の接
続を阻害することを防止するために、拡張部１８１は外
側に向かって延出している。拡張部１８１はトランジス
タ２２０ａ、２２０ｂ、２４０ａ及び２４０ｂの各端部
に対し実質的に隣接して配置されている。拡張部１８１
はセルの配線を改善する別の接点を提供する。換言する
ならば、ゲートの使用を改善するためにセルを更に有効
にデザインすることが可能である。この結果、部分２７
３に位置する複数の接点を他の目的に使用することが可
能である。
す。図３に示すコアセルに対応する部分は図６において
も同一であり、同一名称を用いて示す。接点部分５０１
はコアセル４００内の他の部分への接続に影響を及ぼす
ことなく、線１４１を介して協働する基板タップとの直
接接続を促進する。コアセル４００は接点部分５０１内
に別の接点１９１を備えた拡張部１８１を有する。より
詳細には、部分２７３に位置する複数の接点を別の目的
に使用することが可能である。本実施例では、拡張部１
８１は接点部分５０１の一部を形成している。接点１９
１への接続がセルの活性部分５００，６００への他の接
続を阻害することを防止するために、拡張部１８１は外
側に向かって延出している。拡張部１８１はトランジス
タ２２０ａ、２２０ｂ、２４０ａ及び２４０ｂの各端部
に対し実質的に隣接して配置されている。拡張部１８１
はセルの配線を改善する別の接点を提供する。換言する
ならば、ゲートの使用を改善するためにセルを更に有効
にデザインすることが可能である。この結果、部分２７
３に位置する複数の接点を他の目的に使用することが可
能である。
【００３８】拡張部１８１の使用により、従来のゲート
アレイが必要とする内部アーキテクチャ内の接続に影響
を及ぼすことなく、接点部分５０１から電源線またはア
ース線への接続を形成することが可能である。これによ
りゲートアレイ内における配線の複雑さが緩和されると
ともに、更に密度の高い構造が提供される。コアセル４
００は線対称配置により高いゲート密度を達成し得ると
いう利点を備える。このため従来のアーキテクチャより
更に有効なアーキテクチャを提供する。さらに本発明の
ゲートアレイの幾何学的形状は、シリコン部分の無駄を
最小限に抑えるとともに、最適な回路のレイアウトを提
供し、所望の論理設計に必要なパーソナリティ層の有効
な提供をもたらす。
アレイが必要とする内部アーキテクチャ内の接続に影響
を及ぼすことなく、接点部分５０１から電源線またはア
ース線への接続を形成することが可能である。これによ
りゲートアレイ内における配線の複雑さが緩和されると
ともに、更に密度の高い構造が提供される。コアセル４
００は線対称配置により高いゲート密度を達成し得ると
いう利点を備える。このため従来のアーキテクチャより
更に有効なアーキテクチャを提供する。さらに本発明の
ゲートアレイの幾何学的形状は、シリコン部分の無駄を
最小限に抑えるとともに、最適な回路のレイアウトを提
供し、所望の論理設計に必要なパーソナリティ層の有効
な提供をもたらす。
【００３９】本発明は実施例に基づいて記述したが、当
業者は、この実施例の変更の可能性、及びその変更が本
発明の精神及び範囲内に入るものであることを認識でき
よう。従って、当業者は本発明の精神及び範囲から逸脱
することなく、数多くの変更を行うことが可能である。
そして、本発明の範囲は添付のクレームによって規定さ
れる。
業者は、この実施例の変更の可能性、及びその変更が本
発明の精神及び範囲内に入るものであることを認識でき
よう。従って、当業者は本発明の精神及び範囲から逸脱
することなく、数多くの変更を行うことが可能である。
そして、本発明の範囲は添付のクレームによって規定さ
れる。
【００４０】
【発明の効果】以上詳述したように、本発明によれば、
ゲートアレイの高いゲート密度が達成されるとともに、
ゲートアレイ内における配線の複雑さが緩和されるとい
う優れた効果を発揮する。
ゲートアレイの高いゲート密度が達成されるとともに、
ゲートアレイ内における配線の複雑さが緩和されるとい
う優れた効果を発揮する。
【図１】図１はゲートアレイのための従来のコアセルの
概略図である。
概略図である。
【図２】図２は図１のコアセルを用いた従来のゲートア
レイの機能設計図である。
レイの機能設計図である。
【図３】図３は本発明の別の実施例に基づくコアセルの
概略図である。
概略図である。
【図４】図４は図３のコアセルを利用したゲートアレイ
の機能設計図である。
の機能設計図である。
【図５】図５は図３のコアセルにおいて、電源線の接続
を示した概略図である。
を示した概略図である。
【図６】図６は本発明に基づくコアセルを示す概略図で
ある。
ある。
【図７】図７は図６のコアセルを利用したゲートアレイ
の機能設計図である。
の機能設計図である。
１８１…拡張部、１９１…接点、２２０ａ，２２０ｂ…
第１のトランジスタ対、２４０ａ，２４０ｂ…第２のト
ランジスタ対、２６０ａ，２６０ｂ…基板タップのスト
リップ、４００…コアセル、５００…第１の活性部分、
６００…第２の活性部分。
第１のトランジスタ対、２４０ａ，２４０ｂ…第２のト
ランジスタ対、２６０ａ，２６０ｂ…基板タップのスト
リップ、４００…コアセル、５００…第１の活性部分、
６００…第２の活性部分。
Claims (12)
- 【請求項１】 第１の導電型の半導体材料からなる複数
のコラム及び第２の導電型の半導体材料からなる複数の
コラムを有する半導体基板と、 導電性材料の連結が可能なコラム内に形成され、それ自
体への電気的接続のための複数の接点と、ゲートアレイ
構造に対するその他の接続に対し影響を及ぼすことなく
活性領域外との接続を許容する拡張部（１８１）とを有
する接点部分（５０１）を備え、これにより活性領域を
形成する活性部分（５００，６００）と、 前記コラムの外部に形成され、一対のコラムにそれぞれ
対応し、かつ対応するコラムの電流及び電圧特性を制御
し得るように、これら対応するコラムと異なる導電型材
料よりなるタップ部とを有する集積回路ゲートアレイ構
造。 - 【請求項２】 前記ゲートアレイ構造のコアセル（４０
０）は、 第１の導電型のコラム内に配置された第１のトランジス
タ対（２２０ａ，２２０ｂ）と、 第２の導電型のコラム内に配置された第２のトランジス
タ対（２４０ａ，２４０ｂ）と、 第１のトランジスタ対（２２０ａ，２２０ｂ）及び第２
のトランジスタ対（２４０ａ，２４０ｂ）のいずれか１
つに隣接したタップ部中に配置された基板タップとを含
む請求項１に記載の集積回路ゲートアレイ構造。 - 【請求項３】 前記タップ部はコラム対の長さに沿って
延びる基板タップのストリップ（２６０ａ，２６０ｂ）
を有する請求項１に記載のゲートアレイ構造。 - 【請求項４】 第１の導電型の半導体材料からなる複数
のコラム及び第２の導電型の半導体材料からなる複数の
コラムが配置され、かつ第１のコラム対を形成するため
に、第１の導電型のコラムの１つと、第２の導電型のコ
ラムの１つとを互いに隣接して有し、さらには第２のコ
ラム対のうちの最初のコラムの導電度と、第１のコラム
対のうちの最後のコラムの導電度とを同一にすべく、前
記第１のコラム対に対して線対称をなす第２のコラム対
を有する半導体基板と、 導電性材料の連結が可能な前記コラム内に形成され、ゲ
ートアレイ構造のその他の接続に対し影響を及ぼすこと
なく活性領域外との接続を許容する拡張部（１８１）を
有する接点部分（５０１）を備え、これにより活性領域
を形成する活性部分（５００，６００）と、 一対のコラムにそれぞれ対応するとともに、導電性材料
の連結が可能なコラムに隣接し、前記コラムとは反対の
導電度を有し、対応するコラムとは異なる導電型材料よ
りなり、これによりコラムの電流及び電圧特性を制御し
得るように、前記コラムの外部に形成されたタップ部と
を備え、 前記コラムのうちの１つに隣接する複数の活性部分（５
００，６００）及びタップ部が、隣接する複数のセルを
形成するよう配置され、各セル（４００）は対応するタ
ップ部に隣接して配置された第１の活性部分（５００）
と第２の活性部分（６００）とを有し、コラム対は同一
の導電度を備えたコラムがタップ部を共有できるように
配置されている集積回路ゲートアレイ構造。 - 【請求項５】 前記拡張部（１８１）が接点（１９１）
を有することを特徴とする請求項４に記載のゲートアレ
イ構造。 - 【請求項６】 前記拡張部（１８１）の接点（１９１）
が前記接点（１９１）と、タップ部及び他の部分との接
続をゲートアレイ構造内において促進するために、実質
的に活性部分（５００，６００）の端部に隣接して配置
されていることを特徴とする請求項５に記載のゲートア
レイ構造。 - 【請求項７】 ゲートアレイ構造のコアセル（４００）
が、第１の導電型材料よりなるコラム内に配置された第
１のトランジスタ対（２２０ａ，２２０ｂ）と、 第２の導電型のコラム内に配置された第２のトランジス
タ対（２４０ａ，２４０ｂ）と、 第１のトランジスタ対（２２０ａ，２２０ｂ）又は第２
のトランジスタ対（２４０ａ，２４０ｂ）のいずれか１
つに隣接するタップ部の中に配置された基板タップとを
有することを特徴とする請求項４に記載のゲートアレイ
構造。 - 【請求項８】 タップ部がコラム対の長さに沿って延び
る基板タップのストリップ（２６０ａ，２６０ｂ）を有
することを特徴とする請求項４に記載のゲートアレイ構
造。 - 【請求項９】 ｐチャネル半導体材料からなる複数のコ
ラム及びｎチャネル半導体材料からなる複数のコラムが
配置され、かつ第１のコラム対を形成するために、複数
のｐチャネルコラムのうちの１つを、１つのｎチャネル
コラムに隣接して有し、さらには第２のコラム対のうち
の最初のコラムの導電度を、前記第１のコラム対のうち
の最後のコラムの導電度と同一にするために、前記第１
のコラムに対して線対称に配置された第２のコラム対を
有する半導体基板と、 導電性材料の連結が可能な前記コラム内に形成され、複
数の接点を有する接点部分（５０１）であるとともに、
ゲートアレイ構造に対するその他の接続に対して影響を
及ぼすことなく活性領域外との接続を許容する拡張部
（１８１）を有する接点部分（５０１）を備え、これに
より活性領域を形成する活性部分（５００，６００）
と、 一対のコラムにそれぞれ対応するとともに、導電性材料
の連結が可能なコラムに隣接し、前記コラムとは異なる
導電度を有し、対応するコラムとは異なる導電型材料よ
りなり、コラムの電流及び電圧特性を制御し得るよう
に、前記コラム対の外部に形成されたタップ部とを備
え、 前記コラムのうちの１つに隣接する複数の活性部分（５
００，６００）及びタップ部が、隣接する複数のセルを
形成するよう配置され、各セル（４００）は対応するタ
ップ部が隣接して配置された第１の活性部分（５００）
と第２の活性部分（６００）とを有し、コラム対は同一
の導電型材料よりなるコラムがタップ部を共有できるよ
うに配置されている集積回路ゲートアレイ構造。 - 【請求項１０】 前記拡張部（１８１）が接点（１９
１）を有することを特徴とする請求項９に記載のゲート
アレイ構造。 - 【請求項１１】 前記拡張部（１８１）の接点（１９
１）が、前記接点（１９１）及びタップ部間の接続を促
進するために、実質的に活性領域の端部に隣接して配置
されていることを特徴とする請求項１０に記載のゲート
アレイ構造。 - 【請求項１２】 前記タップ部がコラム対の長さに沿っ
て延びる基板タップのストリップ（２６０ａ，２６０
ｂ）を有することを特徴とする請求項９に記載のゲート
アレイ構造。
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