KR950007093A - 게이트 밀도를 증가시키기 위한 일련의 기판 탭 및 확장부를 갖는 대칭형 다층금속 로직 어래이 - Google Patents

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Abstract

게이트 어래이는 작은 실리콘 영역을 종래의 기술 보다 뜻있게 이용하는 것에 관한 것이다. 코아 셀은 기판탭이 트랜지스터쌍에 인접하게 위치한 4트랜지스터 배열을 구비한다. 이는 종래의 기술에 비하여 좀 더 대칭된 셀어래이를 제공한다. 트랜지스터의 외측에 있는 탭들의 위치로 인하여, 전원라인용 접속부들이 간소하고 효과적인 형태로 안내될 수 있다. 상기 구조는 셀의 접촉구역에서 신장부를 구비하여 배선의 복잡성을 좀더 감소시킨다. 또한, 게이트 어래이 구조는 트랜지스터 컬럼쌍들을 투영하여 기판탭들이 컬럼쌍들의 사이에 할당되도록 한다. 이 투영구조는 경로의 복잡성을 좁더 감소시킨다.

Description

게이트 밀도를 증가시키기 위한 일련의 기판 탭 및 확장부를 갖는 대칭형 다층금속 로직 어래이
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도는 본 발명에 따른 코아 셀을 도시하는 도면.

Claims (12)

  1. 집적회로 게이트 어래이 구조에 있어서, 다수의 제1도전형 반도체물질 컬럼 및 다수의 제2도전형 반도체물질 컬럼이 위치한 반도체기판과, 도전물질을 연결할수 있도록 상기 컬럼들 내에 형성되어 전기적인 접속부를 위한 다수의 접촉부가 포함된 접촉점 구역을 각각 구비하는 활성구역들을 형성하는 활성영역들과, 상기 활성구역의 외측에 있는 상기 접속부가 상기 구조에 있는 임의의 다른 접속부들에 영향을 미치지 않도록 하기 위하여 상기 접촉점 구역에 포함된 신장부와, 각각 한쌍의 컬럼들과 관련되도록 상기 컬럼들의 외측에 형성되고 각각의 컬럼들에 비하여 상반된 물질로 도핑되어 상기 컬럼들의 전류 및 전압특성이 제어되도록 하는 탭구역을 포함하여 구성되는 집적회로 게이트 어래이 구조.
  2. 제1항에 있어서, 상기 게이트 어래이 구조의 코아 셀은, 상기 제1도전형의 컬럼내의 제1트랜지스터쌍과, 상기 제2도전형의 컬럼내의 제2트랜지스터쌍과, 상기 제1또는 제2트랜지스터쌍중 하나와 인접하게 위치한 상기 탭구역들중 한 구역내에 있는 기판탭으로 구성되는 집적회로 게이트 어래이 구조.
  3. 제1항에 있어서, 상기 탭구역이 상기 컬럼쌍의 길이와 같은 기판탭들의 띠들로 구성되는 집적회로 게이트 어래이 구조.
  4. 집적회로 게이트 어래이 구조에 있어서, 다수의 제1도전형 반도체물질 컬럼 및 다수의 제2도전형 반도체물질 컬럼이 위치한 반도체기판과, 상기 기판이 서로 인접한 상기 다수의 제1도전형 및 제2도전형 컬럼들중 한쪽도전형 컬럼들을 구비하고 그리고 다음 컬럼쌍의 컷부분의 도전특성이 제1컬럼쌍의 마지막부분의 도전특성과 동일하게 되도록 다음의 컬럼쌍을 투영하고, 도전물질을 연결할 수 있도록 상기 컬럼들 내에 형성되어, 활성구역의 외측에 있는 접속부가 상기 구조에 있는 임의의 다른 접속부들에 영향을 미치지 않도록 하기 위한 포함된 신장부가 포함된 접촉점 구역을 각각 구비하는 상기 활성구역들을 형성하는 활성영역들과, 각각 한쌍의 컬럼들과 관련되도록 상기 컬럼들의 외측에 형성되고, 인접한 컬럼들에 비하여 상반된 도전특성을 갖고 도전물질과 연결될 수 있으며, 각각의 컬럼들에 비하여 상반된 물질로 도핑되어 상기 컬럼들의 전류 및 전압특성이 제어되도록 하는 탭구역을 구비하여, 상기 활성영역들과 상기 컬럼들중 하나와 인접한 택구역들이 다수의 인접셀을 형성하도록 배열되고, 각 셀이 자신과 인접하게 위치한 관련 탭구역을 갖는 제1활성영역과 제2활설영역을 구비하고, 동일한 도전성 컬럼들로하여금 탭구역을 부담하도록 컬럼쌍들이 배열된 것으로 구성되는 집적회로 게이트 어래이 구조.
  5. 제4항에 있어서, 상기 신장부가 접촉부를 포함하여 구성되는 집적회로 게이트 어래이 구조.
  6. 제5항에 있어서, 상기 신장부에 포함된 상기 접촉부는 탭구역 및 상기 구조 내의 다른 영역에 접촉부의 접속을 용이하게 하도록 상기 활성영역의 끝부분에 실질적으로 인접하게 된 것으로 구성되는 집적회로 게이트 어래이 구조.
  7. 제4항에 있어서, 상기 게이트 어래이 구조의 코아 셀은, 상기 제1도전형의 컬럼내의 제2트랜지스터쌍과 상기 제2도전형의 컬럼내의 제1트랜지스터쌍과, 상기 제1또는 제2트랜지스터쌍중 하나와 인접하게 위치한 상기 탭구역들중한 구역내에 있는 기판탭을 포함하여 구성되는 집적회로 게이트 어래이 구조.
  8. 제4항에 있어서, 상기 탭구역이 상기 컬럼쌍의 길이와 같은 기판탭들의 띠들로 구성되는 집적회로 게이트 어래이 구조.
  9. 집적회로 게이트 어래이 구조에 있어서, 다수의 p채널 반도체 물질 컬럼 및 다수의 n채널 반도채물질 컬럼이 위치한 반도체가판과, 상기 기판은 제1컬럼쌍을 형성되도록 n채널 컬럼과 인접한 다수의 p채널컬럼중 하나를 갖고, 상기 제1컬럼쌍을 투영하도록 배치된 다음의 컬럼쌍을 추가로 구비하여 다음의 컬럼쌍의 첫 번째 컬럼의 도전특성이 상기 제1컬럼쌍의 마지막 컬럼의 도전특성과 동일하게 되도록 하고, 도전물질을 연결할 수 있도록 상기 컬럼들 내에 형성되어, 활성구역의 외측에 있는 접속부가 상기 구조에 있는 임의의 다른 접속부들에 영향을 미치지 않도록 하기 위한 신장부 및 다수의 접촉부들이 포함된 접촉점 구역을 각각 구비하는 상기 활성구역들을 형성하는 활성영역들과, 각각 한쌍의 컬럼들과 관련되도록 상기 컬럼들의 외측에 형성되고, 인접한 컬럼들에 비하여 상반된 도전특성을 갖고 도전물질과 연결될수 있으며, 각각의 컬럼들에 비하여 상반된 물질로 짙하게 도핑되어 상기 컬럼들의 전류 및 전압특성이 제어되도록 하는 탭 구역을 구비하여, 상기 활성영역들과 상기컬럼들중 하나와 인접한 탭구역들이 다수의 인접셀을 형성하도록 배열되고, 각 셀이 자신과 인접하게 위치한 관련 탭구역을 갖는 제1활성영역과 제2활성영역을 구비하고, 동일한 도전성 컬럼들로 하여금 탭구역을 부담하도록 컬럼쌍들이 배열된 것으로 구성되는 집적회로 게이트 어래이 구조.
  10. 제9항에 있어서, 상기 신장부가 접촉부를 포함하여 구성되는 집적회로 게이트 어래이 구조.
  11. 제10항에 있어서, 상기 신장부에 포함된 상기 접촉부는 탭구역에 접촉부의 접속을 용이하게 하도록 상기 활성영역의 끝부분에 실질적으로 인접하게 된 것으로 구성되는 집적회로 게이트 어래이 구조.
  12. 제9항에 있어서, 상기 탭구역이 상기 컬럼쌍의 길이와 같은 기판탭들의 띠들로 포함하여 구성되는 집적회로 게이트 어래이 구조.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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