KR890008849A - 퓨우즈 상태 검출회로 - Google Patents

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Abstract

내용 없음

Description

퓨우즈 상태 검출회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 양호한 실시예를 나타내는 개략적인 회로도.
제2도는 본 발명의 다른 실시예를 나타내는 개략적인 회로도.
제3도는 본 발명의 제3의 실시예를 나타내는 개략적인 회로도.

Claims (18)

  1. 퓨우즈의 상태를 검출하기 위한 퓨우즈 상태 검출회로에 있어서, 제1전압원(VDD)및 제2전압원(VSS) 각각과 전기 접속하는 제1 및 제2단자 수단과; 두개의 퓨우즈(Fusd1+Fuse2) 및 각각이 제어 영역을 갖는 두개의 트랜지스터(Qn+Qp)를 추가로 구비하는 상기 제1 및 제2단자수단 사이에 전기적으로 접속된 플립플롭 회로를 구비하는데, 각각의 퓨우즈는 제어 영역을 갖고 다른 트랜지스터로 부하회로에 전기적으로 접속되는 하나의 트랜지스터로 부하회로를 이루고, 퓨우즈 초기 설정단계시에는 상대적으로 높은 도전성을 갖지만 퓨우즈가 끊어진 경우에는 상대적으로 낮은 도전성을 갖는 소정의 도전 경로를 제공하고, 상기 제1 및 제2단자수단 중 소정의 수단과 상기 트랜지스터 제어 영역 중 소정의 영역 사이에 전기적으로 접속된 초기 설정소자(CC)를 구비하는데, 상기 초기 설정소자는 절연층에 의하여 도우핑된 반도체 영역으로부터 분리되어 놓여 있는 박막 금속층을 포함하는 커패시터를 포함하며, 검출회로가 전기적으로 작동할 경우, 소정의 신호는 퓨우즈 도전 상태일때 제공되고, 제2소정의 신호는 퓨우즈가 끊어질때 제공되는 것을 특징으로 하는 퓨우즈 상태 검출회로.
  2. 제1항에 있어서, 퓨우즈는 다수의 도전성 폴리실리콘을 포함하는 것을 특징으로 하는 퓨우즈 상태 검출회로.
  3. 제2항에 있어서, 하나의 트랜지스터는 P채널 MOS트랜지스터이고, 나머지 하나의 트랜지스터는 n채널 MOS트랜지스터인 것을 특징으로 하는 퓨우즈상태 검출회로.
  4. 제1항에 있어서, 하나의 트랜지스터는 P채널 MOS트랜지스터이고, 나머지 하나의 트랜지스터는 n채널 MOS트랜지스터인 것을 특징으로 하는 상태 검출회로.
  5. 퓨우즈 상태 검출회로에 있어서, 제1전압원(VDD)및 제2전압원(VSS) 각각과 전지 접속하는 제1 및 제2단자 수단과; 각각이 제1 및 제2단자영역을 갖고, 상기 제1 및 제2단자영역 사이에서 소정의 도전성을 가진 도전 령로를 효과적으로 제공하는 제어 영역을 각각 가진 제1 및 제2트랜지스터(Qn+Qp)를 구비하는데, 제1트랜지스터의 제1단자영역은 제2트랜지스터 제어영역에 전기적으로 접속되고, 제1트랜지스터의 제2단자영역을 제2단자수단에 전기적으로 접속되며, 제2트랜지스터의 제1단자 영역은 제1단자 수단에 전기적으로 접속되고, 제2트랜지스터의 제2단자영역은 제1트랜지스터 제어영역에 전기적으로 접속되며, 제1 및 제2단자수단 중 소정의 수단과, 제1 및 제2트랜지스터 제어영역 중 영역 사이에 전기적으로 접속된 초기 설정소자(CC)를 구비하는데, 상기 초기 설정소자는 절연층에 의하여 도우핑된 반도체 영역으로부터 분리되어 놓여 있는 박막 금속층을 포함하는 커패시터를 포함하고, 퓨우즈 초기 설정단계시에는 상대적으로 높은 도전성을 갖지만 퓨우즈가 끊어진 경우에은 상대적으로 낮은 도전성을 갖는 소정의 도전성을 가진 도전경로를 사이에 제공하는 제1 및 제2단자 영역을 각각 가진 제1 및 제2퓨우즈(fusd1,Fuse2)를 구비하는데, 제1퓨우즈는 제1단자 수단과 제2트랜지스터 제어영역 사이에 전기적으로 접속되고, 제2퓨우즈는 제1트랜지스터 제어영역과 제2단자수단사이에 전기적으로 접속되어, 검출회로가 전기적으로 작동될 경우, 제1소정의 신호는 제1 및 제2퓨우즈 양자가 도전될때 제공되고, 제2소정의 신호는 제1 및 제2퓨우즈가 끊어질때 제공되는 것을 특징으로 하는 퓨우즈 상태 검출회로.
  6. 제5항에 있어서, 초기 설정소자는 커패시터를 포함하는 것을 특징으로 하는 퓨우즈 상태 검출회로.
  7. 제5항에 있어서, 적어도 하나의 퓨우즈는 다수의 도전성 폴리실리콘을 포함하는 것을 특징으로 하는 퓨우즈 상태 검출회로.
  8. 제5항에 있어서, 하나의 트랜지스터는 P채널 MOS트랜지스터이고, 나머지 하나의 트랜지스터는 n채널 MOS트랜지스터인 것을 특징으로 하는 퓨우즈 상태 검출회로.
  9. 퓨우즈 검출회로에 있어서, 드레인, 게이트 및 소오스를 갖는 제1트랜지스터(Qp)와; 드레인, 게이트 및 소오소를 갖는 제2트랜지스터(Qn)와; 제1트랜지스터의 드레인을 제2트랜지스터의 게이트에 접속시키기 위한 수단 (node B)과; 제1트랜지스터의 게이트를 제2트랜지스터의 드레인에 접속시키기 위한 수단(node A)과; 절연층에 의하여 도우핑된 반도체 영역으로부터 분리되어 놓인 박막 금속층을 포함하는 커패시터를 구비하는 초기 선정소가(CC)와 드레인과 최소한 하나의 트랜지스터 소오스 사이에 초기 설정화 소자를 접속시키기 위한 수단과; 한쌍의 퓨우즈 (Fuse1,Fuse2)와; 제1트랜지스터의 게이트와 제1트랜지스터의 소오스간에 하나의 퓨우즈를 접속시키기 위한 수단과; 고정전압(VDD)을 제1트랜지스터(Qp)의 소오스에 접속시키기 위한 수단과; 접지전위(VSS)를 제2트랜지스터(Qn)의 소오스에 접속시키기 위한 수단과, 출력신호를 제공하기 위해 하나의 트랜지스터 드레인에 접속되는 출력수단(Vout)과; 퓨우즈가 도전성을 가질때 출력수단이 제1의 소정의 출력신호를 발생하고, 퓨우즈가 비도전성을 가질때 출력수단이 제2의 소정의 출력신호를 발생하도록 선택된 파라미터를 가진 트랜지스터, 초기 설정화소자, 및 퓨우즈를 구비하는 것을 특징으로 하는 퓨우즈 검출회로.
  10. 제9항에 있어서, 출력수단은 공급전압과 소정의 관계를 유지하는 신호를 갖춘 제1소정의 신호를 발생하기 위한 수단을 포함하는 것을 특징으로 하는 퓨우즈 상태 검출회로.
  11. 제9항에 있어서, 출력수단은 실질적으로 공급전압과 동등한 전압레벨을 갖춘 제1소정의 신호를 발생시키기 위한 수단을 포함하는 것을 특징으로 하는 퓨우즈상태 검출회로.
  12. 제9항에 있어서, 제1트랜지스터는 P채널 MOS트랜지스터이고, 제2트랜지스터는 n채널 MOS트랜지스터인 것을 특징으로 하는 퓨우즈 상태 검출회로.
  13. 제9항에 있어서, 상기 트랜지스터는 P채널로 구성된 제1트랜지스터와, n채널로 구성된 제2트랜지스터를 가진 CMOS기법으로 이루어지는 것을 특징으로 하는 퓨우즈 상태 검출회로.
  14. 제9항에 있어서, 초기 설정소자는 제1트랜지스터와 병렬로 접속되는 것을 특징으로 하는 퓨우즈 상태 검출회로.
  15. 제9항에 있어서, 초기선정 소자는 제2트랜지스터와 병렬로 접속되는 것을 특징으로 하는 퓨우즈 상태 검출회로.
  16. 제9항에 있어서, 초기 설정소자는 제1 및 제2트랜지스터 양자와 병렬로 접속되는 것을 특징으로 하는 퓨우즈 상태 검출회로.
  17. 제9항에 있어서, 각각의 퓨우즈는 다수의 도전성 폴리실리콘을 포함하는 것을 특징으로 하는 퓨우즈 상태 검출회로.
  18. 제9항에 있어서, 초기 설정소자는 커패시터를 포함하는 것을 특징으로 하는 퓨우즈 상태 검출회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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