JPH0575031A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0575031A JPH0575031A JP3232110A JP23211091A JPH0575031A JP H0575031 A JPH0575031 A JP H0575031A JP 3232110 A JP3232110 A JP 3232110A JP 23211091 A JP23211091 A JP 23211091A JP H0575031 A JPH0575031 A JP H0575031A
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- JP
- Japan
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- fuse
- circuit
- semiconductor device
- switching
- sens
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Abstract
(57)【要約】
【目的】過電圧および過電流がかかっても再び使用可能
とする。 【構成】１チップ半導基板35のＰＡＤ11に過電流または
過電圧がかかると、トランジスタ13ａを介して内部回路
15の各回路に接続されるヒューズ12ａが切れ、内部回路
15の各回路を保護する。そして、ヒューズ12ａが切れた
ことは、ＳＥＮＳ回路14、16ａおよび判定回路31で判定
され、制御回路32からの信号によりヒューズ切換回路13
を制御して、２番目の新しいトランジスタ13ｂをオンさ
せて新しいヒューズ12ｂに切り換える。また、ヒューズ
が切れる毎に制御回路32による切替えをカウントするカ
ウンター33がカウントアップし、そして、カウンター33
の設定値を越えるとヒューズ切換を停止させる。
とする。 【構成】１チップ半導基板35のＰＡＤ11に過電流または
過電圧がかかると、トランジスタ13ａを介して内部回路
15の各回路に接続されるヒューズ12ａが切れ、内部回路
15の各回路を保護する。そして、ヒューズ12ａが切れた
ことは、ＳＥＮＳ回路14、16ａおよび判定回路31で判定
され、制御回路32からの信号によりヒューズ切換回路13
を制御して、２番目の新しいトランジスタ13ｂをオンさ
せて新しいヒューズ12ｂに切り換える。また、ヒューズ
が切れる毎に制御回路32による切替えをカウントするカ
ウンター33がカウントアップし、そして、カウンター33
の設定値を越えるとヒューズ切換を停止させる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体のチップ保護を
目的としたセキュリティチップなどの半導体装置に関す
るものである。
目的としたセキュリティチップなどの半導体装置に関す
るものである。
【０００２】
【従来の技術】従来より半導体チップのサージ・ラッチ
アップ対策として種々の工夫が成されてきた。すなわ
ち、半導体デバイス側で実施している静電気対策として
の保護回路について、以下説明する。
アップ対策として種々の工夫が成されてきた。すなわ
ち、半導体デバイス側で実施している静電気対策として
の保護回路について、以下説明する。
【０００３】図３は従来の半導体装置におけるＭＯＳト
ランジスタの保護回路図であり、Ａは入力端子と出力端
子間にサージを逃がす場合、Ｂは入力端子とアース端子
間にサージを逃がす場合、Ｃは電源端子とアース端子間
にサージを逃がす場合を示している。図３において、酸
化膜の破壊を防止するために並列に低い耐圧の他の素子
としてのダイオード１を設けるとともに、ゲートに対し
て直列に抵抗２を入れ印加エネルギーを矢印ａに示すよ
うに流して吸収するようにしている。すなわち、ＭＯＳ
トランジスタ３のゲートにはダイオード１が並列に作り
込まれ、ダイオード１の耐圧が常に酸化膜の耐圧より低
くなるように設計されている。これにより、比較的厚い
フィールド酸化膜は並列ダイオード１によって保護さ
れ、薄いゲート酸化膜は直列抵抗２と並列ダイオード１
の組み合わせで保護されている。
ランジスタの保護回路図であり、Ａは入力端子と出力端
子間にサージを逃がす場合、Ｂは入力端子とアース端子
間にサージを逃がす場合、Ｃは電源端子とアース端子間
にサージを逃がす場合を示している。図３において、酸
化膜の破壊を防止するために並列に低い耐圧の他の素子
としてのダイオード１を設けるとともに、ゲートに対し
て直列に抵抗２を入れ印加エネルギーを矢印ａに示すよ
うに流して吸収するようにしている。すなわち、ＭＯＳ
トランジスタ３のゲートにはダイオード１が並列に作り
込まれ、ダイオード１の耐圧が常に酸化膜の耐圧より低
くなるように設計されている。これにより、比較的厚い
フィールド酸化膜は並列ダイオード１によって保護さ
れ、薄いゲート酸化膜は直列抵抗２と並列ダイオード１
の組み合わせで保護されている。
【０００４】図４は従来の半導体装置におけるバイポー
ラトランジスタの保護回路図であり、Ａは抵抗による場
合、Ｂはダイオードによる場合を示している。バイポー
ラトランジスタの場合、本質的に低インピーダンスを持
っているが寸法が微小であるため、ベース逆印加のなさ
れる端子が最も破壊されやすいので、図４のＡに示すよ
うに、バイポーラトランジスタ４のベースに直列に抵抗
５を挿入する方法が用いられている。また、図４のＢに
示すように、バイポーラトランジスタ６のベース−エミ
ッタ接合と逆並列ダイオード７を作っている。以上の抵
抗５およびダイオード７により印加エネルギーを吸収し
ている。
ラトランジスタの保護回路図であり、Ａは抵抗による場
合、Ｂはダイオードによる場合を示している。バイポー
ラトランジスタの場合、本質的に低インピーダンスを持
っているが寸法が微小であるため、ベース逆印加のなさ
れる端子が最も破壊されやすいので、図４のＡに示すよ
うに、バイポーラトランジスタ４のベースに直列に抵抗
５を挿入する方法が用いられている。また、図４のＢに
示すように、バイポーラトランジスタ６のベース−エミ
ッタ接合と逆並列ダイオード７を作っている。以上の抵
抗５およびダイオード７により印加エネルギーを吸収し
ている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、抵抗およびダイオードなどの保護素子は
回路特性を損なう要素を持っており、ダイオードの挿入
は容量を持つことになりリーク電流増加を起こすことも
考えられ、また、抵抗の挿入は利得の低下や雑音の発生
を促すことになるので注意が必要であった。何れにして
も、たとえば、５Ｖ程度の使用電圧に対して30Ｖ〜40Ｖ
程度の電圧がかかった場合は上記従来の構成のもので対
処することができるが、それ以上の過電圧および過電流
になると、半導体チップ内の入出力端子周辺回路および
内部回路が破壊されてしまい、一度破壊されると以降半
導体チップは使用できないという問題を有していた。
来の構成では、抵抗およびダイオードなどの保護素子は
回路特性を損なう要素を持っており、ダイオードの挿入
は容量を持つことになりリーク電流増加を起こすことも
考えられ、また、抵抗の挿入は利得の低下や雑音の発生
を促すことになるので注意が必要であった。何れにして
も、たとえば、５Ｖ程度の使用電圧に対して30Ｖ〜40Ｖ
程度の電圧がかかった場合は上記従来の構成のもので対
処することができるが、それ以上の過電圧および過電流
になると、半導体チップ内の入出力端子周辺回路および
内部回路が破壊されてしまい、一度破壊されると以降半
導体チップは使用できないという問題を有していた。
【０００６】本発明は上記従来の問題を解決するもの
で、一度破壊電圧および電流がかかっても再び使用する
ことができる半導体装置を提供することを目的とするも
のである。
で、一度破壊電圧および電流がかかっても再び使用する
ことができる半導体装置を提供することを目的とするも
のである。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に本発明の半導体装置は、入力を内部回路に接続するた
めの複数のヒューズと、前記内部回路に接続されたヒュ
ーズが遮断したことを検出し新しいヒューズに切り換え
て入力を前記内部回路に接続させるヒューズ切換手段と
を具備したものである。
に本発明の半導体装置は、入力を内部回路に接続するた
めの複数のヒューズと、前記内部回路に接続されたヒュ
ーズが遮断したことを検出し新しいヒューズに切り換え
て入力を前記内部回路に接続させるヒューズ切換手段と
を具備したものである。
【０００８】また、本発明の半導体装置は上記構成に加
えて、ヒューズ切換手段による切替えをカウントし、設
定カウント値以上で前記ヒューズ切換手段によるヒュー
ズ切換動作を停止させるように働くカウンター手段を具
備したものである。
えて、ヒューズ切換手段による切替えをカウントし、設
定カウント値以上で前記ヒューズ切換手段によるヒュー
ズ切換動作を停止させるように働くカウンター手段を具
備したものである。
【０００９】
【作用】上記構成により、半導体装置の入力に過電圧お
よび過電流がかかっても、ヒューズが遮断されて内部回
路は保護される。そして、ヒューズ切換手段は、内部回
路に接続されたヒューズが遮断されたことを検出し新し
いヒューズに切り換えて入力を内部回路に接続させるの
で、半導体装置は再び使用可能となる。
よび過電流がかかっても、ヒューズが遮断されて内部回
路は保護される。そして、ヒューズ切換手段は、内部回
路に接続されたヒューズが遮断されたことを検出し新し
いヒューズに切り換えて入力を内部回路に接続させるの
で、半導体装置は再び使用可能となる。
【００１０】また、ヒューズが切れる毎にヒューズ切換
手段による切替えをカウントするカウンターがカウント
アップし、そして、カウンターの設定値を越えると、ヒ
ューズ切換を停止させるので、半導体装置が組み込まれ
たシステムの異常が発見可能となる。
手段による切替えをカウントするカウンターがカウント
アップし、そして、カウンターの設定値を越えると、ヒ
ューズ切換を停止させるので、半導体装置が組み込まれ
たシステムの異常が発見可能となる。
【００１１】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。図１は本発明の一実施例を示す半導体
装置のブロック図である。図１において、半導体チップ
の入力部としてのＰＡＤ11はヒューズ群12のヒューズ12
ａ、12ｂの一方端に接続され、ヒューズ12ａの他方端は
ヒューズ切換回路13の１個目のトランジスタ13ａのドレ
インに、また、ヒューズ12ｂの他方端はヒューズ切換回
路13の２個目のトランジスタ13ｂのドレインに接続され
ている。これらトランジスタ13ａ、13ｂのソース側は、
ＳＥＮＳ回路14に接続されてＳＥＮＳ回路14でトランジ
スタ13ａ、13ｂのソース側の電圧が検出されるととも
に、内部回路15の各回路に接続されている。また、ヒュ
ーズ12ａの他方端とトランジスタ13ｂのドレインの接続
点はＳＥＮＳ回路16ａに接続され、ＳＥＮＳ回路16ａで
その接続点の電圧が検出され、また、ヒューズ12ｂの他
方端とトランジスタ13ｂのドレインの接続点はＳＥＮＳ
回路16ｂに接続され、ＳＥＮＳ回路16ｂでその接続点の
電圧が検出される。これらＳＥＮＳ回路14、16ａ、16ｂ
の出力端は判定回路17に接続され、判定回路17で、ＳＥ
ＮＳ回路14、16ａの出力によりヒューズ12ａの遮断の有
無を判定し、かつＳＥＮＳ回路16ｂの出力によりヒュー
ズ12ｂを介した電圧が異常電圧であるかどうかを判定す
る。さらに、判定回路17はＨ／Ｌ制御回路18に接続さ
れ、さらに、この制御回路18の出力端はトランジスタ13
ａのゲートに接続されるとともに、インバータ19を介し
てトランジスタ13ｂのゲートに接続され、ヒューズ12ａ
の遮断かつ異常電圧がかかっていないときに制御回路18
を介してヒューズ切換回路13を制御して、遮断したヒュ
ーズ12ａから新しいヒューズ12ｂに切り換える構成であ
る。
ながら説明する。図１は本発明の一実施例を示す半導体
装置のブロック図である。図１において、半導体チップ
の入力部としてのＰＡＤ11はヒューズ群12のヒューズ12
ａ、12ｂの一方端に接続され、ヒューズ12ａの他方端は
ヒューズ切換回路13の１個目のトランジスタ13ａのドレ
インに、また、ヒューズ12ｂの他方端はヒューズ切換回
路13の２個目のトランジスタ13ｂのドレインに接続され
ている。これらトランジスタ13ａ、13ｂのソース側は、
ＳＥＮＳ回路14に接続されてＳＥＮＳ回路14でトランジ
スタ13ａ、13ｂのソース側の電圧が検出されるととも
に、内部回路15の各回路に接続されている。また、ヒュ
ーズ12ａの他方端とトランジスタ13ｂのドレインの接続
点はＳＥＮＳ回路16ａに接続され、ＳＥＮＳ回路16ａで
その接続点の電圧が検出され、また、ヒューズ12ｂの他
方端とトランジスタ13ｂのドレインの接続点はＳＥＮＳ
回路16ｂに接続され、ＳＥＮＳ回路16ｂでその接続点の
電圧が検出される。これらＳＥＮＳ回路14、16ａ、16ｂ
の出力端は判定回路17に接続され、判定回路17で、ＳＥ
ＮＳ回路14、16ａの出力によりヒューズ12ａの遮断の有
無を判定し、かつＳＥＮＳ回路16ｂの出力によりヒュー
ズ12ｂを介した電圧が異常電圧であるかどうかを判定す
る。さらに、判定回路17はＨ／Ｌ制御回路18に接続さ
れ、さらに、この制御回路18の出力端はトランジスタ13
ａのゲートに接続されるとともに、インバータ19を介し
てトランジスタ13ｂのゲートに接続され、ヒューズ12ａ
の遮断かつ異常電圧がかかっていないときに制御回路18
を介してヒューズ切換回路13を制御して、遮断したヒュ
ーズ12ａから新しいヒューズ12ｂに切り換える構成であ
る。
【００１２】以上のヒューズ切換回路13、ＳＥＮＳ回路
14、16ａ、16ｂ、判定回路17および制御回路18によりヒ
ューズ切換手段を構成し、内部回路15の各回路に接続さ
れたヒューズ12ａが遮断したかどうかを判定し、遮断し
た場合に新しいヒューズ12ｂに切り換えＰＡＤ11を内部
回路15の各回路に接続させる。このヒューズ切換手段の
ＳＥＮＳ回路14、16ａ、16ｂ、判定回路17および制御回
路18はマイクロコンピュータ20で構成される。そして、
これらヒューズ群12およびヒューズ切換手段を１チップ
半導体基板21上に設ける。
14、16ａ、16ｂ、判定回路17および制御回路18によりヒ
ューズ切換手段を構成し、内部回路15の各回路に接続さ
れたヒューズ12ａが遮断したかどうかを判定し、遮断し
た場合に新しいヒューズ12ｂに切り換えＰＡＤ11を内部
回路15の各回路に接続させる。このヒューズ切換手段の
ＳＥＮＳ回路14、16ａ、16ｂ、判定回路17および制御回
路18はマイクロコンピュータ20で構成される。そして、
これらヒューズ群12およびヒューズ切換手段を１チップ
半導体基板21上に設ける。
【００１３】上記構成により、以下その動作を説明す
る。半導体チップの入力部としてのＰＡＤ11に過電流お
よび過電圧がかかりヒューズ群12のヒューズ12ａが１本
切れた場合、すなわち、ヒューズ切換回路13のトランジ
スタ13ａを介して内部回路の各回路に接続されたヒュー
ズ12ａが遮断した場合、まず、ＳＥＮＳ回路14はトラン
ジスタ13ａのソース側における電圧を検出し、また、Ｓ
ＥＮＳ回路16ａはヒューズ12ａとトランジスタ13ａのド
レインの接続点における電圧を検出し、さらに、ＳＥＮ
Ｓ回路16ｂはヒューズ12ｂとトランジスタ13ｂのドレイ
ンの接続点における電圧を検出する。そして、判定回路
17において、ＳＥＮＳ回路14、16ａで検出された電圧に
よりヒューズ12ａの遮断の有無が判定され、かつ、ＳＥ
ＮＳ回路16ｂで検出された電圧により異常電圧の有無が
判定される。さらに、判定回路17は、ヒューズ12ａが遮
断し、かつヒューズ12ｂを介した電圧が異常電圧でない
場合にその旨を示す判定信号を出力する。この判定出力
により制御回路18が駆動してヒューズ切換回路13への制
御信号がハイレベルからローレベルに変化する。この制
御信号により、ヒューズ切換回路13の１個目のトランジ
スタ13ａをオフさせるとともに２個目のトランジスタ13
ｂをオンさせて、ヒューズ群12の２本目の新しいヒュー
ズ12ｂを介してＰＡＤ11が内部回路15の各回路に接続さ
れ、これにより、再び半導体装置が駆動可能となる。
る。半導体チップの入力部としてのＰＡＤ11に過電流お
よび過電圧がかかりヒューズ群12のヒューズ12ａが１本
切れた場合、すなわち、ヒューズ切換回路13のトランジ
スタ13ａを介して内部回路の各回路に接続されたヒュー
ズ12ａが遮断した場合、まず、ＳＥＮＳ回路14はトラン
ジスタ13ａのソース側における電圧を検出し、また、Ｓ
ＥＮＳ回路16ａはヒューズ12ａとトランジスタ13ａのド
レインの接続点における電圧を検出し、さらに、ＳＥＮ
Ｓ回路16ｂはヒューズ12ｂとトランジスタ13ｂのドレイ
ンの接続点における電圧を検出する。そして、判定回路
17において、ＳＥＮＳ回路14、16ａで検出された電圧に
よりヒューズ12ａの遮断の有無が判定され、かつ、ＳＥ
ＮＳ回路16ｂで検出された電圧により異常電圧の有無が
判定される。さらに、判定回路17は、ヒューズ12ａが遮
断し、かつヒューズ12ｂを介した電圧が異常電圧でない
場合にその旨を示す判定信号を出力する。この判定出力
により制御回路18が駆動してヒューズ切換回路13への制
御信号がハイレベルからローレベルに変化する。この制
御信号により、ヒューズ切換回路13の１個目のトランジ
スタ13ａをオフさせるとともに２個目のトランジスタ13
ｂをオンさせて、ヒューズ群12の２本目の新しいヒュー
ズ12ｂを介してＰＡＤ11が内部回路15の各回路に接続さ
れ、これにより、再び半導体装置が駆動可能となる。
【００１４】また、ヒューズ12ａが遮断し、かつヒュー
ズ12ｂを介した電圧が異常電圧である場合には、判定回
路17から上記判定信号は出力されず、したがって、新し
いヒューズ12ｂへの切り換えは行われないので、遮断し
たヒューズ12ａが内部回路15の各回路に接続されたまま
となり、半導体装置は駆動しない。
ズ12ｂを介した電圧が異常電圧である場合には、判定回
路17から上記判定信号は出力されず、したがって、新し
いヒューズ12ｂへの切り換えは行われないので、遮断し
たヒューズ12ａが内部回路15の各回路に接続されたまま
となり、半導体装置は駆動しない。
【００１５】このように、半導体チップの入力部として
のＰＡＤ11に１度過電流および過電圧がかかっても、ヒ
ューズ12ａが遮断して内部回路を保護するとともに、ヒ
ューズ12ａの遮断を検知して新しいヒューズ12ｂに切り
換えることで再び半導体チップを使用することができ
る。このとき、ヒューズ12ｂには異常電圧はかかってい
ない。
のＰＡＤ11に１度過電流および過電圧がかかっても、ヒ
ューズ12ａが遮断して内部回路を保護するとともに、ヒ
ューズ12ａの遮断を検知して新しいヒューズ12ｂに切り
換えることで再び半導体チップを使用することができ
る。このとき、ヒューズ12ｂには異常電圧はかかってい
ない。
【００１６】なお、上記実施例においては、ヒューズ群
12がヒューズ12ａ、12ｂの２組の場合について説明した
が、３組以上であってもよい。この場合、複数のヒュー
ズのそれぞれに対応してトランジスタをそれぞれ設ける
必要があり、各トランジスタのソース側の電圧をＳＥＮ
Ｓ回路14で検出し、各ヒューズの他方端の電圧をそれぞ
れ検出するＳＥＮＳ回路をヒューズの個数だけ設ける必
要がある。そして、ＰＡＤ11にかかる異常電圧の検出
は、まだ遮断されていないヒューズの他方端に接続され
たＳＥＮＳ回路で検出すればよい。さらに、上記実施例
の制御回路19はハイレベル信号かローレベル信号かを出
力するように構成したが、複数のヒューズを設けた場合
には、複数のヒューズにそれぞれ対応するトランジスタ
をそれぞれオンオフさせる制御信号を制御回路から出力
させる必要がある。
12がヒューズ12ａ、12ｂの２組の場合について説明した
が、３組以上であってもよい。この場合、複数のヒュー
ズのそれぞれに対応してトランジスタをそれぞれ設ける
必要があり、各トランジスタのソース側の電圧をＳＥＮ
Ｓ回路14で検出し、各ヒューズの他方端の電圧をそれぞ
れ検出するＳＥＮＳ回路をヒューズの個数だけ設ける必
要がある。そして、ＰＡＤ11にかかる異常電圧の検出
は、まだ遮断されていないヒューズの他方端に接続され
たＳＥＮＳ回路で検出すればよい。さらに、上記実施例
の制御回路19はハイレベル信号かローレベル信号かを出
力するように構成したが、複数のヒューズを設けた場合
には、複数のヒューズにそれぞれ対応するトランジスタ
をそれぞれオンオフさせる制御信号を制御回路から出力
させる必要がある。
【００１７】図２は本発明の他の実施例を示す半導体装
置のブロック図である。図２において、ＰＡＤ11には複
数のヒューズ12ａ、12ｂ・・一方端が接続され、ヒュー
ズ12ａ、12ｂ・・の他方端はそれぞれ複数のトランジス
タ13ａ、13ｂ・・に接続されている。複数のトランジス
タ13ａ、13ｂ・・のソース側は、ＳＥＮＳ回路14に接続
されてＳＥＮＳ回路14でトランジスタ13ａ、13ｂ・・の
ソース側の電圧が検出されるとともに、内部回路15の各
回路に接続されている。また、ヒューズ12ａ、12ｂ・・
の他方端とトランジスタ13ａ、13ｂ・・のドレインはそ
れぞれ１対１に対応するように接続され、これら接続点
はＳＥＮＳ回路16ａ、16ｂ・・にそれぞれ接続されてい
る。そして、各接続点の電圧がＳＥＮＳ回路16ａ、16ｂ
・・でそれぞれ検出される。これらＳＥＮＳ回路14、16
ａ、16ｂ・・の出力端は判定回路31に接続され、判定回
路31でヒューズの遮断の有無を判定し、かつまだ遮断さ
れていないヒューズの他方端に接続されたＳＥＮＳ回路
で異常電圧の有無を判定する。さらに、この判定回路31
はＨ／Ｌ制御回路32に接続され、ヒューズ12ａの遮断か
つ異常電圧がかかっていないときに制御回路32を介して
ヒューズ切換回路13を制御し、遮断したヒューズから次
の新しいヒューズに切り換える構成である。
置のブロック図である。図２において、ＰＡＤ11には複
数のヒューズ12ａ、12ｂ・・一方端が接続され、ヒュー
ズ12ａ、12ｂ・・の他方端はそれぞれ複数のトランジス
タ13ａ、13ｂ・・に接続されている。複数のトランジス
タ13ａ、13ｂ・・のソース側は、ＳＥＮＳ回路14に接続
されてＳＥＮＳ回路14でトランジスタ13ａ、13ｂ・・の
ソース側の電圧が検出されるとともに、内部回路15の各
回路に接続されている。また、ヒューズ12ａ、12ｂ・・
の他方端とトランジスタ13ａ、13ｂ・・のドレインはそ
れぞれ１対１に対応するように接続され、これら接続点
はＳＥＮＳ回路16ａ、16ｂ・・にそれぞれ接続されてい
る。そして、各接続点の電圧がＳＥＮＳ回路16ａ、16ｂ
・・でそれぞれ検出される。これらＳＥＮＳ回路14、16
ａ、16ｂ・・の出力端は判定回路31に接続され、判定回
路31でヒューズの遮断の有無を判定し、かつまだ遮断さ
れていないヒューズの他方端に接続されたＳＥＮＳ回路
で異常電圧の有無を判定する。さらに、この判定回路31
はＨ／Ｌ制御回路32に接続され、ヒューズ12ａの遮断か
つ異常電圧がかかっていないときに制御回路32を介して
ヒューズ切換回路13を制御し、遮断したヒューズから次
の新しいヒューズに切り換える構成である。
【００１８】また、判定回路31に接続されるヒューズ切
換回路カウンター33は制御回路32に接続され、判定回路
31を介して制御回路32によるヒューズ切り換え回数をヒ
ューズ切換回路カウンター33でカウントし、設定回数値
以上で制御回路32によるヒューズ切換動作を停止させる
構成である。
換回路カウンター33は制御回路32に接続され、判定回路
31を介して制御回路32によるヒューズ切り換え回数をヒ
ューズ切換回路カウンター33でカウントし、設定回数値
以上で制御回路32によるヒューズ切換動作を停止させる
構成である。
【００１９】以上のヒューズ切換回路13、ＳＥＮＳ回路
14、16ａ、16ｂ・・、判定回路31および制御回路32によ
りヒューズ切換手段を構成し、内部回路15の各回路に接
続されたヒューズが遮断したかどうかを判定して新しい
ヒューズに切り換えＰＡＤ11を内部回路15の各回路に接
続させる。ヒューズ切換回路カウンター33と、ヒューズ
切換手段のＳＥＮＳ回路14、16ａ、16ｂ・・、判定回路
31および制御回路32はマイクロコンピュータ34で構成さ
れる。そして、これらヒューズ群12、ヒューズ切換回路
カウンター33およびヒューズ切換手段を１チップ半導体
基板35上に設ける。
14、16ａ、16ｂ・・、判定回路31および制御回路32によ
りヒューズ切換手段を構成し、内部回路15の各回路に接
続されたヒューズが遮断したかどうかを判定して新しい
ヒューズに切り換えＰＡＤ11を内部回路15の各回路に接
続させる。ヒューズ切換回路カウンター33と、ヒューズ
切換手段のＳＥＮＳ回路14、16ａ、16ｂ・・、判定回路
31および制御回路32はマイクロコンピュータ34で構成さ
れる。そして、これらヒューズ群12、ヒューズ切換回路
カウンター33およびヒューズ切換手段を１チップ半導体
基板35上に設ける。
【００２０】上記構成により、以下その動作を説明す
る。ＰＡＤ11に過電流および過電圧がかかり、ヒューズ
群12のヒューズ12ａが１本切れた場合、まず、ヒューズ
12ａが１本切れたことはＳＥＮＳ回路14、16ａを介して
判定回路31で判定され、制御回路18の制御信号によりヒ
ューズ切換回路13の２個目のゲートである新しいヒュー
ズ12ｂをオンさせて、ヒューズ群12の１本目のヒューズ
12ａから２本目の新しいヒューズ12ｂに切り換える。
る。ＰＡＤ11に過電流および過電圧がかかり、ヒューズ
群12のヒューズ12ａが１本切れた場合、まず、ヒューズ
12ａが１本切れたことはＳＥＮＳ回路14、16ａを介して
判定回路31で判定され、制御回路18の制御信号によりヒ
ューズ切換回路13の２個目のゲートである新しいヒュー
ズ12ｂをオンさせて、ヒューズ群12の１本目のヒューズ
12ａから２本目の新しいヒューズ12ｂに切り換える。
【００２１】ここで、ヒューズ群12のヒューズが複数あ
り、ヒューズが切れて新しいヒューズに切り換えられる
毎にヒューズ切換回路カウンター33がカウントアップす
る。そして、設定カウント値を越えると、ヒューズ切換
回路カウンター33は、制御回路32に対してヒューズ切換
動作を停止させるとともに、システム異常を表示させる
ように作用する。
り、ヒューズが切れて新しいヒューズに切り換えられる
毎にヒューズ切換回路カウンター33がカウントアップす
る。そして、設定カウント値を越えると、ヒューズ切換
回路カウンター33は、制御回路32に対してヒューズ切換
動作を停止させるとともに、システム異常を表示させる
ように作用する。
【００２２】さらに、システム異常の表示によって一旦
電源を切りシステム異常を検査するが、ヒューズ切換動
作の停止を復帰させたいときは、再び電源を投入すれば
ヒューズ切換回路カウンター33はリセットされてヒュー
ズ切換動作が可能となるとともに、新しいヒューズを介
してＰＡＤ11と内部回路15の各回路が接続された状態と
なる。以降、上記の動作が繰り返される。
電源を切りシステム異常を検査するが、ヒューズ切換動
作の停止を復帰させたいときは、再び電源を投入すれば
ヒューズ切換回路カウンター33はリセットされてヒュー
ズ切換動作が可能となるとともに、新しいヒューズを介
してＰＡＤ11と内部回路15の各回路が接続された状態と
なる。以降、上記の動作が繰り返される。
【００２３】したがって、１度過電流過電圧がかかって
も再び半導体チップを使用することができることはもち
ろん、システムとして異常な過電流過電圧が流れる場合
でも、半導体デバイスを壊してしまうことなく事前にシ
ステム異常を発見することができる。
も再び半導体チップを使用することができることはもち
ろん、システムとして異常な過電流過電圧が流れる場合
でも、半導体デバイスを壊してしまうことなく事前にシ
ステム異常を発見することができる。
【００２４】なお、上記両実施例において、マイクロコ
ンピュータ20、34は、１チップ半導体基板21、35内に設
けたが、１チップ半導体基板21、35の外にあってもよ
い。また、ヒューズはＰＳ（ポリシリコン）、ＡＬ（ア
ルミニウム）などで作られるが、ヒューズがＡＬの場
合、１μｍ幅で１ｍＡ流れると仮定すれば、内部に５ｍ
Ａ以上流したくなければ５μｍ幅のヒューズを作成すれ
ばよい。
ンピュータ20、34は、１チップ半導体基板21、35内に設
けたが、１チップ半導体基板21、35の外にあってもよ
い。また、ヒューズはＰＳ（ポリシリコン）、ＡＬ（ア
ルミニウム）などで作られるが、ヒューズがＡＬの場
合、１μｍ幅で１ｍＡ流れると仮定すれば、内部に５ｍ
Ａ以上流したくなければ５μｍ幅のヒューズを作成すれ
ばよい。
【００２５】
【発明の効果】以上のように本発明によれば、ヒューズ
とヒューズ切換手段を持つだけで、安価で容易に、しか
もコンパクトに、入力に破壊電圧および破壊電流がかか
っても再び使用することができる半導体装置を実現する
ことができるものである。また、システムとして異常な
過電圧過電流がかかる場合、半導体装置を壊してしまう
ことなく、事前にシステム異常を発見することができる
ものである。
とヒューズ切換手段を持つだけで、安価で容易に、しか
もコンパクトに、入力に破壊電圧および破壊電流がかか
っても再び使用することができる半導体装置を実現する
ことができるものである。また、システムとして異常な
過電圧過電流がかかる場合、半導体装置を壊してしまう
ことなく、事前にシステム異常を発見することができる
ものである。
【図１】本発明の一実施例を示す半導体装置のブロック
図である。
図である。
【図２】本発明の他の実施例を示す半導体装置のブロッ
ク図である。
ク図である。
【図３】従来の半導体装置におけるＭＯＳトランジスタ
の保護回路図であり、Ａは入力端子と出力端子間、Ｂは
入力端子とアース端子間、Ｃは電源端子とアース端子間
にサージを逃がす場合を示している。
の保護回路図であり、Ａは入力端子と出力端子間、Ｂは
入力端子とアース端子間、Ｃは電源端子とアース端子間
にサージを逃がす場合を示している。
【図４】従来の半導体装置におけるバイポーラトランジ
スタの保護回路図であり、Ａは抵抗による場合、Ｂはダ
イオードによる場合を示している。
スタの保護回路図であり、Ａは抵抗による場合、Ｂはダ
イオードによる場合を示している。
11 ＰＡＤ 12 ヒューズ群 12ａ、12ｂ ヒューズ 13 ヒューズ切換回路 13ａ、13ｂ トランジスタ 14、16ａ、16ｂ ＳＥＮＳ回路 15 内部回路 17、31 判定回路 18、32 制御回路 20、34 マイクロコンピュータ 21、35 １チップ半導体基板 33 ヒューズ切換回路カウンター
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 7342−4Ｍ Ｈ０１Ｌ 27/08 １０２ Ｆ
Claims (2)
- 【請求項１】入力を内部回路に接続するための複数のヒ
ューズと、前記内部回路に接続されたヒューズが遮断し
たことを検出し新しいヒューズに切り換えて入力を前記
内部回路に接続させるヒューズ切換手段とを具備した半
導体装置。 - 【請求項２】ヒューズ切換手段による切替えをカウント
し、設定カウント値以上で前記ヒューズ切換手段による
ヒューズ切換動作を停止させるように働くカウンター手
段を具備した請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232110A JPH0575031A (ja) | 1991-09-12 | 1991-09-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232110A JPH0575031A (ja) | 1991-09-12 | 1991-09-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575031A true JPH0575031A (ja) | 1993-03-26 |
Family
ID=16934165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3232110A Pending JPH0575031A (ja) | 1991-09-12 | 1991-09-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575031A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011014853A (ja) * | 2009-07-06 | 2011-01-20 | Giga-Byte Technology Co Ltd | 保護回路 |
| CN101989739A (zh) * | 2009-08-06 | 2011-03-23 | 技嘉科技股份有限公司 | 保护电路 |
| JP2014057471A (ja) * | 2012-09-13 | 2014-03-27 | Toyota Motor Corp | 車両の制御装置および車両 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH021145A (ja) * | 1987-11-12 | 1990-01-05 | Honeywell Inc | ヒューズ状態検出回路 |
| JPH02128461A (ja) * | 1988-11-07 | 1990-05-16 | Nec Corp | 集積回路 |
| JPH03147351A (ja) * | 1989-11-01 | 1991-06-24 | Nec Eng Ltd | 集積回路パッケージ |
-
1991
- 1991-09-12 JP JP3232110A patent/JPH0575031A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH021145A (ja) * | 1987-11-12 | 1990-01-05 | Honeywell Inc | ヒューズ状態検出回路 |
| JPH02128461A (ja) * | 1988-11-07 | 1990-05-16 | Nec Corp | 集積回路 |
| JPH03147351A (ja) * | 1989-11-01 | 1991-06-24 | Nec Eng Ltd | 集積回路パッケージ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011014853A (ja) * | 2009-07-06 | 2011-01-20 | Giga-Byte Technology Co Ltd | 保護回路 |
| TWI408792B (zh) * | 2009-07-06 | 2013-09-11 | Giga Byte Tech Co Ltd | 保護電路 |
| CN101989739A (zh) * | 2009-08-06 | 2011-03-23 | 技嘉科技股份有限公司 | 保护电路 |
| JP2014057471A (ja) * | 2012-09-13 | 2014-03-27 | Toyota Motor Corp | 車両の制御装置および車両 |
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