KR100215760B1 - 과전류에대하여안정한반도체메모리장치의리던던시디코더회로 - Google Patents
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Abstract
[청구 범위에 기재된 발명이 속한 기술분야]
EOS(Electric Over Stress), ESD(Electro Static Dishcharge) 테스트에서 발생하는 과전류에 대하여 보다 강화된 반도체 메모리 장치의 리던던시 회로
[발명이 해결하려고 하는 기술적 과제]
ESD 테스트 상에서 발생되는 과전류로 부터 내부회로 손상방지용인 리던던시 디코더의 트랜지스터의 게이트 산화막을 보호하는 방법을 제공함에 있다.
[발명의 해결방법의 요지]
한측에는 전원전압단자가 연결되는 제 1저항성수단의 타측과 연결되고 타측에는 접지전압 단자와 연결되는 퓨즈수단과, 게이트는 상기 제 1저항성수단의 출력단과 상기 퓨즈수단의 입력단에 공통 연결되고 한측에는 전원전압단자가 연결되며 테스트상에 발생되는 상기 과전류의 전압을 강하시키기 위한 제 2 저항수단의 타측에 소오스가 연결되는 피형 모오스 트랜지스터와, 드레인은 상기 피헝 모오스 트랜지스터의 드레인과 연결되고 게이트는 상기 피형 모오스 트랜지스터의 게이트와 연결되고 소오스는 접지전압단자와 연결되는 엔형 모오스 트랜지스터를 가지는 것을 요지로 한다.
[발명의 중요한 용도]
과전류로 부터 내부회로 손상방지용인 리던던시 디코더의 트랜지스터의 게이트 산화막을 보호하기 위한 반도체 메모리 장치의 리던던시 디코더 회로에 적합하다.
Description
제 1 도는 종래의 리던던시 디코더의 회로.
제 2 도는 종래의 다른 리던던시 디코더의 회로.
제 3도(3a),(3b)는 본 발명에 따른 리던던시 디코더의 회로 및 평면도.
제 4도(4a),(4b)는 본 발명에 따른 다른 리던던시 디코더의 회로 및 평면도.
본 발명은 반도체 메모리 장치에 있어서, 과전류에 의한 내부회로의 손상을 방지하기 위한 리던던시 디코더 회로에 관한 것으로, 특히 EOS(Electric Over Stress), ESD(Electro Static Dishcharge) 테스트에서 발생하는 과전류에 대하여 보다 강화된 반도체 메모리 장치의 리던던시 회로에 관한 것이다.
일반적으로, 반도체 메모리 장치에 있어서 상기 EOS, ESD 테스트에서 발생하는 과전류에 소자를 보호하기 위하여 내부회로 손상 방지용 회로를 구현하여 왔다.
일예로 전원전압과 접지전압사이에 직접 보호 트랜지스터를 구비하여 상기 ESD테스트에 의한 과전류로 부터 내부회로의 손상을 보호하였으나, 상기 보호 트랜지스터의 게이트에 퓨즈가 연결된 경우에는 상기 보호 트랜지스터의 게이트 산화막부분이 상기 과전류에 의하여 파괴되어 전류가 전원전압에서 접지전압으로 직접 이동하는 결과가 초래되었다.
제 1 도는 종래의 내부회로 손상방지용인 리던던시 디코더의 회로를 도시하고 있다.
한측에는 전원전압과 연결되는 저항성수단(3)과, 한측에는 상기 저항성수단(3)의 출력단과 연결되고 타측에는 접지전압과 연결되는 퓨즈수단(4)과, 소오스는 전원전압과 연결되고 게이트는 상기 퓨즈수단(4)의 입력단과 상기 저항성수단(3)의 출력단에 공통 연결된 피형 모오스 트랜지스터(1)와, 드레인은 상기 피형 모오스 트랜지스터(1)의 드레인과 연결되고 게이트는 상기 피형모오스 트랜지스터(1)의 게이트와 연결되고 소오스는 접지전압과 연결된 엔형 모오스 트랜지스터(2)로 구성된다.
상기 구성에서 상기 ESD 테스트를 할 경우에 발생하는 과전류가 저항값이 큰 저항성수단(3) 방향으로 이동하지 못하고 상기 전원전압과 연결된 상기 피형모오스 트랜지스터(1)로 이동하는 과정에서 상기 피형 모오스 트랜지스터(1)의 게이트 산화막의 파괴로 인하여 전원전압에서 퓨즈수단(4)를 통해서 직접 접지전압으로 전류의 흐름이 발생하는 문제점이 있다.
제 2 도는 종래의 다른 내부회로 손상방지용인 리던던시 디코더 회로를 도시하고 있다.
한측에는 전원전압과 연결되는 퓨즈수단(17)과, 한측에는 상기 퓨즈수단(7)의 출력단과 연결되고 타측에는 접지전압과 연결되는 저항성수단(8)과, 소오스는 전원 전압과 연결되고 게이트는 상기 퓨즈수단의 출력단과 상기 저항성수단의 입력단을 공동연결하는 피형 모오스 트랜지스터(5)와, 드레인은 상기 피형 모오스 트랜지스터(1)의 게이트와 연결되고 소오스는 접지전압과 연결된 엔형 모오스 트랜지스터(6)로 구성된다.
상기 구성에서 상기 ESD 테스트를 할 경우에 과전류가 상기 퓨즈수단(7)을 통해 서 흐르다가 저항값이 큰 상기 저항성수단(8) 방향으로 흐르지 못하고 상기 엔형 모오스 트렌지스터(6)의 게이트 산화막을 파괴하여 전원전압에서 접지전압으로 흐르게 되는 것이다.
이러한 ESD 테스트 상에서 발생되는 과전류로 인하여 상기 트랜지스터의 산화막이 파괴되어 수율의 감소를 가져오는 문제점이 있다.
따라서, 본 발명의 목적은 ESD 테스트 상에서 발생되는 과전류로 부터 내부회로 손상방지용인 리던던시 디코더의 트랜지스터의 게이트 산화막을 보호하는 회로를 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, ESD 테스트 상에시 발생되는 과전류로 부터 내부회로 손상방지용인 리던던시 디코더의 트랜지스터의 게이트 산화막을 보호하기 위한 반도체 메모리 장치의 리던던시 디코더 회로에 있어서 : 일측이 전원전압단자와 연결된 제 1 저항성수단의 타측과 연결되고 타측이 접지전압단자에 연결되는 퓨즈수단과; 전원전압단자에 연결되는 제 2 저항수단과; 게이트가 상기 제 1 저항성수단의 출력단과 상기 퓨즈수단의 입력단에 공통 연결되고 일측에는 전원전압단자가 연결되며 테스트시에 발생되는 과전류의 전압을 강하시키기 위한 상기 제 2 저항수단의 타측에 소오스가 연결되는 피형 모오스 트랜지스터와; 드레인이 상기 피형 모오스 트랜지스터의 드레인과 연결되고 게이트는 상기 피형 모오스 트랜지스터의 게이트와 연결되고 소오스는 접지전압단자와 연결되는 엔형 모오스 트랜지스터를 가지는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
제 3도(3a),(3b)는 본 발명에 따른 내부회로 손상방지용인 리던던시 디코더 회로 및 평면도를 도시하고 있다. 제 3도(3a),(3b)를 참조하면, 한측에는 전원전압 단자가 연결되는 제 1 저항성수단(3)의 타측과 연결되고 타측에는 접지전압 단자와 연결되는 퓨즈수단(4)과, 게이트는 상기 제 1 저항성수단(3)의 출력단과 상기 퓨즈수단(4)의 입력단에 공통 연결되고 한측에는 전원전압단자가 연결되며 ESD 테스트상에 발생되는 과전류의 전압을 강하시키기 위한 제 2 저항수단(10)의 타측에 소오스가 연결되는 피형 모오스 트랜지스더와(1), 드레인은 상기 피형 모오스 트랜지스터(1)의 드레인과 연결되고 게이트는 상기 피헝 모오스 트랜지스터(1)의 게이트와 연결되고 소오스는 접지전압단자와 연결되는 엔형 모오스 트랜지스터(2)를 가진다.
따라서,상기한 바와 같은 본 발명을 따르면, 상기 ESD테스트시에 발생되는 과전류로 부터 상기 피형 모오스 트랜지스터(1)의 게이트 산화막의 파괴가 상기 제 2 저항수단(10)의 작용에 의해 방지되어 전원전압에서 접지전압으로 직접 흐르는 전류를 제한할 수 있는 효과가 있다. 여기서, 상기 과전류는 완전한 과도전류를 가리키는 것이 아니며, 펄스성분의 완전한 과도전류는 회로의 초단에 통상설치된 서지방지회로에 의해 후단으로의 유입이 거의 차단되기 때문에 정적인 전류 성분이다. 상기 제 2 저항수단(10)의 재질은 폴리실리콘 또는 액티브 저항으로 이루어질 수 있다.
제 4 도(4a) 및 (4b)는 본 발명에 따른 다른 리던던시 디코더 회로 및 평면도를 도시하고 있다. 제 4 도(4a) 및 (4b)를 참조하면, 전원전압 단자가 연결되는 퓨즈수단(7)과, 한측에는 상기 퓨즈수단(7)의 출력단과 연결되고 타측에는 접지전압 단자와 연결되는 제 1 저항성 수단(8)과, 게이트 상기 제 1 저항성수단(8)의 입력단과 상기 퓨즈수단(7)의 출력단에 공통연결되고 소오스는 전원전압 단자와 연결되는 피형 모오스 트랜지스터와(5), 게이트는 상기 피형 모오스 트랜지스터(5)의 게이트단자와 연결되고 드레인은 상기 피형 모오스 트랜지스터(5)의 드레인단자와 연결되고 소오스는 과전류의 전압강하를 일으키는 제 2 저항성수단(20)의 일측에 연결되는 엔형 모오스 트랜지스터(6)를 가진다. 따라서, 상기한 바와 같은 본 발명을 따르면, 상기 엔형 모오스 트랜지스터(6)의 소오스에 저항성수단(20)이 연결되어 전압강하 작용을 하기 때문에, 상기 과전류로 인해 상기 엔형 모오스 트랜지스터(6)의 게이트 산화막이 파괴되는 것을 방지되어 전원전압에서 접지전압으로 직접 흐르는 전류를 제한할 수 있는 효과가 있다.
Claims (3)
- 인가되는 과전류로 부터 내부회로 손상방지용인 리던던시 디코더내의 트랜지스터의 게이트 산화막을 보호하기 위한 반도체 메모리 장치의 리던던시 디코더 회로에 있어서: 일측이 전원전압단자와 연결된 제 1 저항성수단의 타측과 연결되고 타측이, 접지전압단자에 연결되는 퓨즈수단과; 전원전압단자에 연결되는 제 2 저항수단과; 게이트가 상기 제 1 저항성수단의 출력단과 상기 퓨즈수단의 입력단에 공통 연결되고 일측에는 전원전압단자가 연결되며 테스트시에 발생되는 과전류의 전압을 강하시기키기 위한 상기 제 2 저항수단의 타측에 소오스가 연결되는 피형 모오스 트랜지스터와; 드레인이 상기 피형 모오스 트랜지스터의 드레인과 연결되고 게이트는 상기 피형 모오스 트랜지스터의 게이트와 연결되고 소오스는 접지전압단자와 연결되는 엔형 모오스 트랜지스터를 가지는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 디코더 회로.
- 제 1항에 있어서; 상기 제 2 저항수단의 재질은 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 디코더 회로.
- 제 1항에 있어서; 상기 제 2 저항 수단의 재질은 액티브 저항으로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 디코더 회로.
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