KR100608437B1 - 다이오드를 이용한 정전 방전 보호회로 - Google Patents

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Abstract

본 발명은 다이오드를 이용한 정전 방전 보호회로에 관한 것이다.
본 발명의 다이오드를 이용한 정전 방전 보호회로는 반도체 소자의 정전 방전 보호회로에 있어서, 게이트단자가 소오스단자 및 그라운드로 연결된 GGNMOS; 상기 GGNMOS의 드레인단자와 드레인단자가 연결된 PMOS; 상기 PMOS의 소오스단자와 연결되고 전압을 공급하는 VDD; 상기 PMOS의 소오스단자와 VDD 사이에 연결된 N-diode 및 P-diode; 상기 GGNMOS의 소오스단자와 연결되고 그라운드 준위를 제공하는 VSS; 상기 GGNMOS와 VSS 사이에 연결된 N-diode 및 P-diode;및 상기 GGNMOS의 드레인단자 및 PMOS의 드레인단자와 연결되고 외부와 전기적으로 연결된 Pad를 포함하여 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 다이오드를 이용한 정전 방전 보호회로는 Internal fail을 방지 하기 위하여 NMOS ESD 트랜지스터 및 PMOS ESD 트랜지스터의 뒷단에 N-diode와 P-diode를 병렬로 구성하여 각각 배치함으로써 Chip 내부로 흘러 들어가는 ESD stress를 지연 및 방지하는 효과가 있고, 작은 면적으로 ESD stress로부터 안전하게 chip 내부를 보호할 수 있는 장점이 있다.
ESD, GGNMOS, Internal fail, 정전 방전 보호회로

Description

다이오드를 이용한 정전 방전 보호회로{ESD protection circuit using diode}
도 1은 종래의 normal ESD 보호회로.
도 2는 본 발명의 다이오드를 이용한 ESD 보호회로.
<도면의 주요부분에 대한 부호의 설명>
101. 병렬 구조의 N-diode 및 P-diode 102. PMOS
103. GGNMOS 104. Pad
본 발명은 다이오드를 이용한 정전 방전 보호회로에 관한 것으로, 보다 자세하게는 Internal fail을 방지 하기 위하여 NMOS ESD 트랜지스터 및 PMOS ESD 트랜지스터의 뒷단에 N-diode와 P-diode를 병렬로 구성하여 각각 배치하여 Chip 내부로 흘러 들어가는 ESD stress를 지연 및 방지하는 다이오드를 이용한 정전 방전 보호 회로에 관한 것이다.
최근의 고집적 반도체 회로는 인체의 접촉 등으로 인하여 발생되는 정전기(또는 정전 방전)로부터 유입되는 고전압에 대하여 매우 민감하게 영향을 받는다. 그러한 정전 방전(electrostatic discharge; ESD) 현상은 일시에 고전압이 칩 내부로 유입되기 때문에, 집적 회로 내에 형성된 얇은 절연막의 파괴 또는 채널 단락과 같은 집적 회로 칩의 동작 불능 상태로 만드는 결과를 쉽게 초래한다.
이를 방지하기 위하여, 일반적으로 집적 회로 칩에는 입력 보호 기능의 일환으로서, 정전 방전 보호 회로가 설계된다. 그러한 정전 방전(ESD) 보호 회로들은 순간적으로 유입되는 고전압(transient high voltage) 또는 고전류(transient high current)가 칩 내의 다른 회로들로 유입되지 않도록 사전에 방전시켜 주는 기능을 한다.
ESD test 결과는 크게 I/O 관련 fail인 Pin leakage fail과 내부(Internal) fail인 IDD 관련 fail로 나누어 진다. I/O fail은 Pin number가 나오기 때문에 분석 및 수정이 쉽지만 Internal fail은 fail의 위치 분석 및 수정이 매우 어렵다.
이러한 Internal fail의 원인은 대부분은 I/O design rule보다 core design rule이 취약 하기 때문에 ESD 보호 회로가 동작하기 전에 내부로 흘러 들어온 stress에 의해 damage를 받기 때문이다.
도 1은 종래의 normal ESD 보호회로를 나타낸 것이다. 도 1에 도시된 바와 같이 종래의 일반적인 ESD보호 회로는 GGNMOS(Gate ground NMOS)단(12)과 PMOS단(11)으로 구성되는데 VSS GND mode GGNMOS를 기준으로 설명하면 (-)ESD stress 인 가 시는 GGNMOS의 (N+)Drain과 (P)-well 간의 순방향 Diode 동작으로 쉽게 stress를 소화 할 수 있으므로 거의 문제가 되지 않는다.
반대로 같은 mode에서 (+)ESD stress인가 시 (N+)Drain과 (P)-well은 역방향이 되므로 정합 파괴 전압(Junction breakdown voltage)가 되기 전까지는 ESD stress를 소화시킬 수 없게 된다.
그러나, ESD stress는 정합 파괴 전압이 되기 전까지 GGNMOS 앞단에 있는 것이 아니라 보다 쉽게 VSS의 GND로 갈 수 있는 pass를 찾게 되는데 앞에서 말했듯이 ESD 보호회로는 VDD에 연결되는 PMOS와 같이 구성되어 있기 때문에 인가된 (+)ESD stress는 GGNMOS가 정합 파괴 전압 값이 되기 전까지 순방향 Diode인 PMOS를 통과하여 VDD line을 타고 Chip 내부로 흘러 들어 가게 된다. 이렇게 VDD line을 타고 들어온 ESD stress는 그라운드(Ground)인 VSS로 흘러 가려 하는 경향이 있으며, Chip 내부 지역의 가장 취약한 부분을 파괴 하면서 VSS로 이동 하여 Internal fail을 유발 시키게 된다.
본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, Internal fail을 방지 하기 위하여 NMOS ESD 트랜지스터 및 PMOS ESD 트랜지스터의 뒷단에 N-diode와 P-diode를 병렬로 구성하여 각각 배치하여 Chip 내부로 흘러 들어가는 ESD stress를 지연 및 방지하도록 하는 다이오드를 이용한 정전 방전 보호회로를 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 반도체 소자의 정전 방전 보호회로에 있어서, 게이트단자가 소오스단자 및 그라운드로 연결된 GGNMOS; 상기 GGNMOS의 드레인단자와 드레인단자가 연결된 PMOS; 상기 PMOS의 소오스단자와 연결되고 전압을 공급하는 VDD; 상기 PMOS의 소오스단자와 VDD 사이에 연결된 N-diode 및 P-diode; 상기 GGNMOS의 소오스단자와 연결되고 그라운드 준위를 제공하는 VSS; 상기 GGNMOS와 VSS 사이에 연결된 N-diode 및 P-diode;및 상기 GGNMOS의 드레인단자 및 PMOS의 드레인단자와 연결되고 외부와 전기적으로 연결된 Pad를 포함하여 이루어진 다이오드를 이용한 정전 방전 보호회로에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2는 본 발명의 다이오드를 이용한 ESD 보호회로를 나타낸 것이다. 도 2에 도시된 바와 같이 Internal fail을 방지하기 위해 GGNMOS(103) 및 PMOS(102) 각각의 뒷단에 병렬 구조의 N-diode 및 P-diode(101)를 연결함으로써, 종래 구조에서 ESD stress가 순방향 diode인 PMOS를 통과하여 VDD line을 타고 chip 내부로 흘러가는 현상을 방지하게 된다. 즉, 양방향이 모두 순방향 특성을 갖게 됨으로 Chip 동작이나, 작은 면적으로 ESD stress를 충분이 소화할 수 있다.
ESD stress는 최대 stress 점까지 10nsec를 넘지 않는데, 위와 같이 병렬 구 조의 P-diode 및 N-diode를 삽입 함으로써 Chip 내부로 흘러 들어가는 ESD stress를 지연 시킬 수 있게 된다. 이 지연 시간을 통하여 GGNMOS의 정합 BV로 ESD stress를 소화 할 수 있는 시간을 얻게 됨으로써 Chip 내부로 흘러 들어가는 ESD stress를 방지 할 수 있게 된다.
GGNMOS(103) 뒷단에 연결된 N-diode는 (-)ESD stress를 소화하며, PMOS(102) 뒷단에 병렬로 연결된 N-diode 및 P-diode(101)가 GGNMOS 정합 BV시간 전까지 ESD stress를 지연하고 GGNMOS 정합 BV에 의한 BJT(Bipolar junction transistor) 동작에 의해 ESD stress를 소화하게 된다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
본 발명의 다이오드를 이용한 정전 방전 보호회로는 Internal fail을 방지 하기 위하여 NMOS ESD 트랜지스터 및 PMOS ESD 트랜지스터의 뒷단에 N-diode와 P-diode를 병렬로 구성하여 각각 배치함으로써 Chip 내부로 흘러 들어가는 ESD stress를 지연 및 방지하는 효과가 있고, 작은 면적으로 ESD stress로부터 안전하게 chip 내부를 보호할 수 있는 장점이 있다.

Claims (4)

  1. 반도체 소자의 정전 방전 보호회로에 있어서,
    게이트단자가 소오스단자 및 그라운드로 연결된 GGNMOS;
    상기 GGNMOS의 드레인단자와 드레인단자가 연결된 PMOS;
    상기 PMOS의 소오스단자와 연결되고 전압을 공급하는 VDD;
    상기 PMOS의 소오스단자와 VDD 사이에 연결된 N-diode 및 P-diode;
    상기 GGNMOS의 소오스단자와 연결되고 그라운드 준위를 제공하는 VSS;
    상기 GGNMOS와 VSS 사이에 연결된 N-diode 및 P-diode; 및
    상기 GGNMOS의 드레인단자 및 PMOS의 드레인단자와 연결되고 외부와 전기적으로 연결된 Pad
    를 포함하여 구성됨을 특징으로 하는 다이오드를 이용한 정전 방전 보호회로.
  2. 제 1항에 있어서,
    상기 PMOS와 VDD 사이에 병렬 연결된 N-diode 및 P-diode는 상기 NMOS의 정합 BV 시간 전까지 ESD stress를 지연하는 것을 특징으로 하는 다이오드를 이용한 정전 방전 보호회로.
  3. 제 1항에 있어서,
    상기 PMOS와 VDD 사이에 병렬 연결된 N-diode 및 P-diode는 상기 PMOS의 특성을 순방향 특성으로 바꾸어 ESD stress를 소화하는 것을 특징으로 하는 다이오드를 이용한 정전 방전 보호회로.
  4. 제 1항에 있어서,
    상기 GGNMOS와 VSS 사이에 병렬 연결된 N-diode 및 P-diode는 N-diode 특성을 통해 (-)ESD stress를 소화하여 Internal fail을 방지하는 것을 특징으로 하는 다이오드를 이용한 정전 방전 보호회로.
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