JP4402109B2 - 低電圧nmos型静電気放電クランプ - Google Patents

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Description

本発明は概して半導体分野に関する。特に、本発明は低電圧静電気放電クランプに関する。

静電気放電(ESD)はほとんどの種類の集積回路にとって信頼性上重要な現象である。コアの回路部分を保護するために、回路設計者は回路に並列接続されて入力/出力(I/O)パッドを接地に接続する構成の保護素子を使用することができる。しかしながら、低いクランプ電圧を維持しつつ大きなESD電流をコアの回路に影響しないように逃がすことができ、占有面積がかなり小さく、かつ既存のICプロセス技術を利用することができるESD保護素子を実現することは特に難しい作業である。

ESD保護素子は寄生動作を行ない、かつ負荷の掛かる領域を最小限に抑えつつ大きな保護機能を提供する必要がある。更に、ESD保護素子は、大きく、かつ保護素子自体の面積通りの大きさの素子故障電流(保護素子が不良に至る電流)を示す必要がある。

回路をESDから保護するための手法が十分なものとなっていないのは、ボディが浮遊電位となる構成のnチャネル金属酸化物半導体(NMOS)素子を使用するからである。ボディが浮遊電位となる構成のNMOSトランジスタは、ESDクランプとして、かつ大概は良好なESD保護として使用することができる。しかしながら、この技術には、大きな直流電流(DCリーク)が流れ、そしてラッチアップに対して非常に弱いという問題がある。NMOSトランジスタの場合、例えばDCリークはドレインからソースに流れる不所望な電流となって現われる。ラッチアップは、例えばNMOSが形成する寄生サイリスタ構造及びこの構造の隣接素子に何かの拍子でトリガーが掛かってこれらの構造及び素子が動作すると生じる。

従って、DCリークが小さく、かつラッチアップ耐性の高い良好なESD保護特性を示す素子が必要になる。

本発明及び本発明の種々の特徴及び利点について、添付の図に例示され、次の記述に詳細が示され、かつ本発明を制限しない実施形態を参照しながら更に完全な形で説明する。公知の出発材料、処理技術、構成要素、及び機器に関する記述は、本発明の細部が不必要に不明瞭にならないようにするために省略する。しかしながら、本発明の特定の実施形態を示しながら、詳細な記述及び特定の実施例を例示のためにのみ提供するのであって、本発明を制限するために提供するのではないことを理解されたい。この技術分野の当業者には本開示から、種々の置き換え、変更、追加、及び/又は再構成を本発明の重要なコンセプトに示される技術思想及び/又は技術範囲から逸脱しない範囲において為し得ることが明らかになるものと考えられる。

本発明の一の態様によれば、一の方法において、回路を静電気放電から保護するが、この保護は、抵抗体−pウェル接続(resistor p−well connected:抵抗及びpウェルを接続する構成)型トランジスタを入力/出力パッド及び接地に、回路に並列になるように接続することにより行われる。

本発明の別の態様によれば、抵抗体−pウェル接続型トランジスタは、基板、基板内の絶縁構造、絶縁構造に隣接する絶縁層、絶縁層及び絶縁構造に隣接するウェル、ウェル内
の第1不純物領域、ボディを制御する第1不純物領域に隣接する第1電極取出し部、ウェル内の第2不純物領域、ソースを画定する第2不純物領域に隣接する第2電極取出し部、ウェルに隣接する誘電体層、ゲートを画定する誘電体層に隣接する第3電極取出し部、ウェル内の第3不純物領域、ドレインを画定する第3不純物領域に隣接する第4電極取出し部、及び第1電極取出し部と第2電極取出し部との間に接続される抵抗素子を含む。

本明細書の一部を構成する添付の図は本発明の幾つかの態様を示すために提供される。本発明に関する、かつ本発明が備えるシステムの構成要素及び動作に関するコンセプトは、例示の、従って制限的ではない図示の実施形態を参照することにより一層容易に理解でき、かつ一層明確になる。これらの図においては、同様の参照番号(これらの番号が複数の図に渡って現われる場合)は同じ、または同様な構成要素を指す。本発明についての理解は、これらの図の一つ以上を本明細書の記述に関連付けながら参照することにより一層深まる。ここで、図に示す形状は必ずしも寸法通りには描かれていないことに留意されたい。

図1を参照すると、先行技術によるESD保護システム100の組合せ回路及びブロック図が示される。ボディ102、ゲート103、ソース104、及びドレイン105を有するフローティングボディ型トランジスタ(またはクランプ)101は、I/Oパッド110にドレイン105を通して、そして接地120にソース104を通して接続される。ゲート103はソース104に接続される。回路または回路コア130はドレイン105に、そしてソース104に、フローティングボディ型トランジスタ101に並列になるように接続される。

フローティングボディ型トランジスタ101はnチャネル金属酸化物半導体(NMOS)トランジスタまたは接合絶縁構造のNMOSトランジスタ(isolated NMOS transistor)などとすることができる。ボディ102はフローティング(浮遊)である、すなわちボディの取出し部の電圧が不定である。

動作状態においては、フローティングボディ型トランジスタ101は、このトランジスタが寄生の横方向NPNトランジスタ動作を示すので(電圧を固定する)クランプとして機能することができる。フローティングボディ型トランジスタはブレークダウンモードにおいてバイポーラ接合トランジスタ(bipolar junction transistor:BJT)として動作し、このモードのBJTは通常、非常に大きな電流をその低い「オン」抵抗によって流すことができるので、合計消費電力を小さくすることができる。理想的には、ESDが生じている間は、回路130に損傷が生じる前にフローティングボディ型トランジスタ101がオンする(トランジスタが導通する)。フローティングボディ型トランジスタ101は通常の回路動作の間はオフしている(非導通である)。

図2を参照すると、本発明の例示としての実施形態によるESD保護システム200の組合せ回路及びブロック図が示される。ボディ202、ゲート203、ソース204、及びドレイン205を有するESD保護トランジスタ(またはクランプ)201は、I/Oパッド110にドレイン205を通して、そして接地端子120にソース204を通して接続される。ゲート203はソース204に接続される。ボディ202はソース204に抵抗体206を通して接続される。回路130はドレイン205に、そしてソース204に、ESD保護トランジスタ201に並列になるように接続される。実際には、ESD保護トランジスタ201は「オンチップ(on−chip)」とすることができる、すなわち回路130と同じ半導体基板に形成することができる。

一の実施形態では、ESDクランプ201は、抵抗体−pウェル接続型(resistor p−well connected)トランジスタ201とすることができ抵抗体
−pウェル連結型(resistor p−well tied:RPWT)トランジスタ201とも呼ぶ。RPWTトランジスタ201はRPWTnチャネル金属酸化物半導体(NMOS)トランジスタまたは接合絶縁構造のRPWTNMOSトランジスタなどとすることができる。

別の実施形態では、ESDクランプ201は、抵抗体−nウェル接続型(resistor n−well connected)トランジスタ201とすることができる。抵抗体−nウェル接続型トランジスタ201はpチャネル金属酸化物半導体(PMOS)トランジスタまたは絶縁PMOSトランジスタなどとすることができる。

動作状態においては、RPWTトランジスタ201はNPN接合トランジスタと見なすことができる。寄生の横方向NPN動作プロセスが「オン」すると、ドレイン205がコレクタとして機能し、ソース204がエミッタとして機能し、そしてボディ202がベースとして機能するので、回路130を有効に保護することができる。ESD電流がRPWTトランジスタ201を、I/Oパッド110から接地120に流れる。NPNトランジスタの動作はこの技術分野の当業者に公知である。RPWTトランジスタ201が「オフ」すると、抵抗体206がドレイン205からソース204に向かう直流リーク電流を小さくすることができ、かつRPWTトランジスタ201がラッチアップするのを防止することができる。

本発明においては、抵抗性素子をクランプ201のボディ202とソース204との間に接続する。一の実施形態では、抵抗体206を抵抗性素子として使用することができる。別の実施形態では、トランジスタまたはスイッチを抵抗性素子として使用することができる。

図3を参照すると、本発明の例示としての実施形態によるESD保護システム250の組合せ回路及びブロック図が示される。スイッチ207は、例えばNMOSトランジスタとすることができる。本実施形態では、スイッチのドレイン208はESDクランプ201のボディ202に接続され、スイッチのソース209はESDクランプ201のソース204に接続され、そしてスイッチのゲート210は電圧源VDDに接続される。一の実施形態では、電圧源VDDは回路コア130が使用する電源と同じである。

動作状態においては、電圧源VDDがオンすると、スイッチ207は低抵抗(オン状態)を示す。電圧源VDDがオフすると、スイッチ207は高抵抗(オフ状態)を示す。このようにスイッチ207は、電源がオフすると抵抗として有効に機能する。この技術分野の当業者が本開示を一読することにより理解することであるが、ESD現象は、電源がオフし、回路を人が触って扱うときに生じ易い。

図4を参照すると、本発明の例示としての実施形態による接合絶縁構造のRPWTNMOSトランジスタ(またはクランプ)300の断面が示される。p基板302はnウェルリング303に、かつn型不純物層304に隣接する。nウェルリング303及びn型不純物層304によってpウェル305がp基板302から絶縁される。p+領域306、第1n+領域307、及び第2n+領域308はpウェル305に隣接する。

第1電極取出し部309は、ボディ202を制御するp+領域306に隣接する。第2電極取出し部311は、ソース204を形成する第1n+領域307に隣接する。第1電極取出し部309は、第2電極取出し部311に抵抗体317を通して接続される。誘電体層313はpウェル305に、かつ第1及び第2n+領域307,308に隣接する。誘電体層313はまた、ゲート203を制御する第3電極取出し部314に隣接する。一の実施形態では、誘電体層313は二酸化シリコン層(SiO)とすることができる。
第3電極取出し部314は第2電極取出し部311に隣接し、この取出し部311はゲート203をソース204に直接接続する。第4電極取出し部315は、ドレイン205を画定する第2n+領域308に隣接する。

一の実施形態では、nウェルリング303は、例えばディープトレンチアイソレーション構造のような別の絶縁構造に置き換えることができる。別の実施形態では、第1、第2、第3及び第4電極取出し部309,311,314,315は金属取出し部とすることができる、または例えばポリシリコンのような他のどのような導電材料によっても作製することができる。

接合絶縁構造のRPWTNMOSトランジスタ300は、例えば図2に示すESD保護システム200のRPWTトランジスタ201として使用することができる。一の実施形態では、抵抗体317はpウェル305の内部に設ける(pウェル305それ自体の一部とする)ことができる。

接合絶縁構造のRPWTNMOSトランジスタ300が「オン」すると、電子なだれ(アバランシェ増倍現象)がドレイン接合を逆バイアスすることにより生じ、ホールがドリフトしてボディ電位を高くし、そしてソース−pウェルにより形成されるダイオードが順バイアスされてソース204がNPNトランジスタのエミッタとして機能し、ボディ202がNPNトランジスタのベースとして機能し、そしてドレイン205がNPNトランジスタのコレクタとして機能する。接合絶縁構造のRPWTNMOSトランジスタ300が「オフ」すると、抵抗体317によってドレイン205からソース204に流れるDCリーク電流を小さくすることができ、かつトランジスタ300がラッチアップするのを防止することができる。

図5を参照すると、図2または図3に詳細が示されるようなRPWTクランプのトランスミッションラインパルス(TLP:幅の狭い安定した矩形波パルス)曲線402特性が、図1に詳細が示されるような先行技術によるクランプのTLP曲線401特性と比較される形で示され、この図によって本発明の一の態様が分かる。縦軸はESD保護素子を流れるESD電流をミリアンペアで示す。横軸は保護素子の両端に掛かる電圧をボルトで示す。

トランスミッションラインパルステストは、ESD現象を模擬し、ESD破壊テストに使用することができる公知の電気解析ツールである。第1の×印403はRPWTクランプが不良に至るポイントを示し、第2の×印404は先行技術によるクランプが不良に至るポイントを示す。曲線401,402はほぼ同じであり、本明細書に開示するRPWTクランプが先行技術によるフローティングボヂィ型クランプのESD特性と同様なESD特性を有することを示している。

図6を参照すると、図2または図3に詳細が示されるようなRPWTクランプの直流(DC)リーク電流曲線501(中抜きの円)特性が、図1に詳細が示されるような先行技術によるクランプの別のDCリーク電流曲線502(中抜きの方形)特性と比較される形で示され、この図によって本発明の一の態様が分かる。縦軸はESD保護素子を流れるDCリーク電流をアンペアで示す。横軸は保護素子の両端に掛かる電圧をボルトで示す。

直流リークテストを使用して、DC電圧がトランジスタのドレインを正電位とし、ソースを負電位としてこられの間に印加されるときにトランジスタのドレインからソースに流れるリーク電流を測定することができる。図6に示すように、図5に示すESD特性と同様なESD特性を維持しながら、RPWTクランプ501のDCリーク電流は先行技術によるフローティングボディ型クランプ502のリーク電流よりもはるかに小さいことが分
かる。

別の実施形態においては、本発明では、RPWTトランジスタのゲートをソースに接続する別の抵抗性素子を使用し、ゲート接続による効果を利用してESD保護を更に強化する。本発明は、低い接合電圧を利用して絶縁され、かつそのボディがそのソースに抵抗体を通して接続される構造のNMOSトランジスタにより形成されるRPWTNMOSトランジスタを含むことができる。更に本発明では、RPWTNMOSトランジスタを使用して、DCリーク電流を最小化し、かつラッチアップの発生を最大限防止しつつ、低電圧MOS素子をESDから保護することができる。

本発明のRPWTトランジスタに使用する特定の製造プロセスはこの技術分野の当業者の技術レベルを用いて実施できるので、この製造プロセスによって記載の機能が実現する限りこの製造プロセスはここでは重要ではない。通常、本発明を実施する、または使用する場合、製造プロセスは先行技術から分かるように、必要な種々の設備及びエネルギー供給源、最終製品の予測される必要な適用形態、及び総合的な製造プロセスの必要性に基づいて選択することができる。

本明細書において使用する“a”または“an”という用語は、特に断らない限り、一つ、または一つよりも多い状態を指す。本明細書において使用する“substantially”という用語は、少なくとも所与の状態にほぼ近いことを意味する(例えば、好適には所与の状態の10%以内、更に好適には所与の状態の1%以内、そして最も好適には所与の状態の0.1%以内)。本明細書において使用する“another”という用語は、少なくとも2番目以降を意味する。本明細書において使用する“including”及び/又は“having”という用語は、“comprising”を意味する(すなわち、オープンランゲージ:権利範囲の解釈の場合、発明の本質を変更しない範囲で他の構成要件を含みうる用語)。本明細書において使用する“coupled”という用語は、必ずしも直接ではないが、そして必ずしも機械的ではないが、“connected”を意味する。

添付の請求項はmeans−plus−functionの制約(means−plus−functionの機能と当該開示された構造とを明確に関連付ける記載がない場合には、当該他の構造は米国特許法112条§6にいう「対応する」ものとは認められない」との判決による)を含むとは解釈されないものであると考える。本発明の構成の直下の構成を示す実施形態は添付の独立請求項及びこれらの請求項の等価物によって規定される。本発明の特定の実施形態は添付の従属請求項及びこれらの請求項の等価物によって差別化される。

先行技術によるESD保護システムの組合せ回路及びブロック図。 本発明の一実施形態を示すESD保護システムの組合せ回路及びブロック図。 本発明の一実施形態を示す別のESD保護システムの組合せ回路及びブロック図。 本発明の一実施形態を示す、接合絶縁構造のRPWTNMOSトランジスタの断面図。 本発明の一実施態様を示す、図2または図3に詳細が示されるようなRPWTクランプのトランスミッションラインパルス(TLP)曲線402特性、及び図1に詳細が示されるような先行技術によるクランプのTLP曲線401特性のグラフ。 本発明の一実施態様を示す、図2または図3に詳細が示されるようなRPWTクランプの直流リーク(DCリーク)電流曲線501特性、及び図1に詳細が示されるような先行技術によるクランプのDCリーク曲線502特性のグラフ。

Claims (2)

  1. 抵抗体及びpウェルを接続する構成のトランジスタであって、
    基板と、
    基板内の絶縁構造と、
    絶縁構造に隣接する絶縁層と、
    絶縁層及び絶縁構造に隣接するウェルと、
    ウェル内の第1不純物領域と、
    ボディを制御する第1不純物領域に隣接する第1電極取出し部と、
    ウェル内の第2不純物領域と、
    ソースを画定する第2不純物領域に隣接する第2電極取出し部と、前記ソースは接地に接続されていることと、
    ウェルに隣接する誘電体層と、
    ゲートを画定する誘電体層に隣接する第3電極取出し部と、
    ウェル内の第3不純物領域と、
    ドレインを画定する第3不純物領域に隣接する第4電極取出し部と、前記ドレインは保護されている回路のノードに接続されていることと、
    第1電極取出し部と第2電極取出し部との間に接続される抵抗性素子とを備えるトランジスタ。
  2. 第1端子が入力/出力パッドに接続され、かつ第2端子が接地端子に接続される構成の、少なくとも2つの端子を有する回路を保護する静電気保護回路であって、静電気保護回路は、抵抗体及びpウェルを接続する構成のトランジスタを備え、このトランジスタは前記抵抗体からなる抵抗性素子、ゲート、ならびに、前記pウェルを備えるボディ、及び該pウェルと逆の導電型を有するドレイン及びソースを有し、
    ドレインは入力/出力パッドに接続され、
    ソースは接地端子に接続され、
    ゲートはソースに接続され、
    前記ボディの取り出し電極と前記ソースとの間に前記抵抗性素子を接続する、静電気保護回路。
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