JP2003273227A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP2003273227A JP2002067940A JP2002067940A JP2003273227A JP 2003273227 A JP2003273227 A JP 2003273227A JP 2002067940 A JP2002067940 A JP 2002067940A JP 2002067940 A JP2002067940 A JP 2002067940A JP 2003273227 A JP2003273227 A JP 2003273227A
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Abstract

(57)【要約】 【課題】 素子数を減少させることによりチップサイズ
の縮小とコストの低減を可能にし、端子毎の保護電圧と
検出電圧のばらつきを押さえた過電圧検出回路を有する
半導体集積回路装置を提供する。 【解決手段】 過電圧が印加されると第１の電流Ｉが流
れる第１の負荷部と、第１の電流に比例した第２の電流
が流れる第２の負荷部とを持つカレントミラー回路を複
数の端子ａ〜端子ｍに接続し、この複数の端子の一つに
接続されたカレントミラー回路の第１の負荷部を、その
他の複数の端子に接続されたカレントミラー回路の第１
の負荷部として共用するとともに、この第１の負荷部を
過電圧保護回路とし、複数の端子に接続されたカレント
ミラー回路のそれぞれの第２の負荷部に、第２の電流を
検出する過電圧検出回路を個々に備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
の端子に過電圧や各種サージが侵入した場合に半導体集
積回路装置やその内部回路を保護する保護回路とその過
電圧検出回路を有する半導体集積回路装置に関する。
【０００２】
【従来の技術】半導体集積回路装置を使用した電子機器
が多様化とその利用形態の多様化に伴い、ノイズ、サー
ジ、静電気などの様々な形の過電圧が直接的に、或いは
人体などを通して間接的に電気回路に流入し、これらの
電子機器を破壊したり著しい障害を与えるケースが増加
している。又、これらの電子機器の製造現場にあっても
その対策は万全ではなく不良率を増加させる一要因とな
っている。
【０００３】そのため、電子回路や半導体集積回路で
は、過電圧が印加される危険性のある端子に保護回路を
設けることにより、本来の機能回路に過電圧が印加され
ないようにしている。
【０００４】図６と図７にそのような従来の過電圧保護
回路を示す。図６は従来の過電圧保護回路で、図７は従
来の過電圧保護回路に過電圧検出回路を付加したもので
ある。尚、図６と図７で同一の機能を持つものには同一
記号を付与している。
【０００５】図６で１０は端子ａ〜ｍを持つ半導体集積
回路装置を示し、端子ａ〜ｍにはそれぞれ直列に接続さ
れたｎ個のツェナーダイオードＺＤ１〜ＺＤ（ｎ）から
なる保護回路が接続され、最終のツェナーダイオードの
アノードは接地されている。又、図示していないが、そ
れぞれの端子には本来の内部回路の一端が保護回路の一
端と共に接続されている。
【０００６】このような構成において、半導体集積回路
装置１０の内部回路を、ある所定の電圧以上の電圧から
保護するためには、ツェナーダイオードの特性、すなわ
ちツェナー電圧とツェナーダイオードの個数を決定する
ことにより保護電圧を設定することができる。半導体集
積回路装置の内部回路を１００Ｖ以上の過電圧から保護
するためには、例えば、ツェナー電圧が１０Ｖのツェナ
ーダイオード１０個を端子ａ〜ｍにそれぞれ直列接続す
ることにより、端子ａ〜ｍに１００Ｖ以上の過電圧が印
加されても、ツェナーダイオードＺＤ１〜ＺＤ（ｎ）を
介してグランドに逆電流が流れ、不図示の内部回路に１
００Ｖより高い過電圧が流入することはない。又、端子
ａ〜端子ｍを介して不図示の内部回路に供給される本来
の信号電圧は、設定した保護電圧よりも低いので、例え
ば、５Ｖの信号電圧が端子ａに供給されても、ツェナー
ダイオードに逆電流が流れることはなく、信号電圧は本
来の内部回路に供給されることになる。
【０００７】次に、図７に図６の従来の保護回路に過電
圧検出回路を付加した回路を示す。１１は端子ａ〜ｍを
持つ半導体集積回路装置を示している。端子ａにはｎ個
のツェナーダイオードＺＤ１〜ＺＤ（ｎ）が直列に接続
され、保護回路を構成し、最終のツェナーダイオードの
アノードは抵抗Ｒ１を介して接地されていると同時に、
抵抗Ｒ１はその一端と他端がＮＰＮトランジスタＱ１の
ベースとエミッタにそれぞれ接続されている。又、図示
していないが、トランジスタＱ１のコレクタは、例えば
半導体集積回路装置の内部回路に接続されている。他の
端子も同様である。
【０００８】このような構成において、過電圧に対して
内部回路をツェナーダイオードで保護する仕組みについ
ては図６と同じなのでその説明は省略し、ここでは、抵
抗Ｒ１とトランジスタＱ１とにより構成される過電圧検
出回路について説明する。過電圧が逆電流Ｉ１となって
ツェナーダイオードＺＤ１〜ＺＤ（ｎ）と抵抗Ｒ１を介
してグランドに流れる時、抵抗Ｒ１の両端にはＩ１×Ｒ
１の電圧降下が発生して、トランジスタＱ１をＯＮの状
態にする。従って、そのコレクタを図示しない半導体集
積回路装置の内部回路に接続することにより、コレクタ
から過電圧検出信号を取り出して、該当する内部回路の
動作を一時的に、或いは、回路全体のリセットがされる
まで不能にしたりすることができる。
【０００９】
【発明が解決しようとする課題】前述の如く、従来の技
術では、過電圧が印加される可能性のある端子毎に多数
のツェナーダイオードを接続することが必要となり半導
体集積回路装置が大型化する。同時に、製造時の工数も
増加しコストアップの要因にもなる。更に、素子のばら
つきにより端子毎に保護する電圧に差異が生じる欠点も
ある。
【００１０】本発明は、かかる実情に鑑み、従来技術の
課題を克服し、素子数を減少させることによりチップサ
イズを縮小し、コストの低減を可能にしつつ、端子毎の
保護電圧のばらつきを押さえた過電圧検出回路を有する
半導体集積回路装置を提供しようとするものである。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明においては複数の端子に対する過電圧保護回
路と過電圧検出回路を備えた半導体集積回路装置であっ
て、過電圧が印加されると第１の電流が流れる第１の負
荷部と該第１の電流に比例した第２の電流が流れる第２
の負荷部を持つカレントミラー回路を前記複数の端子に
それぞれ接続し、前記複数の端子の一つに接続されたカ
レントミラー回路の第１の負荷部をその他の前記複数の
端子に接続されたカレントミラー回路の第１の負荷部と
して共用するとともに、この第１の負荷部を前記過電圧
保護回路とし、前記複数の端子に接続されたカレントミ
ラー回路のそれぞれの第２の負荷部を第２の電流を検出
する過電圧検出回路としたことを特徴とする半導体集積
回路装置である。
【００１２】さらに、本発明においては過電圧保護用ダ
イオードと、ベースとエミッタがそれぞれ共通接続され
該過電圧保護用ダイオードのアノードにエミッタが接続
された第１と第２のトランジスタとからなるカレントミ
ラー回路で構成される回路を１つ以上の端子に備えた半
導体集積回路装置において、半導体集積回路上で前記過
電圧保護用ダイオードのカソードをアノードを囲むよう
に形成するとともに、前記カソードで囲まれた領域内に
おいて、前記アノードを囲むように前記第１と第２トラ
ンジスタのそれぞれのコレクタを形成し、これらのコレ
クタに略平行になるように前記第１と第２トランジスタ
の共通ベースを形成することを特徴とする半導体集積回
路装置である。
【００１３】上記発明によれば、複数の端子に過電圧が
印加される可能性がある場合でも、過電圧に対する保護
回路を共通にすることで、各端子毎の過電圧の保護と検
出出力が可能となり、更に、素子数の低減、半導体集積
回路装置の小型化、コストの低減、素子のばらつきに起
因する検出電圧のばらつきの低減を図ることができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面を参照して説明する。図１は本発明の第１の実施形
態の一例であって、同図の中で図６及び図７と同一の符
号を付した部分は同一物または同一機能を表わし、基本
的な説明は省略する。
【００１５】図１に本発明の第１の実施形態に係る過電
圧検出回路を付加した過電圧保護回路を示す。２０は過
電圧が印加される可能性のある端子ａ〜ｍを持つ半導体
集積回路装置で、その端子ａには、エミッタとベースが
それぞれ共通接続されたＰＮＰトランジスタＱａ１とＱ
ａ２のエミッタが接続され、共通接続されたベースがト
ランジスタＱａ１のコレクタに接続され、それぞれのト
ランジスタのコレクタの下流に第１と第２の負荷部を有
するカレントミラー回路を構成している。端子ａは更
に、配線を介して図示しない内部回路に接続されてい
る。また、Ｄ１やＤ２で示される保護ダイオードや寄生
ダイオードを介して、電源またはグランドに接続されて
いる。
【００１６】又、一方のトランジスタＱａ１のコレクタ
には３個のツェナーダイオードＺＤ１〜ＺＤ３が直列に
接続され、その下流、すなわち第１の負荷部には、それ
ぞれのコレクタとベースが共通接続されたＮＰＮトラン
ジスタＴｒ４とＴｒ５が直列接続にして配され、Ｔｒ５
のエミッタが接地されている。又、他方のトランジスタ
Ｑａ２は、下流にあたる第２の負荷部において、そのコ
レクタが抵抗Ｒａを介して接地されている。抵抗Ｒａの
一端にはＮＰＮトランジスタＱａのベースが、他端には
トランジスタＱａのエミッタが接続され、過電圧を検出
した場合、コレクタから検出信号ａが出力される。
【００１７】端子ｂ〜ｍには、端子ｉを代表として説明
すると、端子ａの時と同様にＰＮＰトランジスタＱｉ１
とＱｉ２で構成されるカレントミラー回路の共通エミッ
タが接続されており、両者の共通ベースとトランジスタ
Ｑｉ１コレクタが接続されて、他の端子ａ〜ｈ、ｊ〜ｍ
の同じ個所に共通接続されている。一方、トランジスタ
Ｑｉ２のコレクタは端子ａの時と同様に抵抗Ｒｉを介し
て接地され、抵抗Ｒｉの両端はそれぞれＮＰＮトランジ
スタＱｉのベースとエミッタに接続されている。この場
合、そのコレクタから過電圧の検出信号ｉが出力され
る。
【００１８】次にその動作を説明する。今、トランジス
タＱｉ１、Ｔｒ４，Ｔｒ５がそれぞれＯＮできる電圧Ｖ
ｑ１、ＶＴ４、ＶＴ５と、ツェナーダイオードＺＤ１〜
ＺＤ３がそれぞれＯＮできるツェナー電圧ＶＤ１、ＶＤ
２、ＶＤ３の総和を超える電圧Ｖｉが端子ｉ印加される
と、電流ＩがトランジスタＱｉ１のコレクタからツェナ
ーダイオードＺＤ１〜ＺＤ３、トランジスタＴｒ４、Ｔ
ｒ５を介してグランドに流れる。この時、カレントミラ
ー回路を構成している他方のトランジスタＱｉ２のコレ
クタから抵抗Ｒｉを介して電流Ｉに比例した電流がグラ
ンドに流れ、抵抗Ｒｉの両端に電圧降下が発生してトラ
ンジスタＱｉをＯＮすることにより検出信号ｉが出力さ
れる。
【００１９】このように、本発明の第１の実施形態で
は、半導体集積回路装置の一つの端子に接続されたカレ
ントミラー回路の第１の負荷部にツェナーダイオードで
構成される過電圧保護回路を設けて、その他の端子に接
続されたカレントミラー回路の第１の負荷部として共用
するとともに、全てのカレントミラー回路の第２の負荷
部に、抵抗とトランジスタで構成される過電圧の検出回
路を配することにより、端子毎に多数のツェナーダイオ
ードを必要とせず、ある端子に過電圧が印加された場
合、その端子に接続される内部回路が確実に保護される
と共に、端子毎に過電圧検出を行うことが可能となる。
また、保護電圧も端子毎にばらつかず精度の高い過電圧
保護と検出を行うことができる。
【００２０】次に、図２と図３を参照し本発明の第２の
実施形態を説明する。図２は過電圧検出信号を出力する
回路に替えてヒューズを使用した構成である。
【００２１】図２で示す回路は本発明の第２の実施形態
に係る第１の回路構成であり、第１の実施形態において
抵抗ＲｉとトランジスタＱｉがヒューズＦｉに置き換え
られた構成である。例えば、端子ｉに過電圧が印加され
た場合、カレントミラー回路を構成するトランジスタＱ
ｉ１とＱｉ２、ツェナーダイオードＺＤ１〜ＺＤ３、ト
ランジスタＴｒ４とＴｒ５に係る動作は前述したとおり
である。この時、トランジスタＱｉ２のコレクタに流れ
る電流により溶断されるヒューズをその下流の第２の負
荷部に配することにより、過電圧が検出されたかどうか
の記憶手段として利用でき、後で端子毎の検査を行うこ
とにより過電圧が印加された端子を特定することができ
る。
【００２２】図３は本発明の第２の実施形態の第２の回
路例で、検出出力ｉが半導体集積回路装置２２の内部に
設けられた記憶手段のメモリーセルに入力されることを
除き、その構成と動作は本発明の第１の実施形態による
ものと、同じである。この場合、トランジスタＱｉから
の過電圧の検出信号ｉの出力が、端子ｉに印加された過
電圧の履歴情報としてメモリーセルに蓄積され、後で端
子毎の検査を行うことにより過電圧が印加された端子を
特定することができる。更に、端子毎の過電圧検出回
数、カレンダー機能付きのメモリーセルの場合は過電圧
の検出の日時をも履歴として記憶することが可能とな
り、図示しない読み出し回路により履歴情報を外部に取
り出すことも可能となる。
【００２３】尚、第１と第２の実施形態において、ＮＰ
ＮとＰＮＰバイポーラトランジスタとツェナーダイオー
ド３個を使用する回路について説明したが、本実施形態
はこれらに限定されるものではなく、半導体集積回路の
種類によりＰチャネルやＮチャネルのＭＯＳトランジス
タや、任意の数のツェナーダイオードやダイオードを使
用することができる。
【００２４】次に、図４と図５を参照し、本発明の第３
の実施形態を説明する。図４は半導体集積回路装置の電
源電圧に印加される過電圧に対する保護用のダイオード
を示し、同図の（Ａ）に等価回路、（Ｂ）に半導体集積
回路装置の断面図、（Ｃ）にその上面図を示す。図５
は、図４で示したダイオードの構成の中に、カレントミ
ラー回路を構成する２つのトランジスタを形成した構成
を示している。同図の（Ａ）に等価回路、（Ｂ）に半導
体集積回路装置の断面図、（Ｃ）にその上面図、（Ｄ）
に応用回路例１、（Ｅ）に応用回路例２を示す。
【００２５】半導体集積回路装置の場合、静電気などに
よるサージ電圧が任意の端子と電源またはグランド端子
に発生することがあり、通常、従来の回路では、図４
（Ａ）に示すような保護ダイオードＤ１のカソードを電
源端子Ｖｃｃやサージ電圧が印加される可能性のある端
子に接続し、アノードを抵抗などを介して接地させて、
ダイオードの降伏電圧以上のサージ電圧を吸収するよう
にしている。この保護ダイオードを半導体集積回路に形
成した構造例を図４の（Ｂ）と（Ｃ）とに示す。この例
の場合、Ｐ型半導体基板上に、Ｎ+の埋め込み層を設け
てからＮ-層を設け、更に、このＮ-層上にＰ型の保護ダ
イオードＤ１のアノード電極が形成され、その周囲を囲
むように電源端子Ｖｃｃに接続されるＮ型のカソード電
極が形成されている。
【００２６】本発明の第３の実施形態では、上記のよう
な構成において、図５（Ａ）に示すように、過電圧を検
出するため、カレントミラー回路を構成するＰＮＰトラ
ンジスタＱ１とＱ２を、ダイオードＤ１のカソード電極
が囲む領域の中に形成している。
【００２７】図５の（Ｂ）と（Ｃ）に、半導体集積回路
装置の構造例を示す。この例の場合、図４で説明した電
源端子Ｖｃｃに接続される保護ダイオードＤ１のカソー
ド電極が囲む領域内に、保護ダイオードＤ１のアノード
電極Ａを更に囲むように２つの独立したＰ型のトランジ
スタＱ１とＱ２のそれぞれのコレクタ電極ＣａとＣｂを
形成し、それぞれのコレクタ電極と並列に配するように
Ｎ型のトランジスタＱ１とＱ２の共通ベース電極Ｂを形
成することにより、共通ベースと共通エミッタを持った
トランジスタＱ１とＱ２を形成することができる。
【００２８】図５（Ａ）は図５（Ｂ）と（Ｃ）の等価回
路であり、実際の使用にあっては、保護電圧を上げるた
めに、図１で示したように、Ｃａから下流にツェナーダ
イオードやトランジスタを接続したり、過電圧検出を出
力するためＣｂに抵抗とトランジスタで構成される出力
回路を接続することもでき、目的に応じて回路を構成す
るようにしてもよい。その場合、過電圧が端子Ａや電源
端子Ｖｃｃを介して印加されると、保護ダイオードＤ１
と、トランジスタＱ１のコレクタの下流に接続された図
示しない素子を介して、過電圧による電流がグランドに
流れる。同時にトランジスタＱ２のコレクタにもその電
流に比例した電流が、図示しない素子を介してグランド
に流れるので、その電流を検出して過電圧検出の出力を
することができる。
【００２９】更に、図５（Ｄ）の応用回路例のように、
過電圧が印加される可能性のある複数の端子に本実施形
態に係る回路を使用することも可能である。ＺＤｎは過
電圧の大きさに応じてｎ個のツェナーダイオードが接続
されることを表している。更に、保護ダイオードとして
作用するＤ２は、この場合寄生ダイオードとして表して
いるので、破線で図示している。また図５（Ｅ）の応用
回路例のように、本発明の実施形態１と同様に、一つの
端子に接続されたカレントミラー回路の第１の負荷部
に、過電圧を吸収するツェナーダイオードを挿入して他
の端子に接続されたカレントミラー回路の第１の負荷部
として共用することも可能である。
【００３０】本発明の第３の実施形態によれば、保護用
のダイオードを半導体集積回路に形成する場合、形成す
る領域内にカレントミラー回路を構成するトランジスタ
を同時に形成することにより、半導体集積回路装置の端
子を介して印加される過電圧に対して内部回路を保護す
る保護回路とカレントミラー回路とを小さい面積で形成
することが可能となり、半導体集積回路装置の小型化に
寄与することができる。
【００３１】
【発明の効果】以上、説明したように本発明の過電圧検
出回路を有する半導体集積回路装置によれば、複数の端
子に過電圧が印加される可能性がある場合でも、過電圧
に対する保護回路を共通にすることで、各端子毎の過電
圧の保護と検出出力が少ない素子数で可能となり、更
に、半導体集積回路装置の小型化、コストの低減、素子
のばらつきに起因する検出電圧のばらつきの低減を図る
ことができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る過電圧検出回
路を付加した過電圧保護回路である。
【図２】 本発明の第２の実施形態に係る過電圧溶断ヒ
ューズ付きの過電圧保護回路である。
【図３】 本発明の第２の実施形態に係る過電圧の履歴
を記憶するメモリーセル付きの過電圧保護回路である。
【図４】 過電圧保護用ダイオードを示す図である。
【図５】 本発明の第３の実施形態に係る過電圧保護用
ダイオードとカレントミラー回路を示す図である。
【図６】 従来の過電圧保護回路である。
【図７】 従来の過電圧検出回路付きの過電圧保護回路
である。
【符号の説明】
１０ 半導体集積回路装置 ２２ 半導体集積回路装置 Ａ アノード電極 Ｂ 共通ベース電極 Ｃａ、Ｃｂ コレクタ電極 Ｄ１、Ｄ２ 保護ダイオード Ｆａ、Ｆｂ、Ｆｉ、Ｆｍ ヒューズ Ｉ、Ｉ１ 電流 Ｑ１、Ｑ２、Ｑａ、Ｑａ１、Ｑａ２、Ｑｂ、Ｑｂ１、Ｑ
ｂ２、Ｑｉ、Ｑｉ１、Ｑｉ２、Ｑｍ、Ｑｍ１、Ｑｍ２、
Ｔｒ４、Ｔｒ５ トランジスタ Ｒ１、Ｒ２、Ｒａ、Ｒｂ、Ｒｉ、Ｒｍ 抵抗 Ｖｃｃ 電源端子 ＺＤ１、ＺＤ２、ＺＤ３、ＺＤ（ｎ） ツェナーダイオ
ード
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/73 Ｆターム(参考） 5B015 JJ44 KB73 KB91 QQ04 QQ08 5F003 BF01 BF03 BH01 BJ01 BJ03 BJ12 BJ90 BN01 5F038 BB03 BH02 BH04 BH06 BH12 BH13 BH15 DF01 DF05 DT17 EZ20 5F082 AA33 BA11 BC03 BC04 BC11 BC15 FA16 GA02 GA04

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 複数の端子に対する過電圧保護回路と過
    電圧検出回路を備えた半導体集積回路装置であって、 過電圧が印加されると第１の電流が流れる第１の負荷部
    と該第１の電流に比例した第２の電流が流れる第２の負
    荷部を持つカレントミラー回路を前記複数の端子にそれ
    ぞれ接続し、前記複数の端子の一つに接続されたカレン
    トミラー回路の第１の負荷部をその他の前記複数の端子
    に接続されたカレントミラー回路の第１の負荷部として
    共用するとともに、この第１の負荷部を前記過電圧保護
    回路とし、前記複数の端子に接続されたカレントミラー
    回路のそれぞれの第２の負荷部を第２の電流を検出する
    過電圧検出回路としたことを特徴とする半導体集積回路
    装置。
  2. 【請求項２】 過電圧保護用ダイオードと、ベースとエ
    ミッタがそれぞれ共通接続され該過電圧保護用ダイオー
    ドのアノードにエミッタが接続された第１と第２のトラ
    ンジスタとからなるカレントミラー回路で構成される回
    路を１つ以上の端子に備えた半導体集積回路装置におい
    て、 半導体集積回路上で前記過電圧保護用ダイオードのカソ
    ードをアノードを囲むように形成するとともに、前記カ
    ソードで囲まれた領域内において、前記アノードを囲む
    ように前記第１と第２トランジスタのそれぞれのコレク
    タを形成し、これらのコレクタに略平行になるように前
    記第１と第２トランジスタの共通ベースを形成すること
    を特徴とした半導体集積回路装置。
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