CN102412248A - Esd保护的功率mosfet或igbt及制备方法 - Google Patents

Abstract

本发明是对具有ESD保护功率MOSFET或IGBT改进，其特征是ESD保护单元由多晶硅二极管组及下方N^-外延层中体硅二极管组成的双重保护结构，所说多晶硅二极管组中各P型区及N型区浓度，分别与功率MOSFET或IGBT的P阱浓度及N⁺源相同，构成P^-/N⁺多晶硅二极管组，所说体硅二极管由N⁺/P^-区/P⁺结构组成。使得ESD保护具有双重结构，相同面积下增加了ESD泄放通道，ESD泄放能力更强，芯片利用率提高，以及可使二极管个数增加泄漏电流降低，较好协调了ESD保护效果与栅源间泄漏电流关系。此结构还可以使其成为与功率MOSFET或IGBT的P阱与N⁺源为同一制造层，可以通过同一道离子注入工序完成，不需要额外工序，使得制造工艺简化，成本降低。

Description

ESD保护的功率MOSFET或IGBT及制备方法

技术领域　 

本发明是对具有ESD保护功率MOSFET或IGBT改进，特别涉及一种栅极与源极间漏电小，ESD泄放能力强，芯片利用率高，制造简单，成本低的ESD保护的功率MOSFET或IGBT及制备方法。

背景技术　　 

随着功率半导体器件的发展，人们对功率MOSFET或IGBT性能有更高的要求，例如在器件封装、运输、装配及使用过程中常常容易出现静电(ESD)现象，它会在它们的栅极产生一个高电场，使得栅介质在高电场下发生绝缘击穿，从而使器件失效，其中ESD (静电)保护功能就是一项重要指标。它是指当带有静电的物体或人体接触器件时，能够迅速消除静电产生的大电压和大电流，减少或避免静电放电现象所造成的器件破坏，使得器件能承受静电产生的大电压和大电流的冲击而不被损坏。

现有技术中，为了使得功率MOSFET或IGBT免受高于氧化物击穿值的电压破坏，常用方法是在栅极和源极间接入多晶硅二极管组如图1 (MOSFET)，例如多晶硅齐纳二极管，其剖面如图2所示，此种具有多晶硅齐纳二极管ESD保护的功率MOSFET或IGBT存在以下不足。 

首先，此种多晶硅齐纳二极管ESD保护方式没有充分利用芯片面积，单位面积ESD泄放能力不够强。其次，功率MOSFET或IGBT栅极工作电压一般为10-15V，用多晶硅齐纳二极管组6作为ESD保护，其触发电压必须大于15V，才能不影响器件正常工作。在此前提下，多晶硅齐纳二极管组6的触发电压越小（串联多晶硅二极管个数减少），多晶硅齐纳二极管组6开启时间早，其ESD保护效果越好，但栅源极间泄漏电流也越大；多晶硅齐纳二极管组6触发电压越大（串联多晶硅二极管个数增加），其栅源极间泄漏电流变小，但是多晶硅齐纳二极管组6开启变晚，ESD保护效果减弱，难以使两种特性得到很好的折衷，得到既具有强的ESD保护效果，又具有小的栅源极间泄漏电流。现有技术从平衡泄漏电流与ESD保护功能，通常将二极管组设置为3-7个。再者，传统多晶齐纳二极管组6采用的PN结为P⁺/N⁺结构，其P⁺的形成需要额外光刻版，不仅增加了器件制造复杂性和成本，而且使得功率MOSFET或IGBT栅极和源极间泄漏电流较大；而且功率MOSFET或IGBT在接触孔刻蚀完成后常常有高浓度的硼离子注入以降低P阱区电阻，用以减小其寄生的晶体管或晶闸管效应，但传统用于ESD保护的多晶硅齐纳二极管组6两端为N型，高浓度的硼离子注入对多晶硅齐纳二极管组6两端N型区具有杂质补偿作用，从而使得二极管的特性变差。要消除这种影响，需要增加额外的光刻版或者改变原有工艺，使得此种二极管的形成不能完全和功率MOSFET或者IGBT制造工艺兼容。 

中国专利CN101517743用于功率金属氧化物半导体场效应晶体管及集成电路递减电压多晶硅二极管静电放电电路，通过多晶二极管及器件组成保护网络，用于形成ESD保护，以降低栅源间泄漏电流。但其采用初级分支和次级分支相结合结构，使得电路复杂；而且ESD保护所占面积较大，增加制造成本。 

上述不足仍有值得改进的地方。 

发明内容

本发明目的在于克服上述现有技术的不足，提供一种栅极与源极间漏电小，ESD泄放能力强，芯片利用率高，制造简单，成本低的ESD保护的功率MOSFET或IGBT。 

本发明另一目的在于提供一种上述ESD保护的功率MOSFET或IGBT的制备方法。 

本发明第一目的实现，主要是改进功率MOSFET或IGBT的栅极和源极之间多晶硅二极管组，由P^-/ N⁺组成，以及在其下方N^-外延层中接入体硅二极管，并使该体硅二极管呈N⁺/P^-区/P⁺结构，从而克服了上述现有技术的不足，实现发明目的。具体说，本发明ESD保护的功率MOSFET或IGBT，包括跨接在功率MOSFET或IGBT栅、源极间的ESD保护单元，其特征在于ESD保护单元由多晶硅二极管组及下方N^-外延层中体硅二极管组成的双重保护结构，所说多晶硅二极管组中各P型区及N型区浓度，分别与功率MOSFET或IGBT的P阱浓度及N⁺源相同，构成P^-/N⁺多晶硅二极管组，所说体硅二极管由N⁺/P^-区/P⁺结构组成。 

在详细说明前，先通过对能够达到的基本功能及效果作一介绍，以使本领域技术人员对本专利技术方案及能够达到的基本效果有一个明确了解。 

本发明ESD保护单元，由P^-/N⁺组成的多晶硅二极管组与下方N^-外延层中的体硅二极管组成双重ESD保护结构，在相同面积下，增加了ESD的泄放通道，使得在相同的芯片面积下ESD泄放能力更强，提高了芯片利用率。另一方面，体硅二极管相对于多晶硅二极管具有更小的泄漏电流，当把体硅二极管作为第一级ESD保护时，在维持原有ESD泄放能力的前提下，第二级由P^-/ N⁺组成的多晶硅二极管组的ESD触发电压得到提升，从而可以增加多晶硅二极管个数，例如将二极管个数最大增至10个(可以是3-10个)，不仅使得多晶硅二极管组的泄漏电流降低，而且不减弱总的ESD保护效果，较好解决了ESD保护效果与栅源间泄漏电流难以折衷的矛盾。此外，P^-/N⁺多晶硅二极管组各P区由高浓度P⁺变为与功率MOSFET或IGBT的P阱浓度相同(低浓度P^-)，使得多晶硅二极管组的漏电电流大幅减小，从而使得栅、源极漏电减小；同时，二极管组中的各P型区与功率MOSFET或IGBT的P阱浓度相同，以及各N区由高浓度N⁺变为功率MOSFET或IGBT的N⁺源相同，使得二极管组中的P型区与N型区，都成为与功率MOSFET或IGBT的P阱与N⁺源为同一制造层，可以通过同一道离子注入工序完成，不需要额外工序，使得制造工艺简化，成本降低。 

本发明中所说P^-/N⁺多晶硅二极管组两端可以为同型区，也可以为异型区，其中较好为同型区，例如同时为N型区或P型区，更容易实现栅源两端ESD正反触发电压的对称性，制造也相对简单；更好两端为P型区，更容易实现多晶硅二极管工艺与功率MOSFET或IGBT工艺的兼容性，使得制造更为简单。P^-/N⁺多晶硅二极管组两端的P型区，其P型区由P^-/P⁺结构组成，所说P^-/P⁺可以有二种结构，一种为左右型，且P⁺在二极管组的最外端(图4)，一种为上下型，且P⁺位于P^-内且在P^-上方，其中更好P^-/P⁺上下型结构中的P⁺小于P^-(图5)，有利于减小多晶硅二极管组的泄漏电流。多晶硅二极管的其余P区与P^-/P⁺结构中的P^-相同，有利于减小多晶二极管的泄漏电流，也使得此种二极管的制作和功率MOSFET或者IGBT工艺兼容，无需改变工艺或者增加光刻版，制造工艺简化，成本降低。体硅二极管由N⁺/P^-区/P⁺组成，体硅二极管的P-区浓度低于多晶硅二极管的P^-区浓度，且更好为多晶硅二极管的P^-区浓度的1/5以下，有利于实现合适的触发电压，在不影响器件正常工作的前提下实现有效ESD保护。 

以上所说源极，对于IGBT也称为发射极；所说N^-外延层对于IGBT也可以为FZ区熔单晶硅材料层。 

本发明第二目的实现，ESD保护的功率MOSFET或IGBT制备方法，包括在MOSFET或IGBT的栅极和源极间通过离子注入和扩散形成ESD保护单元，其特征在于ESD保护单元由多晶硅二极管组及下方N^-外延层中体硅二极管组成的双重保护结构；所说多晶硅二极管组中各P型区和N型区分别由功率MOSFET或IGBT的P阱和N⁺源注入和扩散形成，使得多晶硅二极管组中各P型区和N型区浓度，分别与功率MOSFET或IGBT的P阱浓度和N⁺源相同；所说体硅二极管为N⁺/P^-区/P⁺结构，其N⁺区和P⁺区分别由功率MOSFET或IGBT的N⁺源和P⁺注入和扩散形成，P^-区由功率MOSFET或IGBT的终端注入和扩散形成，或者增加一道光刻版制造。 

本发明方法中。 

若多晶硅二极管组两端采用P^-/P⁺结构，其P⁺区的形成可以通过功率MOSFET或IGBT制造过程中的P⁺注入和推进来形成。 

一种更好，功率MOSFET或IGBT的N⁺源和多晶硅二极管组中各N区，采用砷（As）注入来形成。砷（As）在多晶硅中的横向扩散量相对较小，形成的多晶硅二极管组中各N区宽度可以减小，所需多晶硅二极管组的总面积减小，使得其下方N^-外延层中的体硅二极管所占面积也可相应减小，不仅节省了面积，同时也使得体硅二极管的ESD泄放能力更强。 

本发明方法中除形成ESD保护单元外，其它制造方法与功率MOSFET或IGBT基本相同，因此不作特别说明。 

本发明方法，既可以用于制备N型功率MOSFET或IGBT，也能用于P型功率MOSFET或IGBT，只是两者杂质注入类型相反。 

本发明ESD保护功率MOSFET或IGBT，相对于现有技术，由于采用P^-/N⁺组成多晶硅二极管组及下方N^-外延层中引入体硅二极管，从而使得ESD保护具有双重结构，ESD保护双重结构使得在相同面积下，增加了ESD的泄放通道，使得ESD泄放能力更强，芯片利用率提高。其次，双重ESD保护，可以使得第二级多晶硅二极管组的ESD触发电压提升，多晶硅二极管个数增加，可以增至多达10个，从而使得多晶硅二极管组的泄漏电流降低（如采用6个二极管的栅源极间漏电一般在100nA-200nA，而采用10个二极管的栅极和源极间漏电可以小于100nA）。此外，采用P^-/ N⁺组成的多晶硅二极管组，各P区由高浓度P⁺变为与功率MOSFET或IGBT的P阱浓度相同(低浓度P^-)，使得多晶硅二极管组的漏电电流大幅减小，从而使得栅、源极漏电减小；同时，二极管组中的各P型区与功率MOSFET或IGBT的P阱浓度相同，以及各N区由高浓度N⁺变为功率MOSFET或IGBT的N⁺源相同，使得二极管组中的P型区与N型区，都成为与功率MOSFET或IGBT的P阱与N⁺源为同一制造层，可以通过同一道离子注入工序完成，不需要额外工序，使得制造工艺简化，工艺与功率MOSFET或IGBT兼容性强，成本降低。多晶硅二极管组中各P型区和N型区分别由功率MOSFET或IGBT的P阱和N⁺源注入和扩散形成，体硅二极管的N⁺区和P⁺区分别由功率MOSFET或IGBT的N⁺源和P⁺注入和扩散形成，P^-区由功率MOSFET或IGBT的终端注入和扩散形成，更是简化了工艺，可以在制备MOSFET或IGBT的同时完成，无需改变工艺或者增加光刻版。功率MOSFET或IGBT的N⁺源和多晶硅二极管组中各N区，采用砷（As）注入形成功率MOSFET或IGBT的N⁺源，多晶硅二极管组中各N区和体硅二极管N⁺区，使得在多晶硅中的横向扩散量相对较小，形成的多晶硅二极管组中各N区宽度可以减小，所需多晶硅二极管组的总面积减小，使得其下方N^-外延层中的体硅二极管所占面积也可相应减小，不仅节省了面积，同时也使得体硅二极管的ESD泄放能力更强。本发明ESD保护功率MOSFET或IGBT，具有双重ESD保护功能，使得ESD保护能力加强；ESD保护效果与栅源间泄漏电流协调关系得到优化；制造工艺兼容简单，成本降低，区别于现有技术。 

以下以4个具体实施例，示例性说明及帮助进一步理解本发明实质，但实施例具体细节仅是为了说明本发明，并不代表本发明构思下全部技术方案，因此不应理解为对本发明总的技术方案限定，一些在技术人员看来，不偏离本发明构思的非实质性增加和/或改动，例如以具有相同或相似技术效果的技术特征简单改变或替换，均属本发明保护范围。 

附图说明

图1为现有在栅极和源极之间有多晶齐纳二极管保护的功率MOSFET等效电路。 

图2为图1中多晶齐纳二极管剖面结构示意图。 

图3为本发明具有双重ESD保护的功率MOSFET或IGBT的ESD保护单元一种结构剖面示意图。 

图4为本发明具有双重ESD保护的功率MOSFET或IGBT的ESD保护单元另一种结构剖面示意图。 

图5为本发明具有双重ESD保护的功率MOSFET或IGBT的ESD保护单元再一种结构剖面示意图。 

具体实施方式

实施例1：参见附图3，具有双重ESD保护的功率MOSFET或IGBT的ESD保护单元，包括：外延层101，氧化层1，多晶硅二极管组7(本例为3个二极管，也可以是4-10个)，介质层4，栅极金属3，源极金属2，P^-区100，N⁺区102和P⁺区103（图中未示意部分均与功率MOSFET或IGBT相同，如硅片的背面结构）。栅极金属3连接多晶硅二极管组7一端的N⁺掺杂区和体硅二极管的N⁺区102，源极金属2连接多晶硅二极管组7另一端的N⁺掺杂区和体硅二极管的P⁺区103。在栅极金属3和源极金属2之上可以有钝化层（图中未画出）。 

制备：以N型功率MOSFET为例，首先用920℃湿氧氧化生长500A左右预氧，进行终端环的光刻及注入，例如用能量80KeV，剂量5E14cm^-2进行终端环的注入；然后进行体硅二极管P^-区的光刻及注入，并在1100℃下进行推进，在推进的同时生成氧化层的厚度为10000A-15000A；进行有源区的光刻，再用湿法腐蚀进行有源区的刻蚀；用湿氧氧化生长900A左右栅氧，然后LPCVD淀积多晶硅层，厚度为6000A-10000A；在进行多晶硅刻蚀之后，进行P阱层的注入及推进，例如用能量80KeV，剂量6E13cm^-2进行P阱层的注入，然后在1150℃下进行推进，时间为100-150分钟（同时形成多晶硅二极管的P^-区）；在功率MOSFET源极N⁺注入和推进的同时，形成多晶硅二极管的N⁺区和体硅二极管的N⁺区，例如用能量100KeV，剂量1.2E16cm^-2进行功率MOSFET源极N⁺的注入，然后在950℃下进行推进，时间为150分钟。然后LPCVD淀积TEOS和BPSG，厚度分别为2000A和8000A，在950℃下回流并完成孔的光刻和刻蚀，用能量120KeV，剂量2E15cm^-2进行功率MOSFET的P⁺的注入和体硅二极管P⁺区的注入，在950℃下进行推进，时间为90分钟，溅射金属铝，厚度为4-5微米后，进行金属的光刻和刻蚀，PECVD淀积Si₃N₄，光刻和刻蚀Si₃N₄，减薄及背面金属化，完成制造。 

实施例2：参见附图4，如实施例1，其中栅极金属3连接多晶硅二极管组7一端的P⁺掺杂区和体硅二极管的N⁺区102，源极金属2连接多晶硅二极管组7另一端的P⁺掺杂区和体硅二极管的P⁺区103。其中ESD保护单元的多晶硅二极管两端为P型区，两端P型区由P^-/P⁺结构组成，且P⁺在二极管组的最外端，多晶硅二极管的其余P区与P^-/P⁺结构中的P^-相同。 

实施例3：参见附图5，如实施例2，其中多晶硅二极管两端P型区由P^-/P⁺结构组成，且P⁺位于P^-内且在P^-上方，并使P⁺小于P^-，多晶硅二极管的其余P区与P^-/P⁺结构中的P^-相同。 

实施例4：如前述，体硅二极管P^-区还可以由功率MOSFET或IGBT的终端注入和扩散形成，但终端浓度相对较低，一般剂量小于3E13cm^-2。 

本发明结构，同样可以制备具有双重ESD保护的IGBT。 

对于本领域技术人员来说，在本专利构思及具体实施例启示下，能够从本专利公开内容及常识直接导出或联想到的一些变形，本领域普通技术人员将意识到也可采用其他方法，或现有技术中常用公知技术的替代，以及特征的等效变化或修饰，特征间的相互不同组合，例如不采用在接触孔刻蚀后进行P⁺注入，而通过增加额外的P⁺注入掩模版，将P⁺注入提前到LPCVD淀积TEOS和BPSG之前，同样可以实现本发明结构。类似此等的非实质性改动，同样可以被应用，都能实现本专利描述功能和效果，不再一一举例展开细说，均属于本专利保护范围。 

Claims (11)

1.ESD保护的功率MOSFET或IGBT，包括跨接在功率MOSFET或IGBT栅、源极间的ESD保护单元，其特征在于ESD保护单元由多晶硅二极管组及下方N^-外延层中体硅二极管组成的双重保护结构，所说多晶硅二极管组中各P型区及N型区浓度，分别与功率MOSFET或IGBT的P阱浓度及N⁺源相同，构成P^-/N⁺多晶硅二极管组，所说体硅二极管由N⁺/P^-区/P⁺结构组成。

2.根据权利要求1所述ESD保护的功率MOSFET或IGBT，其特征在于多晶硅二极管组中二极管数在3-10个。

3.根据权利要求1或2所述ESD保护的功率MOSFET或IGBT，其特征在于多晶硅二极管组两端为同型区。

4.根据权利要求3所述ESD保护的功率MOSFET或IGBT，其特征在于多晶硅二极管组两端为P型区。

5.根据权利要求4所述ESD保护的功率MOSFET或IGBT，其特征在于P型区由P^-/P⁺结构组成，它们分别为P⁺在二极管组最外端的左右型，或P⁺位于P^-内且在P^-上方的上下型。

6.根据权利要求5所述ESD保护的功率MOSFET或IGBT，其特征在于P^-/P⁺上下结构中的P⁺面积小于P^-面积。

7.根据权利要求1或2所述ESD保护的功率MOSFET或IGBT，其特征在于体硅二极管的P^-区浓度低于多晶硅二极管的P^-区浓度。

8.根据权利要求7所述ESD保护的功率MOSFET或IGBT，其特征在于体硅二极管的P^-区浓度为多晶硅二极管P^-区浓度的1/5以下。

9.ESD保护的功率MOSFET或IGBT制备方法，包括在MOSFET或IGBT的栅极和源极间通过离子注入和扩散形成ESD保护单元，其特征在于ESD保护单元由多晶硅二极管组及下方N^-外延层中体硅二极管组成的双重保护结构；所说多晶硅二极管组中各P型区和N型区分别由功率MOSFET或IGBT的P阱和N⁺源注入和扩散形成，使得多晶硅二极管组中各P型区和N型区浓度，分别与功率MOSFET或IGBT的P阱浓度和N⁺源相同；所说体硅二极管为N⁺/P^-区/P⁺结构，其N⁺区和P⁺区分别由功率MOSFET或IGBT的N⁺源和P⁺注入和扩散形成，P^-区由功率MOSFET或IGBT的终端注入和扩散形成，或者增加一道光刻版制造。

10.根据权利要求9所述ESD保护的功率MOSFET或IGBT制备方法，其特征在于若多晶硅二极管组两端采用P^-/P⁺结构，其P⁺区的形成通过功率MOSFET或IGBT制造过程中的P⁺注入和推进形成。

11.根据权利要求9或10所述ESD保护的功率MOSFET或IGBT制备方法，其特征在于功率MOSFET或IGBT的N⁺源和多晶硅二极管组中各N区采用砷注入形成。

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