CN213184285U - 用于场效应晶体管的esd防护结构以及场效应晶体管 - Google Patents

Abstract

公开了一种用于场效应晶体管的ESD防护结构以及场效应晶体管。该ESD防护结构，包括衬底，以及依次设置在衬底上的外延层、第一绝缘层、多晶硅层、第二绝缘层和两个电极，两个电极分别穿过第二绝缘层与多晶硅层连接，其中，多晶硅层为N型掺杂；多晶硅层中设有多个间隔设置的P型掺杂区，多个P型掺杂区沿某一电极朝向另一电极的方向排布，且P型掺杂区的底部位于多晶硅层中。本申请公开的ESD防护结构，通过在多晶硅层中形成多个深度小于多晶硅层厚度的P型掺杂区，不仅可以有效解决静电放电问题，而且还可以吸收栅源间的瞬间电压脉冲，有效地保护场效应晶体管的栅氧化层，避免被击穿，提高场效应晶体管的可靠性并延长其使用寿命。

Description

用于场效应晶体管的ESD防护结构以及场效应晶体管

技术领域

本实用新型涉及微电子技术领域，特别涉及一种用于场效应晶体管的ESD防护结构以及集成ESD防护结构的场效应晶体管。

背景技术

随着半导体技术的不断提高，集成度越来越高，VDMOS(vertical double-diffused metal oxide semiconductor field effect transistor，垂直双扩散功率场效应晶体管)等场效应晶体管的特征尺寸越来越小，栅氧化层越来越薄，因静电放电(ESD，electrostatic discharge)所引起的半导体器件失效问题越来越显著。

静电放电是造成场效应晶体管等半导体器件破坏性失效和潜在性失效的主要原因之一，破坏性失效会导致器件结构直接被击穿，器件的功能完全丧失，从而使器件或电路失效。潜在性失效不会直接击穿器件，但是会给器件的内部造成一定的损伤，从而削弱器件抗静电能力，使器件的使用寿命缩短，影响其可靠性。

为解决静电放电问题，除了对半导体器件的结构及制造工艺进行改进之外，还有一种重要的解决思路是采用ESD防护结构，比如可控硅(SCR)、栅接地的NMOS(GGNMOS)、栅接地的PMOS(GGPMOS)、体硅二极管等。其中SCR、GGNMOS以及GGPMOS结构在工艺实现上难度较高，且多用于集成电路的I/O防护结构中，很少用于分立元器件的保护；体硅二极管虽然制造工艺较为简单，但存在漏源电流大、寄生效应明显等缺点。因此，采用多晶硅二极管作为VDMOS器件的ESD防护结构已逐渐成为目前的主流趋势。

图1示出了现有技术中的一种场效应晶体管的ESD防护结构的截面图；图2示出了图1所示的ESD防护结构的电路原理图。如图1所示，该ESD防护结构包括衬底101、外延层102、隔离层103、多晶硅层104以及电极(源极S和栅极G)。通过在多晶硅层104中不同区域进行掺杂而形成交替的P型掺杂区1041和N型掺杂区1042，得到如图2所示的多组串联连接的背靠背齐纳二极管。这样静电先作用于多晶硅层104上，经过ESD防护结构释放后，才作用于硅界面。因此，相较于体硅二极管来说，该ESD防护结构具有更好的静电放电能力。此外，该ESD防护结构与VDMOS器件的制作工艺具有较好的兼容性。但是在实践中发现，此ESD防护结构难以被击穿、静电放电速度较慢，因此还有进一步改进的空间。

实用新型内容

鉴于上述问题，本实用新型的目的在于提供一种用于场效应晶体管的ESD防护结构，可以更容易被击穿，并有效地吸收场效应晶体管的栅源间的瞬间电压脉冲，从而对场效应晶体管形成更好的保护。

本实用新型还提供一种集成ESD防护结构的场效应晶体管，由于采用上述ESD防护结构，因此该场效应晶体管具有更高的可靠性和更长的使用寿命。

为达到上述目的，本实用新型的第一个方面是提供一种用于场效应晶体管的ESD防护结构，包括衬底，以及依次设置在衬底上的外延层、第一绝缘层、多晶硅层、第二绝缘层和两个电极，且两个电极分别穿过第二绝缘层与多晶硅层连接，其中，多晶硅层为N型掺杂；多晶硅层中设有多个间隔设置的P型掺杂区，多个P型掺杂区沿某一电极朝向另一电极的方向排布，且P型掺杂区的底部位于多晶硅层中。

进一步地，多晶硅层的掺杂剂量为7E10cm^-2～2E14cm^-2。

进一步地，多晶硅层的厚度为0.5μm～2.0μm。

进一步地，P型掺杂区的底部与第一绝缘层的顶部之间的距离不超过0.25μm。

进一步地，P型掺杂区的侧部均位于多晶硅层中。

进一步地，沿平行于多晶硅层表面的方向，P型掺杂区的形状为多边形或圆形。

进一步地，衬底与外延层均为N型掺杂。

本实用新型的第二个方面是提供一种集成ESD防护结构的场效应晶体管，包括场效应晶体管结构以及前述第一个方面所提供的ESD防护结构，其中，该ESD防护结构并联于场效应晶体管结构的源极与栅极之间。

进一步地，前述场效应晶体管结构为垂直双扩散功率场效应晶体管结构。

本实用新型提供的用于场效应晶体管的ESD防护结构，通过在N型掺杂的多晶硅层中形成多个间隔设置的P型掺杂区，从而形成多组串联的背靠背二极管；通过控制P型掺杂区的深度小于多晶硅层的厚度，相当于每组背靠背二极管均并联一个电阻。这样不仅可以更快地释放静电，有效解决静电放电问题，而且还可以吸收场效应晶体管栅源间的瞬间电压脉冲，保护场效应晶体管的栅氧化层，避免栅氧化层被击穿，提高场效应晶体管的可靠性并延长其使用寿命。

并且，该ESD防护结构的制作工艺与现有场效应晶体管的制作工艺兼容，便于在实际中推广。

本实用新型提供的集成ESD防护的场效应晶体管，由于采用上述ESD防护结构，使该场效应晶体管具有更好的静电防护能力，从而能够提高场效应晶体管的可靠性和使用寿命。

附图说明

通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1示出了现有技术中一种用于场效应晶体管的ESD防护结构的截面图；

图2示出了图1所示的ESD防护结构的电路原理图；

图3示出了本实用新型实施例的用于场效应晶体管的ESD防护结构的截面图；

图4示出了图3所示的ESD防护结构的电路原理图；

图5示出了本实用新型实施例的集成ESD防护结构的场效应晶体管的等效电路图；

图6a至图6c分别示出了本实用新型不同实施例中的ESD防护结构的俯视图。

具体实施方式

以下将参照附图更详细地描述本实用新型。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一区域“下面”或“下方”。

二极管的外加反向电压不超过一定范围时，通过二极管的电流是少数载流子漂移运动所形成的反向电流。由于反向电压很小，二极管处于截止状态。当外加反向电压超过某一数值时，反向电流会突然增大，所以，将二极管并联于场效应晶体管的栅极与源极之间，当静电电荷累积，所形成电场的电压值大于二极管的反向击穿电压时，二极管就会发生雪崩击穿，释放多余电荷，起到保护场效应晶体管的作用。

如图1和图2所示，现有用于场效应晶体管的ESD防护结构中，两个二极管对接形成一组背靠背二极管，且多组背靠背二极管串联。并且由于P型掺杂区1041的注入深度等于多晶硅层104的厚度，所以静电需要先击穿一组背靠背二极管后才能再继续击穿另一组背靠背二极管，即需要逐个击穿各组背靠背二极管，因此整个ESD防护结构较难被击穿，静电放电速度较慢，因此难以对场效应晶体管形成有效保护。

基于上述问题，本实用新型提供了一种新的解决思路。下面结合附图和实施例，对本实用新型的具体方案作进一步详细描述。

实施例一

图3示出了本实用新型实施例提供的一种用于场效应晶体管的ESD防护结构的截面图；图4示出了图3所示的ESD防护结构的电路原理图。

参考图3，本实施例提供的用于场效应晶体管的ESD防护结构200，包括衬底201，位于衬底201上的外延层202，位于外延层202上的第一绝缘层203，位于第一绝缘层203上的多晶硅层204以及位于多晶硅层204上的第二绝缘层206。在该实施例中，ESD防护结构200还包括位于第二绝缘层206上的两个电极，两个电极分别贯穿第二绝缘层206而与多晶硅层204电接触。为方便区分，将此两个电极分别称为第一电极207和第二电极208。

在该实施例中，多晶硅层204为N型掺杂，在多晶硅层204靠近第二绝缘层206的一侧，还形成有多个P型掺杂区205。多个P型掺杂区205沿第一电极207朝向第二电极208(或第二电极208朝向第一电极207)的方向排布。多个P型掺杂区205之间彼此间隔设置，即相邻P型掺杂区205之间，由N型掺杂的多晶硅层204隔开。

具体而言，P型掺杂区205具有顶部、底部、顶部与底部之间的侧部，其中，P型掺杂区205的顶部朝向第二绝缘层206，且位于多晶硅层204的表面；P型掺杂区205的底部朝向第一绝缘层203，且位于多晶硅层204内。所谓P型掺杂区205的底部位于多晶硅层204内，指的是P型掺杂区205的深度小于多晶硅层204的厚度，即P型掺杂区205的底部与第一绝缘层203的顶部之间具有一定距离，两者不直接接触。

分别对比图3和图1、图4和图2，与现有ESD防护结构类似，本实用新型提供的ESD防护结构200中，同样是在多晶硅层204中形成多个交替设置的N型掺杂区(相邻P型掺杂区205之间的区域即为N型掺杂区)和P型掺杂区205，即同样是每两个二极管形成一组背靠背二极管211，且多组背靠背二极管211串联。但是与现有ESD防护结构不同的是，本实用新型中，由于P型掺杂区205的注入深度小于N型多晶硅层204的厚度，相当于每组背靠背二极管211均并联一个电阻，如图4所示。当将此ESD防护结构200应用于场效应晶体管中时(参考图5)，此并联的电阻可作为泄放通道，先将部分静电电荷沿第一电极207指向第二电极208(或第二电极208指向第一电极207)的方向释放，待PN结雪崩击穿后再沿第一电极207指向第二电极208(或第二电极208指向第一电极207)的方向大量释放，并且由于多晶硅层204中P型掺杂区205与N型掺杂区之间有更大的接触面积，所以图3和图4所示的多组背靠背二极管211可以几乎同时被击穿。因此，与图1所示的现有ESD防护结构相比，本实用新型提供的ESD防护结构200更易被击穿，即静电击穿时间更短，从而达到更快速泄放静电的效果。

不难理解，在ESD防护结构200中，P型掺杂区205的数量越多，串联的背靠背二极管211的数量越多，越有利于提高击穿电压。当然，若串联的背靠背二极管211数量过多，也会增大工艺难度，因此可以根据实际需求形成适宜数量的P型掺杂区205。

在该实施例中，P型掺杂区205的注入深度越小，或者说P型掺杂区205的底部与第一绝缘层203的顶部之间的距离越大，产生漏电流的可能性越大，越有利于静电释放。但是，漏电越大、电荷释放越快，也会相应增大场效应晶体管本身的功耗，因此，可以根据实际情况合理调整P型掺杂区205的深度，以在功耗与可靠性之间达到平衡。

在本实用新型具体实施过程中，一般控制P型掺杂区205的底部到第一绝缘层203的顶部之间的距离不超过0.25μm。在具体实施过程中，可以通过合理控制注入能量、退火温度以及退火时间等方式，控制P型掺杂区205的推进深度。

本实用新型对于多晶硅层204中P型掺杂区205的掺杂剂量不作特别限定，只要能够实现二极管的功能即可。比如可以在原位掺杂的N型多晶硅层204中通过注入、扩散等方式注入硼等杂质，获得多个P型掺杂区205，使多晶硅层204中交替的P型掺杂区205与N型掺杂区形成若干组串联的背靠背二极管211。必要时，根据工艺要求，可进行多次注入。

本实用新型对于衬底201的掺杂类型和掺杂浓度均不作特别限定。考虑到加工制程的适配性，衬底201的掺杂类型和掺杂浓度最好分别与场效应晶体管结构中衬底的掺杂类型和掺杂浓度保持一致。同样，外延层202的掺杂类型和掺杂浓度也最好分别与场效应晶体管结构中外延层的掺杂类型和掺杂浓度保持一致。在一种实现方式中，该ESD防护结构200具有N型衬底201和N型外延层202，且衬底201的掺杂浓度高于外延层202的掺杂浓度。

进一步参考图3，第一绝缘层203位于外延层202与多晶硅层204之间。第一绝缘层203的顶部与多晶硅层204的底部接触，第一绝缘层203的底部与外延层202的顶部接触。第一绝缘层203的材质具体可以是目前半导体器件、尤其是场效应晶体管中较为常用的绝缘材料，包括但不限于二氧化硅、氮化硅。同样，第二绝缘层206的材质可以是目前半导体器件较为常用的二氧化硅，也可以是其它绝缘材料。

本实用新型对于第一绝缘层203和第二绝缘层206的形成工艺均不做特别限定，可以采用本领域常规的手段。比如对于第二绝缘层206，可以利用热氧化工艺，在多晶硅层204上生长氧化层实现。其中，氧化温度通常不高于1100℃，氧化时间不少于30分钟；退火温度保持在800℃至1100℃，退火时间不超过90分钟。

本实用新型对于如何形成N型掺杂的多晶硅层204不做特别限定，例如可以采用原位掺杂的方式，在多晶硅生长过程中掺杂磷、砷等。不难理解，磷、砷等的掺杂浓度越高，相当于每组背靠背二极管211所并联的电阻值越小，越有利于静电释放。但是，多晶硅层204的掺杂浓度太高，也会增加产生漏电流的可能性，甚至可能会造成整个ESD防护结构200短路而失去作用。因此可以根据实际需求合理控制掺杂浓度。在具体实施过程中，一般将多晶硅层204的厚度控制在0.5μm～2.0μm，掺杂剂量控制在7E10cm^-2～2E14cm^-2。

第一电极207和第二电极208分别穿过第二绝缘层206与多晶硅层204电连接。本实用新型对于第一电极207和第二电极208的材质不做特别限定，可以采用本领域常规的金属电极材料，比如铝、钨等金属材料或合金材料。具体的，可以通过光刻和刻蚀工艺，在第二绝缘层206上形成两个贯穿孔，然后制作第一电极207和第二电极208，并使第一电极207和第二电极208分别穿过贯穿孔与多晶硅层204电连接。

图6a至图6c均为本实用新型提供的ESD防护结构200的俯视图。本实施例对于P型掺杂区205的形状不做特别限定，其中沿平行于多晶硅层204表面的方向，P型掺杂区205可以呈多边形，比如图6a中的P型掺杂区205呈长方形、图6b中的P型掺杂区205呈正方形。或者，沿平行于多晶硅层204表面的方向，P型掺杂区205也可以呈正圆形或椭圆形，比如图6c中的P型掺杂区205呈正圆形。

进一步参考图6a至图6c，图6a中，P型掺杂区205的部分侧部位于多晶硅层204中，剩余侧部位于多晶硅层204的边缘；或者说，P型掺杂区205的底部和部分侧部与多晶硅接触。图6b和图6c中，P型掺杂区205的底部和所有侧部均位于多晶硅层204，即P型掺杂区205的底部和所有侧部均与多晶硅接触，或者说，P型掺杂区205边缘部分与多晶硅层204的边缘部分具有一定距离。

在图6b和图6c所示的ESD防护结构200中，由于P型掺杂区205的底部和所有侧部均与多晶硅接触，即P型掺杂区205与N型掺杂区之间有更大的接触面积，有利于更快速地释放静电，达到避免场效应晶体管过压击穿的目的。

在该实施过程中，还可合理控制P型掺杂区205的大小以及相邻P型掺杂区205之间的距离，使ESD防护结构200具有更为适宜的击穿电压及防静电加固能力，满足实际使用需求。

本实施例提供的用于场效应晶体管的ESD防护结构，通过在N型掺杂的多晶硅层204中形成多个深度小于多晶硅层204厚度且彼此互不接触的P型掺杂区205，从而形成多组串联的背靠背二极管211，且P型掺杂区205下方的多晶硅层204相当于与每组背靠背二极管211并联的电阻。与现有技术相比，该ESD防护结构200不仅可以更有效解决静电放电问题，而且还可以吸收场效应晶体管栅源间的瞬间电压脉冲，有效地保护场效应晶体管的栅氧化层，避免被击穿，提高场效应晶体管的可靠性并可延长其使用寿命。

实施例二

图5示出了本实用新型实施例提供的集成ESD防护结构的场效应晶体管的等效电路图。参考图5并结合图3和图4，本实施例提供的集成ESD防护结构的场效应晶体管，包括场效应晶体管结构以及前述实施例一中所提供的ESD防护结构200，其中，该ESD防护结构200并联于场效应晶体管结构的源极与栅极之间。

具体地，可以将ESD防护结构200的第一电极207与场效应晶体管结构的源极电连接，将第二电极208与场效应晶体管结构的栅极电连接。或者，将ESD防护结构200的第二电极208与场效应晶体管结构的源极电连接，将第一电极207与场效应晶体管结构的栅极电连接，从而实现ESD防护结构200与场效应晶体管结构的并联连接，得到集成ESD防护结构的场效应晶体管。

上述场效应晶体管结构，具体可以是目前较为常见的场效应晶体管，包括但不限于VDMOS，即该场效应晶体管结构与现有技术中的场效应晶体管器件的结构一致。

通过将ESD防护结构200与场效应晶体管结构并联连接，当栅源间有瞬间电压脉冲或存在静电电荷且随着电荷量的不断积累，两个电极之间的电压达到ESD防护结构200的开启电压时，ESD防护结构200会瞬间泄放掉多余的电荷以保护场效应晶体管结构免于损毁，从而使场效应晶体管具有更高的可靠性和更长的使用寿命。

依照本实用新型的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该实用新型仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本实用新型的原理和实际应用，从而使所属技术领域技术人员能很好地利用本实用新型以及在本实用新型基础上的修改使用。本实用新型仅受权利要求书及其全部范围和等效物的限制。

Claims (8)

1.一种用于场效应晶体管的ESD防护结构，其特征在于，包括衬底，以及依次设置在所述衬底上的外延层、第一绝缘层、多晶硅层、第二绝缘层和两个电极，且两个所述电极分别穿过所述第二绝缘层与所述多晶硅层连接，其中，

所述多晶硅层为N型掺杂；所述多晶硅层中设有多个间隔设置的P型掺杂区，多个所述P型掺杂区沿某一电极朝向另一电极的方向排布，且所述P型掺杂区的底部位于所述多晶硅层中。

2.根据权利要求1所述的ESD防护结构，其特征在于，所述多晶硅层的厚度为0.5μm～2.0μm。

3.根据权利要求1所述的ESD防护结构，其特征在于，所述P型掺杂区的底部与所述第一绝缘层的顶部之间的距离不超过0.25μm。

4.根据权利要求1所述的ESD防护结构，其特征在于，所述P型掺杂区的侧部均位于所述多晶硅层中。

5.根据权利要求1或4所述的ESD防护结构，其特征在于，沿平行于所述多晶硅层表面的方向，所述P型掺杂区的形状为多边形或圆形。

6.根据权利要求1所述的ESD防护结构，其特征在于，所述衬底与所述外延层均为N型掺杂。

7.一种集成ESD防护结构的场效应晶体管，其特征在于，包括场效应晶体管结构以及如权利要求1-6中任一项所述的ESD防护结构，其中，所述ESD防护结构并联于所述场效应晶体管结构的源极与栅极之间。

8.根据权利要求7所述的场效应晶体管，其特征在于，所述场效应晶体管结构为垂直双扩散功率场效应晶体管结构。

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