CN108565260B - 一种半导体器件 - Google Patents
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Abstract
本发明提供了一种半导体器件，包括半导体衬底、位于所述半导体衬底上的至少一个第一二极管，所述第一二极管包括位于所述衬底第一区域上方的第一本征多晶半导体区、位于所述第一本征多晶半导体区中且具有第一掺杂类型的第一掺杂区、位于所述第一本征多晶半导体区中且具有第二掺杂类型的第二掺杂区。第一二极管由横向排布在本征多晶半导体区中的两个不同类型的掺杂区形成，具有超低的寄生电容，且第一二极管可以与箝位结构横向排布于半导体衬底上，从而使得第一埋层上方的第三掺杂区的横向尺寸可以与所述第一埋层相同，提高了半导体器件的鲁棒性。
Description
技术领域
本发明涉及半导体器件及其制造方法，更具体地一种具有低电容和高鲁棒性的半导体器件。
背景技术
在ESD器件中通常会采用雪崩击穿二极管或齐纳二极管作为箝位器件，然而传统的雪崩击穿二极管和齐纳二极管应用于低压范围时，会有较大的漏电流和电容，因此在现有技术中，为了使ESD器件具有较低的触发电压和漏电流，通常会给箝位器件串联一个较低电容的二极管来使用。
如图1所示，其为现有技术实现的一种ESD半导体器件的截面结构示意图，其中，P型半导体衬底P-sub与NBL埋层构成箝位二极管，如齐纳二极管，Nepi与P+区构成与箝位二极管串联用于降低电容的低电容二极管，N+区与Peip构成另一个通道的二极管，其与箝位二极管并联。为了使得ESD半导体器件的电容较低，P+区域的横向尺寸不能设置得较大。然而，由于上述低电容二极管与箝位二极管堆叠设置的半导体器件中，使得该ESD半导体器件的电流泄放路径为P+→Nepi→NBL→P-sub，那么当P+区域的尺寸较小时，如图1所示，通过ESD器件泄放的电流大部分集中在NBL的部分区域流过，从而可能造成NBL的局部温度过高，而损坏器件。显然，图1所示的这种ESD器件在具有较低电容的同时，无法拥有较高的鲁棒性能。
发明内容
有鉴于此，本发明提供了一种半导体器件，其在本征多晶硅中横向排布两个掺杂区来形成超低电容的二极管，再把该二极管与箝位结构横向排布，以提高半导体器件的鲁棒性能。
一种半导体器件，其特征在于，包括半导体衬底、位于所述半导体衬底上的至少一个第一二极管，
所述第一二极管包括位于所述半导体衬底第一区域上方的第一本征多晶半导体区、位于所述第一本征多晶半导体区中且具有第一掺杂类型的第一掺杂区、位于所述第一本征多晶半导体区中且具有第二掺杂类型的第二掺杂区。
优选地，所述的半导体器件还包括第一隔离层，位于所述半导体衬底上，所述第一本征多晶半导体区位于所述第一隔离层上。
优选地，所述的半导体器件还包括括与所述第一二极管串联的第一箝位结构。
优选地，所述第一二极管与所述第一箝位结构横向排布于所述衬底上。
优选地，所述第一二极管通过至少一个第三二极管与所述第一箝位结构串联。
优选地，所述第一箝位结构为一三极管或可控硅晶闸管。
优选地，所述第一箝位结构为齐纳二极管。
优选地，所述半导体衬底为第一掺杂类型的衬底，所述第一箝位结构包括所述半导体衬底，位于所述半导体衬底的第二区域上且具有第二掺杂类型的第一埋层，位于所述第一埋层上且具有第一掺杂类型的第一阱区，以及位于所述第一阱区上且具有第二掺杂类型的第三掺杂区，
所述第三掺杂区与所述第一掺杂区通过第一电极电连接。
优选地，所述半导体衬底为第一掺杂类型的衬底，所述第一箝位结构包括所述半导体衬底，位于所述半导体衬底的第二区域上的外延层，位于所述外延层上的第二本征多晶半导体区，以及位于所述第二本征多晶半导体区上且具有第二掺杂类型的第一阱区，位于所述第一阱区且具有第一掺杂类型的第三掺杂区，
所述第三掺杂区与所述第一掺杂区通过第一电极电连接。
优选地，所述半导衬底为第二掺杂类型的衬底，所述第一箝位结构包括所述半导体衬底，位于所述半导体衬底的第二区域上且具有第二掺杂类型的第一埋层，位于所述第一埋层上的第二本征多晶半导体区，位于所述第二本征多晶半导体区上且具有第一掺杂类型的第一阱区，位于所述阱区上且具有第二掺杂类型的第三掺杂区，
所述第三掺杂区通过第一电极与所述第一掺杂区电连接。
优选地，所述半导体衬底为第二掺杂类型的衬底，所述齐纳二极管包括所述半导体衬底，位于所述半导体衬底的第二区域上且具有第二掺杂类型的第一埋层，
所述第三二极管包括位于所述第一埋层上的第二本征多晶半导体区，位于所述第二本征多晶半导体区上且具有第二掺杂类型的第三掺杂区，
所述第三掺杂区通过第一电极与所述第一掺杂区电连接。
优选地，所述半导体器件还包括由至少一个第二二极管构成的第一串联结构，所述第一串联结构与由至少一个所述第一二极管和第一箝位结构构成的第二串联结构并联。
优选地，所述第一串联结构中的一个所述第二二极管包括位于所述第一本征多晶半导体区中且具有第一掺杂类型的第四掺杂区、位于所述第一本征多晶半导体区中且具有第二掺杂类型的第五掺杂区，
所述第四掺杂区与所述第二掺杂区通过第二电极电连接，所述第五掺杂区与所述半导体衬底电连接。
优选地，所述的半导体器件还包括与所述半导体衬底的掺杂类型相同的导电通道，所述导电通道的一端与所述半导体衬底相接触，另一端通过第三电极与所述第五掺杂区电连接。
优选地，所述导电通道包括位于所述半导体衬底的第三区域上且与所述半导体衬底具有相同掺杂类型的第二埋层，位于所述第二埋层上且与所述半导体衬底具有相同掺杂类型的第二阱区，位于所述第二阱区上且与所述半导体衬底具有相同掺杂类型第六掺杂区，
所述第六掺杂区与所述第三电极形成欧姆接触。
优选地，所述导电通道包括与所述第五掺杂区处于同一平面且与所述半导体衬底具有相同掺杂类型的第六掺杂区，由所述第六掺杂区延伸至所述半导体衬底的第三区域中的多晶柱状体，所述多晶柱状体与所述半导体衬底具有相同掺杂类型，
所述第六掺杂区与所述第三电极形成欧姆接触。
优选地，所述导电通道包括位于所述半导体衬底的第三区域上且与所述半导体衬底具有相同掺杂类型的第二埋层，
所述第三电极由所述第五掺杂区所在的表面处向所述半导体衬底方向延伸至所述第二埋层处，以与所述第二埋层形成欧姆接触。
优选地，所述导电通道包括位于所述半导体衬底的第三区域上且具有与所述半导体衬底具有相同掺杂类型的第二埋层，位于所述第二埋层上且与所述半导体衬底具有相同掺杂类型的扩散隔离区，
所述扩散隔离区与所述第三电极形成欧姆接触。
优选地，所述的半导体器件还包括：
与所述第五掺杂区电连接的第三电极，
位于所述半导衬底的背面且与所述半导体衬底电连接的第四电极，
所述第三电极通过金属引线电连接至引线框架，所述第四电极通过所述引线框架和所述金属引线与所述第三电极电连接。
优选地，所述半导体衬底为第二掺杂类型，所述第一串联结构中的一个所述第二二极管包括位于所述半导体衬底的第三区域上且具有第二掺杂类型第三埋层，位于所述第三埋层上的第三本征多晶半导体区，以及位于所述第三本征多晶半导体区上且具有第一掺杂类型的第七掺杂区，
所述第七掺杂区与所述第一二极管或所述第一串联结构中的另一个所述二极管电连接。
优选地，所述第一串联结构中的各个彼此串联的所述第二二极管之间和/或所述第二串联结构中的各个彼此串联的所述第一二极管之间通过图案化的第二隔离层隔离。
优选地，所述第二隔离层还用于隔离相连的所述第一二极管和第二二极管。
由上可见，依据本发明的半导体导体器件中，第一二极管由横向排布在本征多晶半导体区中的两个不同类型的掺杂区形成，具有超低的寄生电容，且第一二极管与箝位结构横向排布于半导体衬底上，从而使得所述第一埋层上方的第三掺杂区的横向尺寸可以与第一埋层相同，提高了半导体器件的鲁棒性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1为现有技术中的一种半导体器件结构示意图；
图2为依据本发明实施例一的半导体器件结构示意图；
图3为依据本发明实施例二的半导体器件结构示意图；
图4为依据本发明实施例三的半导体器件结构示意图；
图5为依据本发明实施例四的半导体器件结构示意图；
图6为依据本发明实施例五的半导体器件结构示意图；
图7为依据本发明实施例六的半导体器件结构示意图；
图8为依据本发明实施例七的半导体器件结构示意图；
图9为依据本发明实施例八的半导体器件结构示意图；
图10为依据本发明实施例九的半导体器件结构示意图；
图11为依据本发明实施例的半导体器件结构的第一种等效电路图；
图12为依据本发明实施例的半导体器件结构的第二种等效电路图；
图13为依据本发明实施例的半导体器件结构的第三种等效电路图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的组成部分采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本发明的许多特定的细节，例如每个组成部分的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
图2为依据本发明实施例一的半导体器件结构示意图。图11为实施例一的半导体器件的等效电路图。
实施例一的半导体器件主要包括一个第一二极管D1，第一二极管D1位于半导体衬底N-Sub上，其主要包括位于N型掺杂的半导体衬底N-Sub的第一区域上方的第一本征多晶半导体区I-Ploy、位于第一本征多晶半导体区I-Ploy中具有N型掺杂的第一掺杂区N+1、位于第一本征多晶半导体区I-Ploy中具有P型掺杂的第二掺杂区P+1。在实施例一中，第一掺杂区N+1为第一二极管D1的阴极接触区，第二掺杂区P+1为第一二极管D1的阳极接触区，由于第一掺杂区N+1与第二掺杂区P+1横向排布于第一本征多晶半导体区I-Ploy的表面，所以第一二极管D1具有非常低的寄生电容。
如图2所示，在半导体衬底N-Sub上还设置有第一隔离层O1，第一本征多晶半导体区I-Ploy位于第一隔离层O1上，从而可以避免半导体衬底N-Sub中的掺杂离子扩散到第一本征多晶半导体区I-Ploy中，使得第一二极管D1的寄生电容保持绝对的低。
如图11所示，实施例一的半导体器件还包括与第一二极管D1串联的第一箝位结构，以及由一个第二二极管D2构成的第一串联结构。其中，所述第一箝位结构在实施例一中为一个可控硅晶闸管SCR，可控硅晶闸管SCR与第一二极管D1构成第二串联结构，所述第一串联结构与第二串联结构并联连接在I/O端和GND端之间。因此，实施例一的半导器件实际为一个瞬态电压抑制器或静电保护器件，当I/O端的脉冲大小为超过一定值的正脉冲时，第一箝位结构SCR被启动，I/O端的电流由所述第二串联结构流入GND端，当I/O端的脉冲为一定值的负脉冲时，所述第二串联结构断开，所述第一串联结构导通。为了进一步降低所述半导器件的寄生电容，所述第一串联结构中，可以包括多个第二二极管D21…D2x，各个所述第二二极管彼此串联，而所述第二串联结构中也可以包括多个第一二极管D1…D1x，各个所述第一二极管彼此串联，具体结构如图12所示。
如图2所示，第一二极管D1与所述第一箝位结构SCR横向排布于半导体衬底N-Sub上，即第一二极管D1位于第一箝位结构SCR的一旁，而非位于SCR的上方。在实施例一中，第一箝位结构SCR包括半导体衬底N-Sub，位于半导体衬底N-Sub的第二区域上且具有P型掺杂的第一埋层PBL，位于第一埋层PBL上且具有N型掺杂的第一阱区Nwell0，以及位于第一阱区Nwell0上且具有P型掺杂的第三掺杂区P+0，其中，第三掺杂区P+0通过第一电极M1与第一掺杂区N+1电连接。
第二二极管D2包括位于第一本征多晶半导体区I-Ploy中且具有N型掺杂的第四掺杂区N+2，位于第一本征多晶半导体区I-Ploy中且具有P型掺杂的第五掺杂区P+2，其中，第四掺杂区为N+2为第二二极管D2的阴极接触区，第五掺杂区P+2为第二二极管D2的阳极接触区，第四掺杂区N+2通过第二电极M2与第二掺杂区P+1电连接，第五掺杂区P+2通过导电通道与衬底N-Sub电连接。所述导电通道的掺杂类型与半导体衬底N-Sub的掺杂类型相同，且其一端与半导体衬底N-Sub相接触，另一端通过第三电极M3与第五掺杂区P+2电连接。例如，在实施例一中，所述导电通道包括位于半导体衬底N-Sub的第三区域上且具有N型掺杂的第二埋层NBL，位于第二埋层NBL上且具有N型掺杂的第二阱区Nwell2，以及位于第二阱区Nwell2上且具有N型掺杂的第六掺杂区N+3，第六掺杂区N+3与第三电极M3形成欧姆接触。
继续如图2所示，第一二极管D1与第二二极管D2之间通过第二隔离层O2隔离开来，当所述半导体器件包括多个第一二极管D1和多个第二二极管D2时，各个第一二极管D1和各个第二二极管D2之间也均通过第二隔离层O2隔离，第二隔离层O2由第一本征多晶半导体区I-Ploy的表面延伸至第一隔离层O1处，以将第一本征多晶半导体区I-Ploy隔离成多个区域。此外，第二隔离层O2还与第一隔离层O1一起作为第一箝位结构与第一二极管D1之间的隔离结构。第三隔离层O3位于所述半导体器件的表面并裸露出各个掺杂区，以使得各个掺杂区与相应的电极电连接。此外，各个电极和第三隔离层O3的表面还设置有钝化层Passivation，该钝化层仅裸露第二电极M2，以作为I/O连接端，而半导体衬底背面还具有作为GND端的第四电极M4。第三隔离层O3与第二隔离层O2可一步形成。
图3为依据本发明实施例二的半导体器件结构示意图。实施例二中的半导体器件对应的等效电路图也如图11所示。
实施例二与实施例一不同之处在于，使第五掺杂区P+2通过导电通道与衬底N-Sub电连接时，所述的导电通道的具体结构不相同，其余均相同。在实施例二中，所述导电通道包括与第五掺杂区P+2处于同一平面且与具有N型掺杂的第六掺杂区N+3，由第六掺杂区N+3延伸至半导体衬底N-Sub中的第三区域中的多晶柱状体N-Ploy，多晶柱状体N-Ploy的掺杂类型为N型。第五掺杂区P+2先通过第三电极M3与第六掺杂区N+3电连接，再通过多晶柱状体N-Ploy电连接到半导体衬底N-Sub。由于在形成所述第一本征多晶半导体区I-Ploy时，半导体衬底N-Sub的第三区域上方还会形成有第三本征多晶半导体区I-Ploy(图中未标记)，则多晶柱状体N-Ploy会由第三本征多晶半导体区I-Ploy中延伸至半导体衬底N-Sub中。
图4为依据本发明实施例三的半导体器件结构示意图。实施例三中的半导体器件对应的等效电路图也如图11所示。
实施例三与实施例一不同之处在于，使第五掺杂区P+2通过导电通道与衬底N-Sub电连接时，所述的导电通道的具体结构不相同，以及第三电极的结构有区别，其余均相同。在实施例三中，所述导电通道包括位于半导体衬底N-Sub的第三区域上且具有N型掺杂的第二埋层NBL，第三电极M3由第五掺杂区P+2所在的表面处向半导体衬底N-Sub方向延伸至第二埋层NBL处，以与第二埋层NBL形成欧姆接触。
图5为依据本发明实施例四的半导体器件结构示意图。实施例四中的半导体器件对应的等效电路图也如图11所示。
实施例四与实施例一不同之处在于，将第五掺杂区P+2与半导体衬底N-Sub电连接的方式不同，其余均相同。在实施例4中，第五掺杂区P+2先与第三电极M3电连接，再将第三电极M3通过金属引线连接至引线框架Lead frame上，且将半导体衬底N-Sub背面的第四电极M4也电连接至所述引线框架Lead frame上，使得第四电极M4通过所述引线框架Leadframe和所述金属引线与第三电极M3电连接，从而实现了第五掺杂区P+2与半导体衬底N-Sub之间的电连接。
图6为依据本发明实施例五的半导体器件结构示意图。图6所示的半导体器件的等效电路图与图11不同的仅在于第一箝位结构并非为SCR，而是一个三极管结构，因此并未单独再画出图6的半导体器件所对应的等效电路图。
实施例五与实施例二的结构基本相同，不同之处仅在于所述第一箝位结构的具体结构不一样。在实施例二中，所述第一箝位结构为一个可控硅晶闸管SCR，而在实施例五中，所述第一箝位结构为一个三极管，所述三极管包括位于半导体衬底N-Sub的第二区域上的外延层Epi，位于外延层Epi上的第二本征多晶半导体区(图中未标记出来)，位于第二本征多晶半导体区上的P型掺杂的第一阱区Pwell0，以及位于第一阱区Pwell0上的具有N型掺杂的第三掺杂区N+0，第三掺杂区N+0通过第一电极M1与第一掺杂区N+1电连接。显然，在实施例五中，所述第一箝位结构为一个NPN三极管，第三掺杂区N+0与第一阱区Pwell0构成的PN结反向击穿时，所述半导体器件I/O端的电压被箝位。由于在形成外延层Epi以及第一、第二本征多晶半导体区I-Ploy时，半导体衬底N-Sub的第三区域上也会依次形成外延层Epi和第三本征多晶半导体区I-Ploy，则在实施例五中，所述多晶柱状体N-Ploy会先后穿过第三本征多晶半导体区I-Ploy和外延层Epi到达半导体衬底N-Sub中。此外，外延层Epi可以为低浓度掺杂的N型外延层也可以为低浓度掺杂的P型外延层。此外,当图6中的半导体衬底为P型掺杂时，则所述第一埋层为N型掺杂，位于第二本征多晶半导体区上的第一阱区为N型掺杂，而所述第三掺杂区为P型掺杂，此时，所述第一箝位结构为一个PNP三极管。
图7为依据本发明实施例六的半导体器件结构示意图。图7所示的半导体器件的等效电路图如图13所示。
实施例六与实施例一的不同之处在于，在实施例六中，所述第一箝位结构为齐纳二极管DZ，齐纳二极管通过第三二极管D3与第一二极管D1相连，即第一二极管D1、第三二极管D3、齐纳二极管DZ构成了所述第二串联结构。此外，实施例六与实施例一还有一个不同之处在于，第二二极管的结构不同。除上述不同之处外，实施六与实施例一所示的半导体器件均相同。
如图7和13所示，在实施例六中，所述半导体衬底为P型掺杂的衬底Psub，齐纳二极管DZ包括半导体衬底Psub和位于半导体衬底Psub的第二区域上的N型掺杂的第一埋层NBL构成，当第一埋层NBL与半导体衬底Psub构成的PN结反向击穿时，齐纳二极管DZ反向击穿，以将I/O端的电压箝位。在形成第一本征多晶半导体区I-Ploy时，第一埋层NBL上也会相应的形成第二本征多晶半导体区I-Ploy，由于第一埋层NBL的自掺杂效应，会使得第二本征多晶半导体区I-Ploy中会存在一点N型掺杂离子，使得其和位于其上的P型掺杂的第三掺杂区P+0构成了第三二极管D3，第三掺杂区P+0通过第一电极与第一掺杂区N+1电连接。由于实施例中所述的半导体器件的总寄生电容主要由于齐纳二极管横向排布的第一二极管D1来决定，因此第三掺杂区P+0的横向尺寸可以大致与第一埋层NBL的相同，使得由第三掺杂区P+0进来的电流可以流过第一埋层NBL的大部分区域，避免了第一埋层NBL的局部温度过高，提高了半导体器件的鲁棒性。在其它实施例中，所述第三掺杂区的横向尺寸也与所述第一埋层的大致相同，所述的横向与纵向垂直，而所述的纵向是指所述第一埋层和第三掺杂区的堆叠方向。
在实施例六中，第二二极管D2包括位于半导体衬底Psub的第三区域上且具有P型掺杂的第三埋层PBL，位于第三埋层PBL上的第三本征多晶半导体区I-Poly，位于第三本征多晶半导体区I-Poly上且具有N型掺杂的第七掺杂区N+2，第七掺杂区N+2通过第二电极M2与第二掺杂区P+1电连接。
图8为依据本发明实施例七的半导体器件结构示意图。图8所示的半导体器件的等效电路图与图13的区别仅在于，在第一串联结构包括了两个串联第二二极管D2，第二串联结构中包括了两个串联的第一二极管D1，其余均相同，在此就不再单独画出。
实施例七中的半导体器件中的一个第二二极管D2与实施例一中的相同，另一个第二二极管D2与实施例六中的相同，两个第二二极管D2之间通过第三电极M3电连接，而其中的一个第二二极管D2通过第二电极M2与一个第一二极管D1电连接，两个第一二极管D1之间通过电极M5电连接，其中一个第一二极管D1通过电极M1与第三二极管D3相连，两个第一二极管D1的结构均与实施例一中的相同。此外，两个第一二极管D1之间，两个第二二极管D2之间，以及相连的第一二极管D1和第二二极管D2之间均通过第二隔离层O2隔离。
图9为依据本发明提供的半导器件的实施例八的半导体器件结构示意图。图9所示的半导体器件的等效电路图与图13的区别仅在于，第二串联结构中包括了两个串联的第一二极管D1，其余均相同，在此就不再单独画出。
实施例八与实施例七的不同之处在于，第一串联结构只有一个第二二极管D2，且该二极管D2的结构与实施例四中的第二二极管D2结构相同，只是在实施例八中，半导体衬底为P型掺杂，因此，第五掺杂区P+2是通过第三电极M3先与P型掺杂的第二埋层PBL电连接后，再与衬底Psub电连接。
图10为依据本发明提供的半导器件的实施例九的半导体器件结构示意图。图10所示的半导体器件的等效电路图与图13的区别仅在于，第二串联结构中包括了两个串联的第一二极管D1，其余均相同，在此就不再单独画出。
实施例九与实施例八的不同之处仅在于，将第二二极管D2与半导体衬底Psub电连接的方式不一样，第五掺杂区P+2也是通过电极M3与一个导电通道电连接，导电通道的一端与第三电极M3电连接，另一端与半导体衬底Psub电连接。所述导电通道包括位于半导体衬底Psub的第三区域上且具有P型掺杂的第二埋层PBL，位于所述第二埋层PBL上且与具有P型掺杂的扩散隔离区Piso，扩散隔离区Piso与第三电极M3形成欧姆接触。
以上依据本发明的各个实施例中，各个组成部分的掺杂类型可以全部换成相反的掺杂类型，例如将N型掺杂变成P型掺杂，将P型掺杂变成N型掺杂。且各个掺杂区与相应的金属电极之间的接触均可以为欧姆接触。本征多晶半导体区可以为多晶硅，多晶柱状体也可以为多晶硅柱状体。
由上可见，依据本发明的半导体导体器件中，第一二极管由横向排布在本征多晶半导体区中的两个不同类型的掺杂区形成，具有超低的寄生电容，且第一二极管与箝位结构横向排布于半导体衬底上，从而使得所述第一埋层上方的第三掺杂区的横向尺寸可以与第一埋层相同，提高了半导体器件的鲁棒性。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (22)
1.一种半导体器件，其特征在于，包括半导体衬底、位于所述半导体衬底上的至少一个第一二极管，
所述第一二极管包括位于所述半导体衬底第一区域上方的第一本征多晶半导体区、位于所述第一本征多晶半导体区中且具有第一掺杂类型的第一掺杂区、位于所述第一本征多晶半导体区中且具有第二掺杂类型的第二掺杂区，
其中，还包括第一隔离层，位于所述半导体衬底上，所述第一本征多晶半导体区位于所述第一隔离层上，所述第一掺杂区和所述第二掺杂区横向排布在所述第一本征多晶半导体区的表面以形成二极管结构。
2.根据权利要求1所述的半导体器件，其特征在于，还包括与所述第一二极管串联的第一箝位结构。
3.根据权利要求2所述的半导体器件，其特征在于，所述第一二极管与所述第一箝位结构横向排布于所述衬底上。
4.根据权利要求2所述的半导体器件，其特征在于，所述第一二极管通过至少一个第三二极管与所述第一箝位结构串联。
5.根据权利要求2所述的半导体器件，其特征在于，所述第一箝位结构为一三极管或可控硅晶闸管。
6.根据权利要求2所述的半导体器件，其特征在于，所述第一箝位结构为齐纳二极管。
7.根据权利要求5所述的半导体器件，其特征在于，所述半导体衬底为第一掺杂类型的衬底，所述第一箝位结构包括所述半导体衬底，位于所述半导体衬底的第二区域上且具有第二掺杂类型的第一埋层，位于所述第一埋层上且具有第一掺杂类型的第一阱区，以及位于所述第一阱区上且具有第二掺杂类型的第三掺杂区，
所述第三掺杂区与所述第一掺杂区通过第一电极电连接。
8.根据权利要求5所述的半导体器件，其特征在于，所述半导体衬底为第一掺杂类型的衬底，所述第一箝位结构包括所述半导体衬底，位于所述半导体衬底的第二区域上的外延层，位于所述外延层上的第二本征多晶半导体区，以及位于所述第二本征多晶半导体区上且具有第二掺杂类型的第一阱区，位于所述第一阱区且具有第一掺杂类型的第三掺杂区，
所述第三掺杂区与所述第一掺杂区通过第一电极电连接。
9.根据权利要求5所述的半导体器件，其特征在于，所述半导衬底为第二掺杂类型的衬底，所述第一箝位结构包括所述半导体衬底，位于所述半导体衬底的第二区域上且具有第二掺杂类型的第一埋层，位于所述第一埋层上的第二本征多晶半导体区，位于所述第二本征多晶半导体区上且具有第一掺杂类型的第一阱区，位于所述阱区上且具有第二掺杂类型的第三掺杂区，
所述第三掺杂区通过第一电极与所述第一掺杂区电连接。
10.根据权利要求6所述的半导体器件，其特征在于，所述半导体衬底为第二掺杂类型的衬底，所述齐纳二极管包括所述半导体衬底，位于所述半导体衬底的第二区域上且具有第二掺杂类型的第一埋层，
所述半导体器件还包括第三二极管，所述第三二极管包括位于所述第一埋层上的第二本征多晶半导体区，位于所述第二本征多晶半导体区上且具有第二掺杂类型的第三掺杂区，
所述第三掺杂区通过第一电极与所述第一掺杂区电连接。
11.根据权利要求2所述的半导体器件，其特征在于，所述半导体器件还包括由至少一个第二二极管构成的第一串联结构，所述第一串联结构与由至少一个所述第一二极管和第一箝位结构构成的第二串联结构并联。
12.根据权利要求11所述的半导体器件，其特征在于，所述第一串联结构中的一个所述第二二极管包括位于所述第一本征多晶半导体区中且具有第一掺杂类型的第四掺杂区、位于所述第一本征多晶半导体区中且具有第二掺杂类型的第五掺杂区，
所述第四掺杂区与所述第二掺杂区通过第二电极电连接，所述第五掺杂区与所述半导体衬底电连接。
13.根据权利要求12所述的半导体器件，其特征在于，还包括与所述半导体衬底的掺杂类型相同的导电通道，所述导电通道的一端与所述半导体衬底相接触，另一端通过第三电极与所述第五掺杂区电连接。
14.根据权利要求13所述的半导体器件，其特征在于，所述导电通道包括位于所述半导体衬底的第三区域上且与所述半导体衬底具有相同掺杂类型的第二埋层，位于所述第二埋层上且与所述半导体衬底具有相同掺杂类型的第二阱区，位于所述第二阱区上且与所述半导体衬底具有相同掺杂类型第六掺杂区，
所述第六掺杂区与所述第三电极形成欧姆接触。
15.根据权利要求13所述的半导体器件，其特征在于，所述导电通道包括与所述第五掺杂区处于同一平面且与所述半导体衬底具有相同掺杂类型的第六掺杂区，由所述第六掺杂区延伸至所述半导体衬底的第三区域中的多晶柱状体，所述多晶柱状体与所述半导体衬底具有相同掺杂类型，
所述第六掺杂区与所述第三电极形成欧姆接触。
16.根据权利要求13所述的半导体器件，其特征在于，所述导电通道包括位于所述半导体衬底的第三区域上且与所述半导体衬底具有相同掺杂类型的第二埋层，
所述第三电极由所述第五掺杂区所在的表面处向所述半导体衬底方向延伸至所述第二埋层处，以与所述第二埋层形成欧姆接触。
17.根据权利要求13所述的半导体器件，其特征在于，所述导电通道包括位于所述半导体衬底的第三区域上且具有与所述半导体衬底具有相同掺杂类型的第二埋层，位于所述第二埋层上且与所述半导体衬底具有相同掺杂类型的扩散隔离区，
所述扩散隔离区与所述第三电极形成欧姆接触。
18.根据权利要求12所述的半导体器件，其特征在于，还包括：
与所述第五掺杂区电连接的第三电极，
位于所述半导衬底的背面且与所述半导体衬底电连接的第四电极，
所述第三电极通过金属引线电连接至引线框架，所述第四电极通过所述引线框架和所述金属引线与所述第三电极电连接。
19.根据权利要求11所述的半导体器件，其特征在于，所述半导体衬底为第二掺杂类型，所述第一串联结构中的一个所述第二二极管包括位于所述半导体衬底的第三区域上且具有第二掺杂类型第三埋层，位于所述第三埋层上的第三本征多晶半导体区，以及位于所述第三本征多晶半导体区上且具有第一掺杂类型的第七掺杂区，
所述第七掺杂区与所述第一二极管或所述第一串联结构中的另一个所述二极管电连接。
20.根据权利要求11所述的半导体器件，其特征在于，所述第一串联结构中的各个彼此串联的所述第二二极管之间和/或所述第二串联结构中的各个彼此串联的所述第一二极管之间通过图案化的第二隔离层隔离。
21.根据权利要求20所述的半导体器件，其特征在于，所述第二隔离层还用于隔离相连的所述第一二极管和第二二极管。
22.根据权利要求7或9或10中所述的半导体器件，其特征在于，所述第三掺杂区的横向尺寸与所述第一埋层的横向尺寸大致相同。
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