CN108520874B - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供的半导体器件在第一状态期间，第三半导体层未被穿通，且第三半导体层的掺杂浓度较低，使得半导体器件具有较低的寄生电容，而在第二状态下，第三半导体层被穿通，使得所述半导体器件为一个三极管，可以作为单片集成的双向瞬态电压抑制器，以泄放输入/输出端的能量，其制备工艺简单，封装效率高。
Description
技术领域
本发明涉及半导体器件及其制造方法，更具体地，涉及一种半导体器件及其制造方法。
背景技术
在ESD器件中通常会采用雪崩二极管或齐纳二极管作为箝位器件，然而传统的雪崩击穿二极管和齐纳二极管应用于低压范围时，会有较大的漏电流和电容，因此在现有技术中，为了使ESD器件具有较低的触发电压和漏电流，穿通技术越来越广泛的应用于低压ESD保护器件。
现有的穿通器件的结构一般是非对称的，要获得双向的ESD保护器件，需要两个分立穿通器件并联组装在一个封装体内。为了获得超低电容值，上述双向ESD器件还需要两个额外超低电容的反向普通二极管分别与两个穿通器件串联，这样的ESD器件需要四块芯片，不仅面积较大，且而在封装中，需要连接裸片与引线框架四次，一个穿通器件和一个普通二极管通过引线键合在一个框架上，则四块芯片需要2条引线键合，造成产量低，浪费时间等问题。
发明内容
有鉴于此，本发明提供一种半导体器件及其制造方法，以使得所述的半导体器件在应用于I/O端子的保护时具有较低的触发电压和超低的寄生电容，且其制备的产量高，效率高。
一种半导体器件，其特征在于，包括：
第一半导体层，具有第一掺杂类型；
第二半导体层，位于所述第一半导体层上方，具有第二掺杂类型；
第三半导体层，位于所述第二半导体层上方，具有第一掺杂类型；
第四半导体层，位于所述第三半导体层上方，具有第二掺杂类型；
第五半导体层，位于所述第四半导体层上方，具有第一掺杂类型；
其中，在所述半导体器件上施加的电压的绝对值大于预定值电压之后，所述第三半导体层被穿通，使得所述第二半导体层与第四半导体层电连接。
优选地，在所述半导体器件上施加的电压的绝对值大于预定值电压之前，
所述一半导体层与第二半导体层之间具有第一寄生电容，所述第二半导体层与所述第三半导体层之间具有第二寄生电容，所述三半导体层与第四半导体层之间具有第三寄生电容，所述第四半导体层与所述第五半导体层之间具有第四寄生电容；
所述第一寄生电容、第二寄生电容、第三寄生电容、第四寄生电容串联。
优选地，所述第三半导体层被穿通之后，所述半导体器件为三极管。
优选地，所述第三半导体层的掺杂浓度小于第一半导层的掺杂浓度，所述第五半导体层和第一半导体层的掺杂浓度均大于所述第三半导体层的掺杂浓度。
优选地，所述第三半导体层为外延层。
优选地，所述二半导体层为埋层。
优选地，所述的半导体器件还包括隔离结构，所述隔离结构由所述第五半导体层的表面延伸至所述第一半导体层中。
优选地，所述隔离结构依次穿过所述第五半导体层、第四半导体层、第三半导体层、第二半导体层后延伸至所述第一半导体层中。
优选地，所述的半导体器件还包括于与所述第五半导体层相连的第一电极，以及与所述第一半导体层相连的第二电极，
所述第一电与第二电极中的第一个用于与输入/输入端子相连，另一个接地。
优选地，所述预定值电压为所述半导体器件的最大反向工作电压。
优选地，所述一半导体层和第二半导体层构成的第一PN结，所述四半导体层和第五半导体层构成第二PN结，所述第三半导体层在所述第一PN结或第二 PN结发生反向击穿前被穿通。
优选地，所述半导体器件为双向舜变电压抑制器，所述第一PN结或第二 PN被反向击穿时，所述半导体器件的电压被箝位。
一种导体器件的制造方法，其特征在于，包括：
在具有第一掺杂类型的第一半导体层上形成具有第二掺杂类型的第二半导体层；
在所述第二半导体层上形成具有第一掺杂类型的第三半导体层；
在所述第三半导体层上形成具有第二掺杂类型的第四半导体层；
在所述第四半导体层上形成具有第一掺杂类型的第五半导体层；
通过调节所述第三半导体层的掺杂浓度，使得在所述半导体器件上施加的电压的绝对值大于预定值电压之后，所述第三半导体层被穿通，从而使得所述第二半导体层与所述第四半导体层电连接。
由上可见，本发明提供的半导体器件在第一状态期间，第三半导体层未被穿通，且第三半导体层的掺杂浓度较低，使得半导体器件具有较低的寄生电容，而在第二状态下，第三半导体层被穿通，使得所述半导体器件为一个三极管，可以作为单片集成的双向瞬态电压抑制器，以泄放输入/输出端的能量，其制备工艺简单，封装效率高。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1为依据本发明实施例一的半导体器件结构示意图；
图2为依据本发明实施例二的半导体器件结构示意图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的组成部分采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本发明的许多特定的细节，例如每个组成部分的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明提供的半导体器件主要包括具有第一掺杂类型的第一半导体层，位于所述第一半导体层上方且具有第二掺杂类型的第二半导体层，位于所述第二半导体层上方且具有第一掺杂类型的第三半导体层，位于所述第三半导体层上方且具有第二掺杂类型的第四半导体层，以及位于所述第四半导体层上方且具有第一掺杂类型的第五半导体层。其中，在所述半导体器件上施加的电压的绝对值大于预定值电压之后，所述第三半导体层被穿通，使得所述第二半导体层与第四半导体层电连接。参考图1，其为依据本发明实施例的半导体器件100结构示意图，在半导体器件100中，所述第一半导体层为N型掺杂的半导体衬底N-Sub，所述第二半导体层为P型掺杂的埋层PBL，所述第三半导体层为N型掺杂的外延层Nepi，所述第四半导体层为P型掺杂的阱区Pwell，而所述第五半导体层为N 型掺杂的掺杂区N+。
在半导体器件100中，通过调节第三半导体层Nepi的掺杂浓度，使得其在半导体器件100上施加的电压大于预定值电压之后被穿通，从而可以使得第二半导体层PBL与第四半导体层Pwell电连接，即此时，所述第二半导体层与第四半导体层之间不再是N型外延层Npei，而是P型导电区域。
在半导体器件100上施加的电压小于所述预定值电压期间，即所述半导体器件100处于第一状态下时，第三半导体层未被穿通，所述半导体器件100为掺杂类型关于第三半导体层对称的半导体器件，此时，半导体器件100可以等效为四个串联的电容C1、C2、C3、C4，如图1所示，第一半导体层N-Sub与第二半导体层PBL之间具有第一寄生电容C1，第二半导体层PBL与第三半导体层Nepi之间具有第二寄生电容C2，第三半导体层Nepi与第四半导体层Pwell 之间具有第三寄生电容C3，第四半导体层Pwell与第五半导体层N+之间具有第四寄生电容C4。由于第一半导体层N-Sub与第二半导体层PBL的掺杂浓度均较高，且均远远大于第三半导体层Nepi的掺杂浓度，此外，第四半导体层Pwell 与第五半导体层N+的掺杂浓度也均较高，且也均远远大于第三半导体层Nepi 的掺杂浓度，因此，第一寄生电容C1与第四寄生电容C4的容值均远大于第二寄生电容C2的容值，且也均远大于第三寄生电容C3的容值，而第二寄生电容 C2与第三寄生电容C3的容值相当(二者相差不大)，因此在半导体器件100上施加的电压大于所述预定值电压之前，甚至是在第三半导体层Nepi未穿通之前，半导体器件100的等效寄生电容的容值大致为第二寄生电容C2或第三寄生电容 C3的一半。因此，只要通过调节第三半导体层的掺杂浓度便可调节半导体器件 100的总的寄生电容，例如通过降低第三半导体层的掺杂浓度来降低半导体器件100的总寄生电容。所述第三半导体层的厚度需要根据所述预定值电压和半导体器件100所要求的导通电阻来设定，使得所述第三半导体层的厚度满足在半导体器件100上施加电压大于所述预定值电压后能被穿通这个条件下而被设置得尽量的薄。
而在半导体器件100上施加的电压大于或等于所述预定值电压后，且所述第三半导体层Nepi被穿通后，即半导体器件100处于第二状态下，第二半导体层PBL与第四半导体层Pwell电连接在一起，使得半导体器件100为一个NPN 三极管，此时，半导体器件100包括由第一半导体层和第二半导体层构成的第一PN结，以及由第四半导体层和第五半导体层构成的第二PN结，所述第一PN 结或第二PN结发生反向击穿以箝位半导体器件上的电压。
此外，如图1所示，半导体器件100还进一步包括隔离结构ISO、第一电极 Metal1以及第二电极Metal2。隔离结构ISO用于将半导体器件100与其他器件隔离开，隔离结构ISO由第五半导体层N+的表面延伸至所述第一半导体层 N-Sub中，且其隔离结构ISO还包括在位于半导体器件100的表面的部分，该部分裸露出至少部分第五半导体层N+，以使得第一电极Metal1穿过该部分与第五半导体层N+电连接。此外，隔离结构ISO还可用于限定半导体器件100的尺寸，隔离结构ISO依次穿过所述第五半导体层N+、第四半导体层Pwell、第三半导体层Nepi、第二半导体层PBL后延伸至所述第一半导体层N-Sub中。第二电极Metal2与第一半导体层N-Sub相连其位于第一半导体层N-Sub的背面。第一电极Metal1与第二电极Metal2中的其中一个用于与输入/输入端子相连，另一个接地。
半导体器件100用于系统的静电保护或瞬态电压保护时，半导体器件100 为双向瞬态电压抑制器，第一电极Matel1与所述系统的输入/输出端子电连接，第二电极Matel2接地。所述输入/输出端子来一个正的脉冲时，使得第一电极 Matel1端的电压的绝对值大于所述预定值电压，则第三半导体层Nepi与第二半导体层PBL构成的PN结反向击穿，使得第三半导体层Nepi会先被穿通，接着所述第二PN结被反向击穿，所述NPN三极管被导通，以泄放所述输入/输出端的能量，同时将半导体器件100的电压箝位为一定值，反之，所述输入/输出端子来一个负的脉冲时，使得第一电极Matel1端的电压的绝对值大于所述预定值电压，则第四半导体层Pwell与第三半导体层Nepi构成的PN结先被方向击穿，使得第三半导体层Nepi会先被穿通，接着所述第一PN结被反向击穿所述NPN 三极管被导通，以泄放所述输入/输出端的能量，同时将半导体器件100的电压箝位为一定值。
若将第二电极Matel2与所述系统的输入/输出端子电连接，第一电极Matel1 接地。所述输入/输出端子来一个正的脉冲时，使得第二电极Matel2端的电压的绝对值大于所述预定值电压，则，第四半导体层Pwell与第三半导体层Nepi构成的PN结先被方向击穿，使得第三半导体层Nepi会先被穿通，接着所述第一 PN结被反向击穿，所述NPN三极管被导通，以泄放所述输入/输出端的能量，同时将半导体器件100的电压箝位为一定值，反之，所述输入/输出端子来一个负的脉冲时，使得第二电极Matel2端的电压的绝对值大于所述预定值电压，则第三半导体层Nepi与第二半导体层PBL构成的PN结反向击穿，使得第三半导体层Nepi会先被穿通，接着所述第二PN结被反向击穿，所述NPN三极管被导通，以泄放所述输入/输出端的能量，同时将半导体器件100的电压箝位为一定值。
图2为依据本发明实施例半导体器件200的结构示意图，其与半导体器件 100的各个掺杂类型相反，如所述第一半导体层为P型掺杂的衬底P-Sub，所述第二半导体层为N型掺杂的埋层NBL，所述第三半导体层为P型掺杂的外延层 Pepi，所述第四半导体层为N型掺杂的阱区Nwell，所述第五半导体层为P型掺杂的掺杂区P+。
此外，本发明还提供了一种半导体器件的制备方法，其主要包括以下步骤。
步骤1：在具有第一掺杂类型的第一半导体层上形成具有第二掺杂类型的第二半导体层。所述第二半导体层为埋层。
步骤2：在所述第二半导体层上形成具有第一掺杂类型的第三半导体层。所述第三半导体层为外延层。
步骤3：在所述第三半导体层上形成具有第二掺杂类型的第四半导体层。所述第四半导体层为阱区。
步骤4：在所述第四半导体层上形成具有第一掺杂类型的第五半导体层。所述第五半导体层为重掺杂的注入掺杂区。
步骤5：形成隔离结构，所述隔离结构由所述第五半导体层表面延伸至所述第一半导体层中，其延伸过程中依次穿过所述第五半导体层、第四半导体层、第三半导体层和第二半导体层，且所述隔离结构裸露出至少部分的所述第五半导体层。
步骤6：形成金属电极。形成与所述第五半导体层相连的第一电极，以及形成与所述第一半导体层相连的第二电极。所述第一电极和第二电极中的一个接地，另一个接输入/输出端子。
其中，在形成所述第三半导体层时，通过调节所述第三半导体层的掺杂浓度，使得在所述半导体器件上施加的电压的绝对值大于预定值电压之后，所述第三半导体层被穿通，从而使得所述第二半导体层与所述第四半导体层电连接。
由上可见，本发明提供的半导体器件在第一状态期间，第三半导体层未被穿通，且第三半导体层的掺杂浓度较低，使得半导体器件具有较低的寄生电容，而在第二状态下，第三半导体层被穿通，使得所述半导体器件为一个三极管，可以作为单片集成的双向瞬态电压抑制器，以泄放输入/输出端的能量，其制备工艺简单，封装效率高。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (12)
1.一种半导体器件，其特征在于，包括:
第一半导体层，具有第一掺杂类型；
第二半导体层，位于所述第一半导体层上方，具有第二掺杂类型；
第三半导体层，位于所述第二半导体层上方，具有第一掺杂类型；
第四半导体层，位于所述第三半导体层上方，具有第二掺杂类型；
第五半导体层，位于所述第四半导体层上方，具有第一掺杂类型；
其中，在所述半导体器件上施加的电压的绝对值大于预定值电压之后，所述第三半导体层被穿通，使得所述第二半导体层与第四半导体层电连接，
根据所述预定值电压和导通电阻来设置第三半导体层的厚度，使得施加电压大于预定值电压后被穿通，
所述第一半导体层和所述第二半导体层构成第一PN结，所述第四半导体层和所述第五半导体层构成第二PN结，所述第三半导体层在所述第一PN结或第二PN结发生反向击穿前被穿通。
2.根据权利要求1所述的半导体器件，其特征在于，在所述半导体器件上施加的电压的绝对值大于预定值电压之前，
所述第一半导体层与所述第二半导体层之间具有第一寄生电容，所述第二半导体层与所述第三半导体层之间具有第二寄生电容，所述第三半导体层与所述第四半导体层之间具有第三寄生电容，所述第四半导体层与所述第五半导体层之间具有第四寄生电容；
所述第一寄生电容、所述第二寄生电容、所述第三寄生电容、所述第四寄生电容串联。
3.根据权利要求1所述的半导体器件，其特征在于，所述第三半导体层被穿通之后，所述半导体器件为三极管。
4.根据权利要求1所述的半导体器件，其特征在于，所述第一半导体层的掺杂浓度和第二半导体层的掺杂浓度均大于所述第三半导体层的掺杂浓度，所述第四半导体层和所述第五半导体层的掺杂浓度均大于所述第三半导体层的掺杂浓度。
5.根据权利要求1所述的半导体器件，其特征在于，所述第三半导体层为外延层。
6.根据权利要求1所述的半导体器件，其特征在于，所述第二半导体层为埋层。
7.根据权利要求1所述的半导体器件，其特征在于，还包括隔离结构，所述隔离结构由所述第五半导体层的表面延伸至所述第一半导体层中。
8.根据权利要求7所述的半导体器件，其特征在于，所述隔离结构依次穿过所述第五半导体层、第四半导体层、第三半导体层、第二半导体层后延伸至所述第一半导体层中。
9.根据权利要求1所述的半导体器件，其特征在于，还包括与所述第五半导体层相连的第一电极，以及与所述第一半导体层相连的第二电极，
所述第一电极与所述第二电极中的其中一个用于与输入/输入端子相连，另一个接地。
10.根据权利要求1所述的半导体器件，其特征在于，所述预定值电压为所述半导体器件的最大反向工作电压。
11.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件为双向瞬态电压抑制器，所述第一PN结或第二PN被反向击穿时，所述半导体器件的电压被箝位。
12.一种半导体器件的制造方法，其特征在于，包括：
在具有第一掺杂类型的第一半导体层上形成具有第二掺杂类型的第二半导体层；
在所述第二半导体层上形成具有第一掺杂类型的第三半导体层；
在所述第三半导体层上形成具有第二掺杂类型的第四半导体层；
在所述第四半导体层上形成具有第一掺杂类型的第五半导体层；
通过调节所述第三半导体层的掺杂浓度,使得在所述半导体器件上施加的电压的绝对值大于预定值电压之后，所述第三半导体层被穿通,从而使得所述第二半导体层与所述第四半导体层电连接，
其中，根据所述预定值电压和导通电阻来设置第三半导体层的厚度，使得施加电压大于预定值电压后被穿通，
所述第一半导体层和所述第二半导体层构成第一PN结，所述第四半导体层和所述第五半导体层构成第二PN结，所述第三半导体层在所述第一PN结或第二PN结发生反向击穿前被穿通。
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- 2018-03-28 CN CN201810264768.8A patent/CN108520874B/zh active Active
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| CN101877358A (zh) * | 2009-04-30 | 2010-11-03 | 万国半导体有限公司 | 具有对称击穿电压的瞬时电压抑制器 |
| CN104253162A (zh) * | 2013-06-30 | 2014-12-31 | 德州仪器公司 | 双向esd二极管结构及其形成方法 |
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