CN101877358A - 具有对称击穿电压的瞬时电压抑制器 - Google Patents
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Abstract
本发明公开了一种垂直瞬时电压抑制器(TVS)器件，包括一个第一导电类型的重掺杂的半导体衬底、一个形成在衬底上具有第一厚度的第一导电类型的外延层，一个形成在外延层中、位于外延层的中间区域的第二导电类型的基极区。此基极区和外延层在基极区的两边提供一个基本对称的垂直掺杂结构。在一个实施例中，通过高能植入，形成此基极区。在另一个实施例中，将此基极区作为一个掩埋层。选取合适的外延层和基极区的掺杂浓度，将瞬时电压抑制器(TVS)器件配置成一个基于穿通二极管的瞬时电压抑制器(TVS)或一个雪崩模式瞬时电压抑制器(TVS)。
Description
技术领域
本发明涉及一种瞬时电压抑制器(TVS)的结构和制作方法，尤其是一种具有对称击穿电压和低工艺敏感度的垂直瞬时电压抑制器(TVS)的结构和制作方法。
背景技术
电压和电流瞬变是引起电子系统中的集成电路损坏的主要原因。瞬变是从各种内部和外部的源极到系统产生的。例如，瞬变的共源极包括电源、交流电路波动、雷电过电压以及静电放电(ESD)的正常转换。
瞬时电压抑制器(TVS)一般用于保护集成电路不受瞬变或过电压带来的损害。瞬时电压抑制器(TVS)是单向器件或双向器件。由于电子设备的加工组件对电压极性为正或负的瞬变电压都很敏感，因此越来越多的电子设备需要双向瞬时电压抑制器(TVS)的保护。例如，双向瞬时电压抑制器(TVS)可用于保护便携式手持设备、键盘、笔记本电脑、数码相机、便携式全球定位系统(GPS)以及MP3播放器等的高速数据线。图1表示用于保护信号线的双向瞬时电压抑制器(TVS)的示意图。
实现双向瞬时电压抑制器(TVS)有多种方法。多数情况是采用垂直结构，来限制瞬时电压抑制器(TVS)器件的模具尺寸。此外，低电压情况下通常采用基于瞬时电压抑制器(TVS)的击穿二极管。更确切地说，基于击穿二极管的低电压双向瞬时电压抑制器(TVS)，是利用带有发射极-基极和集电极-基极击穿电压的NPN或PNP结构实现的，还要优化NPN或PNP层的掺杂浓度，以便穿通击穿。
例如，穿通二极管瞬时电压抑制器(TVS)经常具有轻掺杂浅基极的双极结型晶体管(BJT)的特征，使得即使是电压低于雪崩击穿电压时，也能发生轻掺杂基极区的穿通。基于穿通二极管的瞬时电压抑制器(TVS)通常是由多掺杂层的堆积结构形成，例如含有n+-p+-p--n+的四层结构，以及p-层作为轻掺杂层。
传统的基于穿通二极管的瞬时电压抑制器(TVS)存在许多不足。首先，由于制作过程的局限，瞬时电压抑制器(TVS)器件的击穿电压一般并不对称。也就是说，瞬时电压抑制器(TVS)器件的发射极-基极和集电极-基极的击穿电压并不一致。其次，击穿电压经常发生很大的器件间的变动。最具代表性的就是，瞬时电压抑制器(TVS)堆积层是通过外延生长每个层、或通过后面的层离子注入到初始外延层中形成的。击穿电压是一个外延层厚度、外延层的掺杂以及基极区掺杂的函数。外延层存在固有的掺杂浓度变化。而且，外延层的厚度，尤其是相对较薄的外延层，在整个晶片上以及从晶片到晶片上，也有变化。因此，通过外延厚度的变化以及掺杂浓度的变化，才能观察到击穿电压的变化。此外，如果外延层过薄，来自于重掺杂衬底的过掺杂，会对外延层甚至基极区的掺杂浓度产生不利的影响。
图2(a)至2(c)表示在制作瞬时电压抑制器(TVS)器件中使用的多种传统的掺杂结构。传统的垂直瞬时电压抑制器(TVS)器件是由具有浓度梯度(图2(a)和2(b))或掺杂浓度中的一个阶梯(图2(c))的基极区形成的。基极区中不对称的掺杂结构通常是由于在薄外延层中，形成基极区的掺杂能量很低造成的。不均匀的掺杂结构会产生不对称的击穿电压，以及击穿电压对制作工艺变化的敏感度。
发明内容
依据本发明的一个实施例，一种垂直瞬时电压抑制器(TVS)器件包括一个第一导电类型的重掺杂半导体衬底、一个形成在衬底上有第一厚度的第一导电类型的外延层、以及一个植入在外延层中位于外延层的一个中间区域的第二导电类型的基极区。基极区和外延层在基极区的两侧，提供基本对称的垂直掺杂结构，使得这两个方向上的击穿电压对称。
依据本发明的另一方面，一种制备瞬时电压抑制器(TVS)的方法包括制备一个第一导电类型的重掺杂半导体衬底，形成一个在衬底上有第一厚度的第一导电类型的外延层、以及在外延层中形成一个位于外延层的一个中间区域的第二导电类型的基极区。基极区和外延层在基极区的两侧，提供基本对称的垂直掺杂结构。
在一个实施例中，基极区是通过在外延层中的高能量植入形成的。在另一个实施例中，所形成的基极区作为掩埋层，位于外延层的中间。在另一个实施例中，外延层的掺杂浓度极低，并在外延层中的基极区的上方和底部分别植入一个第一导电类型的缓冲层。
阅读以下详细说明及参考附图后，将更好地理解本发明。
附图说明
图1表示一种用于保护信号线的双向瞬时电压抑制器(TVS)。
图2(a)至2(c)表示在制作瞬时电压抑制器(TVS)器件中使用的多种传统的掺杂结构。
图3表示依据本发明的一个实施例，一种使用NPN结构形成的垂直瞬时电压抑制器(TVS)器件的横截面视图。
图4(a)和4(b)表示依据本发明的两个不同实施例，在瞬时电压抑制器(TVS)器件100中可以获得的两种垂直掺杂结构。
图5表示对于具有不对称掺杂结构的传统的瞬时电压抑制器(TVS)，以及对于本发明所述的具有对称掺杂结构和厚外延层的瞬时电压抑制器(TVS)器件，击穿电压与外延层厚度的变化关系。
图6表示依据本发明的一个实施例，使用两个高能离子注入过程形成基极区时，一种瞬时电压抑制器(TVS)器件的掺杂结构的纵剖图。
图7(a)至7(d)表示依据本发明的一个实施例，如图3所示的瞬时电压抑制器(TVS)器件的制备过程。
图8表示依据本发明的一个第一可选实施例，一种使用NPN结构形成的垂直瞬时电压抑制器(TVS)器件的横截面视图。
图9表示依据本发明的一个第二可选实施例，一种使用NPN结构形成的垂直瞬时电压抑制器(TVS)器件的横截面视图。
图10(a)至10(d)表示依据本发明的一个实施例，制备如图9所示的瞬时电压抑制器(TVS)器件的制作过程。
图11表示依据本发明的一个实施例，使用NPN结构制备垂直瞬时电压抑制器(TVS)器件的横截面视图。
图12表示依据本发明的一个第一可选实施例，使用PNP结构制备垂直瞬时电压抑制器(TVS)器件的横截面视图。
图13表示依据本发明的一个第二可选实施例，使用PNP结构制备垂直瞬时电压抑制器(TVS)器件的横截面视图。
图14表示依据本发明的一个第三可选实施例，使用NPN结构制备垂直瞬时电压抑制器(TVS)器件的横截面视图。
图15表示依据本发明的一个第四可选实施例，使用NPN结构制备垂直瞬时电压抑制器(TVS)器件的横截面视图。
图16表示依据本发明的一个第五可选实施例，使用NPN结构制备垂直瞬时电压抑制器(TVS)器件的横截面视图。
图17表示依据本发明的一个第三可选实施例，使用PNP结构制备垂直瞬时电压抑制器(TVS)器件的横截面视图。
具体实施方式
依据本发明的原理，基于穿通二极管或雪崩模式瞬时电压抑制器(TVS)器件利用高能量基极植入，在厚外延层中形成一个基极区，实现对称的NPN或PNP结构。这种高能量植入确保瞬时电压抑制器(TVS)器件具有对称基极掺杂结构，使瞬时电压抑制器(TVS)器件的击穿电压对称。之所以使用厚外延层，是为了当基极区在反偏压下完全耗尽时，耗尽层不会到达外延层的边缘，而是仍然处于外延层内。在这种情况下，外延层厚度的变化将不会影响瞬时电压抑制器(TVS)器件的击穿电压。在一个可选实施例中，在外延层中间，用掩埋层技术形成基极区，以获得同一种对称掺杂结构。
依据本发明的另一方面，使用掺杂浓度很低的外延层，并通过在外延层中的缓冲层植入以及承载基极区，来修正外延层的掺杂等级。缓冲层能够隔离瞬时电压抑制器(TVS)器件对于外延层中固有的掺杂变化的敏感性。形成的垂直瞬时电压抑制器(TVS)的击穿电压将不再容易受对外延层的厚度和掺杂浓度的影响。在另一个实施例中，缓冲层植入到外延层中的基极区的顶部和底部，使得缓冲层和基极区控制击穿电压。由于缓冲层和基极区时通过植入形成的，那么这将进一步解决外延层中的掺杂变化带来的各种问题。
在本说明中，雪崩模式瞬时电压抑制器件以及基于一个穿通二极管的瞬时电压抑制器件都被称为瞬时电压抑制器(TVS)。优化雪崩模式瞬时电压抑制器(TVS)的掺杂等级，便于基极区中的雪崩击穿，基极区中的雪崩电流同双极增益一起被放大，可以改善对集电极-至-发射极电压的箝位。另一方面，基于一个穿通二极管的瞬时电压抑制器(TVS)的特点是作为一个双极结型晶体管，具有一个浅且轻掺杂的基极，优化基极的掺杂等级，便于穿通击穿。尤其当电压低于穿通击穿电压时，就会发生轻掺杂基极区的穿通。
雪崩模式和基于穿通二极管的瞬时电压抑制器(TVS)器件在低压应用中，对于抑制5伏或5伏以下的低压范围内的峰值电压格外有效。
无论是基于雪崩的垂直瞬时电压抑制器(TVS)，还是基于穿通的瞬时电压抑制器(TVS)，它们的击穿电压都是基极区掺杂等级和厚度相对于周围集电极和发射区掺杂等级和厚度的函数。在基于穿通二极管的瞬时电压抑制器(TVS)中，选取合适的轻掺杂基极区的厚度和掺杂等级，使基极区在穿通电压下完全耗尽。更确切地说，只要轻掺杂的基极区很浅，大部分耗尽层就会延伸到轻掺杂的基极区中，当耗尽层到达基极区的另一侧时，实现穿通。因此，穿通二极管起到了短路的作用。如果器件的穿通电压低于其雪崩电压，那么器件将通过穿通击穿。如果器件的雪崩电压低于其穿通电压，那么器件将通过雪崩击穿。
图3表示依据本发明的一个实施例，使用NPN结构制备垂直瞬时电压抑制器(TVS)器件的横截面视图。参照图3，在重掺杂的N+衬底102上形成一个垂直瞬时电压抑制器(TVS)器件100。在N+衬底102上形成一个轻掺杂的N-外延层104。通过高能离子注入到N-外延层104中，形成轻掺杂的P-基极区112。由此形成的P-基极区112位于N-外延层104的中间区域中。
按照本发明所制备的N-外延层104要比传统的垂直瞬时电压抑制器(TVS)器件中所使用的外延层厚一些。尤其是，N-外延层104的厚度要比P-基极区112厚许多。在这种情况下，受外延制备过程中固有的局限，N-外延层厚度的变化将不会影响瞬时电压抑制器(TVS)器件100的击穿电压。
P-基极区112形成后，在N-外延层104的表面上制备一个重掺杂N+接触区114，形成欧姆接触。使用介质层116覆盖在半导体结构上，起到保护作用。在介质层116中形成一个开口，以便形成一个阳极电极118，与N+接触层114形成电接触。并在衬底的底面上，形成一个阴极电极120，以便与N+衬底102形成电接触。典型的阳极电极118和阴极电极120是由金属层等导电材料组成的。
在本例中，瞬时电压抑制器(TVS)器件100通过沟道隔离，在衬底上形成相同瞬时电压抑制器(TVS)器件的一个阵列，或者同其他器件一起形成瞬时电压抑制器(TVS)器件，以达到集成电路所需的保护电路的目的。在本实施例中，制备一个延伸到衬底的沟道，隔离瞬时电压抑制器(TVS)器件100，此沟道与氧化层108在一条直线上，并用一个多晶硅层110填充此沟道。
通过使用一个厚的轻掺杂N-型外延层104以及高能基极植入，形成基极区112，瞬时电压抑制器(TVS)器件100在N-/P-/N-区实现了一种对称掺杂结构。图4(a)和4(b)表示依据本发明的两个不同实施例，在瞬时电压抑制器(TVS)器件100中可以获得的两种垂直掺杂结构。参照图4(a)和4(b)，由图可知，瞬时电压抑制器(TVS)器件100的掺杂结构从N+接触层114一直向下到N+衬底102。在轻掺杂(n-)的外延层的中间形成一个对称p-型掺杂。正是由于这种对称结构，使得瞬时电压抑制器(TVS)器件100在第一结J1和第二结J2处的击穿电压相同。因此，瞬时电压抑制器(TVS)器件100就具备了击穿电压对称的特点。
此外，瞬时电压抑制器(TVS)器件100的基极电荷只能通过基极区植入以及外延层的掺杂等级来控制。因此，实现了良好的基极电荷控制。在图4(a)中，形成p-基极区，使其掺杂浓度小于或基本等于n-外延层。图4(a)中的掺杂结构具有很轻的基极掺杂，因此，对于穿通击穿，瞬时电压抑制器(TVS)器件100就会很容易被耗尽和优化。在图4(b)中，形成p-基极区，使其掺杂浓度大于n-外延层。图4(b)中的掺杂结构具有更高的基极掺杂，因此，对于雪崩击穿，瞬时电压抑制器(TVS)器件就会很容易被优化。通过优化基极区掺杂等级和厚度，为瞬时电压抑制器(TVS)器件选择所需的击穿电压(雪崩或穿通)。
瞬时电压抑制器(TVS)器件100可以有两种工作方式。在低压环境下，由于通过厚外延层中的高能基极区植入，很好地控制基极区电荷，可以获得准确的击穿电压。这时，击穿电压由集电极-发射极(BVceo)的击穿电压决定。在高压应用器件中，在结J1和J2处的雪崩击穿电压趋于支配地位，由于这两个结的击穿电压相同，因此对于正、负电压极性，瞬时电压抑制器(TVS)器件100的工作方式是对称的。
瞬时电压抑制器(TVS)器件100的一个主要特征在于，其击穿电压仅取决于外延层的掺杂等级以及对基极掺杂的控制。因为无论外延层的厚度如何变化，形成的外延层的厚度都达不到使耗尽区接触到衬底，所以瞬时电压抑制器(TVS)器件100的击穿电压对于外延层厚度的变化并不敏感。图5表示一个带有非对称掺杂结构的传统瞬时电压抑制器(TVS)，以及本发明所示带有对称掺杂结构和厚外延层的瞬时电压抑制器(TVS)器件，其击穿电压与外延层厚度变化的关系。参照图5，对于带有非对称掺杂结构的传统瞬时电压抑制器(TVS)(线180)而言，击穿电压是外延层厚度的函数。因此，制备过程的局限所引起的外延层厚度的任何变化，都将导致击穿电压变化。但是，对于本发明所述的具有一个对称掺杂结构以及一个足够厚的外延层的瞬时电压抑制器(TVS)器件(线182)，击穿电压对外延层厚度的变化将变得不敏感。因此，本发明所述的瞬时电压抑制器(TVS)器件功能更加强大，并且不易受制备过程变化的影响。
在上述实施例中，所述的P-基极区112是通过高能离子注入技术形成的。在一个实施例中，所用的植入能量在1000keV的数量级上。高能植入到厚外延层中的好处在于，获得对称的掺杂结构。此外，在一个实施例中，使用的是一个独立高能离子注入过程。在另一个实施例中，通过两个或多个离子注入过程形成P-基极区。使用多个植入过程可以提高掺杂结构的对称性。因此，在一个实施例中，如图6所示，使用至少两个高能植入过程，获得所需的对称掺杂结构。图6中的点线表示通过第一离子注入过程形成基极区的掺杂结构的纵剖图。通过第一离子注入过程，这个基极区可能会稍微变形。图6中的实线所表示的掺杂结构，可以通过额外的植入过程增强基极掺杂结构的对称性。这些额外的植入物是n型还是p型，取决于要增强掺杂以及击穿对称性的需要。
图7(a)至7(d)表示依据本发明的一个实施例，如图3所示的瞬时电压抑制器(TVS)器件的制备过程。参照图7(a)，制备过程的第一步是将N+衬底102作为起始材料。通过外延过程生长N-型外延层104。对N-型外延层104进行轻掺杂，厚度约为5-6μm。依据本发明，这种N-型外延层104的厚度比传统的垂直瞬时电压抑制器(TVS)器件中的外延层厚度大。
在一个集成电路上，当瞬时电压抑制器(TVS)器件100与其他器件一起制备时，必须将瞬时电压抑制器(TVS)器件隔离。图7(b)就表示一种用于隔离在N+衬底102以及N-外延层104上形成的瞬时电压抑制器(TVS)器件100的沟道隔离结构。如图7(b)所示的沟道隔离结构仅用于解释说明，在其他实施例中，可以使用其他的隔离结构。隔离结构的具体类型并不是决定本发明实施的关键因素。本发明的瞬时电压抑制器(TVS)器件可使用目前已知或未知的各种类型的隔离结构制成。参照图7(b)，在N-外延层104中形成沟道106，一部分沟道106延伸到N+衬底102中。在沟道106定义的区域中制备瞬时电压抑制器(TVS)器件。沟道106与氧化层108在一条直线上，然后用一个多晶硅层110填充此沟道。对多晶硅层110进行背部刻蚀，使它的一部分凹向N-外延层104的上表面。
参照图7(c)，通过离子注入过程形成P-基极区112。这种P-基极注入为高能注入，是将P-型植入物置于N-外延层104的中间。在一个实施例中，为了形成基于一个穿通二极管的瞬时电压抑制器(TVS)器件，将硼作为P-型掺杂物，使用P-基极植入，植入能量为1000keV，剂量为3x1013个原子/cm2。在另一个实施例中，使用9x1013个原子/cm2的植入剂量，制备雪崩击穿瞬时电压抑制器(TVS)器件。依据本发明的一个可选实施例，通过第二P-基极植入，增强掺杂结构的对称性。可以在第一P-基极植入过程进行之前或之后，实施第二P-基极植入。还可以使用能量、剂量等相同或不同的处理参数，进行第二P-基极植入。
参照图7(d)，在P-基极形成之后，通过离子注入过程在N-外延层104上方形成N+接触层114。N+接触层114为重掺杂，仅位于N-外延层104上方，以便与N-外延层形成欧姆接触。在一个实施例中，N+接触植入的植入能量为80keV、剂量为4x1015个原子/cm2，将砷作为N-型掺杂物。然后，如图3所示，在整个半导体结构上，形成-个介质层116，并在介质层中形成一个开口，以便形成一个阳极电极118，与N+接触层114形成电接触。在N+衬底102的底部形成阴极电极120。
按这种方法制备的瞬时电压抑制器(TVS)器件100与传统的瞬时电压抑制器(TVS)器件相比，具有许多优势。首先，通过使用厚外延层以及高能基极注入，所形成的基极区位于外延层的中间。尤其是厚外延层可以确保基极区不会形成在外延层的边缘或外延层之外。外延层厚度的常见变化也不会对掺杂结构或击穿电压等属性产生不良的影响。确保对称掺杂结构不因工艺的变化而发生改变。其次，通过高能注入形成P-基极区，实现了一种精准的、更加对称的掺杂结构。而且通过第二次注入，还可以增强掺杂结构的对称性。最后，瞬时电压抑制器(TVS)器件的击穿电压仅仅取决于基极区的掺杂等级，以及外延层的掺杂等级，这样就可以很好地控制击穿电压。
可选实施例
在另一个实施例中，使用掺杂浓度很低的外延层，并通过在外延层中形成的承载基极区的缓冲层来修正外延层的掺杂等级。图8表示依据本发明的一个第一可选实施例，一种使用NPN结构形成的垂直瞬时电压抑制器(TVS)器件的横截面视图。参照图8，瞬时电压抑制器(TVS)器件200具有与图3所示的瞬时电压抑制器(TVS)器件100相似的基本结构，并给出类似的参考数据。但是，瞬时电压抑制器(TVS)器件200是使用一个掺杂浓度很低的N-型外延层(N--外延层)204制成的。通过离子注入，在N-外延层204中形成一个轻掺杂的N-型缓冲层205。瞬时电压抑制器(TVS)器件200的P-基极区212位于N-缓冲层205的中间。因此，形成的N-缓冲层205的掺杂等级占主要地位，N-外延层204的背景掺杂变得微不足道。按照如图3所示的瞬时电压抑制器(TVS)器件100，制备瞬时电压抑制器(TVS)器件200的剩余结构。在N-外延层204的上表面上形成一个N+接触层214。通过介质层216中的开口，形成一个与N+接触层214电接触的阳极电极218，以及一个与N+衬底202电接触的阴极电极。可以使用多晶硅填充的沟道隔离结构208、210，将瞬时电压抑制器(TVS)器件200与集成电路上形成的其他器件隔离起来。由于N-外延层204位于N-缓冲层205和N+衬底之间，瞬时电压抑制器(TVS)器件200的垂直掺杂结构从N+接触层214到N+衬底202，并不完全对称。然而，在P-基极212附近，也就是从N-缓冲层205的顶部，穿过P-基极212，到N-缓冲层205的底部，这个垂直掺杂结构仍然是十分对称的。更重要的是，选取合适的N-缓冲层205以及P-基极212的掺杂浓度，使瞬时电压抑制器(TVS)器件200的击穿电压仍然对称。
瞬时电压抑制器(TVS)器件200的另一个优势在于，N-缓冲层解决了瞬时电压抑制器(TVS)器件对于外延层中固有的掺杂变化的敏感性。外延生长的层在掺杂浓度和厚度方面存在很多变化，与之相反，精确控制植入就可以在掺杂浓度和厚度方面具有极小的变化。垂直瞬时电压抑制器(TVS)器件200的击穿电压对于外延层厚度和掺杂浓度的变化都不敏感。因此，瞬时电压抑制器(TVS)器件200比传统的瞬时电压抑制器(TVS)器件功能更加强大。
图9表示依据本发明的一个第二可选实施例，一种使用NPN结构制备的垂直瞬时电压抑制器(TVS)器件的横截面视图。图9中的瞬时电压抑制器(TVS)器件300表示制备N-缓冲层的另一种方法。为了简化讨论过程，图9使用与图8类似的参考数据。参照图9，瞬时电压抑制器(TVS)器件300将一个掺杂浓度很低的外延层204以及一个N-缓冲层作为两个独立的掺杂区305A和305B，以便限定P-基极区212的范围。N-缓冲层305A和305B比N-外延层204的掺杂浓度大。N-掺杂区305A和305B与沟道隔离有一定的距离，并不延伸到P-基极区212的全宽度。因此，这种半导体功能主要体现在顶部N-缓冲层305A和P-基极区212之间的结、以及P-基极区212和底部N-缓冲层305B之间的结。
与图8所示的瞬时电压抑制器(TVS)器件200类似，瞬时电压抑制器(TVS)器件300对N-外延层204的掺杂等级与厚度并不敏感。而且，瞬时电压抑制器(TVS)器件300的击穿电压仅仅是N-缓冲层305A、305B以及P-基极区212的厚度和掺杂等级的函数，这些量都可以很好地控制。此外，我们知道，晶体管的击穿电压通常在沟道隔离结构(210、208)附近区域中失真。瞬时电压抑制器(TVS)器件300的另一个优势在于，N-缓冲层305A和305B远离沟道隔离，迫使击穿发生在基极区的侧面中间远离沟道隔离结构，因此，击穿电压均匀可控。
图10(a)至10(d)表示依据本发明的一个实施例，形成图9所示的瞬时电压抑制器(TVS)器件的制备过程。参照图10(a)，制备过程的第一步是将N+衬底202作为起始材料。通过外延过程生长轻掺杂的N-型外延层204。N-型外延层104的厚度约为5-6μm。依据本发明，这种N-型外延层104的厚度比传统的垂直瞬时电压抑制器(TVS)器件中的外延层厚度大。图10(b)表示在瞬时电压抑制器(TVS)器件300中制备一个沟道隔离结构。在N-外延层204中形成沟道206，一部分沟道206延伸到N+衬底202中。沟道206与氧化层208在一条直线上，然后用一个多晶硅层210填充此沟道。对多晶硅层210进行背部刻蚀，使它的一部分凹向N-外延层204的上表面。
这时，可以通过离子注入过程形成N-缓冲层205，然后通过图7(c)和7(d)所示的处理过程，完成整个图8所示的瞬时电压抑制器(TVS)器件200的制备。P-基极区212势必形成在植入的N-缓冲层205的中间位置。
参照图10(c)，通过离子注入过程形成P-基极区212，制备如图9所示的瞬时电压抑制器(TVS)器件300。这种P-基极注入为高能注入，是将P-型植入物置于N-外延层204的中间。在一个实施例中，将硼作为P-型掺杂物，使用P-基极植入，植入能量为1000keV，剂量为5x1013个原子/cm2。在某些实施例中，通过进行第二次P-基极植入，增强掺杂结构的对称性。在P-基极植入后，进行两次N-型离子注入，形成N-缓冲层305A和305B。这两次N-型植入要使用不同的植入能量，以便将N-型区放置于P-基极区212的顶部结和底部结处。在一个实施例中，N-基极植入的植入能量对于底部缓冲层305B为2500keV，对于顶部缓冲层305A为600keV，剂量为7x1013个原子/cm2，使用磷作为N-型掺杂物。植入后，在1100℃下进行热处理，使植入区退火，形成如图10(c)所示的扩散区。
参照图10(d)，在P-基极以及N-缓冲层形成之后，通过离子注入过程在N-外延层204上方形成N+接触层214。N+接触层214为重掺杂，仅位于N-外延层204上方，以便与N-外延层形成欧姆接触。在一个实施例中，N+接触植入的植入能量为80keV、剂量为4x1015个原子/cm2，将砷作为N-型掺杂物。然后，如图9所示，在整个半导体结构上，形成一个介质层216，并在介质层中形成一个开口，以便形成一个阳极电极218，与N+接触层214形成电接触。在N+衬底202的底部形成阴极电极220。
PNP晶体管
在上述实施例中，所形成的是对称的NPN瞬时电压抑制器(TVS)器件。本发明所述的瞬时电压抑制器(TVS)器件还可以通过如图11、12和13所示的一种对称PNP结构形成。在一个实施例中，制备对称的PNP瞬时电压抑制器(TVS)器件时，除了使用极性相反的材料和掺杂物之外，其他处理过程如上所述。也就是说，对于NPN结构而言，使用如上所述的高能注入，制备N-基极412和512。沟道隔离结构408、410、508、510隔离了瞬时电压抑制器(TVS)器件400、500、600。介质层416、516使得阳极金属418、518接触重掺杂区414、514。阴极金属层420、520接触重掺杂P+衬底402、502。依据本发明的另一方面，PNP瞬时电压抑制器(TVS)器件的N-基极区412、512是作为N-型掩埋层形成的，而不使用离子注入形成的。
例如，在如图11所示的瞬时电压抑制器(TVS)器件400中使用掩埋层时，中间过程会形成一个P-外延层404，然后通过N-型植入，将N-基极区植入到中间过程形成的P-外延层中。最后，形成P-外延层404的剩余部分。接下来的热处理过程，会在P-外延层中间，形成一个N-型掩埋层，作为N-基极区412(图11)。对图12和13所示的瞬时电压抑制器(TVS)器件500和600，进行相同的掩埋层处理过程。在这种情况下，中间过程形成一个轻掺杂的P-外延层504，通过N-型植入，植入N-基极区512。然后形成P-外延层504的剩余部分。瞬时电压抑制器(TVS)器件500含有一个在轻掺杂的P外延层504中植入的P-缓冲层505。瞬时电压抑制器(TVS)器件600含有两个距离沟道隔离结构很远的P-缓冲层605A和605B，限定N-基极区512的范围。
在如上所述的NPN型瞬时电压抑制器(TVS)器件中，也可以使用掩埋层制备过程，形成P-基极区112、212。从根本上说，通过一个和多个高能离子注入，或者通过掩埋层制备过程，在本发明的NPN和PNP瞬时电压抑制器(TVS)器件中形成基极区。
依据本发明的可选实施例，为了减小在隔离结构的边缘附近的电场失真，要在沟道隔离边缘，扩大P-基极区，以便阻止在硅外延层和沟道隔离之间的界面处的低击穿电压。图14表示依据本发明的一个第三可选实施例，一种使用NPN结构制备的垂直瞬时电压抑制器(TVS)器件的横截面视图。参照图14，瞬时电压抑制器(TVS)器件700的基本结构与图3所示的瞬时电压抑制器(TVS)器件100类似，并且给出了相似的参考数据。在瞬时电压抑制器(TVS)器件700中，在沟道隔离结构108、110的边缘，P-基极区712同额外的P-型植入750一起形成，以便形成扩大的P-基极部分。在本实施例中，扩大的P-基极部分750仅位于P-基极区712的底面。在图15所示的一个可选实施例中，在P-基极区812的顶面和底面上，P-基极区812同扩大的P-基极部分850一起形成。
如图9所示，在瞬时电压抑制器(TVS)器件300中，限定P-基极区212范围的N-掺杂区305A和305B具有相同的厚度“d”。在其他实施例中，如图16所示，形成这两个掺杂区是为了使底部掺杂区到达衬底。图16表示依据本发明的一个第五实施例，一种使用NPN结构的垂直瞬时电压抑制器(TVS)器件的横截面视图。参照图16，瞬时电压抑制器(TVS)器件900的基本结构如图9所示的瞬时电压抑制器(TVS)器件300类似，并且给出了相似的参考数据。在瞬时电压抑制器(TVS)器件900中，形成底部N-缓冲区905B，以使它到达N+衬底202。顶部N-缓冲层905A在很大程度上与图9所示的顶部N-缓冲层305A相同。这个实施例的优势在于，可以完全旁路外延层204及其固有的掺杂变化。
如图17所示，PNP型瞬时电压抑制器(TVS)器件可以使用相同的结构。图17表示依据本发明的一个第三实施例，一种使用PNP结构的垂直瞬时电压抑制器(TVS)器件的横截面视图。参照图17，瞬时电压抑制器(TVS)器件1000的基本结构与图13所示的瞬时电压抑制器(TVS)器件600类似，并且给出了相似的参考数据。在瞬时电压抑制器(TVS)器件1000中，形成底部N-缓冲层1005B，以使它到达P+衬底502。顶部N-缓冲层1005A在很大程度上与图13所示的顶部N-缓冲层605A相同。
上述详细说明仅用于对本发明的特殊实施例进行解释说明，并不作为局限。在本发明的范围内，具有多种修正和变化。本发明的范围由所附的权利要求书限定。
Claims (30)
1.一种垂直瞬时电压抑制器(TVS)器件，其特征在于，包括：
一个第一导电类型的重掺杂的半导体衬底；
一个形成在衬底上的第一导电类型的外延层，此外延层具有第一厚度；以及
一个植入在外延层中的第二导电类型的基极区，此基极区位于外延层的一个中间区域，
其中基极区以及外延层在基极区的两边提供一个基本对称的垂直掺杂结构。
2.如权利要求1所述的垂直瞬时电压抑制器(TVS)器件，其特征在于，选取合适的基极区以及外延层的掺杂浓度，使得基极区通过穿通击穿。
3.如权利要求1所述的垂直瞬时电压抑制器(TVS)器件，其特征在于，选取合适的基极区以及外延层的掺杂浓度，使得基极区通过雪崩击穿。
4.如权利要求1所述的垂直瞬时电压抑制器(TVS)器件，其特征在于，还包括：
在外延层和部分半导体衬底中形成的一个或多个沟道隔离结构，所述沟道隔离结构围绕在一部分基极区以及一部分外延层周围，以便隔离瞬时电压抑制器(TVS)器件。
5.如权利要求4所述的垂直瞬时电压抑制器(TVS)器件，其特征在于，基极区包括在沟道隔离结构附近的基极区边缘处的扩大部分。
6.如权利要求1所述的垂直瞬时电压抑制器(TVS)器件，其特征在于，所述第一导电类型包括N-型电导率，所述第二导电类型包括P-型电导率。
7.如权利要求1所述的垂直瞬时电压抑制器(TVS)器件，其特征在于，所述第一导电类型包括P-型电导率，所述第二导电类型包括N-型电导率。
8.如权利要求1所述的垂直瞬时电压抑制器(TVS)器件，其特征在于，所述基极区的第二厚度远小于第一厚度。
9.如权利要求1所述的垂直瞬时电压抑制器(TVS)器件，其特征在于，外延层的第一厚度至少是5μm。
10.如权利要求1所述的垂直瞬时电压抑制器(TVS)器件，其特征在于，外延层包括一个掺杂浓度极低的外延层，所述瞬时电压抑制器(TVS)器件还包括：
在外延层中形成的第一导电类型的第二掺杂区，此第二掺杂区轻掺杂，但比
外延层掺杂浓度更高，基极区形成在第二掺杂区的中间区域。
11.如权利要求1所述的垂直瞬时电压抑制器(TVS)器件，其特征在于，外延层包括一个掺杂浓度极低的外延层，所述瞬时电压抑制器(TVS)器件还包括：
一个位于基极区和外延层之间的底部结处的第一导电类型的底部掺杂区；以及一个位于底部结对面的基极区和外延层之间的顶部结处的第一导电类型的顶部掺杂区，其底部和顶部掺杂区为轻掺杂，但掺杂浓度比外延层更高，每个底部和顶部掺杂区的一部分位于基极区中，另一部分位于外延层中。
12.如权利要求11所述的垂直瞬时电压抑制器(TVS)器件，其特征在于，还包括：
在外延层和部分半导体衬底中形成的一个或多个沟道隔离结构，所述沟道隔离结构围绕在一部分基极区以及一部分外延层周围，以便隔离瞬时电压抑制器(TVS)器件，
其中顶部和底部掺杂区距一个或多个沟道隔离结构有一定的距离。
13.如权利要求11所述的垂直瞬时电压抑制器(TVS)器件，其特征在于，底部掺杂区到达衬底。
14.一种制备垂直瞬时电压抑制器(TVS)器件的方法，其特征在于，包括：
提供一个第一导电类型的半导体衬底，对此衬底重掺杂；
在衬底上形成一个第一导电类型的外延层，此外延层具有第一厚度；以及
在外延层中形成一个第二导电类型的基极区，此基极区位于外延层的一个中间区域，
其中基极区以及外延层在基极区的两边提供一个基本对称的垂直掺杂结构。
15.如权利要求14所述的方法，其特征在于，形成一个基极区是由通过高能离子注入形成一个基极区组成的。
16.如权利要求15所述的方法，其特征在于，通过高能离子注入形成一个基极区的方法包括植入能量约为1000keV的高能离子注入形成基极区。
17.如权利要求14所述的方法，其特征在于，形成一个第二导电类型的基极区，其包括：
进行第二导电类型的第一高能离子注入；以及
进行额外的高能离子注入，以增强掺杂结构的对称性。
18.如权利要求14所述的方法，其特征在于，形成一个基极区包括通过一个掩埋层结构，形成基极区。
19.如权利要求14所述的方法，其特征在于，形成一个外延层以及形成一个基极区包括选取合适的掺杂浓度形成外延层和基极区，使得基极区通过穿通击穿。
20.如权利要求14所述的方法，其特征在于，形成一个外延层以及形成一个基极区，选取合适的掺杂浓度形成外延层和基极区，使得基极区通过雪崩击穿。
21.如权利要求14所述的方法，其特征在于，还包括：
在外延层和部分半导体衬底中形成的一个或多个隔离结构，所述沟道隔离结构延伸至衬底，以便隔离瞬时电压抑制器(TVS)器件。
22.如权利要求21所述的方法，其特征在于，形成基极区还包括在沟道隔离结构附近的基极区边缘处形成扩大部分。
23.如权利要求14所述的方法，其特征在于，第一导电类型包括N-型电导率，第二导电类型包括P-型电导率。
24.如权利要求14所述的方法，其特征在于，第一导电类型包括P-型电导率，第二导电类型包括N-型电导率。
25.如权利要求14所述的方法，其特征在于，外延层的第一厚度至少为5μm。
26.如权利要求14所述的方法，其特征在于，形成一个第一导电类型的外延层包括形成一个掺杂浓度很低的第一导电类型的外延层，此方法还包括：
在外延层中形成第一导电类型的第二掺杂区，此第二掺杂区轻掺杂，但比外延层掺杂浓度更高，基极区形成在第二掺杂区的一个中间区域。
27.如权利要求14所述的方法，其特征在于，形成一个第一导电类型的外延层包括形成一个掺杂浓度很低的第一导电类型的外延层，此方法还包括：
在基极区和外延层之间的底部结处，通过第一次离子注入，形成第一导电类型的底部掺杂区；以及
在底部结对面的基极区和外延层之间的顶部结处，通过第二次离子注入，形成第一导电类型的顶部掺杂区，
其中底部和顶部掺杂区为轻掺杂，但掺杂浓度比外延层更高，每个底部和顶部掺杂区的一部分位于基极区中，另一部分位于外延层中。
28.如权利要求27所述的方法，其特征在于，通过第一次离子注入，形成第一掺杂区包括通过第一次离子注入，植入能量约为2500keV的离子形成一个底部掺杂区，通过第二次离子注入，植入能量约为600keV的离子，形成一个顶部掺杂区。
29.如权利要求27所述的方法，其特征在于，还包括：
在外延层和部分半导体衬底中形成一个或多个沟道隔离结构，所述沟道隔离结构围绕在一部分基极区以及一部分外延层周围，以便隔离瞬时电压抑制器(TVS)器件，
其中顶部和底部掺杂区距一个或多个沟道隔离结构有一定的距离。
30.如权利要求27所述的方法，其特征在于，底部掺杂区到达衬底。
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