CN103515448B - 电子器件及其制造方法 - Google Patents

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Abstract

本发明涉及电子器件及其制造方法，其中电子器件包括第一层、第二层以及本征层。第一层是第一导电型，其中第二层是与第一导电型相反的第二导电型。本征层设置在第一层和第二层之间，并且至少一部分具有减小的厚度。该至少一部分的区域小于第一层和第二层彼此面对的有源区域的50%。

Description

电子器件及其制造方法
技术领域
本发明的实施方式涉及具有减少的开启时间的电子器件以及制造电子器件的方法。优选的实施方式涉及具有减少的开启时间的二极管和晶体管。
背景技术
晶体管是具有可调适的传输特性从而可放大或切换信号的电子器件。在更广泛的意义上，如果例如任由基极浮动，那么也可将晶体管视为二极管。二极管具有非对称的传输特性。因此，二极管可用于在正向上传导电流和用于在反向上阻挡电流。频繁使用的二极管是半导体二极管，其包括导电类型相反的两种不同的半导体材料，从而在这两种材料之间形成pn结。通过改变半导体材料，可调节传输特性。通常，半导体二极管具有非线性的电流电压特性，使得这些半导体二极管可用于调节电压或保护电路。
例如，瞬态电压抑制器二极管用于保护电流远离高压浪涌。这种还称为雪崩二极管的瞬态电压抑制器二极管被设计为在特定的反向偏置电压时经历雪崩击穿（在反向上）。在高压浪涌和雪崩击穿的时间点之间的时间差称为开启时间。瞬态电压抑制器二极管（或一般地，电子器件）通常关于其开启时间来进行优化。
发明内容
一个实施方式提供了包括第一层、第二层以及本征层的电子器件。第一层是第一导电型，其中第二层是与第一导电型相反的第二导电型。本征层设置在第一层和第二层之间，并且在至少一部分处具有减小的厚度。至少一部分的区域小于第一层和第二层彼此面对的有源区域的50%。
此外的实施方式提供了具有垂直层设置的电子器件。该层设置包括：衬底，具有第一导电型的下层；与第一导电型相反的第二导电型的上层；以及本征层，设置在下层和上层之间。而且，该层设置包括从上层延伸进入本征层的一个或多个压头（indenter），使得本征层在至少一部分处具有减小的厚度，其中一个或多个压头的区域小于第一层和第二层彼此面对的有源区域的30%。压头包括多晶硅，并且具有至少比本征层的厚度小10%的深度，其中压头是第二导电型。
此外的实施方式提供了瞬态电压抑制器二极管，该瞬态电压抑制器二极管包括：第一导电型的第一层，设置在与第一导电型相反的第二导电型的衬底上；第二导电型的第二层；以及本征层，设置在第一层和第二层之间。本征层在至少一部分处具有减小的厚度，其中至少一部分的区域小于第一层和第二层彼此面对的有源区域的30%。
此外的实施方式提供了电子器件，该电子器件包括：第一导电型的第一层；与第一导电型相反的第二导电型的第二层；以及本征层，设置在第一层和第二层之间。而且，该电子器件包括部分减小本征层的厚度以便减少电子器件的开启时间的器件。
此外的实施方式提供了电子器件的制造方法，该制造方法包括设置第一导电型的第一层并且在第一层上设置本征层的步骤。而且，该方法包括在本征层内设置一个或多个沟槽并且使用与第一导电型相反的第二导电型的材料填充一个或多个沟槽的步骤。该方法的最后步骤是在本征层上设置第二导电型的第二层。
附图说明
下面参照附图描述本发明的实施方式，其中：
图1示例性地示出了根据实施方式的包括具有部分减小的厚度的本征层的电子器件的截面图；
图2A示例性地示出了根据实施方式的包括用于部分减小本征层的厚度的压头的电子器件的截面图；
图2B示例性地示出了根据实施方式的包括多个压头的电子器件的顶视图；
图3A到图3B示例性地示出了根据此外的实施方式的包括压头的电子器件的截面图；
图4示例性地示出了根据实施方式包括具有部分减小的厚度的本征层的电子器件的制造方法；以及
图5A到图5B示出了根据实施方式的源自TVS二极管和PIN二极管的装置仿真的两个示例性视图以用于示出开启时间的改进。
具体实施方式
随后将参照图1到图5来讨论在本文中公开的教导的不同实施方式。在附图中，为具有相同或相似功能的对象提供相同的参考标号，使得在不同实施方式中由相同参考标号表示的对象可互换并且它们的描述可共用。
图1示出了包括第一层12和第二层14的电子器件10，其中本征层16设置在第一层12和第二层14之间。第一层12是例如n+掺杂层的第一导电型，其中第二层14是与第一导电型相反的例如p+掺杂层的第二导电 型。这两层12和14被设置为彼此面对并且形成其间具有pn结的有源区域。本征层16设置在面对（平行）的层12和14之间，该本征层可具有较低的掺杂浓度，例如，n--（即，大约为1e13cm-3）。通常，本征层16具有低掺杂质，使得即使未施加偏置，该层也耗尽所有自由载流子。可以是外延层的本征层16在至少一部分处具有比本征层16的厚度wn1（例如，5到20μm）减小的厚度wn2（例如，2到10μm）。应注意，所述至少一部分的该区域18小于层12和层14重叠的有源区域的50%、或小于它的30%甚或小于它的10%。
由于其间的本征层16（耗尽区），所以形成了所谓的PIN二极管10。这种PIN二极管10可以在正向模式操作中用作用于ESD（静电放电）保护（特别对于仅具有一个极性的电路）的旁路二极管。根据本征层16的厚度wn1，PIN二极管10优选地具有较小的容量。可以通过增大厚度wn1（基极宽度wn1）来实现减小的容量。然而，由于整个厚度wn1增大，所以在阻断状态和传导状态之间进行切换的时间也增大。该时间称为开启时间t并且由以下公式定义
t=wn1 2/2μ，
其中μ分别为基极和本征层16内的少数载流子的迁移率。该增大的开启时间t与小容量相结合可能导致在开启时间t期间建立的过冲电压。其背景在于，在二极管10处于阻断状态时不能释放的施加的电流浪涌的电荷充入二极管10内，并且由于小容量而建立过冲电压。因此，目标在于减少开启时间t以便避免过冲电压，同时保持装置10的小容量。所以，本发明的实施方式基于仅部分（即，在区域18内）减小本征层16的厚度wn2的原理。其背景在于，容抗主要取决于面积，其中开启时间t主要取决于基极宽度wn2。因此，仅在受限制的区域18内减小基极宽度wn2。换言之，具有减小的厚度wn2的区域18形成与PIN二极管10并联的另外的二极管，其中另外的二极管具有减小的开启时间t。由于受限制的区域18 （例如，有源区域的5%），所以可显著减小开启时间t，同时仅轻微改变电容。
在该实施方式中，可由沟槽实现具有减小的厚度wn2的部分的区域18，该沟槽延伸例如4μm到6μm到本征层16内并且由第二层14的材料填充。该沟槽以及因此的第二层14的一部分通常延伸本征层16的厚度wn1的多于30%或50%到本征层16内。
图2A示出了基本与电子器件10对应的电子器件20，其中由压头22形成具有减小的厚度wn2的区域18。压头22从第二层14延伸到本征层16内，该延伸的深度多达厚度wn1的50%或80%。压头22包括具有与第二层14相同的导电型（例如，p或p+掺杂的多晶硅）的材料并且与第二层14连接。这里，在设置第二层14（上层）之后设置压头22，使得该压头延伸穿过薄上层14（其厚度优选比本征层16的厚度更小，例如，小于1μm）进入本征层16内。
如上所述，压头22具有部分减小本征层16的厚度wn2以便加速开启时间t的目的。
根据另一实施方式，电子器件20可包括设置在上层14上以用于与层14（阳极接触）电接触的可选的金属化层24。下层12可经由包括下层12的衬底（阴极接触）来电接触。所以，下层12可设置在衬底上或者可由例如掺杂的衬底形成。应注意，根据提供反向导电类型（衬底p掺杂并且上层14n掺杂）的此外的实施方式，衬底形成阳极接触而上层14形成阴极接触。
图2B示出了与图2A的电子器件20基本相等的电子器件21的顶视图，但是还包括多个压头22。压头22设置在同一个有源区域内，并且嵌入上层14内以及本征层（未示出）内。
因此，由多个压头22形成分别并联地连接到合适的电子器件21以及二极管21的多个二极管。根据此外的实施方式，可具有2x2μm2的尺寸的方形压头22可横向均匀地分布在有源区域上使得多个压头22的整个区域小于有源区域的50%或10%。因此，在两个相邻的压头22之间的距离通常大于相应的压头22的直径或边长的三倍或五倍。
图3A和3B示出了另外的电子器件30。电子器件30包括设置在衬底32（例如，n+掺杂的衬底）上的下层12（例如，p掺杂层）。此外，电子器件30包括上层14（例如，n+掺杂层）以及在下层12和上层14之间的本征层16。如图2A的实施方式中所示，压头22从上层14延伸进入本征层16，以便部分减小本征层16的厚度。可选地，电子器件30可包括金属化层24以用于与上层14电连接。
在本实施方式中，电子器件30可用作晶体管，其中衬底32形成集电极，上层14形成发射极，并且下层12与本征层16一起形成基极。因此，基极宽度wb1由在集电极32（pn结）和发射极14之间的距离定义。与图2的实施方式相同，通过与基极宽度wb1相比局部减小基极宽度wb2（其中减小的基极宽度wb2与在集电极32和压头22之间的距离一致），电子器件30的开启时间t减少。因此，可避免容量浪涌。换言之，压头22形成具有减小的开启时间t的并行晶体管（与晶体管30并联），该时间与减小的基极宽度wb2的平方成比例。根据另一实施方式，电路30可如图2B中所示包括多个压头22。
如果使基极浮动，那么所示出的装置30形成二极管，即，所谓的瞬态电压抑制（TVS）二极管，该二极管具有保护电子电路不被高压损坏的目的。还称为齐纳或雪崩二极管的瞬态电压抑制器二极管10通常连接至电路使得该二极管反向偏置，例如，经由n型侧（参见层12）。这里，如果电压低于雪崩击穿电压（例如，30V或70V），那么瞬态电压抑制器二极管10为不导电。如果电压超过该雪崩击穿电压（例如，在高压浪涌的情况下），那么该二极管从阻断状态进入雪崩状态并且开始将过冲电流引 导到例如地面。在衬底32和下层12之间的结处发生雪崩击穿。如上所述，由于所提供的压头22，因此开启时间t（从阻断状态切换到雪崩状态）减少。
图4示出了用于制造包括压头22的电子器件的方法，其中仅示出了减小本征层16的厚度wb1以及提供压头22的步骤。
所以，在第一层上设置下（第一）层（未示出）和本征层16之后，执行示出的步骤。应注意，例如通过使用外延来设置本征层16，使得该本征层具有恒定的厚度。为了部分减小本征层16的厚度wb1，该本征层在区域18内例如通过沟槽或深沟槽蚀刻（见步骤1）来蚀刻。例如，沟槽可具有4μm或多达16μm的深度或比本征层16的厚度wb1更小（例如，至少为2%、5%、10%或30%）的深度。
下一个步骤将沟槽填充与上层相同掺杂类型的材料，例如，p掺杂的多晶硅。该步骤可通过多晶硅沉积（参见步骤2）来执行。由于多晶硅沉积，本征层16的表面也由多晶硅覆盖。该多晶硅可直接形成上（第二）层14。根据此外的实施方式，例如可以通过反应离子刻蚀（RIE）来去除在表面上的多晶硅（见步骤3），从而可提供例如具有不同掺杂浓度的另一个第二层。因此，在沟槽中的未去除的材料（见区域18）形成嵌入本征层16内的压头22。在这三个步骤1、2和3之后，可设置第二层14，使得该第二层具有压头22的导电型（如果可行则具有不同的掺杂浓度）并且使得该第二层与压头22电连接。
应注意，示出的三个步骤：设置沟槽（步骤1），对沟槽填充掺杂的材料（步骤2），以及从表面去除掺杂的材料（步骤3）可选地可以在设置上（第二）层14之后执行，使得压头22延伸穿过上层14。
在图5A和图5B中，示出了两个装置仿真，即，TVS二极管（雪崩模式操作）和PIN二极管（正向模式操作）的仿真的结果。该仿真用于证 实通过根据本发明的设置而产生的性能改进。该评估方法基于施加到50Ω系统内的相应装置中的仿真的传输线脉冲。各个仿真的结果由源自传输线脉冲的相应二极管的电压相对于时间绘制的示图示出。
图5A示出了在雪崩模式操作中的4000μm2（TVS）二极管的结果，对该二极管施加了传输线脉冲38a（例如，20安培的脉冲）。该传输线脉冲38a在0.5ns内增加电流并且在该时间点之后形成稳定水平（20A）。在该电流的增加期间，所谓的过冲电压由于二极管的寄生电容而建立直到完全开始雪崩击穿的时间点为止。传统二极管的过冲电压标记为参考标号40a，其中包括压头的改进的二极管的过冲电压标记为参考标号40’a。如传统二极管的曲线图40a所示，例如70V的最大过冲电压在二极管进入雪崩之前建立。这里，雪崩击穿在大约在0.3ns处开始，并且大约在0.6ns后完成（参见40a）。改进的二极管的图40’a示出由于开启时间t减小而几乎没有建立过冲电压。即，改进的二极管在传输线脉冲完全开始之前传导电流。
图5B示出了在施加了20安培的传输线脉冲38b的正向模式操作中的PIN二极管的性能仿真的结果。与图5A中示出的结果相似，通过使用具有部分减小的基极宽度wn2的改进版本（参见40b）来避免传统PIN二极管的过冲电压40b（例如，30V)，这是由于该改进版本的减小的开启时间t。
参照图1和图2A，应注意可选择层12和层14的导电型从而形成NIP二极管，即，层12包括p+掺杂剂而非n+掺杂剂，并且层14包括n+掺杂剂而非p+掺杂剂。类似地，用于电路30层的导电型可以变化，从而衬底32可包括p+掺杂剂（而非n+掺杂剂），下层12可包括n+掺杂剂（而非p+掺杂剂），并且上层14以及压头22可包括p+掺杂剂（而非n+掺杂剂）。根据可选的实施方式，单材料（例如，用于第一或第二层12和14）的所应用的掺杂浓度可以变化，从而可使用更低（-）或更高（++）的掺杂浓度。
参照图1，应注意具有减小的厚度wn2的区域18不必嵌入本征层16内。即，其厚度wn2减小的区域18可设置为与具有未减小的厚度wn1的本征层16的区域相邻。换言之，设置本征层18使得该本征层18形成台阶。
参照图2B，应注意压头22的尺寸和形状可选地可以是不同的，从而压头22可具有直径在1μm和10或20μm之间的范围内的圆形或细长形。
参照图3A和3B，应注意所示出的垂直晶体管30可包括其他层，例如作为嵌入在高电阻衬底32内的低电阻层的埋层。
虽然在晶体管的背景下解释图3A和3B的层设置，但是应注意该层设置也可用作瞬态电压抑制器二极管，在该瞬态电压抑制器二极管中衬底32形成阴极而上层14形成阳极。在NPN层设置的情况下，衬底32形成阳极而上层14形成阴极。
通常，应注意上述实施方式仅说明本发明的原理。这些原理可应用于此外的电子器件，例如应用于绝缘栅双极型晶体管（IGBT）或应用于另一半导体装置。因此，应理解在本文中描述的设置和细节的修改和变化对于本领域中的技术人员将是显而易见的。
因此，本发明意图只受所附专利权利要求的范围的限制，而不受通过描述和解释本文中的实施方式提出的具体细节的限制。

Claims (25)

1.一种电子器件，包括：
第一导电型的第一层；
与所述第一导电型相反的第二导电型的第二层；以及
本征层，设置在所述第一层和所述第二层之间，其中所述本征层在至少一部分处具有减小的厚度，其中所述至少一部分的区域小于所述第一层和所述第二层彼此面对的有源区域的50％，
其中，厚度减小的所述至少一部分由具有所述第二导电型的一个或多个压头形成，并且所述一个或多个压头连接至所述第二层。
2.根据权利要求1所述的电子器件，其中，所述压头的深度比所述本征层的厚度至少小10％。
3.根据权利要求1所述的电子器件，其中，所述压头包括多晶硅。
4.根据权利要求1所述的电子器件，其中，所述至少一部分的区域具有正方形、圆形或椭圆形。
5.根据权利要求1所述的电子器件，其中，在所述有源区域上横向均匀地分布多于一个压头。
6.根据权利要求5所述的电子器件，其中，在两个相邻的横向分布的压头之间的横向距离大于所述压头的直径的三倍。
7.根据权利要求1所述的电子器件，其中，所述电子器件是具有在所述第一层和所述第二层之间形成的pn结的二极管。
8.根据权利要求1所述的电子器件，其中，所述电子器件是在所述第一导电型的区域内包括p掺杂剂并且在所述第二导电型的区域内包括n掺杂剂的PIN二极管。
9.根据权利要求1所述的电子器件，其中，所述电子器件是在所述第一导电型的区域内包括n掺杂剂并且在所述第二导电型的区域内包括p掺杂剂的NIP二极管。
10.根据权利要求1所述的电子器件，还包括衬底，所述衬底包括所述第一层。
11.根据权利要求10所述的电子器件，其中，所述衬底是所述第二导电型。
12.根据权利要求11所述的电子器件，其中，所述电子器件是晶体管，在所述晶体管中，由所述衬底形成集电极，由所述第一层和所述本征层形成基极，并且由所述第二层形成发射极。
13.根据权利要求10所述的电子器件，其中，埋层嵌入所述衬底内。
14.根据权利要求12所述的电子器件，其中，减小的基极宽度与基极宽度比例小于2/3，
其中所述基极宽度是在所述集电极和所述发射极之间的距离，并且其中所述减小的基极宽度是在所述集电极和所述至少一部分的区域之间的距离。
15.根据权利要求12所述的电子器件，其中，所述晶体管在所述第一导电型的区域内包括p掺杂剂并且在所述第二导电型的区域内包括n掺杂剂。
16.根据权利要求12所述的电子器件，其中，所述晶体管在所述第一导电型的区域内包括n掺杂剂并且在所述第二导电型的区域内包括p掺杂剂。
17.根据权利要求1所述的电子器件，其中，具有不同厚度的所述本征层的区域被设置为彼此相邻，从而本征层形成台阶。
18.一种具有垂直层设置的电子器件，所述器件包括：
衬底，包括第一导电型的下层；
与所述第一导电型相反的第二导电型的上层；
本征层，设置在所述下层和所述上层之间；以及
一个或多个压头，从所述上层延伸到所述本征层内，使得所述本征层在至少一部分处具有减小的厚度，其中，所述一个或多个压头的区域小于所述下层和所述上层彼此面对的有源区域的30％，所述压头还形成所述上层，
其中所述压头包括多晶硅并且具有至少比所述本征层的厚度小10％的深度，
其中所述压头是所述第二导电型。
19.一种瞬态电压抑制器二极管，包括：
第一导电型的第一层，设置在与所述第一导电型相反的第二导电型的衬底上；
所述第二导电型的第二层；以及
本征层，设置在所述第一层和所述第二层之间，其中所述本征层在至少一部分处具有减小的厚度，其中所述至少一部分的区域小于所述第一层和所述第二层彼此面对的有源区域的30％，
其中，具有第二导电类型的压头的一部分延伸入所述本征层的厚度减小的所述至少一部分中，并且所述压头连接至所述第二层。
20.一种电子器件，包括：
第一导电型的第一层；
与所述第一导电型相反的第二导电型的第二层；
本征层，设置在所述第一层和所述第二层之间；以及
压头，用于从所述第二层延伸到所述本征层内以部分减小所述本征层的厚度，以便减少所述电子器件的开启时间，其中，所述压头连接至所述第二层，其中，所述压头的区域小于所述第一层和所述第二层彼此面对的有源区域的50％，以及
其中，一个或多个所述压头布置在深沟槽中。
21.一种电子器件的制造方法，所述制造方法包括：
设置第一导电型的第一层；
在所述第一层上设置本征层；
在所述本征层内设置一个或多个深沟槽；
使用与所述第一导电型相反的第二导电型的材料填充所述一个或多个沟槽以形成延伸入所述本征层中的一个或多个压头；以及
在所述本征层上设置第二导电型的第二层，其中，所述一个或多个压头连接至所述第二层，其中，所述一个或多个压头的区域小于所述第一层和所述第二层彼此面对的有源区域的50％。
22.根据权利要求21所述的制造方法，其中，设置所述一个或多个沟槽并且填充所述一个或多个沟槽在设置所述第二层之后进行，使得所填充的沟槽延伸穿过所述第二层进入所述本征层。
23.根据权利要求21所述的制造方法，其中，填充所述一个或多个沟槽通过多晶硅的外延进行。
24.根据权利要求23所述的制造方法，其中，所述方法包括蚀刻所述多晶硅。
25.根据权利要求21所述的制造方法，其中，填充所述一个或多个沟槽和设置所述第二层同时进行。
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