KR20180027850A - Ｅｓｄ 보호용 ｓｃｒ 소자 - Google Patents

Ｅｓｄ 보호용 ｓｃｒ 소자 Download PDF

Info

Publication number
KR20180027850A
KR20180027850A KR1020160115022A KR20160115022A KR20180027850A KR 20180027850 A KR20180027850 A KR 20180027850A KR 1020160115022 A KR1020160115022 A KR 1020160115022A KR 20160115022 A KR20160115022 A KR 20160115022A KR 20180027850 A KR20180027850 A KR 20180027850A
Authority
KR
South Korea
Prior art keywords
well
type
region
impurity region
concentration
Prior art date
Application number
KR1020160115022A
Other languages
English (en)
Other versions
KR102090861B1 (ko
Inventor
노석순
김종민
장준태
변중혁
Original Assignee
주식회사 디비하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 디비하이텍 filed Critical 주식회사 디비하이텍
Priority to KR1020160115022A priority Critical patent/KR102090861B1/ko
Priority to US15/695,693 priority patent/US9991369B2/en
Publication of KR20180027850A publication Critical patent/KR20180027850A/ko
Application granted granted Critical
Publication of KR102090861B1 publication Critical patent/KR102090861B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/7436—Lateral thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/87—Thyristor diodes, e.g. Shockley diodes, break-over diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H01L2924/13034—Silicon Controlled Rectifier [SCR]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명에 따른 ESD 보호용 SCR 소자는 p형 반도체 기판과, 상기 반도체 기판 상에 구비되는 p형 에피층과, 상기 에피층 상에 구비되며, 상기 에피층을 애노드 영역과 캐소드 영역으로 구분하는 소자 분리막들과, 상기 애노드 영역의 에피층에 일정 깊이로 구비되는 n형 제1 웰과, 상기 제1 웰의 표면에 구비되며 애노드 단자와 연결되는 고농도 p형 제1 불순물 영역과, 상기 제1 웰의 표면에 상기 제1 불순물 영역의 양측면을 둘러싸도록 구비되는 고농도 n형 제2 불순물 영역과, 상기 캐소드 영역의 에피층에 일정 깊이로 구비되는 p형 제2 웰과, 상기 제2 웰의 표면에 구비되며 캐소드 단자와 연결되는 고농도 n형 제3 불순물 영역과, 상기 제2 웰의 표면에 상기 제3 불순물 영역과 이격되도록 구비되며 상기 캐소드와 연결되는 고농도 p형 제4 불순물 영역 및 상기 제2 웰의 표면에 상기 제3 불순물 영역에서 상기 애노드 영역과 인접한 측면을 둘러싸도록 구비되는 고농도 p형 제5 불순물 영역을 포함할 수 있다. 따라서, 상기 ESD 보호용 SCR 소자는 트리거 전압을 제2 트리거 전압보다 낮게 할 수 있다.

Description

ＥＳＤ 보호용 ＳＣＲ 소자{SCR device for protecting ESD}
본 발명은 ESD 보호용 SCR 소자에 관한 것으로, 보다 상세하게는 높은 유지 전압과 높은 정전 방전 내성을 갖는 ESD 보호용 SCR 소자에 관한 것이다.
일반적으로 고전압용 정전 방전(ESD, Electro-Static Discharge) 보호 소자로 사이리스터(Thyristor), DMOS 트랜지스터(Double-diffusion MOS Transistor)또는 바이폴라 트랜지스터(Bipolar transistor)등의 소자들이 사용되고 있다. 상기 사이리스터 소자로 대표적인 SCR(Silicon Controlled Rectifier) 소자는 애노드(Anode), 캐소드(Cathode)로 구성되어 있고, 전하는 수평(Lateral) 방향으로 움직인다.
도 1은 종래 기술에 따른 ESD 보호용 SCR 소자를 설명하기 위한 단면도이다.
도 1을 참조하면, ESD 보호용 SCR 소자(1)는 P형 반도체 기판(10) 상에 n형 딥웰(15)이 구비되고, n형 딥웰(15)의 좌측에 n형 불순물을 주입하여 형성된 제1 웰(20)이 위치하고, 우측에 p형 불순물을 주입하여 형성된 제2 웰(25)이 위치한다. 이때, 제1 웰(20)이 형성된 영역은 애노드(Anode) 영역이 되고, 제2 웰(254)이 형성된 영역은 캐소드(Cathode) 영역이 된다.
그리고, 제1 웰(20) 영역에 n형/p형 불순물을 각각 주입하여 형성되며 애노드 단자와 연결되는 n형 불순물 영역(30), p형 불순물 영역(35)이 구비되고, 제2 웰(25)영역에 p형/n형 불순물을 각각 주입하여 형성되며 캐소드 간자와 연결되는 p형 불순물 영역(40), n형 불순물 영역(45)이 구비된다. 제1 웰(20)에서 p형 불순물 영역(35)의 일측에 n형 불순물을 주입하여 형성되며 상기 애노드 단자와 연결되지 않고 플로팅되는 n형 불순물 영역(50)이 구비되고, 제2 웰(25)에서 n형 불순물 영역(45)의 일측에 p형 불순물을 주입하여 형성되며 상기 캐소드 단자와 연결되지 않고 플로팅되는 p형 불순물 영역(55)이 구비된다.
한편, 상기 불순물 영역들(30, 35, 40, 45, 50, 55)이 서로 분리하기 위해 소자 분리막(60)이 구비된다. ESD 보호용 SCR 소자(1)는 p형 불순물 영역(40)을 중심으로 좌우 대칭의 구조로 형성된다. ESD 보호용 SCR 소자(1)를 정전기 방전 보호 소자의 용도로 사용하기 위해서는 VDD단에 상기 애노드 단자에 연결하고, 접지단에 캐소드 단자가 연결된다.
ESD 보호용 SCR 소자(1)는 반도체 장치를 정전기로부터 보호하기 위해 사용되며, 상기 정전기 전압이 2kV 이상으로 인가되었을 때, 정전기 전류를 빠르게 상기 접지단으로 빼주는 역할을 한다. 따라서, ESD 보호용 SCR 소자(1)가 정전기 방전 보호 소자로 작용하기 위해서는 ESD 보호용 SCR 소자(1)가 동작되는 전압인 트리거 전압(Triggering Voltage) 및 누설전류 또는 이에 따른 열 생성 등으로 소자가 파괴되는 전압인 2차 트리거 전압이 내부 회로의 파괴 전압보다 낮아야 하며, ESD 보호용 SCR 소자(1)가 트리거된 후 하강된 전압인 유지 전압(Holding Voltage)은 상기 내부 회로의 동작 전압보다 낮아야 한다.
전형적인 ESD 보호용 SCR 소자는 구조 특성상 유지전압이 낮아 정상 동작 상태에서 ESD가 아닌 과전압 및 잡음 등에 의해 원하지 않는 래치업(Latch-up) 문제를 야기할 수 있다. 그리고, 도 1에 도시된 ESD 보호용 SCR 소자(1)는 상기 전형적인 ESD 보호용 SCR 소자보다 유지 전압이 높아졌으나 30V 이상의 유지전압과 높은 내성을 확보하는데 한계가 있다. 또한, ESD 보호용 SCR 소자(1)가 실제 칩에서 응용될 때 주변 요소(component)와 상호작용에 기인한 기생 경로의 트리거 전압 또는 유지 전압이 ESD 보호용 SCR 소자(1)의 트리거 전압 또는 유지 전압보다 낮아 동작이 왜곡되는 문제가 있다.
본 발명은 높은 유지 전압과 높은 정전 방전 내성을 갖는 ESD 보호용 SCR 소자를 제공한다.
본 발명에 따른 ESD 보호용 SCR 소자는 p형 반도체 기판과, 상기 반도체 기판 상에 구비되는 p형 에피층과, 상기 에피층 상에 구비되며, 상기 에피층을 애노드 영역과 캐소드 영역으로 구분하는 소자 분리막들과, 상기 애노드 영역의 에피층에 일정 깊이로 구비되는 n형 제1 웰과, 상기 제1 웰의 표면에 구비되며 애노드 단자와 연결되는 고농도 p형 제1 불순물 영역과, 상기 제1 웰의 표면에 상기 제1 불순물 영역의 양측 면을 둘러싸도록 구비되는 고농도 n형 제2 불순물 영역과, 상기 캐소드 영역의 에피층에 일정 깊이로 구비되는 p형 제2 웰과, 상기 제2 웰의 표면에 구비되며 캐소드 단자와 연결되는 고농도 n형 제3 불순물 영역과, 상기 제2 웰의 표면에 상기 제3 불순물 영역과 이격되도록 구비되며 상기 캐소드와 연결되는 고농도 p형 제4 불순물 영역 및 상기 제2 웰의 표면에 상기 제3 불순물 영역에서 상기 애노드 영역과 인접한 측면을 둘러싸도록 구비되는 고농도 p형 제5 불순물 영역을 포함할 수 있다.
본 발명의 일 실시예들에 따르면, 상기 제1 웰은 링 구조를 가지며 상기 제2 웰을 둘러싸도록 구비될 수 있다.
본 발명의 일 실시예들에 따르면, 상기 소자 분리막들은 상기 에피층을 P-sub 영역으로 추가로 구분하며, 상기 ESD 보호용 SCR 소자는 상기 P-sub 영역의 에피층에 일정 깊이로 구비되는 p형 제3 웰 및 상기 제3 웰의 표면에 구비되며 P-sub 단자와 연결되는 고농도 p형 제6 불순물 영역을 더 포함할 수 있다.
본 발명의 일 실시예들에 따르면, 상기 제3 웰은 링 구조를 가지며, 상기 제1 웰 및 상기 제2 웰을 둘러싸도록 구비될 수 있다.
본 발명의 일 실시예들에 따르면, 상기 제2 불순물 영역은 상기 제1 불순물 영역을 기준으로 상기 캐소드 영역 방향의 폭보다 다른 방향의 폭이 넓을 수 있다.
본 발명의 일 실시예들에 따르면, 상기 ESD 보호용 SCR 소자는 상기 제2 웰의 표면 일부와 상기 제5 불순물 영역의 하부에 걸쳐 구비되는 p-바디 영역을 더 포함할 수 있다.
본 발명의 일 실시예들에 따르면, 상기 ESD 보호용 SCR 소자는 상기 제1 웰의 양측에 구비되는 n형 드리프트 이온 영역을 더 포함할 수 있다.
본 발명의 일 실시예들에 따르면, 상기 ESD 보호용 SCR 소자는 상기 에피층에서 상기 제1 웰의 하부에 구비되는 n형 딥웰을 더 포함할 수 있다.
본 발명의 일 실시예들에 따르면, 상기 ESD 보호용 SCR 소자는 상기 n형 딥웰의 하부에 상기 에피층과 상기 반도체 기판의 경계를 따라 구비되는 n형 매몰층을 더 포함할 수 있다.
본 발명의 일 실시예들에 따르면, 상기 ESD 보호용 SCR 소자는 상기 에피층에서 상기 제1 웰의 하부 및 상기 제2 웰의 하부에 걸쳐 구비되는 n형 딥웰을 더 포함할 수 있다.
본 발명의 일 실시예들에 따르면, 상기 ESD 보호용 SCR 소자는 상기 제1 웰의 양측에 구비되는 n형 드리프트 이온 영역 및 상기 n형 드리프트 이온 영역과 상기 제5 불순물 영역 사이의 상기 제2 웰 표면 및 상기 소자 분리막의 표면에 걸쳐 구비되며, 상기 캐소드 단자와 연결되는 게이트를 더 포함할 수 있다.
본 발명의 일 실시예들에 따르면, 상기 ESD 보호용 SCR 소자는 상기 게이트의 하부 일부와 상기 제5 불순물 영역의 하부에 걸쳐 구비되는 p-바디 영역을 더 포함할 수 있다.
본 발명에 따른 ESD 보호용 SCR 소자에서 제1 불순물 영역은 애노드 단자와 연결되지만, 제2 불순물 영역은 상기 애노드 단자와 연결되지 않고 플로팅된다. 상기 제2 불순물 영역을 플로팅시킴으로써 기생 PNP의 베이스 저항을 증가시켜 트리거 전압을 감소시킬 수 있다. 따라서, 상기 ESD 보호용 SCR 소자에서 상기 트리거 전압이 제2 트리거 전압보다 낮아지게 되므로 상기 ESD 보호용 SCR 소자가 안정적으로 동작할 수 있다.
본 발명에 따른 ESD 보호용 SCR 소자에서 상기 제2 불순물 영역이 링 구조를 가지며 상기 제1 불순물 영역의 양측 면을 둘러싸도록 구비된다. 고농도 p형 제1 불순물 영역의 주변에 고농도 n형 제2 불순물 영역이 위치하므로 애노드 단자로부터 주입된 홀(hole)이 소자 분리막과 하부의 에피층 사이의 계면으로 흐를 수 없다. 따라서, 상기 계면이 상기 홀에 의해 손상되는 것을 억제할 수 있고, 상기 ESD 보호용 SCR 소자에서 상기 제2 트리거 전압을 증가시켜 높은 제2 트리거 전류를 확보할 수 있도록 한다.
본 발명에 따른 ESD 보호용 SCR 소자는 상기 제1 불순물 영역에서 유입된 홀이 상기 제1 웰을 지나 반도체 기판으로 콜렉트 되기 전에 상기 제2 불순물 영역의 전자와 재결합한다. 따라서, 수직 PNP의 게인을 감소시켜 상기 유지 전압을 증가시킬 수 있다.
본 발명에 따른 ESD 보호용 SCR 소자는 상기 제2 불순물 영역에서 캐소드 영역 방향의 폭보다 P-sub 영역 방향의 폭이 넓게 함으로써 E상기 SD 보호용 SCR 소자에서 기생 경로의 유지 전압을 상기 캐소드 영역 방향의 경로(PNPN)의 유지 전압보다 높게 할 수 있다. 따라서, 상기 ESD 보호용 SCR 소자와 주변 요소와의 기생 동작이 야기되더라도 상기 캐소드 방향 경로의 동작이 상기 기생 경로의 동작보다 우선하도록 하여 상기 기생 경로의 동작을 억제하고, 상기 ESD 보호용 SCR 소자의 동작을 안정화할 수 있다.
본 발명에 따른 ESD 보호용 SCR 소자에서 제3 웰은 링 구조를 가지며, 상기 제1 웰 및 상기 제2 웰을 둘러싸도록 구비되므로, 제6 불순물 영역도 동일하게 링 구조를 가질 수 있다. 상기 제6 불순물 영역이 링 구조를 가지므로, 상기 ESD 보호용 SCR 소자의 내부 동작이 상기 주변 요소와의 기생 동작보다 우선하도록 할 수 있다. 따라서, 상기 ESD 보호용 SCR 소자의 동작을 더욱 안정화할 수 있다.
또한, 상기 제6 불순물 영역의 폭을 조절하여 상기 유지 전압의 크기를 조절할 수 있다. 상기 유지 전압이 높아짐에 따라 정전 방지 내성을 높일 수 있다.
도 1은 종래 기술에 따른 ESD 보호용 SCR 소자를 설명하기 위한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 ESD 보호용 SCR 소자를 설명하기 위한 단면도이다.
도 3 내지 도 9는 본 발명의 다른 실시예에 따른 ESD 보호용 SCR 소자를 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 ESD 보호용 SCR 소자에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 2는 본 발명의 일 실시예에 따른 ESD 보호용 SCR 소자를 설명하기 위한 단면도이다.
도 2를 참조하면, ESD 보호용 SCR 소자(100)는 p형 반도체 기판(105)을 포함한다.
p형 에피층(110)은 반도체 기판(105) 상에 구비된다. 에피층(110)은 에피텍셜 성장 공정에 의해 형성될 수 있다.
소자 분리막(115)들은 에피층(110) 상에 구비되며 애노드 영역, 캐소드 영역 및 P-Sub 영역을 정의한다. 이때, ESD 보호용 SCR 소자(100)에서 상기 캐소드 영역이 가장 내측에 위치하며 상기 P-Sub 영역이 가장 외측에 위치할 수 있다.
소자 분리막(115)은 STI 구조를 가지거나, LOCOS 구조를 가질 수 있다. 소자 분리막(115)은 산화막으로 이루어질 수 있다.
제1 웰(120)은 상기 애노드 영역의 에피층(110)에 일정 깊이, 예를 들면 소자 분리막(115)보다 깊게 구비된다. 제1 웰(120)은 n 형일 수 있다.
제1 불순물 영역(125)은 제1 웰(120)의 표면에 일정 깊이로 고농도 p형 불순물을 주입하여 형성된다. 제1 불순물 영역(125)은 애노드 단자와 연결된다.
제2 불순물 영역(130)은 제1 웰(120)의 표면에 일정 깊이로 고농도 n형 불순물을 주입하여 형성된다. 제2 불순물 영역(125)은 상기 애노드 단자와 연결되지 않고 플로팅될 수 있다. 제2 불순물 영역(125)을 플로팅시킴으로써 기생 PNP의 베이스 저항을 증가시켜 트리거 전압을 감소시킬 수 있다. 따라서, ESD 보호용 SCR 소자(100)에서 상기 트리거 전압이 제2 트리거 전압보다 낮아지게 되므로 ESD 보호용 SCR 소자(100)가 안정적으로 동작할 수 있다.
한편, 제2 불순물 영역(125)이 상기 애노드 단자와 연결되는 경우 상기 트리거 전압이 증가될 수 있다.
제2 불순물 영역(130)은 링 구조를 가지며 제1 불순물 영역(125)의 양측면을 둘러싸도록 구비될 수 있다. 고농도 p형 제1 불순물 영역(125)의 주변에 고농도 n형 제2 불순물 영역(130)이 위치하므로 상기 애노드 단자로부터 주입된 홀(hole)이 소자 분리막(115)과 하부의 에피층(110) 사이의 계면으로 흐를 수 없다. 따라서, 소자 분리막(115)과 하부의 에피층(110) 사이의 계면이 상기 홀에 의해 손상이 유발되는 것을 억제할 수 있다.
또한, 상기 계면 손상 유발이 억제되므로 ESD 보호용 SCR 소자(100)에서 상기 제2 트리거 전압을 증가시켜 높은 제2 트리거 전류를 확보할 수 있도록 한다.
그리고, 제1 불순물 영역(125)에서 유입된 홀이 제1 웰(120)을 지나 반도체 기판(105)으로 콜렉트 되기 전에 제2 불순물 영역(130)의 전자와 재결합한다. 따라서, 수직 PNP의 게인을 감소시켜 상기 유지 전압을 증가시킬 수 있다.
제2 불순물 영역(130)은 제1 불순물 영역(125)을 기준으로 상기 캐소드 영역 방향의 폭(W1)보다 다른 방향, P-sub 영역 방향의 폭(W2)이 넓을 수 있다.
제2 불순물 영역(130)의 폭은 상기 유지 전압의 크기에 영향을 준다. 즉, 제2 불순물 영역(130)의 폭이 클수록 상기 유지 전압이 높아진다. 제2 불순물 영역(130)에서 상기 캐소드 영역 방향의 폭(W1)보다 상기 P-sub 영역 방향의 폭(W2)이 넓게 함으로써 ESD 보호용 SCR 소자(100)에서 기생 경로의 유지 전압을 상기 캐소드 영역 방향의 경로(PNPN)의 유지 전압보다 높게 할 수 있다.
따라서, ESD 보호용 SCR 소자(100)와 주변 요소와의 기생 동작이 야기되더라도 상기 캐소드 방향 경로의 동작이 상기 기생 경로의 동작보다 우선하도록 하여 상기 기생 경로의 동작을 억제한다. 즉, ESD 보호용 SCR 소자(100)의 내부 동작이 상기 주변 요소와의 기생 동작보다 우선하도록 하여 ESD 보호용 SCR 소자(100)의 동작을 안정화할 수 있다.
제2 웰(135)은 상기 캐소드 영역의 에피층(110)에 일정 깊이, 예를 들면 소자 분리막(115)보다 깊게 구비된다. 제2 웰(135)은 p 형일 수 있다.
제3 불순물 영역(140)은 제2 웰(135)의 표면에 일정 깊이로 고농도 n형 불순물을 주입하여 형성된다. 제3 불순물 영역(140)은 캐소드 단자와 연결된다.
제4 불순물 영역(145)은 제2 웰(135)의 표면에 일정 깊이로 고농도 p형 불순물을 주입하여 형성된다. 제4 불순물 영역(145)은 상기 캐소드 단자와 연결된다.
이때, 제4 불순물 영역(145)은 제3 불순물 영역(140)보다 내측에 위치하며, 제3 불순물 영역(140)과 이격될 수 있다. 예를 들면 제3 불순물 영역(140)과 제4 불순물 영역(145) 사이에 소자 분리막(115)이 위치할 수 있다.
제5 불순물 영역(150)은 제2 웰(135)의 일정 깊이로 고농도 p형 불순물을 주입하여 형성된다. 제5 불순물 영역(150)은 상기 캐소드 단자와 연결되지 않고 플로팅될 수 있다. 또한, 제5 불순물 영역(150)은 제3 불순물 영역(140)과 인접하도록 배치되며, 제3 불순물 영역(140)에서 상기 애노드 영역과 인접한 측면을 둘러싼다. 제5 불순물 영역(150)은 상기 유지 전압을 증가시킬 수 있다.
한편, 제1 웰(120)은 링 구조를 가지며 제2 웰(135)을 둘러싸도록 구비된다. 따라서, 제1 웰(120)은 제2 웰(135)에서 발생하는 누설 전류를 차단하는 역할을 수행할 수 있다.
제3 웰(155)은 상기 P-Sub 영역의 에피층(110)에 일정 깊이, 예를 들면 소자 분리막(115)보다 깊게 구비된다. 제3 웰(15)은 p 형일 수 있다.
제6 불순물 영역(160)은 제3 웰(155)의 표면에 일정 깊이로 고농도 p형 불순물을 주입하여 형성된다. 제6 불순물 영역(160)은 P-Sub 단자와 연결된다.
제3 웰(155)은 링 구조를 가지며, 제1 웰(120) 및 제2 웰(135)을 둘러싸도록 구비될 수 있다. 따라서, 제6 불순물 영역(160)도 동일하게 링 구조를 가질 수 있다. 제6 불순물 영역(160)이 링 구조를 가지므로, ESD 보호용 SCR 소자(100)의 내부 동작이 상기 주변 요소와의 기생 동작보다 우선하도록 할 수 있다. 따라서, ESD 보호용 SCR 소자(100)의 동작을 더욱 안정화할 수 있다.
제6 불순물 영역(160)의 폭은 요구되는 유지 전압의 크기에 따라 조절될 수 있다. 예를 들면, 약 20V 이상의 유지 전압이 요구되는 경우 제6 불순물 영역(160)은 약 2㎛ 이상의 폭을 갖도록 하고, 약 30V 이상의 유지 전압이 요구되는 경우 제6 불순물 영역(160)은 약 4㎛ 이상의 폭을 갖도록 하며, 약 40V 이상의 유지 전압이 요구되는 경우 제6 불순물 영역(160)은 약 6㎛ 이상의 폭을 갖도록 한다.
도 3 내지 도 9는 본 발명의 다른 실시예에 따른 ESD 보호용 SCR 소자를 설명하기 위한 단면도들이다.
도 3을 참조하면, ESD 보호용 SCR 소자(100)는 n형 드리프트 이온 영역(165)(NDT)을 더 포함할 수 있다.
n형 드리프트 이온 영역(165)은 제1 웰(120)의 양측에 배치된다. 이때, n형 드리프트 이온 영역(165)은 소자 분리막(115)의 하부에 위치할 수 있다. n형 드리프트 이온 영역(165)의 불순물 농도는 제1 웰(120)의 불순물 농도보다 낮을 수 있다.
n형 드리프트 이온 영역(165)의 폭을 조절하여 제1 웰(120) n형 드리프트 이온 영역(165)과 제2 웰(135) 사이 간격 및 제1 웰(120) n형 드리프트 이온 영역(165)과 제3 웰(155) 사이 간격을 조절할 수 있다. 제1 웰(120) n형 드리프트 이온 영역(165)과 제2 웰(135) 사이 간격 및 제1 웰(120) n형 드리프트 이온 영역(165)과 제3 웰(155) 사이 간격을 조절하여 제2 트리거 전압 및 상기 트리거 전압을 조절할 수 있다. 그러므로, n형 드리프트 이온 영역(165)은 상기 제2 트리거 전압 및 상기 트리거 전압을 조절하는데 이용될 수 있다.
도 4를 참조하면, ESD 보호용 SCR 소자(100)는 p-바디 영역(170)을 더 포함할 수 있다.
p-바디 영역(170)은 제5 불순물 영역(150)과 제5 불순물 영역(150)과 인접하는 소자 분리막(115) 사이의 제2 웰(135)의 표면 일부와 제5 불순물 영역(150)의 하부에 걸쳐 고농도의 p형 불순물을 주입하여 형성된다. 제5 불순물 영역(150)에 p-바디 영역(170)을 추가하므로, N/P 리컴비네이션(recombination)을 증진시켜 기생 NPN의 게인을 감소시켜 상기 유지 전압을 증가시킬 수 있다.
도 5를 참조하면, ESD 보호용 SCR 소자(100)는 n형 드리프트 이온 영역(165) 및 p-바디 영역(170)을 더 포함할 수 있다.
따라서, n형 드리프트 이온 영역(165)을 이용하여 상기 제2 트리거 전압 및 상기 트리거 전압을 조절할 수 있고, p-바디 영역(170)을 이용하여 상기 유지 전압을 증가시킬 수 있다.
도 6을 참조하면, ESD 보호용 SCR 소자(100)는 n형 드리프트 이온 영역(165), p-바디 영역(170) 및 n형 딥웰(175)을 더 포함할 수 있다.
n형 딥웰(175)은 에피층(110)에서 제1 웰(120)의 하부에 구비될 수 있다. 구체적으로, n형 딥웰(175)은 에피층(110)에서 제1 웰(120) 및 n형 드리프트 이온 영역(165)의 하부에 구비될 수 있다.
도 7을 참조하면, ESD 보호용 SCR 소자(100)는 n형 드리프트 이온 영역(165), p-바디 영역(170), n형 딥웰(175) 및 n형 매몰층(180)을 더 포함할 수 있다.
n형 매몰층(180)은 n형 딥웰(175)의 하부에 p형 에피층(110)과 p형 반도체 기판(105)의 경계를 따라 구비될 수 있다.
도 8을 참조하면, ESD 보호용 SCR 소자(100)는 n형 드리프트 이온 영역(165), p-바디 영역(170) 및 n형 딥웰(175)을 더 포함할 수 있다.
n형 딥웰(175)은 에피층(110)에서 제1 웰(120)의 하부 및 제2 웰(135)의 하부에 걸쳐 구비될 수 있다.
도 9를 참조하면, ESD 보호용 SCR 소자(100)는 n형 드리프트 이온 영역(165) 및 게이트(185)를 더 포함할 수 있다.
게이트(185)는 n형 드리프트 이온 영역(165)과 제5 불순물 영역(150) 사이에 위치하는 제2 웰(135)의 표면 및 소자 분리막(115)의 표면에 걸쳐 구비된다. 즉, 게이트(185)는 n형 드리프트 이온 영역(165)과 제5 불순물 영역(150) 사이의 접합 영역 상방에 배치될 수 있다. 또한, 게이트(185)는 상기 캐소드 단자와 연결된다.
게이트(185)는 전류 경로를 형성하는 효과를 발생하므로 하부에 일렉트릭이 집중되는 것을 방지할 수 있다. 즉, 게이트(185)는 리서프(RESURF) 효과를 갖는다. 그러므로, n형 드리프트 이온 영역(165) 및 게이트(185)를 구비하여 상기 제2 트리거 전압을 조절할 수 있다.
한편, 도시되지는 않았지만, 게이트(185)는 도 4 내지 도 8에 도시된 ESD 보호용 SCR 소자(100)에 더 포함될 수도 있다.
상술한 바와 같이, 상기 ESD 보호용 SCR 소자는 트리거 전압을 제2 트리거 전압보다 낮게 하고, 상기 제2 트리거 전압을 증가시켜 높은 제2 트리거 전류를 확보할 수 있도록 하며, 유지 전압을 증가시킬 수 있다. 따라서, 상기 ESD 보호용 SCR 소자가 안정적으로 동작할 수 있다.
또한, 상기 ESD 보호용 SCR 소자의 내부 동작이 상기 주변 요소와의 기생 동작보다 우선하도록 할 수 있다. 따라서, 상기 ESD 보호용 SCR 소자의 동작을 더욱 안정화할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : ESD 보호용 SCR 소자 105 : 반도체 기판
110 : 에피층 115 : 소자 분리막
120 : 제1 웰 125 : 제1 불순물 영역
130 : 제2 불순물 영역 135 : 제2 웰
140 ; 제3 불순물 영역 145 : 제4 불순물 영역
150 : 제5 불순물 영역 155 : 제3 웰
160 : 제6 불순물 영역 165 : 드리프트 이온 영역
170 : p-바디 영역 175 : 딥웰
180 : 매몰층 185 : 게이트

Claims (12)

  1. p형 반도체 기판;
    상기 반도체 기판 상에 구비되는 p형 에피층;
    상기 에피층 상에 구비되며, 상기 에피층을 애노드 영역과 캐소드 영역으로 구분하는 소자 분리막들;
    상기 애노드 영역의 에피층에 일정 깊이로 구비되는 n형 제1 웰;
    상기 제1 웰의 표면에 구비되며 애노드 단자와 연결되는 고농도 p형 제1 불순물 영역;
    상기 제1 웰의 표면에 상기 제1 불순물 영역의 양측면을 둘러싸도록 구비되는 고농도 n형 제2 불순물 영역;
    상기 캐소드 영역의 에피층에 일정 깊이로 구비되는 p형 제2 웰;
    상기 제2 웰의 표면에 구비되며 캐소드 단자와 연결되는 고농도 n형 제3 불순물 영역;
    상기 제2 웰의 표면에 상기 제3 불순물 영역과 이격되도록 구비되며 상기 캐소드와 연결되는 고농도 p형 제4 불순물 영역; 및
    상기 제2 웰의 표면에 상기 제3 불순물 영역에서 상기 애노드 영역과 인접한 측면을 둘러싸도록 구비되는 고농도 p형 제5 불순물 영역을 포함하는 것을 특징으로 하는 ESD 보호용 SCR 소자.
  2. 제1항에 있어서, 상기 제1 웰은 링 구조를 가지며 상기 제2 웰을 둘러싸도록 구비되는 것을 특징으로 하는 ESD 보호용 SCR 소자.
  3. 제1항에 있어서, 상기 소자 분리막들은 상기 에피층을 P-sub 영역으로 추가로 구분하며,
    상기 P-sub 영역의 에피층에 일정 깊이로 구비되는 p형 제3 웰; 및
    상기 제3 웰의 표면에 구비되며 P-sub 단자와 연결되는 고농도 p형 제6 불순물 영역을 더 포함하는 것을 특징으로 하는 ESD 보호용 SCR 소자.
  4. 제3항에 있어서, 상기 제3 웰은 링 구조를 가지며, 상기 제1 웰 및 상기 제2 웰을 둘러싸도록 구비되는 것을 특징으로 하는 ESD 보호용 SCR 소자.
  5. 제1항에 있어서, 상기 제2 불순물 영역은 상기 제1 불순물 영역을 기준으로 상기 캐소드 영역 방향의 폭보다 다른 방향의 폭이 넓은 것을 특징으로 하는 ESD 보호용 SCR 소자.
  6. 제1항에 있어서, 상기 제2 웰의 표면 일부와 상기 제5 불순물 영역의 하부에 걸쳐 구비되는 p-바디 영역을 더 포함하는 것을 특징으로 하는 ESD 보호용 SCR 소자.
  7. 제1항에 있어서, 상기 제1 웰의 양측에 구비되는 n형 드리프트 이온 영역을 더 포함하는 것을 특징으로 하는 ESD 보호용 SCR 소자.
  8. 제7항에 있어서, 상기 에피층에서 상기 제1 웰의 하부에 구비되는 n형 딥웰을 더 포함하는 ESD 보호용 SCR 소자.
  9. 제8항에 있어서, 상기 n형 딥웰의 하부에 상기 에피층과 상기 반도체 기판의 경계를 따라 구비되는 n형 매몰층을 더 포함하는 것을 특징으로 하는 ESD 보호용 SCR 소자.
  10. 제7항에 있어서, 상기 에피층에서 상기 제1 웰의 하부 및 상기 제2 웰의 하부에 걸쳐 구비되는 n형 딥웰을 더 포함하는 ESD 보호용 SCR 소자.
  11. 제1항에 있어서, 상기 제1 웰의 양측에 구비되는 n형 드리프트 이온 영역; 및
    상기 n형 드리프트 이온 영역과 상기 제5 불순물 영역 사이의 상기 제2 웰 표면 및 상기 소자 분리막의 표면에 걸쳐 구비되며, 상기 캐소드 단자와 연결되는 게이트를 더 포함하는 것을 특징으로 하는 ESD 보호용 SCR 소자.
  12. 제11항에 있어서, 상기 게이트의 하부 일부와 상기 제5 불순물 영역의 하부에 걸쳐 구비되는 p-바디 영역을 더 포함하는 것을 특징으로 하는 ESD 보호용 SCR 소자.
KR1020160115022A 2016-09-07 2016-09-07 Ｅｓｄ 보호용 ｓｃｒ 소자 KR102090861B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160115022A KR102090861B1 (ko) 2016-09-07 2016-09-07 Ｅｓｄ 보호용 ｓｃｒ 소자
US15/695,693 US9991369B2 (en) 2016-09-07 2017-09-05 ESD protection SCR device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160115022A KR102090861B1 (ko) 2016-09-07 2016-09-07 Ｅｓｄ 보호용 ｓｃｒ 소자

Publications (2)

Publication Number Publication Date
KR20180027850A true KR20180027850A (ko) 2018-03-15
KR102090861B1 KR102090861B1 (ko) 2020-03-18

Family

ID=61281322

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160115022A KR102090861B1 (ko) 2016-09-07 2016-09-07 Ｅｓｄ 보호용 ｓｃｒ 소자

Country Status (2)

Country Link
US (1) US9991369B2 (ko)
KR (1) KR102090861B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180033886A (ko) * 2016-09-26 2018-04-04 페어차일드코리아반도체 주식회사 정전기 방전 회로 및 그 제조 방법

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102398686B1 (ko) 2016-09-19 2022-05-16 주식회사 디비하이텍 Esd 보호용 소자
KR102454469B1 (ko) 2018-04-17 2022-10-14 주식회사 디비하이텍 Esd 보호용 scr 소자
KR20190140220A (ko) 2018-06-11 2019-12-19 에스케이하이닉스 주식회사 정전기 방지 회로를 구비하는 반도체 집적 회로 장치 및 그 제조방법
TWI775688B (zh) * 2021-11-29 2022-08-21 世界先進積體電路股份有限公司 靜電放電防護結構
CN114122111B (zh) * 2022-01-26 2022-05-03 江苏游隼微电子有限公司 一种具有寄生二极管的mos栅控晶闸管及制备方法
US11848388B1 (en) 2022-05-17 2023-12-19 Globalfoundries Singapore Pte. Ltd. Silicon-controlled rectifiers for electrostatic discharge protection
FR3139235A1 (fr) * 2022-08-31 2024-03-01 Stmicroelectronics Sa Dispositif de protection contre des décharges électrostatiques
CN116314277B (zh) * 2023-05-15 2023-08-22 微龛(广州)半导体有限公司 Scr型esd防护器件、电子装置及制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110176244A1 (en) * 2010-01-20 2011-07-21 Freescale Semiconductor, Inc. Esd protection device and method
US20110303947A1 (en) * 2010-06-09 2011-12-15 Analog Devices, Inc. Apparatus and method for protecting electronic circuits

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6900091B2 (en) * 2002-08-14 2005-05-31 Advanced Analogic Technologies, Inc. Isolated complementary MOS devices in epi-less substrate

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110176244A1 (en) * 2010-01-20 2011-07-21 Freescale Semiconductor, Inc. Esd protection device and method
US20110303947A1 (en) * 2010-06-09 2011-12-15 Analog Devices, Inc. Apparatus and method for protecting electronic circuits

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180033886A (ko) * 2016-09-26 2018-04-04 페어차일드코리아반도체 주식회사 정전기 방전 회로 및 그 제조 방법

Also Published As

Publication number Publication date
US9991369B2 (en) 2018-06-05
US20180069111A1 (en) 2018-03-08
KR102090861B1 (ko) 2020-03-18

Similar Documents

Publication Publication Date Title
KR102398686B1 (ko) Esd 보호용 소자
KR102090861B1 (ko) Ｅｓｄ 보호용 ｓｃｒ 소자
US8835977B2 (en) TVS with low capacitance and forward voltage drop with depleted SCR as steering diode
US8338854B2 (en) TVS with low capacitance and forward voltage drop with depleted SCR as steering diode
US9520488B2 (en) Silicon-controlled rectifier electrostatic discharge protection device and method for forming the same
US8569836B2 (en) Semiconductor device
US7582936B2 (en) Electro-static discharge protection circuit and method for fabricating the same
US10720422B2 (en) High surge transient voltage suppressor
US10692851B2 (en) High surge bi-directional transient voltage suppressor
US9431389B2 (en) ESD transistor for high voltage and ESD protection circuit thereof
US7709896B2 (en) ESD protection device and method
US20080013231A1 (en) Esd protection circuit
WO2007128383A1 (en) High voltage transistor with improved high side performance
US8598625B2 (en) ESD protection device with tunable design windows
US20130093057A1 (en) Semiconductor device
US10978870B2 (en) Electrostatic discharge protection device
KR100624911B1 (ko) 정전기 방전 보호 소자
KR101392569B1 (ko) 바이폴라 트랜지스터 및 그 제조 방법
US7411251B1 (en) Self protecting NLDMOS, DMOS and extended voltage NMOS devices
KR102454469B1 (ko) Esd 보호용 scr 소자
KR20230139981A (ko) 양방향 esd 보호 소자
KR20190100991A (ko) Esd 보호 회로를 내장한 전력 반도체

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant