CN116314277B - Scr型esd防护器件、电子装置及制备方法 - Google Patents

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Abstract

本发明提供一种SCR型ESD防护器件、电子装置及制备方法,通过间隔设置的第五N型接触,以及通过对第五N型接触的尺寸、间隔距离和数量的设置,可控制NPN管向PNP管基区注入电流的大小,从而调控正反馈发生时对应的维持电压;进一步的,还可以在第二P型阱内及第五N型接触之间形成第六P型接触,通过调节第二P型阱中空穴的收集,调控NPN管开启电压和电流增益,从而起到对维持电压调控的效果。本申请可提供维持电压可调的SCR型ESD保护器件,即提高了ESD的泄放效率,又可避免闩锁发生。

Description

SCR型ESD防护器件、电子装置及制备方法
技术领域
本发明属于半导体集成电路领域,涉及一种SCR型ESD防护器件、电子装置及制备方法。
背景技术
在集成电路的各个环节中,都有可能产生电荷的累积。在一定的条件下,电荷会发生转移,瞬间通过的大电流有可能超过器件的临界值而导致芯片烧毁。静电放电(ElectroStatic Discharge,ESD)是集成电路失效的最主要原因,特别在功率集成电路中表现得尤其突出。
随着芯片尺寸的微缩以及智能化水平的提高,静电或浪涌的危害程度逐渐提高,且芯片面积的不断减小和ESD防护设计窗口的不断缩小都对ESD防护器件的性能要求越来越严格。
为了保护器件内部电路和避免闩锁等问题,ESD防护器件除了在ESD防护设计窗口内设计外,还需具备低触发电压、高维持电压和低钳位等特点。可控硅整流器(SiliconControlled Rectifier,SCR)能满足在小面积内泄放大电流,与GGMOS(Gate-GroundedMOS)、三极管或二极管等其他ESD器件相比,其鲁棒性高、回滞强、面积小、钳位电压低,但是由于其维持电压低容易出现闩锁风险,这限制了SCR型ESD防护器件的应用。
因此,提供一种SCR型ESD防护器件、电子装置及制备方法,实属必要。
发明内容
鉴于以上所述现有技术的缺点,本发明的目的在于提供一种SCR型ESD防护器件、电子装置及制备方法,用于解决现有技术中SCR型ESD防护器件的维持电压问题。
为实现上述目的,本发明提供一种SCR型ESD防护器件,所述SCR型ESD防护器件包括:
衬底,所述衬底中设置有N型埋层;
位于所述N型埋层上方的N型阱、第一P型阱及第二P型阱,且所述N型阱位于所述第一P型阱与所述第二P型阱之间;
位于所述第一P型阱内的第一P型接触、位于所述N型阱内的第二N型接触、位于所述第二P型阱内的第三N型接触及第四P型接触,以及沿横向部分位于所述N型阱内部分位于所述第二P型阱内、且沿纵向间隔设置的第五N型接触;
栅极结构,所述栅极结构位于所述第二P型阱上与所述第三N型接触及所述第五N型接触相接触,且显露间隔设置的所述第五N型接触之间的所述第二P型阱;
其中,所述第一P型接触与所述第二N型接触连接构成器件的阳极,所述栅极结构、所述第三N型接触及所述第四P型接触连接构成器件的阴极。
可选地,还包括第六P型接触,所述第六P型接触位于所述第二P型阱内且位于间隔设置的所述第五N型接触之间并与所述第五N型接触相接触。
可选地,所述第一P型阱及所述第二P型阱远离所述N型阱的一侧均设置有深槽隔离结构,且所述深槽隔离结构贯穿所述N型埋层。
可选地,所述N型埋层的掺杂浓度大于所述N型阱的掺杂浓度。
可选地,所述栅极结构包括具有栅氧介电层的多晶硅栅极结构或具有栅氧介电层的金属硅化物栅极结构。
本发明还提供一种电子装置,所述电子装置包括任一上述的SCR型ESD防护器件以及与所述SCR型ESD防护器件相连的电子组件。
本发明还提供一种SCR型ESD防护器件的制备方法,包括以下步骤:
提供衬底;
于所述衬底中形成N型埋层;
在所述N型埋层上方形成N型阱、第一P型阱及第二P型阱,且所述N型阱位于所述第一P型阱与所述第二P型阱之间;
在所述第一P型阱内形成第一P型接触、在所述N型阱内形成第二N型接触、在所述第二P型阱内形成第三N型接触及第四P型接触,以及在所述N型阱及所述第二P型阱内形成沿横向部分位于所述N型阱内部分位于所述第二P型阱内、且沿纵向间隔设置的第五N型接触;
形成栅极结构,所述栅极结构位于所述第二P型阱上与所述第三N型接触及所述第五N型接触相接触,且显露间隔设置的所述第五N型接触之间的所述第二P型阱;
连接所述第一P型接触与所述第二N型接触构成器件的阳极,连接所述栅极结构、所述第三N型接触及所述第四P型接触构成器件的阴极。
可选地,还包括形成第六P型接触的步骤,其中,形成的所述第六P型接触位于所述第二P型阱内且位于间隔设置的所述第五N型接触之间并与所述第五N型接触相接触。
可选地,还包括于所述第一P型阱及所述第二P型阱远离所述N型阱的一侧均形成贯穿所述N型埋层的深槽隔离结构的步骤。
可选地,形成的所述N型埋层的掺杂浓度大于所述N型阱的掺杂浓度。
如上所述,本发明的SCR型ESD防护器件、电子装置及制备方法,通过沿横向部分位于N型阱内部分位于第二P型阱内、且沿纵向间隔设置的第五N型接触,以及通过对第五N型接触的尺寸、间隔距离和数量的设置,可控制NPN管向PNP管基区注入电流的大小,从而调控正反馈发生时对应的维持电压,其中,当第五N型接触的尺寸越大、数量越多、间距越小时,维持电压越大;进一步的,还可以在第二P型阱内及第五N型接触之间形成第六P型接触,通过调节第二P型阱中空穴的收集,调控NPN管开启电压和电流增益,从而起到对维持电压调控的效果。本申请可提供维持电压可调的SCR型ESD保护器件,即提高了ESD的泄放效率,又可避免闩锁发生。
附图说明
图1显示为实施例中SCR型ESD防护器件的制备工艺流程示意图。
图2显示为实施例中制备的SCR型ESD防护器件的截面结构示意图。
图3显示为实施例中制备的SCR型ESD防护器件的俯视结构示意图。
图4显示为实施例中制备的另一种SCR型ESD防护器件的俯视结构示意图。
元件标号说明
100-衬底;200-N型埋层;301-N型阱;302-第一P型阱;303-第二P型阱;401-第一P型接触;402-第二N型接触;403-第三N型接触;404-第四P型接触;405-第五N型接触;406-第六P型接触;500-栅极结构;600-深槽隔离结构。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时,为便于说明,表示器件结构的剖面图会不依一般比例作局部放大,而且所述示意图只是示例,其在此不应限制本发明保护的范围。此外,在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述,此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到,这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向,可以包括第一和第二特征形成为直接接触的实施例,也可以包括另外的特征形成在第一和第二特征之间的实施例,这样第一和第二特征可能不是直接接触,另外,当一层被称为在两层“之间”时,它可以是所述两层之间仅有的层,或者也可以存在一个或多个介于其间的层。
需要说明的是,本申请实施例中所提供的图示仅以示意方式说明本发明的基本构想,遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制,其实际实施时各组件的型态、数量及比例可为一种随意的改变,其组件布局型态也可能更为复杂。
如图2及图3,本申请实施例提供一种SCR型ESD防护器件,所述SCR型ESD防护器件包括:
衬底100,所述衬底100中设置有N型埋层200;
位于所述N型埋层200上方的N型阱301、第一P型阱302及第二P型阱303,且所述N型阱301位于所述第一P型阱302与所述第二P型阱303之间;
位于所述第一P型阱302内的第一P型接触401、位于所述N型阱301内的第二N型接触402、位于所述第二P型阱303内的第三N型接触403及第四P型接触404,以及沿横向部分位于所述N型阱301内部分位于所述第二P型阱303内、且沿纵向间隔设置的第五N型接触405;
栅极结构500,所述栅极结构500位于所述第二P型阱303上与所述第三N型接触403及所述第五N型接触405相接触,且显露间隔设置的所述第五N型接触405之间的所述第二P型阱303;
其中,所述第一P型接触401与所述第二N型接触402连接构成器件的阳极,所述栅极结构500、所述第三N型接触403及所述第四P型接触404连接构成器件的阴极。
具体的,为了避免电流集中在所述SCR型ESD防护器件器件上部,促使更多的电流流经器件内部,所述衬底100优选为N型高阻衬底,如所述衬底100可选用As掺杂的N型衬底,掺杂浓度可为1014 cm-3;所述N型埋层200可为Nb或As掺杂,掺杂浓度可为8×1017cm-3~1.2×1018cm-3,如1×1018cm-3,掺杂剂量可为2.4×1014 cm-2~3.6×1014 cm-2,如3×1014 cm-2;所述N型阱301可为As掺杂,掺杂浓度可为8×1016cm-3~1.2×1017cm-3,如1×1017 cm-3;所述第一P型阱302及所述第二P型阱303可均为B掺杂,且可具有相同的掺杂浓度,掺杂浓度可为8×1016cm-3~1.2×1017cm-3,如为1×1017cm-3;所述第二N型接触402、所述第三N型接触403及所述第五N型接触405可均为As掺杂,且可具有相同的掺杂浓度,掺杂浓度可为8×1019cm-3~1.2×1020cm-3,如为1×1020 cm-3;所述第一P型接触401及所述第四P型接触404可均为B掺杂,且可具有相同的掺杂浓度,掺杂浓度可为8×1019cm-3~1.2×1020cm-3,如为1×1020 cm-3;所述栅极结构500可为具有栅氧介电层(未图示)的多晶硅栅极结构或具有栅氧介电层(未图示)的金属硅化物栅极结构。
关于所述衬底100、所述N型埋层200、所述N型阱301、P型阱、N型接触及P型接触的掺杂元素、掺杂浓度等此处不作过分限制,具体种类可根据需要进行选择。
其中,由于所述N型埋层200的掺杂浓度大于所述N型阱301的掺杂浓度,从而可减缓阻止大注入,进而提高维持电压。
本申请实施例中制备的所述SCR型ESD防护器件的表面具有栅控的NPN管,即由所述第三N型接触403、所述第二P型阱303、所述N型埋层200、所述N型阱301、所述第二N型接触402所述构成的所述NPN管,且所述NPN管的发射极与栅极连接构成GGNMOS管,在小电流时所述NPN管的集电极并不向PNP管的基区输运载流子,即由所述第四P型接触404、所述第二P型阱303、所述N型埋层200、所述第一P型阱302、所述第一P型接触401所构成的所述PNP管,从而可有效地抑制所述PNP管与所述NPN管的正反馈过程。由于所述N型阱301通过所述第二N型接触402与阳极直接相连,该SCR结构中的所述PNP管的发射极与基极是短路的,小电流时所述PNP管增益低,随着电流增大,增益逐渐增大。其次,注入所述NPN管的基区的电流受ESD电流的控制,从而调控正反馈发生的条件,最终调控维持电压的大小。
本申请实施例通过间隔设置的所述第五N型接触405,以及通过对所述第五N型接触405的尺寸、间隔距离和数量的设置,可控制所述NPN管向所述PNP管基区注入电流的大小,从而调控正反馈发生时对应的维持电压,其中,当所述第五N型接触405的尺寸越大、数量越多、间距越小时,维持电压越大。
本申请实施例可提供维持电压可调的所述SCR型ESD保护器件,即提高了ESD的泄放效率,又可避免闩锁发生。
作为示例,如图2及图4,所述SCR型ESD保护器件还可包括第六P型接触406,所述第六P型接触406位于所述第二P型阱303内且位于间隔设置的所述第五N型接触405之间并与所述第五N型接触405相接触。
具体的,当在所述第二P型阱303内及所述第五N型接触405之间形成所述第六P型接触406时,通过调节所述第二P型阱303内空穴的收集,可调控所述NPN管开启电压和电流的增益,从而起到对维持电压调控的效果。其中,所述第六P型接触406的掺杂种类、掺杂浓度等可同所述第一P型接触401、所述第四P型接触404,且可与所述第一P型接触401、所述第四P型接触404在同一制备步骤中形成,但并非局限于此。
作为示例,如图2~图4,所述第一P型阱302及所述第二P型阱303远离所述N型阱301的一侧还可均设置深槽隔离结构600,且所述深槽隔离结构600贯穿所述N型埋层200。
具体的,本申请实施例在所述SCR型ESD防护器件中设置所述深槽隔离结构600,使得所述深槽隔离结构600贯穿所述N型埋层200,从而所述深槽隔离结构600的底部与所述衬底100接触,可避免晶圆切割之后造成漏电等不良情况,以确保器件的正常功能。其中,所述深槽隔离结构600可采用在槽刻蚀之后通过氧化在槽的内部表面形成氧化层,然后在槽内填充多晶硅,以及通过化学机械抛光(CMP)磨平去除多余的氧化层和多晶硅制备。
本申请实施例还提供一种电子装置,所述电子装置包括上述任一实施例中的所述SCR型ESD防护器件以及与所述SCR型ESD防护器件相连的电子组件。
由于上述任一实施例中所述SCR型ESD防护器件具有维持电压可调的能力,因此所述电子装置同样具有上述优点。
其中,所述电子装置可以是手机、平板电脑、笔记本电脑、电视机、照相机、摄像机等任何电子产品或设备,也可以是具有上述SCR型ESD防护器件的中间产品,例如:具有所述SCR型ESD防护器件的手机主板等。
如图1~图3,本申请实施例还提供一种SCR型ESD防护器件的制备方法,包括以下步骤:
S1:提供衬底100;
S2:于所述衬底100中形成N型埋层200;
S3:在所述N型埋层200上方形成N型阱301、第一P型阱302及第二P型阱303,且所述N型阱301位于所述第一P型阱302与所述第二P型阱303之间;
S4:在所述第一P型阱302内形成第一P型接触401、在所述N型阱301内形成第二N型接触402、在所述第二P型阱303内形成第三N型接触403及第四P型接触404,以及在所述N型阱301及所述第二P型阱303内形成沿横向部分位于所述N型阱301内部分位于所述第二P型阱303内、且沿纵向间隔设置的第五N型接触405;
S5:形成栅极结构500,所述栅极结构500位于所述第二P型阱303上与所述第三N型接触403及所述第五N型接触405相接触,且显露间隔设置的所述第五N型接触405之间的所述第二P型阱303;
S6:连接所述第一P型接触401与所述第二N型接触402构成器件的阳极,连接所述栅极结构500、所述第三N型接触403及所述第四P型接触404构成器件的阴极。
其中,上述的所述SCR型ESD防护器件可采用该制备工艺制备,但所述SCR型ESD防护器件的制备并非局限于此,可适应性进行调节。本申请实施例中的所述SCR型ESD防护器件采用该制备工艺制备,从而制备过程中关于所述SCR型ESD防护器件各层的材质、结构等此处不作赘述。
作为示例,如图4,还可包括形成第六P型接触406的步骤,其中,形成的所述第六P型接触406位于所述第二P型阱303内且位于间隔设置的所述第五N型接触405之间并与所述第五N型接触405相接触。
具体的,所述第六P型接触406的掺杂种类、掺杂浓度等可同所述第一P型接触401、所述第四P型接触404,且可与所述第一P型接触401、所述第四P型接触404在同一制备步骤中形成,但并非局限于此。当在所述第二P型阱303内及所述第五N型接触405之间形成所述第六P型接触406时,通过调节所述第二P型阱303内空穴的收集,可调控所述NPN管开启电压和电流的增益,从而起到对维持电压调控的效果。
作为示例,还可包括于所述第一P型阱302及所述第二P型阱303远离所述N型阱301的一侧均形成贯穿所述N型埋层200的深槽隔离结构600的步骤。
具体的,本申请实施例在所述SCR型ESD防护器件中制备所述深槽隔离结构600,可使得所述深槽隔离结构600贯穿所述N型埋层200,从而所述深槽隔离结构600的底部与所述衬底100接触,可避免晶圆切割之后造成漏电等不良情况,以确保器件的正常功能。其中,所述深槽隔离结构600可采用在槽(未图示)刻蚀之后通过氧化在槽的内部表面形成氧化层(未图示),然后在槽内填充多晶硅(未图示),以及通过化学机械抛光(CMP)磨平去除多余的氧化层和多晶硅,其可在制备阱区之前制备,或是在形成各掺杂接触后制备,此处不作过分限制。
综上所述,本发明的SCR型ESD防护器件、电子装置及制备方法,通过沿横向部分位于N型阱内部分位于第二P型阱内、且沿纵向间隔设置的第五N型接触,以及通过对第五N型接触的尺寸、间隔距离和数量的设置,可控制NPN管向PNP管基区注入电流的大小,从而调控正反馈发生时对应的维持电压,其中,当第五N型接触的尺寸越大、数量越多、间距越小时,维持电压越大;进一步的,还可以在第二P型阱内及第五N型接触之间形成第六P型接触,通过调节第二P型阱中空穴的收集,调控NPN管开启电压和电流增益,从而起到对维持电压调控的效果。本申请可提供维持电压可调的SCR型ESD保护器件,即提高了ESD的泄放效率,又可避免闩锁发生。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下,对上述实施例进行修饰或改变。因此,举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种SCR型ESD防护器件,其特征在于,所述SCR型ESD防护器件包括:
衬底,所述衬底中设置有N型埋层;
位于所述N型埋层上方的N型阱、第一P型阱及第二P型阱,且所述N型阱位于所述第一P型阱与所述第二P型阱之间;
位于所述第一P型阱内的第一P型接触、位于所述N型阱内的第二N型接触、位于所述第二P型阱内的第三N型接触及第四P型接触,以及沿横向部分位于所述N型阱内部分位于所述第二P型阱内、且沿栅极结构的延伸方向间隔设置的第五N型接触;
栅极结构,所述栅极结构位于所述第二P型阱上与所述第三N型接触及所述第五N型接触相接触,且显露间隔设置的所述第五N型接触之间的所述第二P型阱,通过对所述第五N型接触的设置,控制NPN管向PNP管基区注入电流的大小,调控正反馈发生时对应的维持电压,其中,当第五N型接触的尺寸越大、数量越多、间距越小时,维持电压越大;
其中,所述第一P型接触与所述第二N型接触连接构成器件的阳极,所述栅极结构、所述第三N型接触及所述第四P型接触连接构成器件的阴极。
2.根据权利要求1所述的SCR型ESD防护器件,其特征在于:还包括第六P型接触,所述第六P型接触位于所述第二P型阱内且位于间隔设置的所述第五N型接触之间并与所述第五N型接触相接触。
3.根据权利要求1所述的SCR型ESD防护器件,其特征在于:所述第一P型阱及所述第二P型阱远离所述N型阱的一侧均设置有深槽隔离结构,且所述深槽隔离结构贯穿所述N型埋层。
4.根据权利要求1所述的SCR型ESD防护器件,其特征在于:所述N型埋层的掺杂浓度大于所述N型阱的掺杂浓度。
5.根据权利要求1所述的SCR型ESD防护器件,其特征在于:所述栅极结构包括具有栅氧介电层的多晶硅栅极结构或具有栅氧介电层的金属硅化物栅极结构。
6.一种电子装置,其特征在于,所述电子装置包括权利要求1至5中任一所述的SCR型ESD防护器件以及与所述SCR型ESD防护器件相连的电子组件。
7.一种SCR型ESD防护器件的制备方法,其特征在于:包括以下步骤:
提供衬底;
于所述衬底中形成N型埋层;
在所述N型埋层上方形成N型阱、第一P型阱及第二P型阱,且所述N型阱位于所述第一P型阱与所述第二P型阱之间;
在所述第一P型阱内形成第一P型接触、在所述N型阱内形成第二N型接触、在所述第二P型阱内形成第三N型接触及第四P型接触,以及在所述N型阱及所述第二P型阱内形成沿横向部分位于所述N型阱内部分位于所述第二P型阱内、且沿栅极结构的延伸方向间隔设置的第五N型接触;
形成栅极结构,所述栅极结构位于所述第二P型阱上与所述第三N型接触及所述第五N型接触相接触,且显露间隔设置的所述第五N型接触之间的所述第二P型阱;
连接所述第一P型接触与所述第二N型接触构成器件的阳极,连接所述栅极结构、所述第三N型接触及所述第四P型接触构成器件的阴极,通过对所述第五N型接触的设置,控制NPN管向PNP管基区注入电流的大小,调控正反馈发生时对应的维持电压,其中,当第五N型接触的尺寸越大、数量越多、间距越小时,维持电压越大。
8.根据权利要求7所述的SCR型ESD防护器件的制备方法,其特征在于:还包括形成第六P型接触的步骤,其中,形成的所述第六P型接触位于所述第二P型阱内且位于间隔设置的所述第五N型接触之间并与所述第五N型接触相接触。
9.根据权利要求7所述的SCR型ESD防护器件的制备方法,其特征在于:还包括于所述第一P型阱及所述第二P型阱远离所述N型阱的一侧均形成贯穿所述N型埋层的深槽隔离结构的步骤。
10.根据权利要求7所述的SCR型ESD防护器件的制备方法,其特征在于:形成的所述N型埋层的掺杂浓度大于所述N型阱的掺杂浓度。
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Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101789428A (zh) * 2010-03-10 2010-07-28 浙江大学 一种内嵌pmos辅助触发可控硅结构
CN103681660A (zh) * 2013-12-13 2014-03-26 江南大学 一种双重抗闩锁的环形ldmos-scr结构的高压esd保护器件
CN108807372A (zh) * 2018-06-07 2018-11-13 湘潭大学 一种低压触发高维持电压可控硅整流器静电释放器件
CN111785717A (zh) * 2019-04-04 2020-10-16 中芯国际集成电路制造(上海)有限公司 Scr静电保护结构及其形成方法
WO2021068462A1 (zh) * 2019-07-01 2021-04-15 上海维安半导体有限公司 一种利用纵向三极管触发表面可控硅结构的tvs器件
CN114695341A (zh) * 2020-12-29 2022-07-01 万国半导体国际有限合伙公司 具有高保持电压的低电容瞬态电压抑制器
CN114883381A (zh) * 2021-12-23 2022-08-09 杰华特微电子股份有限公司 可控硅静电防护器件及其制造方法
CN115274841A (zh) * 2022-06-14 2022-11-01 上海华力集成电路制造有限公司 可调高维持电压、低触发电压的硅控整流器结构
CN115513201A (zh) * 2022-10-26 2022-12-23 湖南静芯微电子技术有限公司 高维持低阻均匀导通双向可控硅静电防护器件及制作方法
CN115602682A (zh) * 2022-10-22 2023-01-13 福州大学(Cn) 一种双向可控硅器件
CN116013922A (zh) * 2022-12-09 2023-04-25 湖南静芯微电子技术有限公司 低触发电压高维持电压单向可控硅静电防护器件及方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102090861B1 (ko) * 2016-09-07 2020-03-18 주식회사 디비하이텍 Esd 보호용 scr 소자

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101789428A (zh) * 2010-03-10 2010-07-28 浙江大学 一种内嵌pmos辅助触发可控硅结构
CN103681660A (zh) * 2013-12-13 2014-03-26 江南大学 一种双重抗闩锁的环形ldmos-scr结构的高压esd保护器件
CN108807372A (zh) * 2018-06-07 2018-11-13 湘潭大学 一种低压触发高维持电压可控硅整流器静电释放器件
CN111785717A (zh) * 2019-04-04 2020-10-16 中芯国际集成电路制造(上海)有限公司 Scr静电保护结构及其形成方法
WO2021068462A1 (zh) * 2019-07-01 2021-04-15 上海维安半导体有限公司 一种利用纵向三极管触发表面可控硅结构的tvs器件
CN114695341A (zh) * 2020-12-29 2022-07-01 万国半导体国际有限合伙公司 具有高保持电压的低电容瞬态电压抑制器
CN114883381A (zh) * 2021-12-23 2022-08-09 杰华特微电子股份有限公司 可控硅静电防护器件及其制造方法
CN115274841A (zh) * 2022-06-14 2022-11-01 上海华力集成电路制造有限公司 可调高维持电压、低触发电压的硅控整流器结构
CN115602682A (zh) * 2022-10-22 2023-01-13 福州大学(Cn) 一种双向可控硅器件
CN115513201A (zh) * 2022-10-26 2022-12-23 湖南静芯微电子技术有限公司 高维持低阻均匀导通双向可控硅静电防护器件及制作方法
CN116013922A (zh) * 2022-12-09 2023-04-25 湖南静芯微电子技术有限公司 低触发电压高维持电压单向可控硅静电防护器件及方法

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