KR20090098237A - 높은 홀딩 전압을 갖는 스택형 실리콘 제어 정류기를구비한 정전기 방전 보호소자 - Google Patents

높은 홀딩 전압을 갖는 스택형 실리콘 제어 정류기를구비한 정전기 방전 보호소자 Download PDF

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Abstract

트리거 전압의 증가없이 홀딩전압을 증가시킬 수 있는 스택형 SCR 을 구비한 정전기 방전 보호소자를 개시한다. 정전기 방전 보호소자는 상기 반도체 기판의 상기 액티브 영역내에 서로 이격 배열되는 제2도전형의 제1 및 제2웰들과 서로 이격 배열되는 제1도전형의 제3 및 제4웰들이 형성된다. 상기 제1 내지 제4웰내에 각각 제2도전형의 제1 내지 제4저농도 불순물 영역들이 형성된다. 상기 제1, 제3 및 제4웰내에 각각 제1도전형의 제5 내지 제7저농도 불순물 영역들이 배열된다. 상기 제1 내지 제4저농도 불순물 영역들내에 각각 제2도전형의 제1 내지 제4고농도 불순물 영역들이 배열된다. 상기 제5 내지 제7저농도 불순물 영역들내에 각각 제1도전형의 제5 내지 제7고농도 불순물 영역들이 배열된다.

Description

높은 홀딩 전압을 갖는 스택형 실리콘 제어 정류기를 구비한 정전기 방전 보호소자{ESD protection device having a stack type SCR with high holding voltage}
본 발명은 정전기 방전 보호소자에 관한 것으로서, 보다 구체적으로는 높은 홀딩 전압을 갖는 스택형 실리콘 제어 정류기를 구비한 ESD 보호소자에 관한 것이다.
전자 제품 등의 제조공정 또는 사용중에 발생된 정전기가 순간적으로 방전되어 반도체 칩의 내부소자들 또는 금속배선들의 파괴를 초래하게 되어, 정전기 방전(electrostatic discharge, ESD) 현상은 집적회로 설계 분야에서 매우 중요한 고려대상이 되고 있다. 정전기 방전 현상에 의한 소자 파괴현상은 반도체 칩이 점점 더 소형화됨에 따라 더욱 더 심각해지고 있다.
일반적으로, 외부의 정전기 등에 의해 내부회로가 파괴되는 것을 보호하기 위한 ESD 보호회로가 반도체 칩에 내장된다. 최근 반도체 칩의 크기 축소에 부응함과 동시에 ESD 보호기능을 수행할 수 있는 소자로 실리콘 제어 정류기(silicon-controlled rectifier, SCR)를 이용한 보호소자가 널리 사용되고 있다. 단일 SCR 을 이용한 정전기 방전 보호회로는 2개의 트랜지스터, 예를 들어 PNP 트랜지스터와 NPN 트랜지스터로 구성된다. 단일 SCR 을 구비하는 정전기 방전 보호소자는 패드와 내부소자사이에 연결된다. 애노드에 ESD 에 의해 트리거 전압이상의 과도한 전압이 인가되는 경우, 상기 PNP 트랜지스터가 턴온되고, 이에 따라 상기 NPN 트랜지스터도 턴 온된다. 따라서, SCR의 애노드 단자로부터 캐소드 단자로 전류가 흐르게 되어, ESD에 의한 고전압으로부터 반도체 칩의 내부소자를 보호하게 된다.
종래의 단일 SCR 을 구비한 정전기 방전 보호소자는 트리거되면, 상기 애노드 단자(A)의 전압과 상기 캐소드 단자(C)의 전압사이의 홀딩전압을 유지하게 된다. 그러나, 종래의 단일 SCR 을 이용한 정전기 방전 보호소자는 홀딩전압이 동작전압, 예를 들어 20V 보다 낮기 때문에, 턴 오프시 누설전류가 흐르는 래치업 현상이 발생된다.
이를 해결하기 위하여 2개의 SCR 을 직렬 연결하여 홀딩 전압을 2배로 증가시켜 주는 스택형 SCR 를 구비한 정전기 방전 보호소자가 제안되었다. 종래의 스택형 SCR 을 구비한 정전기 방전 보호소자는 단일 SCR을 구비한 정전기 방전 보호소자에 비해 홀딩 전압이 2배로 되어 홀딩 전압이 동작 전압보다 커지게 된다. 따라서, 턴오프시 누설전류가 흐르지 않게 되어 래치업 현상을 방지할 수 있다. 그러나, 스택형 SCR 을 구비한 정전기 방전 보호소자는 홀딩 전압 뿐만 아니라 트리거 전압도 2배로 증가하게 된다. ESD 가 인가되는 경우 상기 단일 SCR 의 트리거 전압보다는 크고 상기 2배 증가된 트리거 전압 보다는 낮은 전압영역에서는 ESD 로부터 보호를 받지 못한다. 즉, 스택형 SCR의 애노드 단자로부터 캐소드단자로 전류가 흐르지 않게 되어 ESD 방전 패스가 존재하지 않게 된다. 따라서, 2배 증가된 트리거 전압 이하의 전압영역에서는 높은 ESD 전류에 의해 반도체 칩의 내부 소자들의 손상을 초래하게 된다. 스택형 SCR 을 구비한 정전기 방전 보호소자는 래치업 현상은 방지할 수 있으나, 트리거 전압의 증가에 따라 반도체 칩의 내부소자들이 ESD 에 취약하게 된다.
게다가, 종래에는 SCR의 전극들간의 간격을 조절하여 트리거 전압을 조정하였다. SCR의 전극들간의 간격은 제조공정 편차에 의해 변하게 되고, 이에 따라 트리거 전압이 변동되어 정전기 방전 보호기능을 제대로 수행할 수 없게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 트리거 전압을 증가시키지 않고 홀딩 전압을 증가시킬 수 있는 스택형 SCR 을 구비한 정전기 방전 보호소자를 제공하는 데 있다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명은 스택형 SCR 을 구비한 정전기 방전 보호소자를 제공한다. 제1도전형의 반도체 기판은 액티브 영역을 구비한다. 상기 반도체 기판의 상기 액티브 영역내에 서로 이격 배열되는 제2도전형의 제1 및 제2웰들과 서로 이격 배열되는 제1도전형의 제3 및 제4웰들이 형성된다. 상기 제1 내지 제4웰내에 각각 제2도전형의 제1 내지 제4저농도 불순물 영역들이 형성된다. 상기 제1, 제3 및 제4웰내에 각각 제1도전형의 제5 내지 제7저농도 불순물 영역들이 배열된다. 상기 제1 내지 제4저농도 불순물 영역들내에 각각 제2도전형의 제1 내지 제4고농도 불순물 영역들이 형성된다. 상기 제5 내지 제7저농도 불순물 영역들내에 각각 제1도전형의 제5 내지 제7고농도 불순물 영역들이 형성된다.
상기 반도체 기판상에 제2도전형의 반도체층이 형성되어 상기 제1 내지 제4웰들이 배열되는 상기 액티브 영역을 구비할 수 있다. 상기 기판과 상기 반도체층의 상기 액티브 영역의 계면에 제2도전형의 고농도 매립층이 형성될 수 있다. 상기 제1 내지 제4웰들은 상기 매립층과 접하도록 형성될 수 있다. 상기 제3웰이 상기 제1 및 제2웰들사이에 상기 제1 및 제2웰들과 접하도록 배열될 수 있다. 상기 제2웰이 상기 제3웰 및 제4웰사이에 상기 제3 및 제4웰과 접하도록 배열될 수 있다.
상기 제5저농도 불순물 영역은 상기 제1불순물 영역과 접하도록 상기 제1웰내에 형성될 수 있다. 상기 제6저농도 불순물 영역은 상기 제3불순물 영역과 접하 도록 상기 제3웰내에 형성될 수 있다. 상기 제7저농도 불순물 영역은 상기 제4저농도 불순물 영역과 접하도록 상기 제4웰내에 형성될 수 있다.
상기 제1 및 제5고농도 불순물 영역들과 전기적으로 공통 연결되는 제1금속 배선, 상기 제2고농도 불순물 영역과 전기적으로 연결되는 제2금속배선, 상기 제3 및 제6고농도 불순물 영역들과 전기적으로 공통 연결되는 제3금속 배선, 및 상기 제4 및 제7고농도 불순물 영역들과 전기적으로 공통 연결되는 제4금속 배선이 상기 반도체층 상부에 배열될 수 있다. 상기 제2금속 배선과 상기 제3금속 배선은 연결배선에 의해 전기적으로 연결될 수 있다. 상기 제1금속 배선은 외부 애노드 전압이 제공되는 상기 스택형 실리콘 제어 정류기의 애노드 단자로 작용하고, 제4금속 배선은 외부 캐소드 전압이 제공되는 상기 스택형 실리콘 제어 정류기의 캐소드 단자로 작용할 수 있다.
또한, 본 발명은 외부 애노드 전압이 제공되는 제1애노드 단자 및 제1캐소드 단자를 구비하는 제1실리콘 제어 정류기; 제2애노드 단자 및 외부 캐소드 전압이 제공되는 제2캐소드 단자를 구비하는 제2실리콘 제어 정류기; 및 상기 제2실리콘 제어 정류기의 상기 제2애노드 단자로 상기 외부 애노드 전압을 제공하는 제1저항을 포함하는 스택형 실리콘 제어 정류기를 구비하는 정전기 방전 보호소자를 제공한다.
상기 제1실리콘 제어 정류기는 제1PNP 트랜지스터와 제1NPN 트랜지스터를 구비하고; 상기 제2실리콘 제어 정류기는 제2PNP 트랜지스터와 제2NPN 트랜지스터를 구비할 수 있다. 상기 제1PNP 트랜지스터는 에미터가 상기 제1애노드 단자에 연결 되고, 베이스가 제1노드에 연결될 수 있다. 상기 제1NPN 트랜지스터는 콜렉터가 상기 제1노드에 연결되며, 베이스가 상기 제1PNP 트랜지스터의 콜렉터에 연결되며, 상기 제1캐소드 단자로 작용하는 에미터가 제2노드에 연결될 수 있다. 상기 제2PNP 트랜지스터는 상기 제2애노드 단자로 작용하는 에미터가 상기 제2노드에 연결되며, 베이스가 상기 제2노드에 연결되고, 콜렉터가 제3노드에 연결될 수 있다. 상기 제2NPN 트랜지스터는 제2애노드 단자로 작용하는 콜렉터가 상기 제2노드에 연결되고, 베이스가 상기 제3노드에 연결되며, 에미터가 상기 제2캐소드 단자에 연결될 수 있다.
제2저항은 일단이 상기 제1애노드 단자에 연결되고 타단이 상기 제1노드에 연결되어, 상기 제1NPN 트랜지스터의 상기 콜렉터로 상기 외부 애노드 전압을 제공할 수 있다. 제3저항은 일단이 상기 제3노드에 연결되고 타단이 상기 제2캐소드 단자에 연결되어, 상기 외부 캐소드 전압을 상기 제2PNP 트랜지스터의 콜렉터로 제공할 수 있다. 상기 제1저항은 일단이 상기 제1노드에 연결되고 타단이 상기 제2노드에 연결되어, 상기 제2애노드 단자로 상기 외부 애노드 전압을 제공할 수 있다.
본 발명의 제1SCR과 제2SCR이 직렬연결된 스택형 SCR을 구비한 보호소자는 상기 제1SCR의 캐소드와 상기 제2SCR의 애노드가 N+형 고농도 매립층을 통해 서로 연결되며, 고농도 불순물 영역이 저농도 불순물 영역내에 형성되어 이중 확산구조를 형성하므로, 트리거 전압은 증가시키지 않으면서 홀딩 전압을 증가시켜 줄 수 있다. 그러므로, 턴오프시 래치업 현상을 방지할 수 있을 뿐만 아니라 ESD 특성을 개선시킬 수 있다.
게다가, 고농도 매립층에 의해 트리거 전압을 조정하므로, SCR 의 트리거 전압을 안정하게 콘트롤할 수 있어 정확한 ESD 콘트롤이 가능하다. 또한, 상기 제2SCR의 애노드 단자에 제1SCR의 상기 제1PNP 트랜지스터의 콜렉터는 연결되지 않고 상기 제1NPN 트랜지스터의 에미터만이 연결되도록 회로를 구성하므로써, P+형 고농도 불순물 영역없이 N+형 고농도 불순물 영역만형성하여 줌으로써 소자의 면적을 축소시켜 줄 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 1은 본 발명의 실시예에 따른 스택형 실리콘 제어 정류기(SCR)를 구비한 정전기 방전 보호소자의 평면도를 도시한 것이다. 도 2는 도 1의 II-II 선에 대응하는 스택형 실리콘 제어 정류기(SCR)를 구비한 정전기 방전 보호소자의 단면도이다.
도 1 및 도 2를 참조하면, 제1도전형, 예를 들어 P형 도전형의 기판(100)상 에 제2도전형, 예를 들어 N형 에피택셜층(110)이 형성된다. 상기 기판(100)과 상기 에피택셜층(110)사이에 N+형 고농도 매립층(120)이 형성된다. 상기 에피택셜층(110)에는 스택형 SCR 이 형성될 액티브영역을 한정하는 소자분리영역(130)이 형성된다. 상기 소자분리영역은 예를 들어 P+형 고농도 불순물 영역을 포함할 수 있다. 상기 에피택셜층(110)의 상기 액티브 영역은 상기 매립층(120)과 상기 P+형 고농도 불순물 영역(130)에 의해 이웃하는, 또 다른 스택형 SCR 이 형성되는 액티브 영역(미도시)과 분리 배열될 수 있다.
상기 에피택셜층(110)내에 N형 제1웰(141)과 N형 제2웰(143)이 서로 이격 배열되고, P형 제3웰(145)과 P형 제3웰(147)이 서로 이격 배열된다. 상기 제1웰(141)과 상기 제2웰(143)사이에 이들과 접하여 상기 제3웰(145)이 배열되고, 상기 제3웰(145)과 상기 제4웰(147)사이에 이들과 접하여 상기 제2웰(143)이 배열된다. 상기 제1 내지 제4웰(141, 143, 145, 147)은 상기 매립층(120)과 접하도록 형성된다.
상기 제1웰(141)내에, N-형 제1저농도 불순물 영역(151)이 형성되고, 상기 제1저농도 불순물 영역(151)과 접하여 P-형 제5저농도 불순물 영역(155)이 형성된다. 상기 제1저농도 불순물 영역(151)내에 N+형 제1고농도 불순물 영역(161)이 형성되고, 상기 제5저농도 불순물 영역(155)내에 P+형 제5고농도 불순물 영역(165)이 형성된다. 상기 제1 및 제5저농도 불순물 영역(151, 155)과 상기 제1 및 제5고농도 불순물 영역(161, 165)은 이중 확산영역을 형성한다.
상기 제3웰(145)내에 N-형 제2저농도 불순물 영역(152)이 형성되고, 상기 제2저농도 불순물 영역(152)내에 N+형 제2고농도 불순물 영역(162)이 형성된다. 제2 저농도 불순물 영역(152) 및 제2고농도 불순물 영역(162)이 이중 확산영역을 형성한다.
상기 제2웰(143)내에, N-형 제3저농도 불순물 영역(153)이 형성되고, 상기 제3저농도 불순물 영역(153)과 접하여 P-형 제6저농도 불순물 영역(156)이 형성된다. 상기 제3저농도 불순물 영역(153)내에 N+형 제3고농도 불순물 영역(163)이 형성되고, 상기 제6저농도 불순물 영역(156)내에 P+형 제6고농도 불순물 영역(166)이 형성된다. 상기 제3 및 제6저농도 불순물 영역(153, 156)과 상기 제3 및 제6고농도 불순물 영역(163, 166)은 이중 확산영역을 형성한다.
상기 제4웰(147)내에, N-형 제4저농도 불순물 영역(154)이 형성되고, 상기 제4저농도 불순물 영역(154)과 접하여 P-형 제7저농도 불순물 영역(157)이 형성된다. 상기 제4저농도 불순물 영역(154)내에 N+형 제4고농도 불순물 영역(164)이 형성되고, 상기 제7저농도 불순물 영역(157)내에 P+형 제7고농도 불순물 영역(167)이 형성된다. 상기 제4 및 제7저농도 불순물 영역(154, 157)과 상기 제4 및 제7고농도 불순물 영역(164, 167)은 이중 확산영역을 형성한다.
상기 에피택셜층(110)상에 제1금속배선(171), 제2 및 제3금속배선(172, 173) 및 제4금속 배선(175)이 배열되어 상기 고농도 불순물 영역들(161 - 167)과 전기적으로 연결된다. 상기 제2 및 제3금속배선(172, 173)은 연결배선(174)에 의해 전기적으로 연결되어진다. 도면상에는 도시되지 않았으나, 상기 에피택셜층(110)상에 제1콘택홀들을 구비하는 제1절연막이 배열되고, 상기 제1절연막상에 상기 제1 내지 제4금속배선들(171, 172, 173, 175)이 배열되어 상기 제1콘택홀들을 통해 해당하는 고농도 불순물 영역들(161 - 167)과 전기적으로 연결될 수 있다. 상기 금속 배선들(171, 172, 173, 175) 및 상기 제1절연막상에 제2콘택홀들을 구비하는 제2절연막이 형성되고, 상기 제2절연막상에 상기 연결배선(174)이 배열되어 상기 콘택홀들을 통해 제2 및 제3금속 배선들(172, 173)을 전기적으로 연결시켜 줄 수 있다.
상기 제1금속 배선(171)은 상기 제1고농도 불순물 영역(161)과 상기 제5고농도 불순물 영역(165)과 공통 연결되어진다. 상기 제2금속 배선(172)은 상기 제2고농도 불순물 영역(162)과 연결된다. 상기 제3금속 배선(173)은 상기 제3고농도 불순물 영역(163) 및 상기 제6고농도 불순물 영역(166))과 공통적으로 연결된다. 상기 제4금속 배선(175)은 상기 제4고농도 불순물 영역(164)과 상기 제7고농도 불순물 영역(167)과 공통적으로 연결된다. 상기 제3금속 배선(173)은 상기 제3 및 제6저농도 불순물 영역들(153, 166) 및 상기 제2웰(143)과 전기적으로 연결될 수 있다.
도 3은 도1 및 도 2의 스택형 SCR 을 구비한 정전기 방전 보호소자의 등가회로도이다. 도 3을 참조하면, 정전기 방전 보호소자는 제1실리콘 제어 정류기(SCR1)과 제2실리콘 제어 정류기(SCR2)가 직렬 연결된 스택형 실리콘 제어 정류기를 포함한다. 제1실리콘 제어 정류기(SCR1)는 제1PNP 트랜지스터(QP1)과 제1NPN 트랜지스터(QN1)를 구비하고, 상기 제2실리콘 제어 정류기(SCR2)는 제2PNP 트랜지스터(QP2)와 제2NPN 트랜지스터(QN2)를 구비한다. 애노드 단자(A)가 상기 제1PNP 트랜지스터(QP1)의 에미터(ep1)에 연결되고, 또한 상기 제1NPN 트랜지스터(QN1)의 콜렉터(cn1)에 제1저항(R1)을 통해 연결된다. 캐소드 단자(C)는 상기 제2PNP 트랜지스 터(QP2)의 콜렉터(cp2)에 제2저항(R2)을 통해 연결되고, 또한 상기 제2NPN 트랜지스터(QN2)의 에미터(en2)에 연결된다.
상기 제1PNP 트랜지스터(QP1)는 베이스(bp1)가 제1노드(n1)에 연결되고, 콜렉터(cp1)가 상기 제1NPN 트랜지스터(QN1)의 베이스(bn1)에 연결된다. 상기 제1NPN 트랜지스터(QN1)는 콜렉터(cn1)가 상기 제1노드(n1)에 연결되고, 상기 제1SCR(SCR1)의 캐소드 단자로 작용하는 에미터(en1)가 제2노드(n2)에 연결된다. 상기 제1저항(R1)은 일단이 애노드 단자(A)에 연결되고 타단이 상기 제1노드(n1)에 연결된다.
상기 제2SCR(SCR2)의 애노드 단자로 작용하는 상기 제2PNP 트랜지스터(QP2)는 에미터(ep2)가 상기 제2노드(n2)에 연결되고, 베이스(bp2)가 상기 제2노드(n2)에 연결되며, 콜렉터(cp2)가 제3노드(n3)에 연결된다. 상기 제2SCR(SC2)의 상기 애노드 단자로 작용하는 상기 제2NPN 트랜지스터(QN2)는 콜렉터(cn2)가 상기 제2노드(n2)에 연결되고, 베이스가 상기 제3노드(n3)에 연결된다. 상기 제2저항(R2)은 일단이 캐소드 단자(C)에 연결되고 타단이 상기 제3노드(n3)에 연결된다. 상기 제1노드(n1)와 상기 제2노드(n2)사이에는 제3저항(R3)이 연결된다.
본 발명에서는 제2SCR(SCR2)의 애노드 단자(P)에 제1PNP 트랜지스터(QP1)의 콜렉터(cp1)는 연결되지 않고 제1NPN 트랜지스터(QN1)의 에미터(en1)만이 연결되므로, 상기 제3웰(145)에 상기 제2고농도 불순물 영역(152)과 접하는 P+형의 고농도 불순물 영역을 형성할 필요가 없다.
다시 도 1 내지 도 3을 참조하면, 상기 제5고농도 불순물 영역(161)은 제 1PNP 트랜지스터(QP1)의 에미터(ep1)로 작용하고, 상기 제1웰(141)은 제1PNP 트랜지스터(QP1)의 베이스(bp1)와 제1NPN 트랜지스터의 콜렉터(cn1)로 작용할 수 있다. 상기 제2고농도 불순물 영역(162)은 제1NPN 트랜지스터(QN1)의 에미터(en1)으로 작용하고, 상기 제3웰(145)은 상기 제1PNP 트랜지스터(QP1)의 콜렉터(cp1)와 상기 제1NPN 트랜지스터의 베이스(bn1)으로 작용할 수 있다.
상기 제6고농도 불순물 영역(166)은 제2PNP 트랜지스터(QP2)의 에미터(ep2)로 작용하고, 상기 제2웰(143)은 제2PNP트랜지스터(QP2)의 베이스(bp2)와 상기 제2NPN 트랜지스터(QN2)의 콜렉터(cn2)로 작용할 수 있다. 상기 제4고농도 불순물 영역(164)은 제2NPN 트랜지스터(QN2)의 에미터(en2)로 작용하고, 제4웰(147)은 제2PNP 트랜지스터(QP2)의 콜렉터(cp2)와 상기 제2NPN 트랜지스터(QN2)의 베이스(bn2)로 작용할 수 있다.
상기 제1고농도 불순물 영역(161)과 상기 매립층(120)사이의 상기 제1웰(141)의 제1부분은 상기 제1저항(R1)을 형성할 수 있다. 상기 제7고농도 불순물 영역(167)과 상기 매립층(120)사이의 상기 제4웰(147)의 제2부분은 상기 제2저항(R2)을 형성할 수 있다. 상기 제1웰(141)의 상기 제1부분과 상기 제2부분사이의 상기 매립층(120)은 상기 제3저항(R3)을 형성할 수 있다.
상기 제1금속 배선(171)은 제1SCR(SCR1)의 애노드 단자(A) 즉, 스택형 SCR의 애노드 단자(A)로 작용할 수 있다. 상기 제4금속 배선(175)은 제2SCR(SCR2)의 캐소드 단자(K) 즉, 스택형 SCR의 캐소드 단자(K)로 작용할 수 있다. 상기 제2금속 배선(172)은 제1SCR(SCR1)의 캐소드 단자로 작용하며 상기 제3금속 배선(173)은 제 2SCR(SCR2)의 애노드 단자로 작용할 수 있다. 상기 제2금속 배선(172)과 상기 제3금속 배선(173)은 상기 연결라인(174)에 의해 연결되므로, 상기 제1SCR(SCR1)의 캐소드 단자와 제2SCR(SCR2)의 애노드 단자는 공통 연결되어진다(도 3의 "P").
상기 스택형 실리콘 제어 정류기는 도 4의 전류-전압 커브(45)를 참조하면, 상기 제1SCR(SCR1)의 상기 애노드 단자(A)의 전압이 증가하면, 상기 애노드 단자(A)의 전압이 상기 제3저항(R3)을 통해 상기 제2SCR(SCR2)의 상기 애노드 단자인 상기 제2노드(n2)의 전압이 증가하게 된다. 상기 제2노드(n2)의 전압이 상기 제2SCR(SCR2)의 제1트리거 전압(Vt1), 즉 상기 제2PNP 트랜지스터(QP2)의 에미터-베이스 브레이크다운 전압(BVebo) 또는 상기 제2NPN 트랜지스터(QN2)의 콜렉터-베이스 브레이크다운 전압(BVcbo)에 도달하면 제2SCR(SCR2)이 트리거되고 이와 동시에 제1SCR(SCR1)도 트리거된다. 제1 및 제2SCR(SCR1, SCR2)이 트리거되면, 상기 애노드 단자(A)의 전압과 상기 캐소드 단자(C)의 전압사이의 제2홀딩전압(Vh2)을 유지한다.
한편, 도 4의 전류-전압 커브(41)를 참조하면 종래의 단일 SCR의 경우에는 제1트리거 전압(Vt1)에서 트리거 되어 제1홀딩 전압(Vh1)을 유지하는 반면, 도 4의 전류-전압 커브(43)을 참조하면 종래의 스택형 SCR의 경우에는 제2트리거 전압(Vt2)에서 트리거 되어 제2홀딩 전압(Vh2)을 유지한다. 즉, 본 발명의 스택형 SCR의 경우에는 트리거 전압은 종래의 단일 SCR 의 경우와 동일한 제1트리거 전압(Vt1)에서 트리거 되고, 홀딩 전압은 종래의 스택형 SCR과 동일한 제2홀딩 전압(Vh2)을 유지하게 된다.
본 발명에서는 상기 고농도 불순물 영역(161 - 167)이 상기 저농도 불순물 영역들(151 - 157)이 둘러싸여지는 이중 확산 영역으로 형성되고, 상기 제1SCR(SCR1)와 상기 제2SCR(SCR2)이 저항(R3)을 통해 연결되어 상기 제1SCR(SCR1)에 인가되는 애노드 전압이 상기 저항(R3)을 통해 상기 제2SCR(SCR2)의 애노드단자에 인가되어진다. 그러므로, 홀딩 전압은 단일 SCR에 비해 2배로 증가시키면서 트리거 전압은 동일하게 유지시킬 수 있다.
도 5a 내지 도 5h는 도 2의 스택형 SCR을 구비하는 정전기 방전 보호소자의 제조방법을 설명하기 위한 단면도이다. 도 5a를 참조하면, 제1도전형, 예를 들어 P형 기판(100)을 제공한다. 상기 P형 기판(100)상에 제2도전형, 예를 들어 N-형 에피택셜층(110)을 형성한다. 도 5b를 참조하면, 상기 P형 기판(100)과 상기 에피택셜층(110)의 계면에 N+형의 고농도 매립층(120)을 형성한다. 상기 에피택셜층(110)으로 P+형 고농도 불순물을 이온주입하여 소자분리영역(130)을 형성한다.
도 5c를 참도하면, 상기 에피택셜층(110)상에 제1감광막(181)을 형성한다. 상기 제1감광막(181)은 상기 에피택셜층(110)중 N형 웰들이 형성될 부분들이 노출되도록 형성된다. 상기 제1감광막(181)을 이온주입 마스크로 하여, 상기 에피택셜층(110)의 노출된 부분들로 각각 N형 불순물(191)을 이온주입하여 서로 이격된 N형의 제1웰(141)과 제2웰(143)을 형성한다. 상기 제1웰(141)과 상기 제2웰(143)은 상기 매립층(120)과 접하도록 형성될 수 있다.
도 5d를 참조하면, 상기 제1감광막(181)을 제거한다. 상기 에피택셜층(110)상에 제2감광막(182)을 형성한다. 상기 제2감광막(182)은 상기 에피택셜층(110)중 P형 웰들이 형성될 부분들이 노출되도록 형성된다. 상기 제2감광막(182)을 이온주입 마스크로 하여, 상기 에피택셜층(110)의 노출된 부분들로 각각 P형 불순물(192)을 이온주입하여 서로 이격된 P형의 제3웰(145)과 제4웰(147)을 형성한다. 상기 제3웰(145)과 상기 제4웰(147)은 상기 매립층(120)과 접하도록 형성될 수 있다.
상기 제1웰(141)과 상기 제2웰(143)사이에 상기 제3웰(145)이 상기 제1웰(141)과 상기 제2웰(143)과 접하도록 형성된다. 상기 제3웰(145)과 상기 제4웰(147)사이에 상기 제2웰(142)이 상기 제3웰(145)과 상기 제4웰(147)과 접하도록 형성된다. 상기 제2감광막(182)을 이용하여 상기 제3웰(145)과 상기 제4웰(147)을 형성한 다음, 상기 제1감광막(181)을 이용하여 상기 제1웰(141)과 상기 제2웰(143)을 형성할 수도 있다.
도 5e를 참조하면, 상기 제2감광막(182)을 제거한다. 상기 에피택셜층(110)상에 제3감광막(183)을 형성한다. 상기 제3감광막(183)은 상기 제1웰(141), 상기 제2웰(143), 상기 제3웰(145) 및 상기 제4웰(147)의 일부분들이 노출되도록 형성된다. 상기 제3감광막(183)을 이온주입 마스크로 하여, 상기 제1 내지 제4웰(141, 143, 145, 147)의 노출된 부분들로 각각 저농도의 N-형 불순물(193)을 이온주입하여 상기 제1 내지 제4웰들(141, 143, 145, 147)내에 각각 N-형의 제1 내지 제4저농도 불순물 영역들(151 - 154)을 형성한다.
도 5f를 참조하면, 상기 제3감광막(183)을 제거한다. 상기 에피택셜층(110)상에 제4감광막(184)을 형성한다. 상기 제4감광막(184)은 상기 제1웰(141), 상기 제3웰(145) 및 상기 제4웰(147)의 일부분들이 노출되도록 형성된다. 상기 제4감광 막(184)을 이온주입 마스크로 하여, 상기 제1웰(141), 상기 제3웰(145) 및 상기 제4웰(147)의 노출된 부분들로 각각 저농도의 P-형 불순물(194)을 이온주입하여 상기 제1웰(141), 상기 제2웰(145) 및 상기 제4웰(147)내에 각각 P-형의 제5 내지 제7저농도 불순물 영역들(155 - 157)을 형성한다.
상기 제1웰(141)내에 상기 제1저농도 불순물 영역(151)과 상기 제5저농도 불순물 영역(155)이 접하도록 형성된다. 상기 제3웰(145)내에 상기 제3저농도 불순물 영역(153)과 상기 제6저농도 불순물 영역(156)이 접하도록 형성된다. 상기 제4웰(147)내에 상기 제4저농도 불순물 영역(154)과 상기 제7저농도 불순물 영역(157)이 접하도록 형성된다. 상기 제3감광막(183)을 이용하여 상기 제5 내지 제7저농도 불순물 영역들(155 - 157)을 형성한 다음, 상기 제4감광막(184)을 이용하여 상기 제1 내지 제4저농도 불순물 영역들(151 - 154)을 형성할 수도 있다.
도 5g를 참조하면, 상기 제4감광막(184)을 제거한다. 상기 에피택셜층(110)상에 제5감광막(185)을 형성한다. 상기 제5감광막(185)은 상기 제1 내지 제4저농도 불순물 영역들(151 - 154)의 일부분들이 노출되도록 형성된다. 상기 제5감광막(185)을 이온주입 마스크로 하여, 상기 제1 내지 제4저농도 불순물 영역(151 - 154)의 노출된 부분들로 각각 고농도의 N+형 불순물(195)을 이온주입하여 상기 제1 내지 제4저농도 불순물 영역들(151 - 154)내에 각각 N+형의 제1 내지 제4고농도 불순물 영역들(161 - 164)을 형성한다.
도 5h를 참조하면, 상기 제5감광막(185)을 제거한다. 상기 에피택셜층(110)상에 제6감광막(186)을 형성한다. 상기 제6감광막(186)은 상기 제5 내지 제7저농도 불순물 영역(155 - 157)의 일부분들이 노출되도록 형성된다. 상기 제6감광막(186)을 이온주입 마스크로 하여, 상기 제5 내지 제7저농도 불순물 영역들(155 - 157)의 노출된 부분들로 각각 고농도의 P+형 불순물(196)을 이온주입하여 상기 제5 내지 제7저농도 불순물 영역들(155 - 157)내에 각각 P+형의 제5 내지 제7고농도 불순물 영역(165 - 167)을 형성한다.
이어서, 상기 에피택셜층(110)상에 절연막, 예를 들어 제1층간 절연막(미도시)을 형성한 다음 상기 층간 절연막을 식각하여 제1콘택홀들을 형성하고, 상기 제1콘택홀들을 통해 상기 제1 내지 제7고농도 불순물 영역들(161 - 167)과 전기적으로 연결되는 도 2의 제1 내지 제4금속 배선들(171, 172, 173, 175)을 형성할 수 있다. 이어서, 상기 제1층간 절연막과 상기 제1 내지 제4금속 배선들(171, 172, 173, 175)상에 제2층간 절연막을 형성하고, 상기 층간 절연막(미도시)을 식각하여 상기 제2 및 제3금속 배선들(172, 173)의 일부분을 노출시키는 제2콘택홀들을 형성할 수 있다. 상기 제2층간 절연막에 상기 제2콘택홀들을 통해 상기 제2 및 제3금속 배선들(172, 173)을 연결시켜 주는 도 2의 연결배선(174)을 형성할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1은 본 발명의 실시예에 따른 스택형 SCR을 구비한 정전기 방전 보호소자의 평면도이다.
도 2는 도 1의 II_II 선에 따른 스택형 SCR을 구비한 정전기 방전 보호소자의 단면도이다.
도 3은 도 2의 스택형 SCR을 구비한 정전기 방전 보호소자의 등가회로도이다,
도 4는 본 발명의 스택형 SCR을 구비한 정전기 방전 보호소자 및 종래의 단일 SCR을 구비한 정전기 방전 보호소자와 종래의 스택형 SCR을 구비한 정전기 방전 보호소자의 전류-전압 특성을 나타낸 도면이다.
5a 내지 도 5h는 도 2의 스택형 SCR 을 구비한 정전기 방전 보호소자의 제조방법을 설명하기 위한 단면도이다.

Claims (15)

  1. 액티브 영역을 구비하는 제1도전형의 반도체 기판;
    상기 반도체 기판의 상기 액티브 영역내에 서로 이격 배열되는 제2도전형의 제1 및 제2웰들;
    상기 반도체 기판의 상기 액티브 영역내에 서로 이격 배열되는 제1도전형의 제3 및 제4웰들;
    상기 제1 내지 제4웰내에 각각 배열되는 제2도전형의 제1 내지 제4저농도 불순물 영역들;
    상기 제1, 제3 및 제4웰내에 각각 배열되는 제1도전형의 제5 내지 제7저농도 불순물 영역들;
    상기 제1 내지 제4저농도 불순물 영역들내에 각각 배열되는 제2도전형의 제1 내지 제4고농도 불순물 영역들; 및
    상기 제5 내지 제7저농도 불순물 영역들내에 각각 배열되는 제1도전형의 제5 내지 제7고농도 불순물 영역들을 구비하는 스택형 실리콘 제어 정류기를 구비하는 정전기 방전 보호소자.
  2. 제 1 항에 있어서, 상기 반도체 기판상에 형성되고 상기 제1 내지 제4웰들이 배열되는 상기 액티브 영역을 구비하는 제2도전형의 반도체층; 및
    상기 기판과 상기 반도체층의 상기 액티브 영역의 계면에 형성된 제2도전형 의 고농도 매립층을 더 포함하는 것을 특징으로 하는 스택형 실리콘 제어 정류기를 구비하는 정전기 방전 보호소자.
  3. 제 2 항에 있어서, 상기 반도체층에 형성되는 제1도전형의 고농도 소자분리영역을 더 포함하며,
    상기 매립층 및 상기 고농도 소자분리영역에 의해 상기 액티브 영역이 한정되는 것을 특징으로 하는 스택형 실리콘 제어 정류기를 구비하는 정전기 방전 보호소자.
  4. 제 2 항에 있어서, 상기 제1 내지 제4웰들은 상기 매립층과 접하도록 형성되고, 상기 제3웰이 상기 제1 및 제2웰들사이에 상기 제1 및 제2웰들과 접하도록 배열되며, 상기 제2웰이 상기 제3웰 및 제4웰사이에 상기 제3 및 제4웰과 접하도록 형성되는 것을 특징으로 하는 스택형 실리콘 제어 정류기를 구비하는 정전기 방전 보호소자.
  5. 제 4 항에 있어서, 상기 제5저농도 불순물 영역은 상기 제1불순물 영역과 접하도록 상기 제1웰내에 형성되고, 상기 제6저농도 불순물 영역은 상기 제3불순물 영역과 접하도록 상기 제3웰내에 형성되며, 상기 제7저농도 불순물 영역은 상기 제4저농도 불순물 영역과 접하도록 상기 제4웰내에 형성되는 것을 특징으로 하는 스택형 실리콘 제어 정류기를 구비하는 정전기 방전 보호소자.
  6. 제 1 항에 있어서, 상기 반도체층 상부에 배열되어 상기 제1 및 제5고농도 불순물 영역들과 전기적으로 공통 연결되는 제1금속 배선;
    상기 반도체층 상부에 배열되어 상기 제2고농도 불순물 영역과 전기적으로 연결되는 제2금속배선;
    상기 반도체층 상부에 배열되어 상기 제3 및 제6고농도 불순물 영역들과 전기적으로 공통 연결되는 제3금속 배선; 및
    상기 반도체층 상부에 배열되어 상기 제4 및 제7고농도 불순물 영역들과 전기적으로 공통 연결되는 제4금속 배선을 더 포함하는 것을 특징으로 하는 스택형 실리콘 제어 정류기를 구비하는 정전기 방전 보호소자.
  7. 제 6 항에 있어서, 상기 반도체층 상부에 배열되어 상기 제2금속 배선과 상기 제3금속 배선을 전기적으로 연결시켜 주는 연결배선을 더 포함하는 것을 특징으로 스택형 실리콘 제어 정류기를 구비하는 정전기 방전 보호소자.
  8. 제 6 항에 있어서, 상기 제1금속 배선은 외부 애노드 전압이 제공되는 상기 스택형 실리콘 제어 정류기의 애노드 단자로 작용하고, 제4금속 배선은 외부 캐소드 전압이 제공되는 상기 스택형 실리콘 제어 정류기의 캐소드 단자로 작용하는 것을 특징으로 스택형 실리콘 제어 정류기를 구비하는 정전기 방전 보호소자.
  9. 외부 애노드 전압이 제공되는 제1애노드 단자 및 제1캐소드 단자를 구비하는 제1실리콘 제어 정류기;
    제2애노드 단자 및 외부 캐소드 전압이 제공되는 제2캐소드 단자를 구비하는 제2실리콘 제어 정류기; 및
    상기 제2실리콘 제어 정류기의 상기 제2애노드 단자로 상기 외부 애노드 전압을 제공하는 제1저항을 포함하는 스택형 실리콘 제어 정류기를 구비하는 정전기 방전 보호소자.
  10. 제 9 항에 있어서,
    상기 제1실리콘 제어 정류기는 제1PNP 트랜지스터와 제1NPN 트랜지스터를 구비하고;
    상기 제2실리콘 제어 정류기는 제2PNP 트랜지스터와 제2NPN 트랜지스터를 구비하는 것을 특징으로 하는 스택형 실리콘 제어 정류기를 구비하는 정전기 방전 보호소자.
  11. 제 10 항에 있어서,
    상기 제1PNP 트랜지스터는 에미터가 상기 제1애노드 단자에 연결되고, 베이스가 제1노드에 연결되며;
    상기 제1NPN 트랜지스터는 콜렉터가 상기 제1노드에 연결되며, 베이스가 상기 제1PNP 트랜지스터의 콜렉터에 연결되며, 상기 제1캐소드 단자로 작용하는 에미 터가 제2노드에 연결되는 것을 특징으로 하는 스택형 실리콘 제어 정류기를 구비하는 정전기 방전 보호소자.
  12. 제 11 항에 있어서, 일단이 상기 제1애노드 단자에 연결되고 타단이 상기 제1노드에 연결되어, 상기 제1NPN 트랜지스터의 상기 콜렉터로 상기 외부 애노드 전압을 제공하는 제2저항을 더 포함하는 것을 특징으로 하는 스택형 실리콘 제어 정류기를 구비하는 정전기 방전 보호소자.
  13. 제 11 항에 있어서,
    상기 제2PNP 트랜지스터는 상기 제2애노드 단자로 작용하는 에미터가 상기 제2노드에 연결되며, 베이스가 상기 제2노드에 연결되고, 콜렉터가 제3노드에 연결되며;
    상기 제2NPN 트랜지스터는 제2애노드 단자로 작용하는 콜렉터가 상기 제2노드에 연결되고, 베이스가 상기 제3노드에 연결되며, 에미터가 상기 제2캐소드 단자에 연결되는 것을 특징으로 하는 스택형 실리콘 제어 정류기를 구비하는 정전기 방전 보호소자.
  14. 제 13 항에 있어서, 일단이 상기 제3노드에 연결되고 타단이 상기 제2캐소드 단자에 연결되어, 상기 외부 캐소드 전압을 상기 제2PNP 트랜지스터의 콜렉터로 제공하는 제3저항을 더 포함하는 것을 특징으로 하는 스택형 실리콘 제어 정류기를 구비하는 정전기 방전 보호소자.
  15. 제 14 항에 있어서, 상기 제1저항은 일단이 상기 제1노드에 연결되고 타단이 상기 제2노드에 연결되어, 상기 제2애노드 단자로 상기 외부 애노드 전압을 제공하는 것을 특징으로 하는 스택형 실리콘 제어 정류기를 구비하는 정전기 방전 보호소자.
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