JP2004047959A

JP2004047959A - 静電気放電保護素子

Info

Publication number: JP2004047959A
Application number: JP2003122535A
Authority: JP
Inventors: Noriyuki Kodama; 児玉　紀行
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2002-05-24
Filing date: 2003-04-25
Publication date: 2004-02-12
Anticipated expiration: 2023-04-25
Also published as: US6713818B2; US20030218841A1; JP4290468B2

Abstract

【課題】ターンオン速度が速く、入力パッドの保護素子としても電源の保護素子としても使用することができる静電気放電保護素子を提供する。
【解決手段】Ｐ^＋基板上にＮウエル４を形成し、このＮウエル４を囲むようにＰウエル３を形成し、Ｐウエル３の表面にトリガタップ（Ｐ^＋拡散領域３６）を形成し、このトリガタップを挟むようにカソード（Ｎ^＋拡散領域３７）を形成する。そして、Ｎウエル４の表面におけるトリガタップ及びカソードに対向する位置にアノード（Ｐ^＋拡散領域３８）を形成し、このアノードにおけるカソードに対向していない側縁を囲むようにＮウエルコンタクト（Ｎ^＋拡散領域３９）を形成する。これにより、アノードの端部３８ａにおいては、中央部３８ｂと比較して、Ｎウエルコンタクト（Ｎ^＋拡散領域３９）との間の抵抗値が低くなる。
【選択図】　図８

Description

【０００１】
【発明の属する技術分野】
本発明はチップ上に設けられ静電気放電から内部回路を保護するオンチップ静電気放電保護素子に関する。
【０００２】
【従来の技術】
近時、半導体デバイスが複雑化し高密度化しているため、その製造工程における組立工程中等において、静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ　ｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ）によって半導体デバイスが破壊されるという問題が発生し始めている。その対策として、半導体デバイスのチップ内に、静電気放電の電流を安全な経路で効率的に放電させて内部回路の素子を保護するオンチップ静電気放電保護素子（以下、ＥＳＤ保護素子ともいう）が設けられている。
【０００３】
従来、ＣＭＯＳＬＳＩ等の回路素子のＥＳＤ保護素子には、保護抵抗器及びダイオードからなる保護素子が使用されていた。しかしながら、次第に、より低抵抗で電圧クランプ性能が良いＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：金属酸化物半導体電界効果トランジスタ）のスナップバック現象を利用するＥＳＤ保護素子が使用されるようになってきている。
【０００４】
このＭＯＳＦＥＴからなるＥＳＤ保護素子においては、ＭＯＳＦＥＴのドレインに大電流が入力されると、ドレイン側のＰＮ接合がアバランジェブレークダウンを起こし、基板方向に電流が流れて、例えばラッチアップ防止用Ｐ^＋ガードリング等のグラウンドコンタクトに電流が吸収される。この電流の経路に沿って、この経路の抵抗値と電流値との積に応じて電位差が生じ、基板の局所電位が上昇する。この結果、ソース側のＰＮ接合の電位が上昇して導通し、基板方向に流れる電流が更に大きくなる。このように基板方向に流れる電流について正のフィードバックが生じて、瞬時に、即ち１ナノ秒以下の時間において、ソース側ＰＮ接合が順バイアスされて、寄生バイポーラ動作の状態になり、低抵抗な電流経路が形成される。
【０００５】
このようにＭＯＳＦＥＴをＥＳＤ保護素子として使用する場合、十分な保護性能を発揮させるためには、このＭＯＳＦＥＴの全幅を数百μｍ程度にして、抵抗値を数Ωと十分に低くする必要がある。通常は、夫々の幅が１０〜１００μｍ程度の小型のトランジスタ（フィンガと呼ぶ）を並列に配列して使用している。
【０００６】
しかしながら、このＭＯＳＦＥＴ型ＥＳＤ保護素子には以下に示すような問題点がある。ＭＯＳＦＥＴ型ＥＳＤ保護素子は、ドレイン側の端部に電流が集中しやすいため、ゲート電極のドレイン側端部が発熱し、破壊されやすい。また、各フィンガがスナップバックして低抵抗になるタイミングが相互に異なるため、より早くスナップバックしたフィンガに電流が集中してしまい、そのフィンガが破壊されやすい。これらの不具合により、ＭＯＳＦＥＴ型ＥＳＤ保護素子の保護性能が低下してしまう。このため、ＭＯＳＦＥＴ型ＥＳＤ保護素子においては、ゲート電極の端部に過度な電流が流れないような工夫をすることと、電流をトランジスタの幅方向に、すべてのフィンガで均一に流すことが重要な課題となっている。
【０００７】
更に、ＭＯＳＦＥＴは保持電圧が高く、これを低くすることは技術的に困難であるという問題点もある。更にまた、半導体デバイスの製造コストを低く抑えるためには、ＥＳＤ保護素子の（保護性能／レイアウト面積）比を高くすることが必要であるが、レイアウト面積を小さくするとＭＯＳＦＥＴの抵抗値が増加し、保護性能が低下してしまう。ＭＯＳＦＥＴにおいては単位面積当たりの抵抗値を低減することには限界があり、従って、（保護性能／レイアウト面積）比を向上させることにも限界がある。
【０００８】
このため、新たにサイリスタ型ＥＳＤ保護素子が注目されてきている。サイリスタ型ＥＳＤ保護素子は、例えば、特許文献１（米国特許第５，５０２，３１７号）及び非特許文献１（Ｃｈａｔｔｅｒｊｅｅ，　Ａ．，　Ｐｏｌｇｒｅｅｎ，　Ｔ．　”Ａ　ｌｏｗ−ｖｏｌｔａｇｅ　ｔｒｉｇｇｅｒｉｎｇ　ＳＣＲ　ｆｏｒ　ｏｎ−ｃｈｉｐ　ＥＳＤ　ｐｒｏｔｅｃｔｉｏｎ　ａｔ　ｏｕｔｐｕｔ　ａｎｄ　ｉｎｐｕｔ　ｐａｄｓ”　ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒｓ，　Ｖｏｌｕｍｅ　１２　Ｉｓｓｕｅ　１，　Ｊａｎ．　１９９１　ｐ．２１−２２）に記載されている。サイリスタ型ＥＳＤ保護素子は、ＭＯＳＦＥＴを使用する保護素子と比較して、大きな電流を流すことができる。
【０００９】
サイリスタを使用するＥＳＤ保護素子は、静電電流を流して外部へと逃がすサイリスタと、このサイリスタをラッチさせるためのトリガ電流供給回路（以下、単にトリガ回路ともいう）とから構成されている。トリガ回路は、印加される電圧が一定の値を超えると電流が流れ始める回路であり、ＮＭＯＳＦＥＴを使用する方式をはじめ、種々の方式が考案されている。
【００１０】
以下、従来例１として、トリガ電流供給回路としてＰＮダイオードを使用するＥＳＤ保護素子を例にとって説明する。図１２はこの従来例１のＥＳＤ保護素子を示す平面図であり、図１３は図１２に示すＢ−Ｂ’線による断面図であり、図１４はこの従来のＥＳＤ保護素子の等価回路図である。図１２乃至図１４に示すように、このＥＳＤ保護素子においては、Ｐ^＋型シリコンからなるＰ^＋基板１０１が設けられており、このＰ^＋基板１０１上にはＰ⁻型シリコンからなるエピタキシャル層１０２が形成されている。エピタキシャル層１０２の表層にはＮウエル１０４が形成されており、このＮウエル１０４に接してＮウエル１０４を囲むようにＰウエル１０３が形成されている。また、Ｐウエル１０３の表面にはＰ^＋拡散領域１０６、Ｎ^＋拡散領域１０７及びＰ^＋拡散領域１１０が形成され、Ｎウエル１０４の表面にはＰ^＋拡散領域１０８及びＮ^＋拡散領域１０９が形成されている。
【００１１】
図１２に示すように、Ｐ^＋基板１０１の表面に垂直な方向から見て、Ｐ^＋拡散領域１０６、Ｎ^＋拡散領域１０７、Ｐ^＋拡散領域１０８、Ｎ^＋拡散領域１０９及びＰ^＋拡散領域１１０はこの順に一列に配置されている。各拡散領域の形状は矩形であり、その長手方向は全て各拡散領域の配列方向に直交する方向となっている。即ち、各拡散領域は相互に平行に配置されている。また、各拡散領域の長手方向における長さは相互に等しくなっている。更に、エピタキシャル層２の表面における前記各拡散領域以外の領域には、素子分離領域１１１が形成されている。
【００１２】
図１３及び図１４に示すように、Ｐ^＋拡散領域１０８、Ｎウエル１０４、Ｐ^＋基板１０１により縦型ＰＮＰバイポーラトランジスタ１１４が形成されており、Ｎウエル１０４、Ｐウエル１０３、Ｎ^＋拡散領域１０７により横型ＮＰＮバイポーラトランジスタ１１５が形成されている。また、Ｐウエル１０３はエピタキシャル層１０２を介してＰ^＋基板１０１に接続されている。このため、縦型ＰＮＰバイポーラトランジスタ１１４のベース（Ｎウエル１０４）と横型ＮＰＮバイポーラトランジスタ１１５のコレクタ（Ｎウエル１０４）とが共通で、縦型ＰＮＰバイポーラトランジスタ１１４のエミッタ（Ｐ^＋基板１０１）と横型ＮＰＮバイポーラトランジスタ１１５のベース（Ｐウエル１０３）とが相互に接続されている。更に、Ｐ^＋拡散領域１０８、Ｎウエル１０４、Ｐウエル１０３、Ｎ^＋拡散領域１０７によりＰＮＰＮサイリスタが形成されており、Ｐ^＋拡散領域１０８はこのサイリスタのアノード、Ｎ^＋拡散領域１０７はこのサイリスタのカソードとなっている。
【００１３】
また、入力パッド１１２がアノードであるＰ^＋拡散領域１０８、ウエルコンタクトであるＮ^＋拡散領域１０９及びトリガ回路１１３に接続されており、トリガ回路１１３はトリガタップであるＰ^＋拡散領域１０６に接続されている。また、カソードであるＮ^＋拡散領域１０７はグラウンドパッド１１６に接続されており、Ｐ^＋基板１０１もグラウンドに接続されている。
【００１４】
従来例１のＥＳＤ保護素子においては、正のサージ電流が入力パッド１１２に入力されると、トリガ回路１１３がオン状態になり、電流をトリガタップであるＰ^＋拡散領域１０６に流す。これにより、Ｐウエル１０３とＮ^＋拡散領域１０７とからなるＰＮダイオードに電流が流れ、Ｎ^＋拡散領域１０７の底面の電位が上昇する。Ｎ^＋拡散領域１０７から放出された電子電流の一部は前記ＰＮダイオードに流れ、残りは横型バイポーラトランジスタ１１５を経由してＮウエル１０４に流入し、ウエルコンタクトであるＮ^＋拡散領域１０９に吸収される。このとき、Ｎウエル１０４内を電流が流れることにより、Ｎウエル１０４内に、電流値（Ｉ）と抵抗値（Ｒ）の積（Ｉ×Ｒ）に相当する電位差が発生し、Ｎウエル１０４における縦型バイポーラトランジスタ１１４のベースとして機能する部分の電位が低くなる。これにより、縦形バイポーラトランジスタ１１４のコレクタ（Ｐ^＋拡散領域１０８）−エミッタ（Ｐ^＋基板１０１）間に電流が流れ、Ｐ^＋基板１０１に電流を供給することにより、基板電位が上昇する。この結果、Ｐ^＋基板１０１に接続されているＰウエル１０３（横型バイポーラトランジスタ１１５のベース）の電位が上昇し、横形バイポーラトランジスタ１１５を更に導通させる。そして、これにより、縦型バイポーラトランジスタ１１４が更に導通する。
【００１５】
このような現象が生じることにより、縦型バイポーラトランジスタ１１４及び横型バイポーラトランジスタ１１５において正のフィードバックが起こり、アノード（Ｐ^＋拡散領域１０８）−カソード（Ｎ^＋拡散領域１０７）間に低抵抗な電流経路が形成される。なお、サイリスタがターンオンする速度は、アノード−カソード間距離又はカソード−Ｎウエル間距離に依存するため、一般にはこの距離を最小にしてあるが、保持電圧及び保持電流を高く調整するために、前記距離を大きくしている場合もある。
【００１６】
この従来例１に類似の技術が、例えば、非特許文献２（Ａｍｅｒａｓｋｅｒａ　ｅｔ　ａｌ．，　”Ｓｕｂｓｔｒａｔｅ　Ｔｒｉｇｇｅｒｉｎｇ　ａｎｄ　Ｓａｌｉｃｉｄｅ　Ｅｆｆｅｃｔｓ　ｏｎ　ＥＳＤ　Ｐｅｒｆｏｒｍａｎｃｅ　ａｎｄ　Ｐｒｏｔｅｃｔｉｏｎ　Ｃｉｒｃｕｉｔ　Ｄｅｓｉｇｎ　ｉｎ　Ｓｕｂｍｉｃｒｏｎ　ＣＭＯＳ　Ｐｒｏｃｅｓｓｅｓ”　１９９５　ＩＥＤＭ　ｐ．　５４７−５５０）及び特許文献２（特開平０９−１０７０７４号公報）に開示されている。特開平０９−１０７０７４号公報においては、基板電流を供給する回路としてＮ型ＭＯＳＦＥＴを使用し、そのソースとＰ^＋拡散領域とを接続する回路を基板バイアス回路として使用している。
【００１７】
また、他の種類のＥＳＤ保護素子として、以下に示すような保護素子も提案されている。サイリスタ型ＥＳＤ保護素子においては、内部回路もＥＳＤによりサイリスタとして動作して大電流が流れ、熱的に破壊されることがある。このため、従来例１においては、Ｐ^＋シリコン基板上にＰ⁻エピタキシャルシリコン層を３乃至５μｍ程度の厚さに成長させたＰｏｎＰ^＋基板を使用している。これにより、内部回路にＥＳＤによる電流が流れにくくなる。しかし、これに伴い、保護素子のサイリスタも極めてトリガがかかりにくくなる。一方、例えば、Ｐ⁻シリコン基板上にＰ⁻エピタキシャルシリコン層を成長させた高抵抗基板を使用する場合もある。これにより、保護素子のサイリスタはトリガがかかりやすくなるが、反面、半導体デバイスの通常の動作時にノイズ等によりサイリスタがラッチアップしてしまう危険性がある。この危険性を低減するために、高電流トリガサイリスタと呼ばれている敢えてＳＣＲ（サイリスタ）をオン状態とするためのトリガ電流を高く設定したＥＳＤ保護素子も考案されている。この高電流トリガサイリスタは、出力バッファ等に起因する基板ノイズ等の影響により、サイリスタがＬＳＩ動作中にラッチしてしまう危険性を避けることを狙ったものである。
【００１８】
しかしながら、前述の従来のサイリスタ型ＥＳＤ保護素子には以下のような問題点がある。保護対象とするＣＭＯＳＬＳＩは、近時微細化が進行しそのゲート酸化膜が極めて薄くなってきており、ゲート酸化膜の耐電圧が低下しているため、ＥＳＤ放電に対して極めて鋭敏となっている。例えば、非特許文献３（Ｊ．　Ｗｕ　ｅｔ．　Ａｌ．　”Ｂｒｅａｋｄｏｗｎ　ａｎｄ　ｌａｔｅｎｔ　ｄａｍａｇｅ　ｏｆ　ｕｌｔｒａ−ｔｈｉｎ　ｇａｔｅ　ｏｘｉｄｅｓ　ｕｎｄｅｒ　ＥＳＤｓｔｒｅｓｓ　ｃｏｎｄｉｔｉｏｎｓ”　Ｅｌｅｃｔｒｉｃａｌ　Ｏｖｅｒｓｔｒｅｓｓ／Ｅｌｅｃｔｒｏｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ　Ｓｙｍｐｏｓｉｕｍ　Ｐｒｏｃｅｅｄｉｎｇｓ　２０００，　ｐ．２８７−２９５）において報告されているように、従来の低電圧トリガサイリスタと呼ばれる方式では、サイリスタがターンオンして低抵抗になるまでに時間がかかり、ターンオンする前に電圧がオーバーシュートしてしまい、内部回路を保護しきれない場合がある。特に、低抵抗なエピタキシャル基板においては、サイリスタが極めてラッチし難いとの報告が多数なされている。
【００１９】
ＭＯＳＦＥＴ型保護素子の場合は、ＭＯＳＦＥＴが微細化してそのゲート長が短くなっているため、それに伴って保護素子が高速にターンオンするようになっている。このため、この保護素子の応答速度は問題とならない。一方、サイリスタ型保護素子の場合は、ターンオン速度はサイリスタのアノード−カソード間距離、即ち電流経路の長さに依存する。従って、サイリスタのターンオン速度を高速化するために、アノード−カソード間距離を可及的に短くすることが好ましい。しかしながら、サイリスタ型ＥＳＤ保護素子においては、製造プロセスにおけるマージンを確保するため及び素子分離耐圧を保つために、このアノード−カソード間距離を０．６〜１．０μｍ以下にすることができず、微細化に限界がある。このため、アノード−カソード間間隔を短くすることによるターンオンの高速化にも限界がある。前述の従来例１のＥＳＤ保護素子においても、アノード−カソード間距離が、製造プロセス上許容される最小の距離となっているが、それでも、ターンオン速度は不十分である。これが、前述の文献等にも述べられているように、サイリスタの応答速度が課題となり始めた理由である。
【００２０】
そこで、従来例１よりもターンオン速度を早くするために、サイリスタにトリガ電流を供給する位置を最適化した素子構造が、非特許文献４（Ｃｈｒｉｓｔｉａｎ　Ｃ．　Ｒｕｓｓ，　ｅｔ．　Ａｌ．　”ＧＧＳＣＲｓ：ＧＧＮＭＯＳ　ｔｒｉｇｇｅｒｅｄ　Ｓｉｌｉｃｏｎ　Ｃｏｎｔｒｏｌｌｅｄ　Ｒｅｃｔｉｆｉｅｒｓ　ｆｏｒ　ＥＳＤ　Ｐｒｏｔｅｃｔｉｏｎ　ｉｎ　Ｄｅｅｐ　Ｓｕｂｍｉｃｒｏｎ　ＣＭＯＳ　Ｐｒｏｃｅｓｓ”，　Ｅｌｅｃｔｒｉｃａｌ　Ｏｖｅｒｓｔｒｅｓｓ／Ｅｌｅｃｔｒｏｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ　Ｓｙｍｐｏｓｉｕｍ　Ｐｒｏｃｅｅｄｉｎｇｓ　２００１　ｐ．２２−３１）及び特許文献３（米国特許出願公開第２００２／００５３７０４号明細書）に記載されている。以下、このＥＳＤ保護素子を従来例２として説明する。
【００２１】
図１５は従来例２のサイリスタ型ＥＳＤ保護素子を示す平面図である。図１５に示す構成要素のうち、図１２乃至図１４に示す構成要素と同じ構成要素には同じ符号を付し、その詳細な説明を省略する。図１５に示すように、従来例２においては、カソードであるＮ^＋拡散領域１０７が２つに分割されており、その間にトリガタップであるＰ^＋拡散領域１０６が配置されている。従来例２は、トリガ電流を直接横形バイポーラトランジスタ１１５のベースであるＰウエル１０３に供給し、サイリスタをより早くラッチさせることを目的としている。なお、従来例２においても、サイリスタのアノード−カソード間距離を最小にしてある。
【００２２】
また、Ｎウエル中のＮウエルコンタクトを電源に接続することにより、サイリスタをラッチしやすくすることが一般的に行われている。以下、このような保護素子を従来例３として説明する。図１６は従来例３のサイリスタ型ＥＳＤ保護素子を示す断面図である。図１６に示す構成要素のうち、図１２乃至図１４に示す構成要素と同じ構成要素には同じ符号を付し、その詳細な説明を省略する。
【００２３】
図１６に示すように、従来例３においては、ウエルコンタクトであるＮ^＋拡散領域１０９が電源配線１１７に接続されている。これにより、Ｐウエル１０３とＮウエル１０４とからなるダイオードに基板電流が流れ、Ｎウエル１０４における縦型バイポーラトランジスタ１１５のベースとして機能する部分の電位が低くなる。この結果、サイリスタがラッチしやすくなり、保護性能が向上する。
【００２４】
また、デバイスの通常動作時にラッチアップが起こることを防止するためには、サイリスタの動作に必要な保持電流又は保持電圧を高く設定することが、最も確実な方法である。このため、例えば、特許文献４（米国特許５，７４７，８３４号）、非特許文献５（Ｍａｒｋｕｓ　Ｐ．　Ｊ．　ｅｔ．　Ａｌ．　”Ｈｉｇｈ　Ｈｏｌｄｉｎｇ　Ｃｕｒｒｅｎｔ　ＳＣＲｓ（ＨＨＩ−ＳＣＲ）　ｆｏｒ　ＥＳＤ　ｐｒｏｔｅｃｔｉｏｎ　ａｎｄ　Ｌａｔｃｈ−ｕｐ−Ｉｍｍｕｎｅ　ＩＣ　ｏｐｅｒａｒｔｉｏｎ”　Ｅｌｅｃｔｒｉｃａｌ　Ｏｖｅｒｓｔｒｅｓｓ／Ｅｌｅｃｔｒｏｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ　Ｓｙｍｐｏｓｉｕｍ　Ｐｒｏｃｅｅｄｉｎｇｓ　２００２　ｐ．　１０−１７（ｆｉｇ５））及び特許文献５（米国特許出願公開第２００２／０１５３５７１号明細書）に記載されているように、保持電流制御型ＳＣＲとよばれるサイリスタが提案されている。これは、保護素子のレイアウトをＮウエル抵抗及び／又は基板抵抗が低くなるようなレイアウトとし、ポリシリコンからなる外部抵抗素子を基板抵抗及びＮウエル抵抗の少なくとも一方に直列に接続して、この外部抵抗素子の抵抗値を調整することで、保持電流の大きさを調節するものである。
【００２５】
【特許文献１】
米国特許第５，５０２，３１７号
【非特許文献１】
Ｃｈａｔｔｅｒｊｅｅ，　Ａ．，　Ｐｏｌｇｒｅｅｎ，　Ｔ．　”Ａ　ｌｏｗ−ｖｏｌｔａｇｅ　ｔｒｉｇｇｅｒｉｎｇ　ＳＣＲ　ｆｏｒｏｎ−ｃｈｉｐ　ＥＳＤ　ｐｒｏｔｅｃｔｉｏｎ　ａｔ　ｏｕｔｐｕｔ　ａｎｄ　ｉｎｐｕｔ　ｐａｄｓ”　ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒｓ，　Ｖｏｌｕｍｅ　１２　Ｉｓｓｕｅ　１，　Ｊａｎ．　１９９１　ｐ．２１−２２
【非特許文献２】
Ａｍｅｒａｓｋｅｒａ　ｅｔ　ａｌ．，　”Ｓｕｂｓｔｒａｔｅ　Ｔｒｉｇｇｅｒｉｎｇ　ａｎｄ　Ｓａｌｉｃｉｄｅ　Ｅｆｆｅｃｔｓ　ｏｎ　ＥＳＤ　Ｐｅｒｆｏｒｍａｎｃｅ　ａｎｄ　Ｐｒｏｔｅｃｔｉｏｎ　Ｃｉｒｃｕｉｔ　Ｄｅｓｉｇｎ　ｉｎ　Ｓｕｂｍｉｃｒｏｎ　ＣＭＯＳ　Ｐｒｏｃｅｓｓｅｓ”　１９９５　ＩＥＤＭ　ｐ．　５４７−５５０
【特許文献２】
特開平０９−１０７０７４号公報
【非特許文献３】
Ｊ．　Ｗｕ　ｅｔ．　Ａｌ．　”Ｂｒｅａｋｄｏｗｎ　ａｎｄ　ｌａｔｅｎｔ　ｄａｍａｇｅ　ｏｆ　ｕｌｔｒａ−ｔｈｉｎ　ｇａｔｅ　ｏｘｉｄｅｓ　ｕｎｄｅｒ　ＥＳＤ　ｓｔｒｅｓｓ　ｃｏｎｄｉｔｉｏｎｓ”　Ｅｌｅｃｔｒｉｃａｌ　Ｏｖｅｒｓｔｒｅｓｓ／ＥｌｅｃｔｒｏｓｔａｔｉｃＤｉｓｃｈａｒｇｅ　Ｓｙｍｐｏｓｉｕｍ　Ｐｒｏｃｅｅｄｉｎｇｓ　２０００，　ｐ．２８７−２９５
【非特許文献４】
Ｃｈｒｉｓｔｉａｎ　Ｃ．　Ｒｕｓｓ，　ｅｔ．　Ａｌ．　”ＧＧＳＣＲｓ：ＧＧＮＭＯＳ　ｔｒｉｇｇｅｒｅｄ　Ｓｉｌｉｃｏｎ　Ｃｏｎｔｒｏｌｌｅｄ　Ｒｅｃｔｉｆｉｅｒｓ　ｆｏｒ　ＥＳＤ　Ｐｒｏｔｅｃｔｉｏｎ　ｉｎ　Ｄｅｅｐ　Ｓｕｂｍｉｃｒｏｎ　ＣＭＯＳ　Ｐｒｏｃｅｓｓ”，　Ｅｌｅｃｔｒｉｃａｌ　Ｏｖｅｒｓｔｒｅｓｓ／Ｅｌｅｃｔｒｏｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ　Ｓｙｍｐｏｓｉｕｍ　Ｐｒｏｃｅｅｄｉｎｇｓ　２００１　ｐ．２２−３１
【特許文献３】
米国特許出願公開第２００２／００５３７０４号明細書
【特許文献４】
米国特許５，７４７，８３４号
【非特許文献５】
Ｍａｒｋｕｓ　Ｐ．　Ｊ．　ｅｔ．　Ａｌ．　”Ｈｉｇｈ　Ｈｏｌｄｉｎｇ　Ｃｕｒｒｅｎｔ　ＳＣＲｓ（ＨＨＩ−ＳＣＲ）　ｆｏｒ　ＥＳＤ　ｐｒｏｔｅｃｔｉｏｎ　ａｎｄ　Ｌａｔｃｈ−ｕｐ−Ｉｍｍｕｎｅ　ＩＣ　ｏｐｅｒａｒｔｉｏｎ”　Ｅｌｅｃｔｒｉｃａｌ　Ｏｖｅｒｓｔｒｅｓｓ／Ｅｌｅｃｔｒｏｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ　Ｓｙｍｐｏｓｉｕｍ　Ｐｒｏｃｅｅｄｉｎｇｓ　２００２　ｐ．　１０−１７（ｆｉｇ５）
【特許文献５】
米国特許出願公開第２００２／０１５３５７１号明細書
【００２６】
【発明が解決しようとする課題】
しかしながら、上述の従来の技術には以下に示すような問題点がある。従来例２においては、トリガ電流の供給位置が改善されているが、これ以外のＮウエル中の拡散領域等に関しては、従来例１と同様である。このため、ターンオン速度を向上させる効果が不十分である。
【００２７】
また、高トリガ電流サイリスタ及び保持電流制御型サイリスタにおいても、サイリスタのノイズ耐性を確保するためには、ウエル抵抗を実効的に低くするように設計する必要がある。このため、高トリガ電流サイリスタ及び保持電流制御型サイリスタにおいても、前述の従来例１及び２と同様に、トリガが極めてかかりにくく、ターンオン速度が不十分になるという問題点がある。トリガがかかりにくいということは、トリガ電流供給素子のサイズを大きくしなければならないということであり、レイアウト面積及び寄生容量が増大してしまう。
【００２８】
また、従来例３の技術は、入力パッドからのＥＳＤに対する保護素子としてはある程度有効であるが、電源からのＥＳＤに対しては適用することができないという問題点がある。
【００２９】
なお、ＥＳＤ保護素子における拡散領域等の不純物濃度を調整して、サイリスタのターンオン速度を高速化することも考えられるが、製造工程上、ＥＳＤ保護素子における不純物濃度は、保護対象となる内部回路における不純物濃度と同じ濃度にせざるを得ない。即ち、半導体デバイスの製造コストの点からみて、ＥＳＤ保護素子における不純物濃度を内部回路から独立して調整して、動作速度等のパラメータを調整することは、事実上不可能である。
【００３０】
本発明はかかる問題点に鑑みてなされたものであって、ターンオン速度が速く、入力パッドの保護素子としても電源の保護素子としても使用することができる静電気放電保護素子を提供することを目的とする。また、本発明は、ノイズに対して耐性を持つように、サイリスタのトリガ電流を高くできる静電気放電保護素子を提供することを目的とする。
【００３１】
【課題を解決するための手段】
本発明に係る静電気放電保護素子は、外部から印加される静電気放電から内部回路を保護する静電気放電保護素子において、外部及び前記内部回路に接続された入力パッドと、この入力パッドに接続されこの入力パッドから印加される電圧が所定の値を超えると電流が流れるトリガ回路と、第１導電型半導体基板と、この第１導電型半導体基板の表面に形成された第２導電型ウエルと、前記第１導電型半導体基板の表面における前記第２導電型ウエル以外の領域に形成され前記トリガ回路に接続された第１の第１導電型拡散領域と、前記第１導電型半導体基板の表面における前記第２導電型ウエル及び前記第１の第１導電型拡散領域の双方から離間して形成され基準電位電極に接続された第１の第２導電型拡散領域と、前記第２導電型ウエルの表面に形成され前記入力パッドに接続された第２の第１導電型拡散領域と、前記第２導電型ウエルの表面に形成され前記入力パッドに接続された第２の第２導電型拡散領域と、を有し、前記第２の第１導電型拡散領域と前記第２の第２導電型拡散領域との間の距離は、前記第２の第１導電型拡散領域から前記第２の第２導電型拡散領域に向かう方向に直交する第１の方向において不均一であることを特徴とする。
【００３２】
本発明においては、第２の第１導電型拡散領域、第２導電型ウエル、第１導電型半導体基板により縦型バイポーラトランジスタが形成され、第２導電型ウエル、第１導電型半導体基板、第１の第２導電型拡散領域により横型バイポーラトランジスタが形成される。また、第２の第１導電型拡散領域、第２導電型ウエル、第１導電型半導体基板、第１の第２導電型拡散領域によりサイリスタが形成される。そして、静電気放電が入力パッドに入力されると、トリガ回路に電流が流れ、この電流が第１の第１導電型拡散領域に入力される。これにより、第１導電型半導体基板と第１の第２導電型拡散領域とからなるダイオードに電流が流れ、第１の第２導電型拡散領域から放出された電流の一部が、横型バイポーラトランジスタを経由して、第２導電型ウエル内の第２の第２導電型拡散領域に流入する。このように、第２導電型ウエル内を電流が流れることにより電位差が発生し、縦形バイポーラトランジスタがオン状態となり電流が流れる。これにより、第１導電型半導体基板の電位が変化し、横形バイポーラトランジスタが更に導通し、第２の第１導電型拡散領域と第１の第２導電型拡散領域との間に低抵抗な電流経路が形成される。
【００３３】
このとき、縦形バイポーラトランジスタがオン状態となる段階において、第２の第１導電型拡散領域と第２の第２導電型拡散領域との間の距離は、前記第１の方向において不均一であるため、第２の第１導電型拡散領域における第２の第２導電型拡散領域との間の距離が大きい部分は、第２の第２導電型拡散領域との間の電位差がより大きくなり、縦形バイポーラトランジスタがラッチしやすくなる。この結果、サイリスタのターンオン速度が向上する。また、本発明に係る静電気放電保護素子は、内部回路の入力端子又は電源端子のいずれにも接続することができ、入力端子から流入する静電気放電又は電源端子から流入する静電気放電のいずれからも内部回路を保護することができる。このように、本発明においては、第２の第２導電型拡散領域の形状及び配設位置を工夫することにより、サイリスタのターンオン速度を向上させることができる。これにより、サイリスタのノイズ耐性を向上させるためにウエル抵抗及び基板抵抗を低減しても、ターンオン速度が高くトリガがかかりやすい静電気放電保護素子を得ることができる。
【００３４】
また、前記第２の第２導電型拡散領域は前記第１の第２導電型拡散領域と共に前記第２の第１導電型拡散領域を挟む位置に形成されており、前記第２の第２導電型拡散領域における前記第１の方向の長さが、前記第２の第１導電型拡散領域における前記第１の方向の長さよりも短いことが好ましい。これにより、回路面積を増大させることなく、前記第２の第１導電型拡散領域に、前記第１の部分及び第２の部分を形成することができる。
【００３５】
更に、前記第１の第２導電型拡散領域及び前記第２の第２導電型拡散領域のうち一方の領域の形状が矩形であり、この一方の領域の少なくとも２辺が、他方の領域に対向していることが好ましい。これにより、第１の第２導電型拡散領域と第２の第２導電型拡散領域との間の抵抗値を低減することができ、ノイズに対する耐性を向上させることができる。一般的には、前記領域間の抵抗値を低減するとノイズ耐性は向上するものの、サイリスタがターンオンしにくくなるが、本発明においては、前述の如く構成しているため、トリガがかかりやすい。
【００３６】
更にまた、前記第２の第１導電型拡散領域が、前記第１の第２導電型拡散領域と前記第２の第２導電型拡散領域との間に配置された本体部分と、前記第１の方向に延出した延出部分と、を有することが好ましい。これにより、アノードの形状を大きくし、基板電流を増大させることができる。
【００３７】
更にまた、前記第２の第１導電型拡散領域が、前記第１の方向に延びる基部と、この基部から前記第１の方向に直交する第２の方向に延出した複数の先端部とを有する櫛状形状であり、前記第２の第２導電型領域が、前記先端部間に配置されていてもよい。又は、前記第２の第２導電型拡散領域が、前記第１の方向に延びる基部と、この基部から前記第１の方向に直交する第２の方向に延出した複数の先端部とを有する櫛状形状であり、前記第２の第１導電型領域が、前記先端部間に配置されていてもよい。これにより、第２の第１導電型拡散領域の面積が、第２の第２導電型領域の面積よりも大きくなる。この結果、実効的なウエル抵抗が低くなり、トリガ電流を大きくできるので、基板ノイズ等の影響でＬＳＩ動作時にサイリスタがラッチしてしまう危険性を低減できる。このように、本発明においては、第２の第１導電型拡散領域及び第２の第２導電型拡散領域の形状及び配設位置を工夫することにより、サイリスタのウエル抵抗を低くし、ノイズに対する耐性を向上させることができる。
【００３８】
更にまた、前記第１の第１導電型拡散領域、前記第１の第２導電型拡散領域、前記第２の第１導電型拡散領域及び前記第２の第２導電型拡散領域がこの順に配列されていてもよい。これにより、第１の第２導電型拡散領域から第２の第２導電型拡散領域に流れる電子電流が必ず第２の第１導電型拡散領域又はその下方領域を通過することになり、第２の第１導電型拡散領域又はその下方領域における電位の不均一性により、サイリスタがターンオンしやすくなる。
【００３９】
【発明の実施の形態】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１は本実施形態に係るＥＳＤ保護素子（静電気放電保護素子）を示す平面図であり、図２は図１に示すＡ−Ａ’線による断面図であり、図３はこのＥＳＤ保護素子の等価回路図である。本実施形態に係るＥＳＤ保護素子は、外部から印加される静電気放電から内部回路を保護するオンチップ型保護素子である。
【００４０】
図１及び図２に示すように、本実施形態に係るＥＳＤ保護素子においては、Ｐ^＋基板１が設けられており、このＰ^＋基板１上にはエピタキシャル層２が形成されている。エピタキシャル層２の表層にはＮウエル４が形成されており、このＮウエル４と接し、Ｎウエル４を囲むようにＰウエル３が形成されている。また、Ｐウエル３の表面にはＰ^＋拡散領域６、Ｎ^＋拡散領域７及びＰ^＋拡散領域１０が形成され、Ｎウエル４の表面にはＰ^＋拡散領域８並びに２ヶ所のＮ^＋拡散領域９ａ及び９ｂが形成されている。
【００４１】
図１に示すように、Ｐ^＋基板１の表面に垂直な方向から見て、Ｐ^＋拡散領域６、Ｎ^＋拡散領域７、Ｐ^＋拡散領域８及びＰ^＋拡散領域１０はこの順に一列に配置されている。Ｐ^＋拡散領域６、Ｎ^＋拡散領域７、Ｐ^＋拡散領域８及びＰ^＋拡散領域１０（拡散領域６、７、８、１０）の形状は矩形であり、その長手方向は全て前記拡散領域６、７、８、１０の配列方向に直交する方向となっている。即ち、拡散領域６、７、８、１０は相互に平行に配置されている。また、拡散領域６、７、８、１０の長手方向における長さは相互に等しくなっている。
【００４２】
また、２ヶ所のＮ^＋拡散領域９ａ及び９ｂ（以下、総称してＮ^＋拡散領域９ともいう）の形状は矩形であり、拡散領域６、７、８、１０の長手方向におけるＮ^＋拡散領域９ａ及び９ｂの合計の長さは、Ｐ^＋拡散領域８の長手方向の長さよりも短くなっている。そして、Ｎ^＋拡散領域９ａは、Ｐ^＋拡散領域８の長手方向の一端部８ａと、この一端部８ａ側に位置するＰ^＋拡散領域１０の一端部１０ａとの間に配置されており、Ｎ^＋拡散領域９ｂは、Ｐ^＋拡散領域８の長手方向の他端部８ｂと、この他端部８ｂ側に位置するＰ^＋拡散領域１０の他端部１０ｂとの間に配置されている。また、Ｎ^＋拡散領域９ａ及び９ｂはＮウエル４の角部に配置されている。
【００４３】
これにより、Ｐ^＋拡散領域８の両端部分８ａ及び８ｂは、夫々Ｎ^＋拡散領域９ａ及び９ｂにより近い部分となり、Ｐ^＋拡散領域８の中央部分８ｃは、部分８ａ及び８ｂよりもＮ^＋拡散領域９から遠い部分となる。即ち、部分８ｃは部分８ａ及び８ｂと比較して、Ｎ^＋拡散領域９からの距離が実効的に長くなっており、Ｐ^＋拡散領域８とＮ^＋拡散領域９との間の距離は、Ｐ^＋拡散領域８の長手方向において不均一になっている。これにより、部分８ｃとＮ^＋拡散領域９との間の抵抗値は、部分８ａ及び８ｂとＮ^＋拡散領域９との間の抵抗値よりも大きくなっている。
【００４４】
そして、Ｐ^＋拡散領域６、Ｎ^＋拡散領域７、Ｐ^＋拡散領域８、Ｎ^＋拡散領域９ａ及び９ｂ並びにＰ^＋拡散領域１０は、相互に離間して配置されている。また、エピタキシャル層２の表面における前記各拡散領域以外の領域には、素子分離領域１１が形成されている。
【００４５】
図２及び図３に示すように、Ｐ^＋拡散領域８、Ｎウエル４、Ｐ^＋基板１により縦型ＰＮＰバイポーラトランジスタ１４が形成されており、Ｎウエル４、Ｐウエル３、Ｎ^＋拡散領域７により横型ＮＰＮバイポーラトランジスタ１５が形成されている。また、Ｐウエル３はエピタキシャル層２を介してＰ^＋基板１に接続されている。このため、縦型ＰＮＰバイポーラトランジスタ１４のベース（Ｎウエル４）と横型ＮＰＮバイポーラトランジスタ１５のコレクタ（Ｎウエル４）とが共通で、縦型ＰＮＰバイポーラトランジスタ１４のエミッタ（Ｐ^＋基板１）と横型ＮＰＮバイポーラトランジスタ１５のベース（Ｐウエル３）とが相互に接続されている。即ち、縦型ＰＮＰバイポーラトランジスタ１４と横型ＮＰＮバイポーラトランジスタ１５とは相互に入れ子になっている。更に、Ｐ^＋拡散領域８、Ｎウエル４、Ｐウエル３、Ｎ^＋拡散領域７によりＰＮＰＮサイリスタが形成されており、Ｐ^＋拡散領域８はこのサイリスタのアノード、Ｎ^＋拡散領域７はこのサイリスタのカソードとなっている。また、Ｎ^＋拡散領域９はＮウエルコンタクトである。
【００４６】
また、入力パッド１２が、保護対象となる内部回路（図示せず）、アノードであるＰ^＋拡散領域８、ウエルコンタクトであるＮ^＋拡散領域９及びトリガ回路１３に接続されている。即ち、アノードとウエルコンタクトとはショートして入力パッド１２に接続されている。また、トリガ回路１３はトリガタップであるＰ^＋拡散領域６に接続されている。更に、カソードであるＮ^＋拡散領域７はグラウンドパッド１６に接続されており、Ｐ^＋基板１もＰ^＋拡散領域１０を介してグラウンドに接続されている。トリガ回路１３は例えばＰＮダイオードから構成されている。なお、保護対象となる内部回路は、例えばＣＭＯＳＬＳＩである。
【００４７】
上述のＰ^＋拡散領域６とトリガ回路１３との間、Ｎ^＋拡散領域７とグラウンドパッド１６との間、Ｐ^＋拡散領域８及びＮ^＋拡散領域９と入力パッド１２及びトリガ回路１３との間、Ｐ^＋拡散領域１０とグラウンドとの間は、各拡散領域上に設けられた複数のコンタクトホール（図示せず）を介して接続されている。そして、前記各拡散領域の表面には、シリサイドが形成されている。これは、後述する他の実施形態においても同様である。
【００４８】
次に、本実施形態に係るＥＳＤ保護素子の動作について説明する。図１乃至図３に示すように、本実施形態のＥＳＤ保護素子においては、静電気放電により正のサージ電流が外部から入力パッド１２に入力されると、トリガ回路１３がオン状態になり、電流をトリガタップであるＰ^＋拡散領域６に流す。これにより、Ｐウエル３とＮ^＋拡散領域７とからなるＰＮダイオードに電流が流れ、Ｎ^＋拡散領域７の底面の電位が上昇する。このとき、Ｎ^＋拡散領域７から放出される電子電流は、Ｎ^＋拡散領域７の長手方向で均一である。そして、この電子電流の一部は前記ＰＮダイオードに流れ、残りは横型バイポーラトランジスタ１５を経由してＮウエル４に流入し、ウエルコンタクトであるＮ^＋拡散領域９に吸収される。このとき、Ｎウエル４内を電流が流れることにより、Ｎウエル４内に、電流値（Ｉ）と抵抗値（Ｒ）の積（Ｉ×Ｒ）に相当する電位差が発生し、Ｎウエル４における縦型バイポーラトランジスタ１４のベースとして機能する部分の電位が低くなる。これにより、縦形バイポーラトランジスタ１４がラッチしてオン状態となり、縦形バイポーラトランジスタ１４のコレクタ（Ｐ^＋拡散領域８）−エミッタ（Ｐ^＋基板１）間に電流が流れる。
【００４９】
このとき、Ｐ^＋拡散領域８の中央部分に相当する部分８ｃとＮ^＋拡散領域９との間の距離は、Ｐ^＋拡散領域８の両端部分に相当する部分８ａ及び８ｂとＮ^＋拡散領域９との間の距離よりも大きいため、部分８ｃとＮ^＋拡散領域９との間のウエル抵抗が、部分８ａとＮ^＋拡散領域９ａとの間のウエル抵抗及び部分８ｂとＮ^＋拡散領域９ｂとの間のウエル抵抗よりも大きくなり、部分８ｃとＮ^＋拡散領域９との間の電位差が、部分８ａ及び８ｂとＮ^＋拡散領域９との間の電位差よりも大きくなる。このため、部分８ｃにおいて縦形バイポーラトランジスタ１４がラッチしやすくなる。この結果、サイリスタのターンオン速度が向上する。なお、このとき、縦形バイポーラトランジスタ１４を流れる電流分布は不均一になる。
【００５０】
そして、縦形バイポーラトランジスタ１４に電流が流れて、Ｐ^＋基板１に電流を供給することにより、基板電位が上昇する。この結果、Ｐ^＋基板１に接続されているＰウエル３（横型バイポーラトランジスタ１５のベース）の電位が上昇し、横形バイポーラトランジスタ１５を更に導通させる。そして、これにより、縦型バイポーラトランジスタ１４が更に導通する。この結果、縦型バイポーラトランジスタ１４及び横型バイポーラトランジスタ１５において正のフィードバックが起こり、Ｐ^＋拡散領域８（アノード）−Ｎウエル４−Ｐウエル３−Ｎ^＋拡散領域７（カソード）からなるサイリスタに低抵抗な電流経路が形成される。
【００５１】
上述の如く、本実施形態においては、Ｎ^＋拡散領域９の形状を小さくして２ヶ所に形成し、Ｐ^＋拡散領域８（アノード）とＮ^＋拡散領域９（Ｎウエルコンタクト）との間の距離を不均一にすることにより、Ｎ^＋拡散領域９との間の実効的な距離がより大きい部分８ｃを設けている。これにより、部分８ｃとＮ^＋拡散領域９との間の電位差が大きくなり、縦形バイポーラトランジスタ１４がラッチしやすくなり、Ｐ^＋拡散領域８、Ｎウエル４、Ｐウエル３、Ｎ^＋拡散領域７により形成されるＰＮＰＮサイリスタのターンオン速度が向上する。この結果、外部から静電気放電が入力パッド１２に印加された場合に、前記サイリスタが速やかにターンオンしてこの静電気放電を外部に逃がすことができ、内部回路を確実に保護することができる。また、本実施形態のＥＳＤ保護素子は、内部回路の入力端子又は電源端子のいずれにも接続することができ、入力端子から流入する静電気放電又は電源端子から流入する静電気放電のいずれからも内部回路を保護することができる。
【００５２】
従来、本実施形態のように、サイリスタ型ＥＳＤ保護素子の構造に関して、平面的な拡散領域の配置が最適化されていなかったのは、前述のＭＯＳＦＥＴ型ＥＳＤ保護素子の場合からの類推で、サイリスタの幅方向に均一に電流を流した方が、素子自身が破壊される破壊電流が高くなるので、保護性能が高くなるとの考えが一般的であったためである。このため、本発明のように積極的に電極配置を不均一にする方法は検討されていなかったためである。しかし、本発明においては、サイリスタに関しては、破壊電流を高くするよりも、ターンオンのスピードを向上させることが重要であると考え、サイリスタ型ＥＳＤ保護素子の構造を、破壊電流よりもターンオンのスピードを優先して考えた構造とした。これにより、従来よりも保護性能が高いサイリスタ型ＥＳＤ保護素子を得ることができた。
【００５３】
例えば、従来の技術の項で説明した特許文献２（特開平０９−１０７０７４号公報）及び特許文献５（米国特許出願公開第２００２／０１５３５７１号明細書）に記載のＥＳＤ保護素子においては、本実施形態のＥＳＤ保護素子のように、アノードとＮウエルコンタクトとの間の抵抗値を不均一にして、この抵抗値がトリガ電流が流れる経路において最大となるようにしていないため、ターンオン速度が低いものとなる。また、特に、特許文献５に記載のＥＳＤ保護素子においては、サイリスタの基板電極とＮウエルの電位を固定する電極とが相互に対向する位置に配置されているため、カソード及びトリガ用Ｐ^＋タップ（これは基板電位を固定する電極を兼ねている）により形成されるトリガ用ＰＮダイオードからの電子電流が直接Ｎウエルコンタクトに流入してしまい、トリガ電流が極めて高くなる。これに対して、本実施形態のＥＳＤ保護素子においては、上記各電極の配置を工夫することにより、トリガ電流が基板に流入し、このトリガ電流によりサイリスタがターンオンするため、トリガ電流を低くすることができる。
【００５４】
なお、サイリスタの保持電圧及び抵抗値が、Ｎウエル４の抵抗値に依存する場合、Ｐ^＋拡散領域８とＮ^＋拡散領域９との間におけるＮウエル４において、抵抗値が高い部分では保持電圧が低くなり、電流値が保持状態の電流値に近い場合には、電流分布が幅方向で不均一になり、サイリスタの幅方向中央部分で電流が多くなる。しかし、サイリスタが動作する高電流領域では、アノード（Ｐ^＋拡散領域８）とカソード（Ｎ^＋拡散領域７）との間の領域の全領域にわたってＰＮ接合が順バイアスされている。このため、電子電流及びホール電流の双方において、直接アノード又はカソードに流入する割合が多くなるため、電流は比較的均一になっている。従って、Ｎウエル抵抗及び基板抵抗の不均一性に起因して破壊電流が低下する可能性は低い。なお、このＥＳＤ保護素子内を高電流が流れる場合には、電流が流れる部分（例えば中央部分）の抵抗を高くすれば、電流の不均一を補正できる。
【００５５】
また、本実施形態に係るＥＳＤ保護素子において、アノード（Ｐ^＋拡散領域８）とカソード（Ｎ^＋拡散領域７）との間の抵抗値を幅方向において均一化するために、Ｐ^＋拡散領域８及びＮ^＋拡散領域７の表面にシリサイドが形成されないシリサイドブロック領域を設けてもよい。これにより、シリサイドブロック領域においては抵抗が大きくなり、抵抗値の均一化を図ることができる。但し、前述の如く、Ｎウエル抵抗及び基板抵抗の不均一性に起因して破壊電流が低下する可能性は低いため、このシリサイドブロック領域は必ずしも必要でない。
【００５６】
次に、本発明の第２の実施形態について説明する。図４は本実施形態に係るＥＳＤ保護素子を示す平面図である。図４に示す本実施形態の構成要素のうち、前述の第１の実施形態における構成要素と同じものには同じ符号を付し、その詳細な説明を省略する。なお、Ｐ^＋拡散領域１０は図示を省略されている。
【００５７】
図４に示すように、本実施形態においては、アノードとして、前述の第１の実施形態におけるＰ^＋拡散領域８（図１参照）の替わりに、Ｐ^＋拡散領域１８が設けられている。Ｐ^＋拡散領域１８においては、その幅方向両端部に相当する部分１８ａ及び１８ｂ、並びに部分１８ａと１８ｂとの間に位置する中央部分１８ｃの他に、部分１８ｃから拡散領域６、７、１８の配列方向に沿ってＮ^＋拡散領域９ａと９ｂとの間の領域に延出した延出部分１８ｄが設けられている。本実施形態のＥＳＤ保護素子における上記以外の構成は、前述の第１の実施形態に係るＥＳＤ保護素子の構成と同じである。
【００５８】
本実施形態においては、前述の第１の実施形態と比較して、アノード（Ｐ^＋拡散領域１８）の形状を大きくしているため、基板電流を増大させることができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００５９】
次に、本発明の第３の実施形態について説明する。図５は本実施形態に係るＥＳＤ保護素子を示す平面図である。本実施形態は、前述の第２の実施形態に、従来例２において示した技術を組み合わせた例である。図５に示す本実施形態の構成要素のうち、前述の第２の実施形態における構成要素と同じものには同じ符号を付し、その詳細な説明を省略する。なお、Ｐ^＋拡散領域１０は図示を省略されている。
【００６０】
図５に示すように、本実施形態のＥＳＤ保護素子においては、カソードとして、前述の第１及び第２の実施形態におけるＮ^＋拡散領域７（図４参照）の替わりに、２ヶ所に分割されたＮ^＋拡散領域１７ａ及び１７ｂが設けられている。また、トリガタップとして、前述の第１及び第２の実施形態におけるＰ^＋拡散領域６（図４参照）の替わりに、Ｐ^＋拡散領域２６が設けられている。Ｐ^＋拡散領域２６においては、前述の第１及び第２の実施形態におけるＰ^＋拡散領域６と同じ形状を持ち同じ位置に形成された矩形部分２６ａと、この矩形部分２６ａの中央部から延出しＮ^＋拡散領域１７ａと１７ｂとの間に配置された延出部分２６ｂとが設けられている。本実施形態のＥＳＤ保護素子における上記以外の構成は、前述の第２の実施形態に係るＥＳＤ保護素子の構成と同じである。
【００６１】
本実施形態においては、主としてカソードであるＮ^＋拡散領域１７ａと１７ｂとの間に配置されたＰ^＋拡散領域２６の延出部分２６ｂから電子電流が発生するため、Ｎウエルコンタクト（Ｎ^＋拡散領域９）までの電流経路の抵抗値を大きくすることができる。即ち、前述の第２の実施形態と従来例２とを組み合わせることにより、前述の第１及び第２の実施形態よりも高い保護効果を得ることができる。
【００６２】
次に、本発明の第４の実施形態について説明する。図６は本実施形態に係るＥＳＤ保護素子を示す平面図である。図６に示す本実施形態の構成要素のうち、前述の第１の実施形態における構成要素と同じものには同じ符号を付し、その詳細な説明を省略する。なお、Ｐ^＋拡散領域１０は図示を省略されている。
【００６３】
図６に示すように、本実施形態のＥＳＤ保護素子においては、カソードであるＮ^＋拡散領域７が、トリガタップであるＰ^＋拡散領域６を囲むように配置されている。また、Ｎウエル４がＮ^＋拡散領域７を囲むように配置されている。Ｎウエル４の形状は長方形の枠形状である。また、アノードであるＰ^＋拡散領域８が夫々枠状のＮウエル４の４辺に１ヶ所ずつ、合計４ヶ所に配置されている。各Ｐ^＋拡散領域８の形状は矩形であり、その長手方向はＮウエル４の各辺が延びる方向と同じである。各Ｐ^＋拡散領域８は、Ｐ^＋拡散領域６と共にＮ^＋拡散領域７を挟む位置に配置されている。また、Ｎウエル４の角部に、夫々ウエルコンタクトであるＮ^＋拡散領域９が形成されている。即ち、Ｎ^＋拡散領域９は４ヶ所に配置されている。本実施形態のＥＳＤ保護素子における上記以外の構成は、前述の第１の実施形態に係るＥＳＤ保護素子の構成と同じである。
【００６４】
本実施形態においては、基板電流供給源であるＮウエル４を、Ｐ^＋拡散領域６及びＮ^＋拡散領域７の周囲を囲むように配置することにより、サイリスタが形成される領域全体の基板電位を効率的に上昇させることができる。これにより、ＥＳＤ保護素子の保護性能がより一層向上する。本実施形態は、入力保護において、Ｎウエルコンタクト及びカソードを同じ入力ラインに接続する場合に特に有効である。
【００６５】
次に、本発明の第５の実施形態について説明する。図７は本実施形態に係るＥＳＤ保護素子を示す平面図である。本実施形態に係るＥＳＤ保護素子のサイリスタは、高電流トリガサイリスタに関するものである。本実施形態のサイリスタは、前述の第１乃至第４の実施形態のサイリスタとは異なり、アノード（Ｐ^＋拡散領域２８）を、サイリスタの幅方向に延びる基部と、この基部からサイリスタにおける電流が流れる方向に延出した複数の先端部とを備えた櫛状形状として、その先端部間にウエルコンタクト（Ｎ^＋拡散領域２９）を配置している。また、アノード−ウエルコンタクト間にはＳＴＩを形成せずに、両不純物拡散領域間の分離は、フォトレジスト工程においてその間隔を調整することにより行っている。
【００６６】
本実施形態においては、アノード及びウエルコンタクトを上述のような配置とすることにより、アノード（Ｐ^＋拡散領域２８）の面積が、ウエルコンタクト（Ｎ^＋拡散領域２９）の面積と比較して大きくなっている。また、ＳＴＩを形成していないので、アノード−ウエルコンタクト間の抵抗を低くできる。これらの効果から、実効的なウエル抵抗が極めて低くなって、トリガ電流を大きくできるので、基板ノイズ等の影響でＬＳＩ動作時にサイリスタがラッチしてしまう危険性を低減できる。
【００６７】
なお、本実施形態においては、ＳＴＩを形成せずにウエル抵抗を低減する例を示したが、Ｎウエルコンタクト（Ｎ^＋拡散領域２９）とアノード（Ｐ^＋拡散領域２８）とを分離する必要がある場合等においては、両者の間にＳＴＩを設けて素子分離を行うことが必要となる場合もある。また、本実施形態においてはウエル抵抗を低減したが、サイリスタにおける基板抵抗を低減してもよい。
【００６８】
次に、本発明の第６の実施形態について説明する。図８は本実施形態に係るＥＳＤ保護素子（静電気放電保護素子）を示す平面図である。本実施形態のＥＳＤ保護素子には、保持電流制御型ＳＣＲが組み込まれている。図８に示すように、本実施形態のＥＳＤ保護素子においては、２個の単位セル３１が対になっている。そして、Ｐ⁻シリコン基板（図示せず）上にエピタキシャルシリコン層（図示せず）が形成された高抵抗基板の表面に、Ｎウエル４が形成されている。高抵抗基板の表面に垂直な方向（以下、垂直方向という）から見て、Ｎウエル４の形状は矩形である。また、Ｎウエル４を囲むようにＰウエル３が形成されている。
【００６９】
そして、Ｐウエル３の表面において、トリガタップであるＰ^＋拡散領域３６が形成されている。Ｐ^＋拡散領域３６は各単位セル３１に１ヶ所配置されている。また、このＰ^＋拡散領域３６を挟むように２ヶ所のＮ^＋拡散領域３７が形成されている。このＮ^＋拡散領域３７はカソードである。更に、Ｐウエル３の表面には、垂直方向から見て、Ｐ^＋拡散領域３６及びＮ^＋拡散領域３７を囲むようなＥ字形状に、基板電位制御電極であるＰ^＋拡散領域４０が形成されている。即ち、Ｐ^＋拡散領域４０には２ヶ所の凹部が形成されており、各凹部には１ヶ所のＰ^＋拡散領域３６及びこれを挟む２ヶ所のＮ^＋拡散領域３７が配置されている。更にまた、Ｐ^＋拡散領域４０はポリシリコンからなる外部抵抗素子４１を介して、接地電極に接続されている。なお、トリガ回路１３はトリガタップであるＰ^＋拡散領域３６に接続されると共に、外部抵抗素子４１を介して接地電極に接続されている。外部抵抗素子４１には電極４１ａ、４１ｂ、４１ｃがこの順番に相互に離隔して設けられており、電極４１ａがトリガ回路１３及びトリガタップ（Ｐ^＋拡散領域３６）に接続され、電極４１ｂは基板電位制御電極（Ｐ^＋拡散領域４０）に接続されており、電極４１ｃは接地電極に接続されている。
【００７０】
また、Ｎウエル４の表面においては、前述の１ヶ所のＰ^＋拡散領域３６及びこれを挟む２ヶ所のＮ^＋拡散領域３７からなる領域に対向するように、アノードであるＰ^＋拡散領域３８が２ヶ所設けられている。更に、Ｎウエル４の表面においては、このＰ^＋拡散領域３８を囲むように、垂直方向から見てＥ字形状のＮ^＋拡散領域３９が形成されている。このＮ^＋拡散領域３９はＮウエルコンタクトである。即ち、Ｎ^＋拡散領域３９には２ヶ所の凹部が形成されており、この凹部はＰ^＋拡散領域４０の凹部に対向して配置されており、その内部に各１ヶ所のＰ^＋拡散領域３８が配置されている。なお、Ｐウエル３及びＮウエル４の表面における前記各拡散領域以外の領域は、素子分離領域１１となっている。本実施形態に係るＥＳＤ保護素子の動作は、前述の第１の実施形態と同様である。
【００７１】
本実施形態のＥＳＤ保護素子においては、アノード（Ｐ^＋拡散領域３８）の近傍にこれを囲むようにＮウエルコンタクト（Ｎ^＋拡散領域３９）が配置されているため、Ｎウエル抵抗を低くすることができる。例えば、図８に示すアノード（Ｐ^＋拡散領域３８）の幅Ｗを、奥行きＬの２倍程度とすれば、実効的なＮウエル抵抗は従来のＥＳＤ保護素子の半分程度となる。また、特に、アノード（Ｐ^＋拡散領域３８）の端部３８ａにおいては、矩形状のＰ^＋拡散領域３８の相互に隣接する２辺がＮウエルコンタクト（Ｎ^＋拡散領域３９）に対向しているため、アノード（Ｐ^＋拡散領域３８）の中央部３８ｂと比較して、Ｎウエルコンタクト（Ｎ^＋拡散領域３９）との間の抵抗値がより一層低くなる。また、カソード（Ｎ^＋拡散領域３７）も、その２辺がＥ字形状のＰ^＋拡散領域４０と対向しているため、Ｐ^＋拡散領域４０との間の抵抗値（基板抵抗）を低くできる。この結果、ＥＳＤ保護素子のノイズに対する耐性を向上させることができる。
【００７２】
本実施形態に係るＥＳＤ保護素子は高抵抗基板上に形成されているが、上述の如く、Ｎウエル抵抗及び基板抵抗が低くなるようなレイアウトを採用しているため、前述の従来例において説明したＰ^＋基板（低抵抗基板）上のＥＳＤ保護素子と同様の問題点、即ち、ＳＣＲが動作しにくいという問題点がある。
【００７３】
そこで、本実施形態においても、前述の第１乃至第５の実施形態と同様に、サイリスタのターンオン速度を向上させている。即ち、静電気放電により正のサージ電流がトリガ回路１３に印加されると、トリガ回路１３に電流が流れてトリガタップであるＰ^＋拡散領域３６の電位が上昇する。これにより、このトリガタップ（Ｐ^＋拡散領域３６）とその両側に配置されたカソード（Ｎ^＋拡散領域３７）との間のＰＮダイオードが導通する。この結果、このＰＮダイオードに流れる電子電流の一部がＮウエルコンタクト（Ｎ^＋拡散領域３９）に吸収されるが、このとき、アノード（Ｐ^＋拡散領域３８）において、Ｎウエルコンタクト（Ｎ^＋拡散領域３９）との間の抵抗値が最も高い中央部３８ｂの電位が端部３８ａの電位よりも高くなり、中央部３８ｂにおいて、（Ｐ^＋拡散領域３８−Ｎウエル４−Ｐ型基板）により形成される縦型ＰＮＰバイポーラトランジスタがオンする。このようにして、効果的にアノードとＮウエルとの間のＰＮダイオードを導通させることができ、結果として、トリガ電流を小さくでき、高速にオン状態にすることができる。
【００７４】
また、本実施形態においては、トリガタップ（Ｐ^＋拡散領域３６）と基板電位制御用電極（Ｐ^＋拡散領域４０）とが外部抵抗素子４１を介して接続されている。このため、Ｐウエル３の抵抗値が高い場合においても、トリガ回路１３が電流を供給し始める電圧が高くなりすぎることを防止できる。但し、トリガタップと基板電位制御用電極との間の抵抗値によっては、この外部抵抗素子４１は必ずしも必要でない場合もある。
【００７５】
なお、本実施形態においては、保持電流は基板電位制御用電極であるＰ^＋拡散領域４０と接地電極との間に接続した外部抵抗素子４１の抵抗値を調整することにより、所望の値に制御できる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００７６】
次に、第６の実施形態の変形例について説明する。図９は本変形例に係るＥＳＤ保護素子を示す平面図である。本変形例は、前述の第６の実施形態と比較して、アノードであるＰ^＋拡散領域３８におけるカソード（Ｎ^＋拡散領域３７）の反対側の端縁に凹部３８ｃが形成されており、この凹部３８ｃ内に延出するように、ＮウエルコンタクトであるＮ^＋拡散領域３９に延出部分３９ａが形成されている点が異なっている。本変形例における上記以外の構成は、前述の第６の実施形態と同様である。本変形例においては、このような構成とすることにより、Ｎウエル抵抗をより一層低減し、ノイズ耐性を向上させている。
【００７７】
次に、本発明の第７の実施形態について説明する。図１０は本実施形態に係るＥＳＤ保護素子を示す平面図である。図１０に示すように、本実施形態に係るＥＳＤ保護素子においては、単位セル３１毎に１ヶ所のＮウエル４が矩形状に形成されており、Ｎウエル４の周囲にはＰウエル３が形成されており、Ｐウエル３の表面におけるＮウエル４間には、トリガタップである矩形のＰ^＋拡散領域４６が形成されている。トリガタップ（Ｐ^＋拡散領域４６）はトリガ回路１３に共通接続されていると共に、ポリシリコンからなる外部抵抗素子４１に接続されている。
【００７８】
また、Ｎウエル４内に各１ヶ所のＴ字形状のＮウエルコンタクトであるＮ^＋拡散領域４９が形成されており、Ｎウエル４内におけるＮ^＋拡散領域４９が形成されていない領域には、２ヶ所に矩形のＰ^＋拡散領域４８が形成されており、アノードとなっている。このとき、矩形のＰ^＋拡散領域４８における相互に隣接する２辺がＴ字形状のＮ^＋拡散領域４９に対向し、他の１辺はトリガタップ（Ｐ^＋拡散領域４６）に対向し、更に他の１辺は後述するカソードに対向するように、Ｐ^＋拡散領域４８が配置されている。
【００７９】
更に、Ｐウエル３の表面において、Ｎウエル４の配列方向に延びるＰ^＋拡散領域５０が形成されている。このＰ^＋拡散領域５０は外部抵抗素子４１を介して、接地電極に接続されている。Ｐ^＋拡散領域５０におけるＮウエル４に対向する側の辺からは、延出部分５０ａ及び延出部分５０ｂが交互に延出されている。延出部分５０ａは延出部分５０ｂよりも延出長さが長くなっている。延出部分５０ａはＴ字形状のＮ^＋拡散領域４９の軸部分に対向する位置に配置されている。そして、延出部分５０ａ間には夫々、延出部分５０ｂを囲むように、コ字形状のＮ^＋拡散領域４７が形成されており、カソードとなっている。
【００８０】
本実施形態においては、ＥＳＤ保護素子のレイアウトを上述の如く構成することにより、基板抵抗を低くすることができる。これにより、ＥＳＤ保護素子のノイズ耐性を向上させることができる。また、基板抵抗を低減すればサイリスタがターンオンしにくくなるが、アノード（Ｐ^＋拡散領域４８）におけるＮウエルコンタクト（Ｎ^＋拡散領域４９）から最も遠い角部４８ａにおいて電位が上昇し、トリガがかかりやすくなる。
【００８１】
次に、本発明の第８の実施形態について説明する。図１１は本実施形態に係るＥＳＤ保護素子を示す平面図である。図１１に示すように、本実施形態のＥＳＤ保護素子においては、前述の第６の実施形態（図８参照）と比較して、アノードとして、Ｐ^＋拡散領域３８の替わりに、２つに分割されたＰ^＋拡散領域５８が形成されており、Ｐ^＋拡散領域５８間にトリガタップであるＮ^＋拡散領域６１が形成されている。また、図８に示すトリガタップであるＰ^＋拡散領域３６は形成されておらず、Ｐ^＋拡散領域４０の各凹部に１ヶ所のカソード（Ｎ^＋拡散領域５７）が形成されている。更に、前述の第６の実施形態における外部抵抗素子４１（図８参照）の替わりに、基板電位制御用電極（Ｐ^＋拡散領域４０）と接地電極との間に外部抵抗素子４２が接続されており、トリガ回路１３及びトリガタップ（Ｎ^＋拡散領域６１）と入力パッド１２との間に外部抵抗素子４３が接続されている。本実施形態における上記以外の構成は、前述の第６の実施形態と同様である。
【００８２】
本実施形態のＥＳＤ保護素子においては、トリガタップ（Ｎ^＋拡散領域６１）を、アノードを分割した間に配置しており、アノード（Ｐ^＋拡散領域５８）の２辺及びカソード（Ｎ^＋拡散領域５７）の３辺が、夫々基準電位を決める電極領域（Ｎ^＋拡散領域３９及びＰ^＋拡散領域４０）に対向している。これにより、Ｎウエル４中のＰＮダイオードから流れるホール電流が、カソード（Ｎ^＋拡散領域５７）における抵抗が高い領域を通過して、基板電位制御用電極であるＰ^＋拡散領域４０に流れて、電位上昇が生じる。これにより、サイリスタが高速にターンオンする。本実施形態における上記以外の効果は、前述の第６の実施形態と同様である。
【００８３】
上述の如く、第６乃至第８の実施形態においては、Ｎウエル抵抗を低減するために、Ｎウエルコンタクトとトリガタップとの位置関係を工夫している。この結果、ノイズ耐性を向上させることができる。これにより、サイリスタにトリガがかかりにくくなるが、本発明においては、電子電流が、アノードにおける抵抗が高い領域を通過するか、又は、アノード下部を確実に通過するようなレイアウトとすることにより、トリガが高速にかかるようにしている。
【００８４】
なお、前述の各実施形態においては、各拡散領域間に素子分離領域を設ける例を示したが、素子分離領域は省略してもよい。これにより、ウエル抵抗をより一層低減することができる。
【００８５】
【発明の効果】
以上詳述したように、本発明によれば、アノードである第２の第１導電型拡散領域における第２の部分とウエルコンタクトである第２の第２導電型拡散領域との間の距離を、第２の第１導電型拡散領域の第１の部分と第２の第２導電型拡散領域との間の距離よりも大きくすることにより、縦形バイポーラトランジスタをラッチしやすくし、サイリスタのターンオン速度を向上させることができる。これにより、内部回路をより確実に保護することが可能な静電気放電保護素子を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＥＳＤ保護素子を示す平面図である。
【図２】図１に示すＡ−Ａ’線による断面図である。
【図３】本実施形態のＥＳＤ保護素子の等価回路図である。
【図４】本発明の第２の実施形態に係るＥＳＤ保護素子を示す平面図である。
【図５】本発明の第３の実施形態に係るＥＳＤ保護素子を示す平面図である。
【図６】本発明の第４の実施形態に係るＥＳＤ保護素子を示す平面図である。
【図７】本発明の第５の実施形態に係るＥＳＤ保護素子を示す平面図である。
【図８】本発明の第６の実施形態に係るＥＳＤ保護素子を示す平面図である。
【図９】本第６の実施形態の変形例に係るＥＳＤ保護素子を示す平面図である。
【図１０】本発明の第７の実施形態に係るＥＳＤ保護素子を示す平面図である。
【図１１】本発明の第８の実施形態に係るＥＳＤ保護素子を示す平面図である。
【図１２】従来例１のＥＳＤ保護素子を示す平面図である。
【図１３】図１２に示すＢ−Ｂ’線による断面図である。
【図１４】この従来のＥＳＤ保護素子の等価回路図である。
【図１５】従来例２のサイリスタ型ＥＳＤ保護素子を示す平面図である。
【図１６】従来例３のサイリスタ型ＥＳＤ保護素子を示す断面図である。
【符号の説明】
１；Ｐ^＋基板
２；エピタキシャル層
３；Ｐウエル
４；Ｎウエル
６、２６、３６、４６；Ｐ^＋拡散領域（トリガタップ）
７、１７ａ、１７ｂ、３７、４７、５７；Ｎ^＋拡散領域（カソード）
８、１８、２８、３８、４８、５８；Ｐ^＋拡散領域（アノード）
９、９ａ、９ｂ、２９、３９、４９；Ｎ^＋拡散領域（Ｎウエルコンタクト）
１０、４０、５０；Ｐ^＋拡散領域（基板電位制御電極）
１１；素子分離領域
１２；入力パッド
１３；トリガ回路
１４；縦型ＰＮＰバイポーラトランジスタ
１５；横型ＮＰＮバイポーラトランジスタ
１６；グラウンドパッド
１７ａ、１７ｂ；Ｎ^＋拡散領域
１８；Ｐ^＋拡散領域
１８ａ、１８ｂ、１８ｃ、１８ｄ；部分
２６；Ｐ^＋拡散領域
２６ａ；矩形部分
２６ｂ；延出部分
３１；単位セル
３８ａ；端部
３８ｂ；中央部
３８ｃ；凹部
３９ａ；延出部分
４１、４２、４３；外部抵抗素子
４１ａ、４１ｂ、４１ｃ；電極
４８ａ；角部
５０ａ、５０ｂ；延出部分
６１；Ｎ^＋拡散領域（トリガタップ）
１０１；Ｐ^＋基板
１０２；エピタキシャル層
１０３；Ｐウエル
１０４；Ｎウエル
１０６、１０８、１１０；Ｐ^＋拡散領域
１０７、１０９；Ｎ^＋拡散領域
１１１；素子分離領域
１１２；入力パッド
１１３；トリガ回路
１１４；縦型ＰＮＰバイポーラトランジスタ
１１５；横型ＮＰＮバイポーラトランジスタ
１１６；グラウンドパッド
１１７；電源配線
Ｗ；アノード（Ｐ^＋拡散領域３８）の幅
Ｌ；アノード（Ｐ^＋拡散領域３８）の奥行き

Claims

外部から印加される静電気放電から内部回路を保護する静電気放電保護素子において、外部及び前記内部回路に接続された入力パッドと、この入力パッドに接続されこの入力パッドから印加される電圧が所定の値を超えると電流が流れるトリガ回路と、第１導電型半導体基板と、この第１導電型半導体基板の表面に形成された第２導電型ウエルと、前記第１導電型半導体基板の表面における前記第２導電型ウエル以外の領域に形成され前記トリガ回路に接続された第１の第１導電型拡散領域と、前記第１導電型半導体基板の表面における前記第２導電型ウエル及び前記第１の第１導電型拡散領域の双方から離間して形成され基準電位電極に接続された第１の第２導電型拡散領域と、前記第２導電型ウエルの表面に形成され前記入力パッドに接続された第２の第１導電型拡散領域と、前記第２導電型ウエルの表面に形成され前記入力パッドに接続された第２の第２導電型拡散領域と、を有し、前記第２の第１導電型拡散領域と前記第２の第２導電型拡散領域との間の距離は、前記第２の第１導電型拡散領域から前記第２の第２導電型拡散領域に向かう方向に直交する第１の方向において不均一であることを特徴とする静電気放電保護素子。
前記第２の第２導電型拡散領域は前記第１の第２導電型拡散領域と共に前記第２の第１導電型拡散領域を挟む位置に形成されており、前記第２の第２導電型拡散領域における前記第１の方向の長さが、前記第２の第１導電型拡散領域における前記第１の方向の長さよりも短いことを特徴とする請求項１に記載の静電気放電保護素子。
前記第２の第２導電型拡散領域が２以上形成されていることを特徴とする請求項１又は２に記載の静電気放電保護素子。
前記第１の第２導電型拡散領域及び前記第２の第２導電型拡散領域のうち一方の領域の形状が矩形であり、この一方の領域の少なくとも２辺が、他方の領域に対向していることを特徴とする請求項１乃至３のいずれか１項に記載の静電気放電保護素子。
前記第２の第１導電型拡散領域が、前記第１の第２導電型拡散領域と前記第２の第２導電型拡散領域との間に配置された本体部分と、この本体部分から前記第２の第２導電型拡散領域に向かう方向に延出した延出部分と、を有することを特徴とする請求項１乃至４のいずれか１項に記載の静電気放電保護素子。
前記第２の第１導電型拡散領域が、前記第１の方向に延びる基部と、この基部から前記第１の方向に直交する第２の方向に延出した複数の先端部とを有する櫛状形状であり、前記第２の第２導電型領域が、前記先端部間に配置されていることを特徴とする請求項１乃至４のいずれか１項に記載の静電気放電保護素子。
前記第２の第２導電型拡散領域が、前記第１の方向に延びる基部と、この基部から前記第１の方向に直交する第２の方向に延出した複数の先端部とを有する櫛状形状であり、前記第２の第１導電型領域が、前記先端部間に配置されていることを特徴とする請求項１乃至４のいずれか１項に記載の静電気放電保護素子。
前記第１の第２導電型拡散領域が２以上形成されており、前記第１の第１導電型拡散領域の少なくとも一部分が２の前記第１の第２導電型拡散領域の間に配置されていることを特徴とする請求項１乃至７のいずれか１項に記載の静電気放電保護素子。
前記第１の第２導電型拡散領域が前記第１の第１導電型拡散領域を囲むように形成されており、前記第２導電型ウエルが前記第１の第２導電型拡散領域を囲むように形成されており、前記第２の第１導電型拡散領域が前記第１の第１導電型拡散領域と共に前記第１の第２導電型拡散領域を挟む位置に形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の静電気放電保護素子。
前記第１導電型半導体基板の表面における前記第２導電型ウエル以外の領域に第１導電型ウエルが形成されており、前記第１の第１導電型拡散領域及び第１の第２導電型拡散領域は前記第１導電型ウエルの表面に形成されていることを特徴とする請求項１乃至９のいずれか１項に記載の静電気放電保護素子。
前記第１導電型半導体基板の表面における前記第２導電型ウエル以外の領域に一定電位が印加される第３の第１導電型拡散領域が形成されていることを特徴とする請求項１乃至１０のいずれか１項に記載の静電気放電保護素子。
前記第３の第１導電型拡散領域が前記第２の第２導電型拡散領域の少なくとも２辺に対向するように配置されていることを特徴とする請求項１１に記載の静電気放電保護素子。
前記第３の第１導電型拡散領域は外部抵抗素子を介して前記一定電位が印加されることを特徴とする請求項１１又は１２に記載の静電気放電保護素子。
前記第１の第１導電型拡散領域、前記第１の第２導電型拡散領域、前記第２の第１導電型拡散領域及び前記第２の第２導電型拡散領域がこの順に配列されていることを特徴とする請求項１乃至１３のいずれか１項に記載の静電気放電保護素子。
前記第１導電型がＰ型であり、前記第２導電型がＮ型であることを特徴とする請求項１乃至１４のいずれか１項に記載の静電気放電保護素子。
前記基準電位電極が接地電極であることを特徴とする請求項１乃至１５のいずれか１項に記載の静電気放電保護素子。