JP2004047959A - 静電気放電保護素子 - Google Patents
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Abstract
【解決手段】P+基板上にNウエル4を形成し、このNウエル4を囲むようにPウエル3を形成し、Pウエル3の表面にトリガタップ(P+拡散領域36)を形成し、このトリガタップを挟むようにカソード(N+拡散領域37)を形成する。そして、Nウエル4の表面におけるトリガタップ及びカソードに対向する位置にアノード(P+拡散領域38)を形成し、このアノードにおけるカソードに対向していない側縁を囲むようにNウエルコンタクト(N+拡散領域39)を形成する。これにより、アノードの端部38aにおいては、中央部38bと比較して、Nウエルコンタクト(N+拡散領域39)との間の抵抗値が低くなる。
【選択図】 図8
Description
【発明の属する技術分野】
本発明はチップ上に設けられ静電気放電から内部回路を保護するオンチップ静電気放電保護素子に関する。
【0002】
【従来の技術】
近時、半導体デバイスが複雑化し高密度化しているため、その製造工程における組立工程中等において、静電気放電(ESD:Electro static Discharge)によって半導体デバイスが破壊されるという問題が発生し始めている。その対策として、半導体デバイスのチップ内に、静電気放電の電流を安全な経路で効率的に放電させて内部回路の素子を保護するオンチップ静電気放電保護素子(以下、ESD保護素子ともいう)が設けられている。
【0003】
従来、CMOSLSI等の回路素子のESD保護素子には、保護抵抗器及びダイオードからなる保護素子が使用されていた。しかしながら、次第に、より低抵抗で電圧クランプ性能が良いMOSFET(Metal Oxide Semiconductor Field Effect Transistor:金属酸化物半導体電界効果トランジスタ)のスナップバック現象を利用するESD保護素子が使用されるようになってきている。
【0004】
このMOSFETからなるESD保護素子においては、MOSFETのドレインに大電流が入力されると、ドレイン側のPN接合がアバランジェブレークダウンを起こし、基板方向に電流が流れて、例えばラッチアップ防止用P+ガードリング等のグラウンドコンタクトに電流が吸収される。この電流の経路に沿って、この経路の抵抗値と電流値との積に応じて電位差が生じ、基板の局所電位が上昇する。この結果、ソース側のPN接合の電位が上昇して導通し、基板方向に流れる電流が更に大きくなる。このように基板方向に流れる電流について正のフィードバックが生じて、瞬時に、即ち1ナノ秒以下の時間において、ソース側PN接合が順バイアスされて、寄生バイポーラ動作の状態になり、低抵抗な電流経路が形成される。
【0005】
このようにMOSFETをESD保護素子として使用する場合、十分な保護性能を発揮させるためには、このMOSFETの全幅を数百μm程度にして、抵抗値を数Ωと十分に低くする必要がある。通常は、夫々の幅が10〜100μm程度の小型のトランジスタ(フィンガと呼ぶ)を並列に配列して使用している。
【0006】
しかしながら、このMOSFET型ESD保護素子には以下に示すような問題点がある。MOSFET型ESD保護素子は、ドレイン側の端部に電流が集中しやすいため、ゲート電極のドレイン側端部が発熱し、破壊されやすい。また、各フィンガがスナップバックして低抵抗になるタイミングが相互に異なるため、より早くスナップバックしたフィンガに電流が集中してしまい、そのフィンガが破壊されやすい。これらの不具合により、MOSFET型ESD保護素子の保護性能が低下してしまう。このため、MOSFET型ESD保護素子においては、ゲート電極の端部に過度な電流が流れないような工夫をすることと、電流をトランジスタの幅方向に、すべてのフィンガで均一に流すことが重要な課題となっている。
【0007】
更に、MOSFETは保持電圧が高く、これを低くすることは技術的に困難であるという問題点もある。更にまた、半導体デバイスの製造コストを低く抑えるためには、ESD保護素子の(保護性能/レイアウト面積)比を高くすることが必要であるが、レイアウト面積を小さくするとMOSFETの抵抗値が増加し、保護性能が低下してしまう。MOSFETにおいては単位面積当たりの抵抗値を低減することには限界があり、従って、(保護性能/レイアウト面積)比を向上させることにも限界がある。
【0008】
このため、新たにサイリスタ型ESD保護素子が注目されてきている。サイリスタ型ESD保護素子は、例えば、特許文献1(米国特許第5,502,317号)及び非特許文献1(Chatterjee, A., Polgreen, T. ”A low−voltage triggering SCR for on−chip ESD protection at output and input pads” IEEE Electron Device Letters, Volume 12 Issue 1, Jan. 1991 p.21−22)に記載されている。サイリスタ型ESD保護素子は、MOSFETを使用する保護素子と比較して、大きな電流を流すことができる。
【0009】
サイリスタを使用するESD保護素子は、静電電流を流して外部へと逃がすサイリスタと、このサイリスタをラッチさせるためのトリガ電流供給回路(以下、単にトリガ回路ともいう)とから構成されている。トリガ回路は、印加される電圧が一定の値を超えると電流が流れ始める回路であり、NMOSFETを使用する方式をはじめ、種々の方式が考案されている。
【0010】
以下、従来例1として、トリガ電流供給回路としてPNダイオードを使用するESD保護素子を例にとって説明する。図12はこの従来例1のESD保護素子を示す平面図であり、図13は図12に示すB−B’線による断面図であり、図14はこの従来のESD保護素子の等価回路図である。図12乃至図14に示すように、このESD保護素子においては、P+型シリコンからなるP+基板101が設けられており、このP+基板101上にはP−型シリコンからなるエピタキシャル層102が形成されている。エピタキシャル層102の表層にはNウエル104が形成されており、このNウエル104に接してNウエル104を囲むようにPウエル103が形成されている。また、Pウエル103の表面にはP+拡散領域106、N+拡散領域107及びP+拡散領域110が形成され、Nウエル104の表面にはP+拡散領域108及びN+拡散領域109が形成されている。
【0011】
図12に示すように、P+基板101の表面に垂直な方向から見て、P+拡散領域106、N+拡散領域107、P+拡散領域108、N+拡散領域109及びP+拡散領域110はこの順に一列に配置されている。各拡散領域の形状は矩形であり、その長手方向は全て各拡散領域の配列方向に直交する方向となっている。即ち、各拡散領域は相互に平行に配置されている。また、各拡散領域の長手方向における長さは相互に等しくなっている。更に、エピタキシャル層2の表面における前記各拡散領域以外の領域には、素子分離領域111が形成されている。
【0012】
図13及び図14に示すように、P+拡散領域108、Nウエル104、P+基板101により縦型PNPバイポーラトランジスタ114が形成されており、Nウエル104、Pウエル103、N+拡散領域107により横型NPNバイポーラトランジスタ115が形成されている。また、Pウエル103はエピタキシャル層102を介してP+基板101に接続されている。このため、縦型PNPバイポーラトランジスタ114のベース(Nウエル104)と横型NPNバイポーラトランジスタ115のコレクタ(Nウエル104)とが共通で、縦型PNPバイポーラトランジスタ114のエミッタ(P+基板101)と横型NPNバイポーラトランジスタ115のベース(Pウエル103)とが相互に接続されている。更に、P+拡散領域108、Nウエル104、Pウエル103、N+拡散領域107によりPNPNサイリスタが形成されており、P+拡散領域108はこのサイリスタのアノード、N+拡散領域107はこのサイリスタのカソードとなっている。
【0013】
また、入力パッド112がアノードであるP+拡散領域108、ウエルコンタクトであるN+拡散領域109及びトリガ回路113に接続されており、トリガ回路113はトリガタップであるP+拡散領域106に接続されている。また、カソードであるN+拡散領域107はグラウンドパッド116に接続されており、P+基板101もグラウンドに接続されている。
【0014】
従来例1のESD保護素子においては、正のサージ電流が入力パッド112に入力されると、トリガ回路113がオン状態になり、電流をトリガタップであるP+拡散領域106に流す。これにより、Pウエル103とN+拡散領域107とからなるPNダイオードに電流が流れ、N+拡散領域107の底面の電位が上昇する。N+拡散領域107から放出された電子電流の一部は前記PNダイオードに流れ、残りは横型バイポーラトランジスタ115を経由してNウエル104に流入し、ウエルコンタクトであるN+拡散領域109に吸収される。このとき、Nウエル104内を電流が流れることにより、Nウエル104内に、電流値(I)と抵抗値(R)の積(I×R)に相当する電位差が発生し、Nウエル104における縦型バイポーラトランジスタ114のベースとして機能する部分の電位が低くなる。これにより、縦形バイポーラトランジスタ114のコレクタ(P+拡散領域108)−エミッタ(P+基板101)間に電流が流れ、P+基板101に電流を供給することにより、基板電位が上昇する。この結果、P+基板101に接続されているPウエル103(横型バイポーラトランジスタ115のベース)の電位が上昇し、横形バイポーラトランジスタ115を更に導通させる。そして、これにより、縦型バイポーラトランジスタ114が更に導通する。
【0015】
このような現象が生じることにより、縦型バイポーラトランジスタ114及び横型バイポーラトランジスタ115において正のフィードバックが起こり、アノード(P+拡散領域108)−カソード(N+拡散領域107)間に低抵抗な電流経路が形成される。なお、サイリスタがターンオンする速度は、アノード−カソード間距離又はカソード−Nウエル間距離に依存するため、一般にはこの距離を最小にしてあるが、保持電圧及び保持電流を高く調整するために、前記距離を大きくしている場合もある。
【0016】
この従来例1に類似の技術が、例えば、非特許文献2(Ameraskera et al., ”Substrate Triggering and Salicide Effects on ESD Performance and Protection Circuit Design in Submicron CMOS Processes” 1995 IEDM p. 547−550)及び特許文献2(特開平09−107074号公報)に開示されている。特開平09−107074号公報においては、基板電流を供給する回路としてN型MOSFETを使用し、そのソースとP+拡散領域とを接続する回路を基板バイアス回路として使用している。
【0017】
また、他の種類のESD保護素子として、以下に示すような保護素子も提案されている。サイリスタ型ESD保護素子においては、内部回路もESDによりサイリスタとして動作して大電流が流れ、熱的に破壊されることがある。このため、従来例1においては、P+シリコン基板上にP−エピタキシャルシリコン層を3乃至5μm程度の厚さに成長させたPonP+基板を使用している。これにより、内部回路にESDによる電流が流れにくくなる。しかし、これに伴い、保護素子のサイリスタも極めてトリガがかかりにくくなる。一方、例えば、P−シリコン基板上にP−エピタキシャルシリコン層を成長させた高抵抗基板を使用する場合もある。これにより、保護素子のサイリスタはトリガがかかりやすくなるが、反面、半導体デバイスの通常の動作時にノイズ等によりサイリスタがラッチアップしてしまう危険性がある。この危険性を低減するために、高電流トリガサイリスタと呼ばれている敢えてSCR(サイリスタ)をオン状態とするためのトリガ電流を高く設定したESD保護素子も考案されている。この高電流トリガサイリスタは、出力バッファ等に起因する基板ノイズ等の影響により、サイリスタがLSI動作中にラッチしてしまう危険性を避けることを狙ったものである。
【0018】
しかしながら、前述の従来のサイリスタ型ESD保護素子には以下のような問題点がある。保護対象とするCMOSLSIは、近時微細化が進行しそのゲート酸化膜が極めて薄くなってきており、ゲート酸化膜の耐電圧が低下しているため、ESD放電に対して極めて鋭敏となっている。例えば、非特許文献3(J. Wu et. Al. ”Breakdown and latent damage of ultra−thin gate oxides under ESDstress conditions” Electrical Overstress/Electrostatic Discharge Symposium Proceedings 2000, p.287−295)において報告されているように、従来の低電圧トリガサイリスタと呼ばれる方式では、サイリスタがターンオンして低抵抗になるまでに時間がかかり、ターンオンする前に電圧がオーバーシュートしてしまい、内部回路を保護しきれない場合がある。特に、低抵抗なエピタキシャル基板においては、サイリスタが極めてラッチし難いとの報告が多数なされている。
【0019】
MOSFET型保護素子の場合は、MOSFETが微細化してそのゲート長が短くなっているため、それに伴って保護素子が高速にターンオンするようになっている。このため、この保護素子の応答速度は問題とならない。一方、サイリスタ型保護素子の場合は、ターンオン速度はサイリスタのアノード−カソード間距離、即ち電流経路の長さに依存する。従って、サイリスタのターンオン速度を高速化するために、アノード−カソード間距離を可及的に短くすることが好ましい。しかしながら、サイリスタ型ESD保護素子においては、製造プロセスにおけるマージンを確保するため及び素子分離耐圧を保つために、このアノード−カソード間距離を0.6〜1.0μm以下にすることができず、微細化に限界がある。このため、アノード−カソード間間隔を短くすることによるターンオンの高速化にも限界がある。前述の従来例1のESD保護素子においても、アノード−カソード間距離が、製造プロセス上許容される最小の距離となっているが、それでも、ターンオン速度は不十分である。これが、前述の文献等にも述べられているように、サイリスタの応答速度が課題となり始めた理由である。
【0020】
そこで、従来例1よりもターンオン速度を早くするために、サイリスタにトリガ電流を供給する位置を最適化した素子構造が、非特許文献4(Christian C. Russ, et. Al. ”GGSCRs:GGNMOS triggered Silicon Controlled Rectifiers for ESD Protection in Deep Submicron CMOS Process”, Electrical Overstress/Electrostatic Discharge Symposium Proceedings 2001 p.22−31)及び特許文献3(米国特許出願公開第2002/0053704号明細書)に記載されている。以下、このESD保護素子を従来例2として説明する。
【0021】
図15は従来例2のサイリスタ型ESD保護素子を示す平面図である。図15に示す構成要素のうち、図12乃至図14に示す構成要素と同じ構成要素には同じ符号を付し、その詳細な説明を省略する。図15に示すように、従来例2においては、カソードであるN+拡散領域107が2つに分割されており、その間にトリガタップであるP+拡散領域106が配置されている。従来例2は、トリガ電流を直接横形バイポーラトランジスタ115のベースであるPウエル103に供給し、サイリスタをより早くラッチさせることを目的としている。なお、従来例2においても、サイリスタのアノード−カソード間距離を最小にしてある。
【0022】
また、Nウエル中のNウエルコンタクトを電源に接続することにより、サイリスタをラッチしやすくすることが一般的に行われている。以下、このような保護素子を従来例3として説明する。図16は従来例3のサイリスタ型ESD保護素子を示す断面図である。図16に示す構成要素のうち、図12乃至図14に示す構成要素と同じ構成要素には同じ符号を付し、その詳細な説明を省略する。
【0023】
図16に示すように、従来例3においては、ウエルコンタクトであるN+拡散領域109が電源配線117に接続されている。これにより、Pウエル103とNウエル104とからなるダイオードに基板電流が流れ、Nウエル104における縦型バイポーラトランジスタ115のベースとして機能する部分の電位が低くなる。この結果、サイリスタがラッチしやすくなり、保護性能が向上する。
【0024】
また、デバイスの通常動作時にラッチアップが起こることを防止するためには、サイリスタの動作に必要な保持電流又は保持電圧を高く設定することが、最も確実な方法である。このため、例えば、特許文献4(米国特許5,747,834号)、非特許文献5(Markus P. J. et. Al. ”High Holding Current SCRs(HHI−SCR) for ESD protection and Latch−up−Immune IC operartion” Electrical Overstress/Electrostatic Discharge Symposium Proceedings 2002 p. 10−17(fig5))及び特許文献5(米国特許出願公開第2002/0153571号明細書)に記載されているように、保持電流制御型SCRとよばれるサイリスタが提案されている。これは、保護素子のレイアウトをNウエル抵抗及び/又は基板抵抗が低くなるようなレイアウトとし、ポリシリコンからなる外部抵抗素子を基板抵抗及びNウエル抵抗の少なくとも一方に直列に接続して、この外部抵抗素子の抵抗値を調整することで、保持電流の大きさを調節するものである。
【0025】
【特許文献1】
米国特許第5,502,317号
【非特許文献1】
Chatterjee, A., Polgreen, T. ”A low−voltage triggering SCR foron−chip ESD protection at output and input pads” IEEE Electron Device Letters, Volume 12 Issue 1, Jan. 1991 p.21−22
【非特許文献2】
Ameraskera et al., ”Substrate Triggering and Salicide Effects on ESD Performance and Protection Circuit Design in Submicron CMOS Processes” 1995 IEDM p. 547−550
【特許文献2】
特開平09−107074号公報
【非特許文献3】
J. Wu et. Al. ”Breakdown and latent damage of ultra−thin gate oxides under ESD stress conditions” Electrical Overstress/ElectrostaticDischarge Symposium Proceedings 2000, p.287−295
【非特許文献4】
Christian C. Russ, et. Al. ”GGSCRs:GGNMOS triggered Silicon Controlled Rectifiers for ESD Protection in Deep Submicron CMOS Process”, Electrical Overstress/Electrostatic Discharge Symposium Proceedings 2001 p.22−31
【特許文献3】
米国特許出願公開第2002/0053704号明細書
【特許文献4】
米国特許5,747,834号
【非特許文献5】
Markus P. J. et. Al. ”High Holding Current SCRs(HHI−SCR) for ESD protection and Latch−up−Immune IC operartion” Electrical Overstress/Electrostatic Discharge Symposium Proceedings 2002 p. 10−17(fig5)
【特許文献5】
米国特許出願公開第2002/0153571号明細書
【0026】
【発明が解決しようとする課題】
しかしながら、上述の従来の技術には以下に示すような問題点がある。従来例2においては、トリガ電流の供給位置が改善されているが、これ以外のNウエル中の拡散領域等に関しては、従来例1と同様である。このため、ターンオン速度を向上させる効果が不十分である。
【0027】
また、高トリガ電流サイリスタ及び保持電流制御型サイリスタにおいても、サイリスタのノイズ耐性を確保するためには、ウエル抵抗を実効的に低くするように設計する必要がある。このため、高トリガ電流サイリスタ及び保持電流制御型サイリスタにおいても、前述の従来例1及び2と同様に、トリガが極めてかかりにくく、ターンオン速度が不十分になるという問題点がある。トリガがかかりにくいということは、トリガ電流供給素子のサイズを大きくしなければならないということであり、レイアウト面積及び寄生容量が増大してしまう。
【0028】
また、従来例3の技術は、入力パッドからのESDに対する保護素子としてはある程度有効であるが、電源からのESDに対しては適用することができないという問題点がある。
【0029】
なお、ESD保護素子における拡散領域等の不純物濃度を調整して、サイリスタのターンオン速度を高速化することも考えられるが、製造工程上、ESD保護素子における不純物濃度は、保護対象となる内部回路における不純物濃度と同じ濃度にせざるを得ない。即ち、半導体デバイスの製造コストの点からみて、ESD保護素子における不純物濃度を内部回路から独立して調整して、動作速度等のパラメータを調整することは、事実上不可能である。
【0030】
本発明はかかる問題点に鑑みてなされたものであって、ターンオン速度が速く、入力パッドの保護素子としても電源の保護素子としても使用することができる静電気放電保護素子を提供することを目的とする。また、本発明は、ノイズに対して耐性を持つように、サイリスタのトリガ電流を高くできる静電気放電保護素子を提供することを目的とする。
【0031】
【課題を解決するための手段】
本発明に係る静電気放電保護素子は、外部から印加される静電気放電から内部回路を保護する静電気放電保護素子において、外部及び前記内部回路に接続された入力パッドと、この入力パッドに接続されこの入力パッドから印加される電圧が所定の値を超えると電流が流れるトリガ回路と、第1導電型半導体基板と、この第1導電型半導体基板の表面に形成された第2導電型ウエルと、前記第1導電型半導体基板の表面における前記第2導電型ウエル以外の領域に形成され前記トリガ回路に接続された第1の第1導電型拡散領域と、前記第1導電型半導体基板の表面における前記第2導電型ウエル及び前記第1の第1導電型拡散領域の双方から離間して形成され基準電位電極に接続された第1の第2導電型拡散領域と、前記第2導電型ウエルの表面に形成され前記入力パッドに接続された第2の第1導電型拡散領域と、前記第2導電型ウエルの表面に形成され前記入力パッドに接続された第2の第2導電型拡散領域と、を有し、前記第2の第1導電型拡散領域と前記第2の第2導電型拡散領域との間の距離は、前記第2の第1導電型拡散領域から前記第2の第2導電型拡散領域に向かう方向に直交する第1の方向において不均一であることを特徴とする。
【0032】
本発明においては、第2の第1導電型拡散領域、第2導電型ウエル、第1導電型半導体基板により縦型バイポーラトランジスタが形成され、第2導電型ウエル、第1導電型半導体基板、第1の第2導電型拡散領域により横型バイポーラトランジスタが形成される。また、第2の第1導電型拡散領域、第2導電型ウエル、第1導電型半導体基板、第1の第2導電型拡散領域によりサイリスタが形成される。そして、静電気放電が入力パッドに入力されると、トリガ回路に電流が流れ、この電流が第1の第1導電型拡散領域に入力される。これにより、第1導電型半導体基板と第1の第2導電型拡散領域とからなるダイオードに電流が流れ、第1の第2導電型拡散領域から放出された電流の一部が、横型バイポーラトランジスタを経由して、第2導電型ウエル内の第2の第2導電型拡散領域に流入する。このように、第2導電型ウエル内を電流が流れることにより電位差が発生し、縦形バイポーラトランジスタがオン状態となり電流が流れる。これにより、第1導電型半導体基板の電位が変化し、横形バイポーラトランジスタが更に導通し、第2の第1導電型拡散領域と第1の第2導電型拡散領域との間に低抵抗な電流経路が形成される。
【0033】
このとき、縦形バイポーラトランジスタがオン状態となる段階において、第2の第1導電型拡散領域と第2の第2導電型拡散領域との間の距離は、前記第1の方向において不均一であるため、第2の第1導電型拡散領域における第2の第2導電型拡散領域との間の距離が大きい部分は、第2の第2導電型拡散領域との間の電位差がより大きくなり、縦形バイポーラトランジスタがラッチしやすくなる。この結果、サイリスタのターンオン速度が向上する。また、本発明に係る静電気放電保護素子は、内部回路の入力端子又は電源端子のいずれにも接続することができ、入力端子から流入する静電気放電又は電源端子から流入する静電気放電のいずれからも内部回路を保護することができる。このように、本発明においては、第2の第2導電型拡散領域の形状及び配設位置を工夫することにより、サイリスタのターンオン速度を向上させることができる。これにより、サイリスタのノイズ耐性を向上させるためにウエル抵抗及び基板抵抗を低減しても、ターンオン速度が高くトリガがかかりやすい静電気放電保護素子を得ることができる。
【0034】
また、前記第2の第2導電型拡散領域は前記第1の第2導電型拡散領域と共に前記第2の第1導電型拡散領域を挟む位置に形成されており、前記第2の第2導電型拡散領域における前記第1の方向の長さが、前記第2の第1導電型拡散領域における前記第1の方向の長さよりも短いことが好ましい。これにより、回路面積を増大させることなく、前記第2の第1導電型拡散領域に、前記第1の部分及び第2の部分を形成することができる。
【0035】
更に、前記第1の第2導電型拡散領域及び前記第2の第2導電型拡散領域のうち一方の領域の形状が矩形であり、この一方の領域の少なくとも2辺が、他方の領域に対向していることが好ましい。これにより、第1の第2導電型拡散領域と第2の第2導電型拡散領域との間の抵抗値を低減することができ、ノイズに対する耐性を向上させることができる。一般的には、前記領域間の抵抗値を低減するとノイズ耐性は向上するものの、サイリスタがターンオンしにくくなるが、本発明においては、前述の如く構成しているため、トリガがかかりやすい。
【0036】
更にまた、前記第2の第1導電型拡散領域が、前記第1の第2導電型拡散領域と前記第2の第2導電型拡散領域との間に配置された本体部分と、前記第1の方向に延出した延出部分と、を有することが好ましい。これにより、アノードの形状を大きくし、基板電流を増大させることができる。
【0037】
更にまた、前記第2の第1導電型拡散領域が、前記第1の方向に延びる基部と、この基部から前記第1の方向に直交する第2の方向に延出した複数の先端部とを有する櫛状形状であり、前記第2の第2導電型領域が、前記先端部間に配置されていてもよい。又は、前記第2の第2導電型拡散領域が、前記第1の方向に延びる基部と、この基部から前記第1の方向に直交する第2の方向に延出した複数の先端部とを有する櫛状形状であり、前記第2の第1導電型領域が、前記先端部間に配置されていてもよい。これにより、第2の第1導電型拡散領域の面積が、第2の第2導電型領域の面積よりも大きくなる。この結果、実効的なウエル抵抗が低くなり、トリガ電流を大きくできるので、基板ノイズ等の影響でLSI動作時にサイリスタがラッチしてしまう危険性を低減できる。このように、本発明においては、第2の第1導電型拡散領域及び第2の第2導電型拡散領域の形状及び配設位置を工夫することにより、サイリスタのウエル抵抗を低くし、ノイズに対する耐性を向上させることができる。
【0038】
更にまた、前記第1の第1導電型拡散領域、前記第1の第2導電型拡散領域、前記第2の第1導電型拡散領域及び前記第2の第2導電型拡散領域がこの順に配列されていてもよい。これにより、第1の第2導電型拡散領域から第2の第2導電型拡散領域に流れる電子電流が必ず第2の第1導電型拡散領域又はその下方領域を通過することになり、第2の第1導電型拡散領域又はその下方領域における電位の不均一性により、サイリスタがターンオンしやすくなる。
【0039】
【発明の実施の形態】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第1の実施形態について説明する。図1は本実施形態に係るESD保護素子(静電気放電保護素子)を示す平面図であり、図2は図1に示すA−A’線による断面図であり、図3はこのESD保護素子の等価回路図である。本実施形態に係るESD保護素子は、外部から印加される静電気放電から内部回路を保護するオンチップ型保護素子である。
【0040】
図1及び図2に示すように、本実施形態に係るESD保護素子においては、P+基板1が設けられており、このP+基板1上にはエピタキシャル層2が形成されている。エピタキシャル層2の表層にはNウエル4が形成されており、このNウエル4と接し、Nウエル4を囲むようにPウエル3が形成されている。また、Pウエル3の表面にはP+拡散領域6、N+拡散領域7及びP+拡散領域10が形成され、Nウエル4の表面にはP+拡散領域8並びに2ヶ所のN+拡散領域9a及び9bが形成されている。
【0041】
図1に示すように、P+基板1の表面に垂直な方向から見て、P+拡散領域6、N+拡散領域7、P+拡散領域8及びP+拡散領域10はこの順に一列に配置されている。P+拡散領域6、N+拡散領域7、P+拡散領域8及びP+拡散領域10(拡散領域6、7、8、10)の形状は矩形であり、その長手方向は全て前記拡散領域6、7、8、10の配列方向に直交する方向となっている。即ち、拡散領域6、7、8、10は相互に平行に配置されている。また、拡散領域6、7、8、10の長手方向における長さは相互に等しくなっている。
【0042】
また、2ヶ所のN+拡散領域9a及び9b(以下、総称してN+拡散領域9ともいう)の形状は矩形であり、拡散領域6、7、8、10の長手方向におけるN+拡散領域9a及び9bの合計の長さは、P+拡散領域8の長手方向の長さよりも短くなっている。そして、N+拡散領域9aは、P+拡散領域8の長手方向の一端部8aと、この一端部8a側に位置するP+拡散領域10の一端部10aとの間に配置されており、N+拡散領域9bは、P+拡散領域8の長手方向の他端部8bと、この他端部8b側に位置するP+拡散領域10の他端部10bとの間に配置されている。また、N+拡散領域9a及び9bはNウエル4の角部に配置されている。
【0043】
これにより、P+拡散領域8の両端部分8a及び8bは、夫々N+拡散領域9a及び9bにより近い部分となり、P+拡散領域8の中央部分8cは、部分8a及び8bよりもN+拡散領域9から遠い部分となる。即ち、部分8cは部分8a及び8bと比較して、N+拡散領域9からの距離が実効的に長くなっており、P+拡散領域8とN+拡散領域9との間の距離は、P+拡散領域8の長手方向において不均一になっている。これにより、部分8cとN+拡散領域9との間の抵抗値は、部分8a及び8bとN+拡散領域9との間の抵抗値よりも大きくなっている。
【0044】
そして、P+拡散領域6、N+拡散領域7、P+拡散領域8、N+拡散領域9a及び9b並びにP+拡散領域10は、相互に離間して配置されている。また、エピタキシャル層2の表面における前記各拡散領域以外の領域には、素子分離領域11が形成されている。
【0045】
図2及び図3に示すように、P+拡散領域8、Nウエル4、P+基板1により縦型PNPバイポーラトランジスタ14が形成されており、Nウエル4、Pウエル3、N+拡散領域7により横型NPNバイポーラトランジスタ15が形成されている。また、Pウエル3はエピタキシャル層2を介してP+基板1に接続されている。このため、縦型PNPバイポーラトランジスタ14のベース(Nウエル4)と横型NPNバイポーラトランジスタ15のコレクタ(Nウエル4)とが共通で、縦型PNPバイポーラトランジスタ14のエミッタ(P+基板1)と横型NPNバイポーラトランジスタ15のベース(Pウエル3)とが相互に接続されている。即ち、縦型PNPバイポーラトランジスタ14と横型NPNバイポーラトランジスタ15とは相互に入れ子になっている。更に、P+拡散領域8、Nウエル4、Pウエル3、N+拡散領域7によりPNPNサイリスタが形成されており、P+拡散領域8はこのサイリスタのアノード、N+拡散領域7はこのサイリスタのカソードとなっている。また、N+拡散領域9はNウエルコンタクトである。
【0046】
また、入力パッド12が、保護対象となる内部回路(図示せず)、アノードであるP+拡散領域8、ウエルコンタクトであるN+拡散領域9及びトリガ回路13に接続されている。即ち、アノードとウエルコンタクトとはショートして入力パッド12に接続されている。また、トリガ回路13はトリガタップであるP+拡散領域6に接続されている。更に、カソードであるN+拡散領域7はグラウンドパッド16に接続されており、P+基板1もP+拡散領域10を介してグラウンドに接続されている。トリガ回路13は例えばPNダイオードから構成されている。なお、保護対象となる内部回路は、例えばCMOSLSIである。
【0047】
上述のP+拡散領域6とトリガ回路13との間、N+拡散領域7とグラウンドパッド16との間、P+拡散領域8及びN+拡散領域9と入力パッド12及びトリガ回路13との間、P+拡散領域10とグラウンドとの間は、各拡散領域上に設けられた複数のコンタクトホール(図示せず)を介して接続されている。そして、前記各拡散領域の表面には、シリサイドが形成されている。これは、後述する他の実施形態においても同様である。
【0048】
次に、本実施形態に係るESD保護素子の動作について説明する。図1乃至図3に示すように、本実施形態のESD保護素子においては、静電気放電により正のサージ電流が外部から入力パッド12に入力されると、トリガ回路13がオン状態になり、電流をトリガタップであるP+拡散領域6に流す。これにより、Pウエル3とN+拡散領域7とからなるPNダイオードに電流が流れ、N+拡散領域7の底面の電位が上昇する。このとき、N+拡散領域7から放出される電子電流は、N+拡散領域7の長手方向で均一である。そして、この電子電流の一部は前記PNダイオードに流れ、残りは横型バイポーラトランジスタ15を経由してNウエル4に流入し、ウエルコンタクトであるN+拡散領域9に吸収される。このとき、Nウエル4内を電流が流れることにより、Nウエル4内に、電流値(I)と抵抗値(R)の積(I×R)に相当する電位差が発生し、Nウエル4における縦型バイポーラトランジスタ14のベースとして機能する部分の電位が低くなる。これにより、縦形バイポーラトランジスタ14がラッチしてオン状態となり、縦形バイポーラトランジスタ14のコレクタ(P+拡散領域8)−エミッタ(P+基板1)間に電流が流れる。
【0049】
このとき、P+拡散領域8の中央部分に相当する部分8cとN+拡散領域9との間の距離は、P+拡散領域8の両端部分に相当する部分8a及び8bとN+拡散領域9との間の距離よりも大きいため、部分8cとN+拡散領域9との間のウエル抵抗が、部分8aとN+拡散領域9aとの間のウエル抵抗及び部分8bとN+拡散領域9bとの間のウエル抵抗よりも大きくなり、部分8cとN+拡散領域9との間の電位差が、部分8a及び8bとN+拡散領域9との間の電位差よりも大きくなる。このため、部分8cにおいて縦形バイポーラトランジスタ14がラッチしやすくなる。この結果、サイリスタのターンオン速度が向上する。なお、このとき、縦形バイポーラトランジスタ14を流れる電流分布は不均一になる。
【0050】
そして、縦形バイポーラトランジスタ14に電流が流れて、P+基板1に電流を供給することにより、基板電位が上昇する。この結果、P+基板1に接続されているPウエル3(横型バイポーラトランジスタ15のベース)の電位が上昇し、横形バイポーラトランジスタ15を更に導通させる。そして、これにより、縦型バイポーラトランジスタ14が更に導通する。この結果、縦型バイポーラトランジスタ14及び横型バイポーラトランジスタ15において正のフィードバックが起こり、P+拡散領域8(アノード)−Nウエル4−Pウエル3−N+拡散領域7(カソード)からなるサイリスタに低抵抗な電流経路が形成される。
【0051】
上述の如く、本実施形態においては、N+拡散領域9の形状を小さくして2ヶ所に形成し、P+拡散領域8(アノード)とN+拡散領域9(Nウエルコンタクト)との間の距離を不均一にすることにより、N+拡散領域9との間の実効的な距離がより大きい部分8cを設けている。これにより、部分8cとN+拡散領域9との間の電位差が大きくなり、縦形バイポーラトランジスタ14がラッチしやすくなり、P+拡散領域8、Nウエル4、Pウエル3、N+拡散領域7により形成されるPNPNサイリスタのターンオン速度が向上する。この結果、外部から静電気放電が入力パッド12に印加された場合に、前記サイリスタが速やかにターンオンしてこの静電気放電を外部に逃がすことができ、内部回路を確実に保護することができる。また、本実施形態のESD保護素子は、内部回路の入力端子又は電源端子のいずれにも接続することができ、入力端子から流入する静電気放電又は電源端子から流入する静電気放電のいずれからも内部回路を保護することができる。
【0052】
従来、本実施形態のように、サイリスタ型ESD保護素子の構造に関して、平面的な拡散領域の配置が最適化されていなかったのは、前述のMOSFET型ESD保護素子の場合からの類推で、サイリスタの幅方向に均一に電流を流した方が、素子自身が破壊される破壊電流が高くなるので、保護性能が高くなるとの考えが一般的であったためである。このため、本発明のように積極的に電極配置を不均一にする方法は検討されていなかったためである。しかし、本発明においては、サイリスタに関しては、破壊電流を高くするよりも、ターンオンのスピードを向上させることが重要であると考え、サイリスタ型ESD保護素子の構造を、破壊電流よりもターンオンのスピードを優先して考えた構造とした。これにより、従来よりも保護性能が高いサイリスタ型ESD保護素子を得ることができた。
【0053】
例えば、従来の技術の項で説明した特許文献2(特開平09−107074号公報)及び特許文献5(米国特許出願公開第2002/0153571号明細書)に記載のESD保護素子においては、本実施形態のESD保護素子のように、アノードとNウエルコンタクトとの間の抵抗値を不均一にして、この抵抗値がトリガ電流が流れる経路において最大となるようにしていないため、ターンオン速度が低いものとなる。また、特に、特許文献5に記載のESD保護素子においては、サイリスタの基板電極とNウエルの電位を固定する電極とが相互に対向する位置に配置されているため、カソード及びトリガ用P+タップ(これは基板電位を固定する電極を兼ねている)により形成されるトリガ用PNダイオードからの電子電流が直接Nウエルコンタクトに流入してしまい、トリガ電流が極めて高くなる。これに対して、本実施形態のESD保護素子においては、上記各電極の配置を工夫することにより、トリガ電流が基板に流入し、このトリガ電流によりサイリスタがターンオンするため、トリガ電流を低くすることができる。
【0054】
なお、サイリスタの保持電圧及び抵抗値が、Nウエル4の抵抗値に依存する場合、P+拡散領域8とN+拡散領域9との間におけるNウエル4において、抵抗値が高い部分では保持電圧が低くなり、電流値が保持状態の電流値に近い場合には、電流分布が幅方向で不均一になり、サイリスタの幅方向中央部分で電流が多くなる。しかし、サイリスタが動作する高電流領域では、アノード(P+拡散領域8)とカソード(N+拡散領域7)との間の領域の全領域にわたってPN接合が順バイアスされている。このため、電子電流及びホール電流の双方において、直接アノード又はカソードに流入する割合が多くなるため、電流は比較的均一になっている。従って、Nウエル抵抗及び基板抵抗の不均一性に起因して破壊電流が低下する可能性は低い。なお、このESD保護素子内を高電流が流れる場合には、電流が流れる部分(例えば中央部分)の抵抗を高くすれば、電流の不均一を補正できる。
【0055】
また、本実施形態に係るESD保護素子において、アノード(P+拡散領域8)とカソード(N+拡散領域7)との間の抵抗値を幅方向において均一化するために、P+拡散領域8及びN+拡散領域7の表面にシリサイドが形成されないシリサイドブロック領域を設けてもよい。これにより、シリサイドブロック領域においては抵抗が大きくなり、抵抗値の均一化を図ることができる。但し、前述の如く、Nウエル抵抗及び基板抵抗の不均一性に起因して破壊電流が低下する可能性は低いため、このシリサイドブロック領域は必ずしも必要でない。
【0056】
次に、本発明の第2の実施形態について説明する。図4は本実施形態に係るESD保護素子を示す平面図である。図4に示す本実施形態の構成要素のうち、前述の第1の実施形態における構成要素と同じものには同じ符号を付し、その詳細な説明を省略する。なお、P+拡散領域10は図示を省略されている。
【0057】
図4に示すように、本実施形態においては、アノードとして、前述の第1の実施形態におけるP+拡散領域8(図1参照)の替わりに、P+拡散領域18が設けられている。P+拡散領域18においては、その幅方向両端部に相当する部分18a及び18b、並びに部分18aと18bとの間に位置する中央部分18cの他に、部分18cから拡散領域6、7、18の配列方向に沿ってN+拡散領域9aと9bとの間の領域に延出した延出部分18dが設けられている。本実施形態のESD保護素子における上記以外の構成は、前述の第1の実施形態に係るESD保護素子の構成と同じである。
【0058】
本実施形態においては、前述の第1の実施形態と比較して、アノード(P+拡散領域18)の形状を大きくしているため、基板電流を増大させることができる。本実施形態における上記以外の効果は、前述の第1の実施形態と同様である。
【0059】
次に、本発明の第3の実施形態について説明する。図5は本実施形態に係るESD保護素子を示す平面図である。本実施形態は、前述の第2の実施形態に、従来例2において示した技術を組み合わせた例である。図5に示す本実施形態の構成要素のうち、前述の第2の実施形態における構成要素と同じものには同じ符号を付し、その詳細な説明を省略する。なお、P+拡散領域10は図示を省略されている。
【0060】
図5に示すように、本実施形態のESD保護素子においては、カソードとして、前述の第1及び第2の実施形態におけるN+拡散領域7(図4参照)の替わりに、2ヶ所に分割されたN+拡散領域17a及び17bが設けられている。また、トリガタップとして、前述の第1及び第2の実施形態におけるP+拡散領域6(図4参照)の替わりに、P+拡散領域26が設けられている。P+拡散領域26においては、前述の第1及び第2の実施形態におけるP+拡散領域6と同じ形状を持ち同じ位置に形成された矩形部分26aと、この矩形部分26aの中央部から延出しN+拡散領域17aと17bとの間に配置された延出部分26bとが設けられている。本実施形態のESD保護素子における上記以外の構成は、前述の第2の実施形態に係るESD保護素子の構成と同じである。
【0061】
本実施形態においては、主としてカソードであるN+拡散領域17aと17bとの間に配置されたP+拡散領域26の延出部分26bから電子電流が発生するため、Nウエルコンタクト(N+拡散領域9)までの電流経路の抵抗値を大きくすることができる。即ち、前述の第2の実施形態と従来例2とを組み合わせることにより、前述の第1及び第2の実施形態よりも高い保護効果を得ることができる。
【0062】
次に、本発明の第4の実施形態について説明する。図6は本実施形態に係るESD保護素子を示す平面図である。図6に示す本実施形態の構成要素のうち、前述の第1の実施形態における構成要素と同じものには同じ符号を付し、その詳細な説明を省略する。なお、P+拡散領域10は図示を省略されている。
【0063】
図6に示すように、本実施形態のESD保護素子においては、カソードであるN+拡散領域7が、トリガタップであるP+拡散領域6を囲むように配置されている。また、Nウエル4がN+拡散領域7を囲むように配置されている。Nウエル4の形状は長方形の枠形状である。また、アノードであるP+拡散領域8が夫々枠状のNウエル4の4辺に1ヶ所ずつ、合計4ヶ所に配置されている。各P+拡散領域8の形状は矩形であり、その長手方向はNウエル4の各辺が延びる方向と同じである。各P+拡散領域8は、P+拡散領域6と共にN+拡散領域7を挟む位置に配置されている。また、Nウエル4の角部に、夫々ウエルコンタクトであるN+拡散領域9が形成されている。即ち、N+拡散領域9は4ヶ所に配置されている。本実施形態のESD保護素子における上記以外の構成は、前述の第1の実施形態に係るESD保護素子の構成と同じである。
【0064】
本実施形態においては、基板電流供給源であるNウエル4を、P+拡散領域6及びN+拡散領域7の周囲を囲むように配置することにより、サイリスタが形成される領域全体の基板電位を効率的に上昇させることができる。これにより、ESD保護素子の保護性能がより一層向上する。本実施形態は、入力保護において、Nウエルコンタクト及びカソードを同じ入力ラインに接続する場合に特に有効である。
【0065】
次に、本発明の第5の実施形態について説明する。図7は本実施形態に係るESD保護素子を示す平面図である。本実施形態に係るESD保護素子のサイリスタは、高電流トリガサイリスタに関するものである。本実施形態のサイリスタは、前述の第1乃至第4の実施形態のサイリスタとは異なり、アノード(P+拡散領域28)を、サイリスタの幅方向に延びる基部と、この基部からサイリスタにおける電流が流れる方向に延出した複数の先端部とを備えた櫛状形状として、その先端部間にウエルコンタクト(N+拡散領域29)を配置している。また、アノード−ウエルコンタクト間にはSTIを形成せずに、両不純物拡散領域間の分離は、フォトレジスト工程においてその間隔を調整することにより行っている。
【0066】
本実施形態においては、アノード及びウエルコンタクトを上述のような配置とすることにより、アノード(P+拡散領域28)の面積が、ウエルコンタクト(N+拡散領域29)の面積と比較して大きくなっている。また、STIを形成していないので、アノード−ウエルコンタクト間の抵抗を低くできる。これらの効果から、実効的なウエル抵抗が極めて低くなって、トリガ電流を大きくできるので、基板ノイズ等の影響でLSI動作時にサイリスタがラッチしてしまう危険性を低減できる。
【0067】
なお、本実施形態においては、STIを形成せずにウエル抵抗を低減する例を示したが、Nウエルコンタクト(N+拡散領域29)とアノード(P+拡散領域28)とを分離する必要がある場合等においては、両者の間にSTIを設けて素子分離を行うことが必要となる場合もある。また、本実施形態においてはウエル抵抗を低減したが、サイリスタにおける基板抵抗を低減してもよい。
【0068】
次に、本発明の第6の実施形態について説明する。図8は本実施形態に係るESD保護素子(静電気放電保護素子)を示す平面図である。本実施形態のESD保護素子には、保持電流制御型SCRが組み込まれている。図8に示すように、本実施形態のESD保護素子においては、2個の単位セル31が対になっている。そして、P−シリコン基板(図示せず)上にエピタキシャルシリコン層(図示せず)が形成された高抵抗基板の表面に、Nウエル4が形成されている。高抵抗基板の表面に垂直な方向(以下、垂直方向という)から見て、Nウエル4の形状は矩形である。また、Nウエル4を囲むようにPウエル3が形成されている。
【0069】
そして、Pウエル3の表面において、トリガタップであるP+拡散領域36が形成されている。P+拡散領域36は各単位セル31に1ヶ所配置されている。また、このP+拡散領域36を挟むように2ヶ所のN+拡散領域37が形成されている。このN+拡散領域37はカソードである。更に、Pウエル3の表面には、垂直方向から見て、P+拡散領域36及びN+拡散領域37を囲むようなE字形状に、基板電位制御電極であるP+拡散領域40が形成されている。即ち、P+拡散領域40には2ヶ所の凹部が形成されており、各凹部には1ヶ所のP+拡散領域36及びこれを挟む2ヶ所のN+拡散領域37が配置されている。更にまた、P+拡散領域40はポリシリコンからなる外部抵抗素子41を介して、接地電極に接続されている。なお、トリガ回路13はトリガタップであるP+拡散領域36に接続されると共に、外部抵抗素子41を介して接地電極に接続されている。外部抵抗素子41には電極41a、41b、41cがこの順番に相互に離隔して設けられており、電極41aがトリガ回路13及びトリガタップ(P+拡散領域36)に接続され、電極41bは基板電位制御電極(P+拡散領域40)に接続されており、電極41cは接地電極に接続されている。
【0070】
また、Nウエル4の表面においては、前述の1ヶ所のP+拡散領域36及びこれを挟む2ヶ所のN+拡散領域37からなる領域に対向するように、アノードであるP+拡散領域38が2ヶ所設けられている。更に、Nウエル4の表面においては、このP+拡散領域38を囲むように、垂直方向から見てE字形状のN+拡散領域39が形成されている。このN+拡散領域39はNウエルコンタクトである。即ち、N+拡散領域39には2ヶ所の凹部が形成されており、この凹部はP+拡散領域40の凹部に対向して配置されており、その内部に各1ヶ所のP+拡散領域38が配置されている。なお、Pウエル3及びNウエル4の表面における前記各拡散領域以外の領域は、素子分離領域11となっている。本実施形態に係るESD保護素子の動作は、前述の第1の実施形態と同様である。
【0071】
本実施形態のESD保護素子においては、アノード(P+拡散領域38)の近傍にこれを囲むようにNウエルコンタクト(N+拡散領域39)が配置されているため、Nウエル抵抗を低くすることができる。例えば、図8に示すアノード(P+拡散領域38)の幅Wを、奥行きLの2倍程度とすれば、実効的なNウエル抵抗は従来のESD保護素子の半分程度となる。また、特に、アノード(P+拡散領域38)の端部38aにおいては、矩形状のP+拡散領域38の相互に隣接する2辺がNウエルコンタクト(N+拡散領域39)に対向しているため、アノード(P+拡散領域38)の中央部38bと比較して、Nウエルコンタクト(N+拡散領域39)との間の抵抗値がより一層低くなる。また、カソード(N+拡散領域37)も、その2辺がE字形状のP+拡散領域40と対向しているため、P+拡散領域40との間の抵抗値(基板抵抗)を低くできる。この結果、ESD保護素子のノイズに対する耐性を向上させることができる。
【0072】
本実施形態に係るESD保護素子は高抵抗基板上に形成されているが、上述の如く、Nウエル抵抗及び基板抵抗が低くなるようなレイアウトを採用しているため、前述の従来例において説明したP+基板(低抵抗基板)上のESD保護素子と同様の問題点、即ち、SCRが動作しにくいという問題点がある。
【0073】
そこで、本実施形態においても、前述の第1乃至第5の実施形態と同様に、サイリスタのターンオン速度を向上させている。即ち、静電気放電により正のサージ電流がトリガ回路13に印加されると、トリガ回路13に電流が流れてトリガタップであるP+拡散領域36の電位が上昇する。これにより、このトリガタップ(P+拡散領域36)とその両側に配置されたカソード(N+拡散領域37)との間のPNダイオードが導通する。この結果、このPNダイオードに流れる電子電流の一部がNウエルコンタクト(N+拡散領域39)に吸収されるが、このとき、アノード(P+拡散領域38)において、Nウエルコンタクト(N+拡散領域39)との間の抵抗値が最も高い中央部38bの電位が端部38aの電位よりも高くなり、中央部38bにおいて、(P+拡散領域38−Nウエル4−P型基板)により形成される縦型PNPバイポーラトランジスタがオンする。このようにして、効果的にアノードとNウエルとの間のPNダイオードを導通させることができ、結果として、トリガ電流を小さくでき、高速にオン状態にすることができる。
【0074】
また、本実施形態においては、トリガタップ(P+拡散領域36)と基板電位制御用電極(P+拡散領域40)とが外部抵抗素子41を介して接続されている。このため、Pウエル3の抵抗値が高い場合においても、トリガ回路13が電流を供給し始める電圧が高くなりすぎることを防止できる。但し、トリガタップと基板電位制御用電極との間の抵抗値によっては、この外部抵抗素子41は必ずしも必要でない場合もある。
【0075】
なお、本実施形態においては、保持電流は基板電位制御用電極であるP+拡散領域40と接地電極との間に接続した外部抵抗素子41の抵抗値を調整することにより、所望の値に制御できる。本実施形態における上記以外の効果は、前述の第1の実施形態と同様である。
【0076】
次に、第6の実施形態の変形例について説明する。図9は本変形例に係るESD保護素子を示す平面図である。本変形例は、前述の第6の実施形態と比較して、アノードであるP+拡散領域38におけるカソード(N+拡散領域37)の反対側の端縁に凹部38cが形成されており、この凹部38c内に延出するように、NウエルコンタクトであるN+拡散領域39に延出部分39aが形成されている点が異なっている。本変形例における上記以外の構成は、前述の第6の実施形態と同様である。本変形例においては、このような構成とすることにより、Nウエル抵抗をより一層低減し、ノイズ耐性を向上させている。
【0077】
次に、本発明の第7の実施形態について説明する。図10は本実施形態に係るESD保護素子を示す平面図である。図10に示すように、本実施形態に係るESD保護素子においては、単位セル31毎に1ヶ所のNウエル4が矩形状に形成されており、Nウエル4の周囲にはPウエル3が形成されており、Pウエル3の表面におけるNウエル4間には、トリガタップである矩形のP+拡散領域46が形成されている。トリガタップ(P+拡散領域46)はトリガ回路13に共通接続されていると共に、ポリシリコンからなる外部抵抗素子41に接続されている。
【0078】
また、Nウエル4内に各1ヶ所のT字形状のNウエルコンタクトであるN+拡散領域49が形成されており、Nウエル4内におけるN+拡散領域49が形成されていない領域には、2ヶ所に矩形のP+拡散領域48が形成されており、アノードとなっている。このとき、矩形のP+拡散領域48における相互に隣接する2辺がT字形状のN+拡散領域49に対向し、他の1辺はトリガタップ(P+拡散領域46)に対向し、更に他の1辺は後述するカソードに対向するように、P+拡散領域48が配置されている。
【0079】
更に、Pウエル3の表面において、Nウエル4の配列方向に延びるP+拡散領域50が形成されている。このP+拡散領域50は外部抵抗素子41を介して、接地電極に接続されている。P+拡散領域50におけるNウエル4に対向する側の辺からは、延出部分50a及び延出部分50bが交互に延出されている。延出部分50aは延出部分50bよりも延出長さが長くなっている。延出部分50aはT字形状のN+拡散領域49の軸部分に対向する位置に配置されている。そして、延出部分50a間には夫々、延出部分50bを囲むように、コ字形状のN+拡散領域47が形成されており、カソードとなっている。
【0080】
本実施形態においては、ESD保護素子のレイアウトを上述の如く構成することにより、基板抵抗を低くすることができる。これにより、ESD保護素子のノイズ耐性を向上させることができる。また、基板抵抗を低減すればサイリスタがターンオンしにくくなるが、アノード(P+拡散領域48)におけるNウエルコンタクト(N+拡散領域49)から最も遠い角部48aにおいて電位が上昇し、トリガがかかりやすくなる。
【0081】
次に、本発明の第8の実施形態について説明する。図11は本実施形態に係るESD保護素子を示す平面図である。図11に示すように、本実施形態のESD保護素子においては、前述の第6の実施形態(図8参照)と比較して、アノードとして、P+拡散領域38の替わりに、2つに分割されたP+拡散領域58が形成されており、P+拡散領域58間にトリガタップであるN+拡散領域61が形成されている。また、図8に示すトリガタップであるP+拡散領域36は形成されておらず、P+拡散領域40の各凹部に1ヶ所のカソード(N+拡散領域57)が形成されている。更に、前述の第6の実施形態における外部抵抗素子41(図8参照)の替わりに、基板電位制御用電極(P+拡散領域40)と接地電極との間に外部抵抗素子42が接続されており、トリガ回路13及びトリガタップ(N+拡散領域61)と入力パッド12との間に外部抵抗素子43が接続されている。本実施形態における上記以外の構成は、前述の第6の実施形態と同様である。
【0082】
本実施形態のESD保護素子においては、トリガタップ(N+拡散領域61)を、アノードを分割した間に配置しており、アノード(P+拡散領域58)の2辺及びカソード(N+拡散領域57)の3辺が、夫々基準電位を決める電極領域(N+拡散領域39及びP+拡散領域40)に対向している。これにより、Nウエル4中のPNダイオードから流れるホール電流が、カソード(N+拡散領域57)における抵抗が高い領域を通過して、基板電位制御用電極であるP+拡散領域40に流れて、電位上昇が生じる。これにより、サイリスタが高速にターンオンする。本実施形態における上記以外の効果は、前述の第6の実施形態と同様である。
【0083】
上述の如く、第6乃至第8の実施形態においては、Nウエル抵抗を低減するために、Nウエルコンタクトとトリガタップとの位置関係を工夫している。この結果、ノイズ耐性を向上させることができる。これにより、サイリスタにトリガがかかりにくくなるが、本発明においては、電子電流が、アノードにおける抵抗が高い領域を通過するか、又は、アノード下部を確実に通過するようなレイアウトとすることにより、トリガが高速にかかるようにしている。
【0084】
なお、前述の各実施形態においては、各拡散領域間に素子分離領域を設ける例を示したが、素子分離領域は省略してもよい。これにより、ウエル抵抗をより一層低減することができる。
【0085】
【発明の効果】
以上詳述したように、本発明によれば、アノードである第2の第1導電型拡散領域における第2の部分とウエルコンタクトである第2の第2導電型拡散領域との間の距離を、第2の第1導電型拡散領域の第1の部分と第2の第2導電型拡散領域との間の距離よりも大きくすることにより、縦形バイポーラトランジスタをラッチしやすくし、サイリスタのターンオン速度を向上させることができる。これにより、内部回路をより確実に保護することが可能な静電気放電保護素子を得ることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係るESD保護素子を示す平面図である。
【図2】図1に示すA−A’線による断面図である。
【図3】本実施形態のESD保護素子の等価回路図である。
【図4】本発明の第2の実施形態に係るESD保護素子を示す平面図である。
【図5】本発明の第3の実施形態に係るESD保護素子を示す平面図である。
【図6】本発明の第4の実施形態に係るESD保護素子を示す平面図である。
【図7】本発明の第5の実施形態に係るESD保護素子を示す平面図である。
【図8】本発明の第6の実施形態に係るESD保護素子を示す平面図である。
【図9】本第6の実施形態の変形例に係るESD保護素子を示す平面図である。
【図10】本発明の第7の実施形態に係るESD保護素子を示す平面図である。
【図11】本発明の第8の実施形態に係るESD保護素子を示す平面図である。
【図12】従来例1のESD保護素子を示す平面図である。
【図13】図12に示すB−B’線による断面図である。
【図14】この従来のESD保護素子の等価回路図である。
【図15】従来例2のサイリスタ型ESD保護素子を示す平面図である。
【図16】従来例3のサイリスタ型ESD保護素子を示す断面図である。
【符号の説明】
1;P+基板
2;エピタキシャル層
3;Pウエル
4;Nウエル
6、26、36、46;P+拡散領域(トリガタップ)
7、17a、17b、37、47、57;N+拡散領域(カソード)
8、18、28、38、48、58;P+拡散領域(アノード)
9、9a、9b、29、39、49;N+拡散領域(Nウエルコンタクト)
10、40、50;P+拡散領域(基板電位制御電極)
11;素子分離領域
12;入力パッド
13;トリガ回路
14;縦型PNPバイポーラトランジスタ
15;横型NPNバイポーラトランジスタ
16;グラウンドパッド
17a、17b;N+拡散領域
18;P+拡散領域
18a、18b、18c、18d;部分
26;P+拡散領域
26a;矩形部分
26b;延出部分
31;単位セル
38a;端部
38b;中央部
38c;凹部
39a;延出部分
41、42、43;外部抵抗素子
41a、41b、41c;電極
48a;角部
50a、50b;延出部分
61;N+拡散領域(トリガタップ)
101;P+基板
102;エピタキシャル層
103;Pウエル
104;Nウエル
106、108、110;P+拡散領域
107、109;N+拡散領域
111;素子分離領域
112;入力パッド
113;トリガ回路
114;縦型PNPバイポーラトランジスタ
115;横型NPNバイポーラトランジスタ
116;グラウンドパッド
117;電源配線
W;アノード(P+拡散領域38)の幅
L;アノード(P+拡散領域38)の奥行き
Claims (16)
- 外部から印加される静電気放電から内部回路を保護する静電気放電保護素子において、外部及び前記内部回路に接続された入力パッドと、この入力パッドに接続されこの入力パッドから印加される電圧が所定の値を超えると電流が流れるトリガ回路と、第1導電型半導体基板と、この第1導電型半導体基板の表面に形成された第2導電型ウエルと、前記第1導電型半導体基板の表面における前記第2導電型ウエル以外の領域に形成され前記トリガ回路に接続された第1の第1導電型拡散領域と、前記第1導電型半導体基板の表面における前記第2導電型ウエル及び前記第1の第1導電型拡散領域の双方から離間して形成され基準電位電極に接続された第1の第2導電型拡散領域と、前記第2導電型ウエルの表面に形成され前記入力パッドに接続された第2の第1導電型拡散領域と、前記第2導電型ウエルの表面に形成され前記入力パッドに接続された第2の第2導電型拡散領域と、を有し、前記第2の第1導電型拡散領域と前記第2の第2導電型拡散領域との間の距離は、前記第2の第1導電型拡散領域から前記第2の第2導電型拡散領域に向かう方向に直交する第1の方向において不均一であることを特徴とする静電気放電保護素子。
- 前記第2の第2導電型拡散領域は前記第1の第2導電型拡散領域と共に前記第2の第1導電型拡散領域を挟む位置に形成されており、前記第2の第2導電型拡散領域における前記第1の方向の長さが、前記第2の第1導電型拡散領域における前記第1の方向の長さよりも短いことを特徴とする請求項1に記載の静電気放電保護素子。
- 前記第2の第2導電型拡散領域が2以上形成されていることを特徴とする請求項1又は2に記載の静電気放電保護素子。
- 前記第1の第2導電型拡散領域及び前記第2の第2導電型拡散領域のうち一方の領域の形状が矩形であり、この一方の領域の少なくとも2辺が、他方の領域に対向していることを特徴とする請求項1乃至3のいずれか1項に記載の静電気放電保護素子。
- 前記第2の第1導電型拡散領域が、前記第1の第2導電型拡散領域と前記第2の第2導電型拡散領域との間に配置された本体部分と、この本体部分から前記第2の第2導電型拡散領域に向かう方向に延出した延出部分と、を有することを特徴とする請求項1乃至4のいずれか1項に記載の静電気放電保護素子。
- 前記第2の第1導電型拡散領域が、前記第1の方向に延びる基部と、この基部から前記第1の方向に直交する第2の方向に延出した複数の先端部とを有する櫛状形状であり、前記第2の第2導電型領域が、前記先端部間に配置されていることを特徴とする請求項1乃至4のいずれか1項に記載の静電気放電保護素子。
- 前記第2の第2導電型拡散領域が、前記第1の方向に延びる基部と、この基部から前記第1の方向に直交する第2の方向に延出した複数の先端部とを有する櫛状形状であり、前記第2の第1導電型領域が、前記先端部間に配置されていることを特徴とする請求項1乃至4のいずれか1項に記載の静電気放電保護素子。
- 前記第1の第2導電型拡散領域が2以上形成されており、前記第1の第1導電型拡散領域の少なくとも一部分が2の前記第1の第2導電型拡散領域の間に配置されていることを特徴とする請求項1乃至7のいずれか1項に記載の静電気放電保護素子。
- 前記第1の第2導電型拡散領域が前記第1の第1導電型拡散領域を囲むように形成されており、前記第2導電型ウエルが前記第1の第2導電型拡散領域を囲むように形成されており、前記第2の第1導電型拡散領域が前記第1の第1導電型拡散領域と共に前記第1の第2導電型拡散領域を挟む位置に形成されていることを特徴とする請求項1乃至4のいずれか1項に記載の静電気放電保護素子。
- 前記第1導電型半導体基板の表面における前記第2導電型ウエル以外の領域に第1導電型ウエルが形成されており、前記第1の第1導電型拡散領域及び第1の第2導電型拡散領域は前記第1導電型ウエルの表面に形成されていることを特徴とする請求項1乃至9のいずれか1項に記載の静電気放電保護素子。
- 前記第1導電型半導体基板の表面における前記第2導電型ウエル以外の領域に一定電位が印加される第3の第1導電型拡散領域が形成されていることを特徴とする請求項1乃至10のいずれか1項に記載の静電気放電保護素子。
- 前記第3の第1導電型拡散領域が前記第2の第2導電型拡散領域の少なくとも2辺に対向するように配置されていることを特徴とする請求項11に記載の静電気放電保護素子。
- 前記第3の第1導電型拡散領域は外部抵抗素子を介して前記一定電位が印加されることを特徴とする請求項11又は12に記載の静電気放電保護素子。
- 前記第1の第1導電型拡散領域、前記第1の第2導電型拡散領域、前記第2の第1導電型拡散領域及び前記第2の第2導電型拡散領域がこの順に配列されていることを特徴とする請求項1乃至13のいずれか1項に記載の静電気放電保護素子。
- 前記第1導電型がP型であり、前記第2導電型がN型であることを特徴とする請求項1乃至14のいずれか1項に記載の静電気放電保護素子。
- 前記基準電位電極が接地電極であることを特徴とする請求項1乃至15のいずれか1項に記載の静電気放電保護素子。
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