TWI574372B

TWI574372B - 靜電放電保護裝置及其應用

Info

Publication number: TWI574372B
Application number: TW105110415A
Authority: TW
Inventors: 王世鈺; 李明穎; 黃文聰
Original assignee: 旺宏電子股份有限公司
Priority date: 2016-03-31
Filing date: 2016-03-31
Publication date: 2017-03-11
Also published as: TW201735313A

Description

靜電放電保護裝置及其應用

本揭露書是有關於一種半導體積體電路及其應用。特別是有關於一種靜電放電(Electrostatic Discharge，ESD)保護裝置及其應用。

靜電放電係起因於短時間內(一般在100奈秒nanosecond之內)的高壓放電所引進的強大電流脈衝。積體電路及半導體元件對於靜電放電相當敏感。尤其是在元件安裝時，因為人類或機器碰觸接腳，常使強大電流脈衝通過積體電路，而導致元件失效。因此有需要提供積體電路有效的靜電放電保護裝置。

寄生矽控整流器(Silicon Controlled Rectifier，SCR)是一種晶片式(on-chip)的半導體靜電放電保護裝置，可在靜電放電發生(ESD zapping)時，藉由驟迴崩潰(snapback)開啟，將靜電放電電流傳導至地面，達到靜電放電的保護功能。由於，寄生矽控整流器具有關鍵尺寸小、電流的汲取/供應能力(current sinking/sourcing capacity)強、低導通阻抗(turn-on impedance)、低消耗功率(power dissipation)以及高散熱效率等特性。因此，是目前業界所廣為採用的靜電放電保護裝置之一。

然而，寄生矽控整流器具有相對於啟動電壓(trigger voltage)顯著較低的保持電壓(holding voltage)。例如，一般寄生矽控整流器的保持電壓低於3.6V。因此，寄生矽控整流器一旦在高壓操作(例如，操作電壓高於20V)時被啟動後，很容易在後續的一般操作中(例如，操作電壓約為2V時)發生電力過載(Electrical Overstress，EOS)或形成閂鎖(latch up)的風險。而為了防止寄生矽控整流器電力過載或閂鎖，一般會藉由增加陰極(cathode)和陽極(anode)之間的距離，來增加寄生矽控整流器的保持電壓。但此舉將使積體電路的整體佈局尺寸(lay-out size)無法降低，並不符合積體電路尺寸微縮的設計趨勢。

因此，有需要提供一種先進的靜電放電保護裝置及其應用，以改善習知技術所面臨的問題。

根據本說明書的一實施例提供一種靜電放電保護裝置包括：半導體基材、第一井區、第二井區、第一摻雜區、第二摻雜區、第三摻雜區以及第四摻雜區。第一井區和第二井區皆位於該半導體基材中；且第一井區具有第一電性，第二井區具有第二電性。第一摻雜區具有第二電性，且位於第一井區之中。第二摻雜區具有第一電性，至少一部分位於第一井區之中，且圍繞第一摻雜區。第三摻雜區具有第一電性，位於第二井區之中，鄰接第二摻雜區。第四摻雜區具有第二電性，位於第二井區之中，且鄰接第三摻雜區。其中第一摻雜區、第一井區和第二井區形成一個第一雙極電晶體寄生(Parasitic Bipolar Junction Transistor，BJT)電路；第三摻雜區、第一井區和第二井區形成一個第二雙極電晶體寄生電路；且第一雙極電晶體寄生電路和第二雙極電晶體寄生電路具有相異的多數載子(majority carrier)。

根據本說明書的另一實施例提供一種記憶體元件，此記憶體元件包含上述靜電放電保護裝置以及一個記憶胞陣列。此記憶胞陣列。與靜電放電保護裝置電性連接。

根據本說明書的又一實施例提供一種靜電放電保護方法，包含下述步驟：首先提供一個靜電放電保護裝置與一內部電路(internal circuit)電性連接。當靜電放電應力(ESD stress)施加於內部電路時，利用靜電放電保護裝置將靜電放電電流通過第一雙極電晶體寄生電路和第二雙極電晶體寄生電路導入地面。

根據上述實施例，本發明是在提供一種靜電放電保護裝置及其應用。此靜電放電保護裝置包括至少四個摻雜區，分別設置於兩個電性相反的摻雜井區之中，以分別形成一個PNP雙極電晶體寄生電路和一個NPN雙極電晶體寄生電路，進而構成一個寄生矽控整流器。其中，構成PNP(或NPN)雙極電晶體寄生電路的摻雜區，被位於相同井區中另一個具有不同電性的環狀摻雜區所包圍。且在一般操作時，施加於環狀摻雜區的電位實值大於等於(小於等於)施加於被包圍之摻雜區的電位。藉此可實值提高寄生矽控整流器的保持電壓，以防止寄生矽控整流器發生電力過載或形成閂鎖的風險。

20‧‧‧積體電路

21‧‧‧內部電路

23‧‧‧內部電路

100‧‧‧靜電放電保護裝置

101‧‧‧半導體基材

101a‧‧‧第一井區

101b‧‧‧第二井區

102‧‧‧第一摻雜區

103‧‧‧第二摻雜區

104‧‧‧第三摻雜區

105‧‧‧第四摻雜區

106‧‧‧第一電壓源

107‧‧‧第二電壓源

108‧‧‧PNP雙極電晶體寄生電路

109‧‧‧NPN雙極電晶體寄生電路

110‧‧‧寄生矽控整流器

111‧‧‧距離

112‧‧‧銲墊

113‧‧‧銲墊

301‧‧‧電壓-電流特性曲線

302‧‧‧電壓-電流特性曲線

400‧‧‧靜電放電保護裝置

401‧‧‧半導體基材

401a‧‧‧第一井區

401b‧‧‧第二井區

402‧‧‧第一摻雜區

403‧‧‧第二摻雜區

404‧‧‧第三摻雜區

405‧‧‧第四摻雜區

406‧‧‧第一電壓源

407‧‧‧第二電壓源

408‧‧‧PNP雙極電晶體寄生電路

409‧‧‧NPN雙極電晶體寄生電路

410‧‧‧寄生矽控整流器

412‧‧‧銲墊

413‧‧‧銲墊

500‧‧‧靜電放電保護裝置

503‧‧‧第二摻雜區

508‧‧‧PNP雙極電晶體寄生電路

509‧‧‧NPN雙極電晶體寄生電路

510‧‧‧寄生矽控整流器

511‧‧‧距離

600‧‧‧靜電放電保護裝置

601‧‧‧第五摻雜區

611‧‧‧距離

700‧‧‧靜電放電保護裝置

701‧‧‧第五摻雜區

708‧‧‧PNP雙極電晶體寄生電路

709‧‧‧NPN雙極電晶體寄生電路

710‧‧‧寄生矽控整流器

611‧‧‧距離

A1‧‧‧切線

R_P-Well‧‧‧電阻

R_N-Well‧‧‧電阻

GND‧‧‧接地(面)

A5、A6、A7‧‧‧切線

P-sub‧‧‧P型基材

為了對本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，特舉數個較佳實施例，並配合所附圖式，作詳細說明如下：第1A圖係根據本發明的一實施例所繪示之靜電放電保護裝置的結構上視圖；第1B圖係沿著第1A圖之切線A1所繪示的靜電放電保護裝置的結構剖面圖；第2圖係繪示一種使用第1A圖和第1B圖之靜電放電保護裝置之積體電路的電路佈局示意圖；第3圖係繪示第1A圖和第1B圖之靜電放電保護裝置的電壓-電流特性曲線圖；第4圖係繪示根據本說明書的另一實施例所繪示之靜電放電保護裝置的結構剖面圖；第5A圖係繪示根據本說明書的又一實施例所繪示之靜電放電保護裝置的結構上視圖；第5B圖係沿著第5A圖之切線A5所繪示的靜電放電保護裝置的結構剖面圖；第6A圖係繪示根據本說明書的又另一實施例所繪示之靜電放電保護裝置的結構上視圖；第6B圖係沿著第6A圖之切線A6所繪示的靜電放電保護裝置的結構剖面圖；第7A圖係繪示根據本說明書的再一實施例所繪示之靜電放電保護裝置的結構上視圖；以及第7B圖係沿著第7A圖之切線A7所繪示的靜電放電保護裝置的結構剖面圖。

本發明提供一種靜電放電保護裝置及其應用，可解決習知靜電放電保護裝置中寄生矽控整流器易發生電力過載或形成閂鎖的問題。為了對本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉數靜電放電保護裝置及其應用方法與元件作為較佳實施例，並配合所附圖式作詳細說明。

但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。

請參照第1A圖和第1B圖，第1A圖係根據本發明的一實施例所繪示之靜電放電保護裝置100的結構上視圖。第1B圖係沿著第1A圖之切線A1所繪示的靜電放電保護裝置100的結構剖面圖。靜電放電保護裝置100包括：半導體基材101、第一井區101a、第二井區101b、第一摻雜區102、第二摻雜區103、第三摻雜區104以及第四摻雜區105。

在本說明書的一些實施例之中，半導體基材101可以由任何適合的基礎半導體，例如結晶態之矽或鍺；化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化碘、砷化碘和/或銻化碘，或上述之組合所構成。在本實施例之中，半導體基材101較佳係一種多晶矽晶圓。半導體基材101中包括一個具有N型電性的第一井區101a(也以N-well表示之)以及一個具有P型電性的第二井區101b(也以P-well表示之)。

第一摻雜區102具有P型電性，位於第一井區101a之中，具有實值大於第一井區101a的摻雜濃度(也以P+表示之)。第二摻雜區103具有N型電性，位於第一井區101a之中；也具有實值大於第一井區101a的摻雜濃度(也以N+表示之)。另外在本實施例中，第二摻雜區103係一圍繞第一摻雜區102的環狀摻雜區。第一摻雜區102通過一個銲墊112連接至第一電壓源106；第二摻雜區103通過一個銲墊113連接至第二電壓源107；且在一般操作時(例如，操作電壓約為2V時)，第二電壓源107施加給第二摻雜區103的電壓值大於或等於第一電壓源106施加給第一摻雜區102的電壓值。在本說明書的一些實施例中，施加給第二摻雜區103的電壓值實質等於第一電壓源106施加給第一摻雜區102的電壓值。

第三摻雜區104具有N型電性，位於第二井區101b之中，鄰接第二摻雜區103；且具有實值大於第二井區101b的摻雜濃度(也以N+表示之)。第四摻雜區105具有P型電性，位於第二井區101b之中，鄰接第三摻雜區104；且具有實值大於第二井區101b的摻雜濃度(也以P+表示之)。其中，第三摻雜區104和第四摻雜區105都接地GND。

其中，第一摻雜區102、第一井區101a和第二井區101b形成一個具有P型多數載子(majority carrier)的PNP雙極電晶體寄生(Parasitic Bipolar Junction Transistor，BJT)電路108；第三摻雜區104、第一井區101a和第二井區101b形成一個具有N型多數載子的NPN雙極電晶體寄生電路109。PNP雙極電晶體寄生電路108的集極(collector)和NPN雙極電晶體寄生電路109的基極(base)以及第四摻雜區105連接；且PNP雙極電晶體寄生電路108的基極和NPN雙極電晶體寄生電路109的集極以及第二井區103連接，進而在半導體基材101中構成一個寄生矽控整流器110。

第一摻雜區102為寄生矽控整流器110的陽極(anode)；第三摻雜區104為寄生矽控整流器110的陰極(cathode)。在本說明書的一些實施例之中，寄生矽控整流器110的陽極(第一摻雜區102)和陰極(第三摻雜區104)之間的距離111實質介於3微米(μm)至7微米之間。在本實施例之中，寄生矽控整流器110的陽極(第一摻雜區102)和陰極(第三摻雜區104)之間的距離111實質上為5.5微米。

由於，形成於第一井區101a中之寄生矽控整流器110的陽極(具有P型電性之第一摻雜區102)被形成於第一井區101a中具有不同電性的摻雜區(具有N型電性的第二摻雜區103)所圍繞，可以明顯降低具有N型電性之第一井區101a的整體電阻值R_N-Well，使形成於第一井區101a中之PNP雙極電晶體寄生電路108在一般操作時，不易被操作電壓所導通。故而可大幅提高寄生矽控整流器110的維持電壓，降低電力過載或形成閂鎖發生的機會。

例如在一些實施例中，本實施例所提供之靜電放電保護裝置100的維持電壓可以約5V到6V。與傳統具有相似結構，但陽極未受到不同電性摻雜區圍繞的靜電放電保護裝置(未繪示)的維持電壓(約2V)相比，本實施例所提供之靜電放電保護裝置100的維持電壓明顯提高許多。

在本說明書的一些實施例中，靜電放電保護裝置100係用來保護積體電路20中的內部電路21免於遭受靜電放電的損害。請參照第2圖，第2圖係繪示一種使用第1A圖和第1B圖之靜電放電保護裝置100之積體電路20的電路佈局示意圖。在本實施例中，積體電路20可以是一種記憶元件，其內部電路21可以是一種記憶胞陣列。其中，內部電路21與靜電放電保護裝置100中寄生矽控整流器110的銲墊112電性接觸。

當靜電放電應力(ESD stress)施加於受靜電放電保護裝置100保護的內部電路21時，靜電放電電流會由銲墊112經過第一摻雜區101流入靜電放電保護裝置100，並通過PNP雙極電晶體寄生電路108、NPN雙極電晶體寄生電路109、第三摻雜區104和第四摻雜區105導入地面GND。在本發明的一些實施例之中，在靜電放電操作中，連接第二摻雜區103的第二電壓源107可以保持浮置(floating)來，降低寄生矽控整流器110的啟動電壓，增進靜電放電保護裝置100的靜電保護效能。

例如請參照第3圖，第3圖係繪示第1A圖和第1B圖之靜電放電保護裝置100的電壓-電流特性曲線圖。其中，曲線301代表靜電放電操作中，連接第二摻雜區103的第二電壓源保持浮置時靜電放電保護裝置100的電壓-電流特性曲線；曲線302代表靜電放電操作中，連接第二摻雜區103的第二電壓源未保持浮置時靜電放電保護裝置100的電壓-電流特性曲線。由第3圖可以看出，在靜電放電操作中，將連接第二摻雜區103的第二電壓源保持浮置，會使靜電放電保護裝置100之高寄生矽控整流器110的啟動電壓由大於20V大幅降低至小於5V。

請參照第4圖，第4圖係繪示根據本說明書的另一實施例所繪示之靜電放電保護裝置400的結構剖面圖。靜電放電保護裝置400的結構大至與第1A圖和第1B圖所繪示之靜電放電保護裝置100相似，差別僅在於靜電放電保護裝置400之半導體基材401、第一井區401a、第二井區401b、第一摻雜區402、第二摻雜區403、第三摻雜區404以及第四摻雜區405的電性，恰好與靜電放電保護裝置100之半導體基材101、第一井區101a、第二井區101b、第一摻雜區102、第二摻雜區103、第三摻雜區104以及第四摻雜區105的電性相反。

其中，第一井區401a和第二井區401b位於P型基材P-sub之中；第一摻雜區402、第一井區401a和第二井區401b形成一個具有N型多數載子的NPN雙極電晶體寄生電路409；第三摻雜區404、第一井區401a和第二井區401b形成一個具有P型多數載子的PNP雙極電晶體寄生電路408。NPN雙極電晶體寄生電路409的基極和PNP雙極電晶體寄生電路408的集極以及第二摻雜區403連接；NPN雙極電晶體寄生電路409的集極和PNP雙極電晶體寄生電路408的基極以及第四摻雜區405連接，進而在半導體基材401中構成一個寄生矽控整流器410。

第三摻雜區404為寄生矽控整流器410的陽極；第一摻雜區402為寄生矽控整流器410的陰極。第一摻雜區402連接至第一電壓源406；第二摻雜區403通過一個銲墊413連接至第二電壓源407。第三摻雜區404和第四摻雜區405與一個銲墊412連接。在一般操作時，第二電壓源407的電壓值小於等於第一電壓源406的電壓值。在本實施例中，第一電壓源406係接地 GND。

由於，形成於第一井區401a中之寄生矽控整流器410的陰極(具有N型電性之第一摻雜區402)被形成於第一井區401a中具有不同電性的摻雜區(具有P型電性的第二摻雜區403)所圍繞，可以明顯減少具有P型電性之第一井區401a的整體電阻R_P-Well，使NPN雙極電晶體寄生電路409在一般操作時，不易被操作電壓所導通，可大幅提高寄生矽控整流器410的維持電壓，降低電力過載或形成閂鎖發生的機會。

當靜電放電應力施加於受靜電放電保護裝置400保護的內部電路(未繪示)時，靜電放電電流會由銲墊412經過第三摻雜區404和第四摻雜區405流入靜電放電保護裝置400，並通過PNP雙極電晶體寄生電路408、NPN雙極電晶體寄生電路409和第一摻雜區402導入地面GND。在本發明的一些實施例之中，在靜電放電操作中，可使第一摻雜區402和第二摻雜區403同時接地GND。

請參照第5A圖和第5B圖，第5A圖係繪示根據本說明書的又一實施例所繪示之靜電放電保護裝置500的結構上視圖。第5B圖係沿著第5A圖之切線A5所繪示的靜電放電保護裝置500的結構剖面圖。靜電放電保護裝置500的結構大至與第1A圖和第1B圖所繪示之靜電放電保護裝置100相似，差別僅在於有一部分的第二摻雜區503位於第二井區101b之中。如第5A圖和第5B圖所繪示，第二摻雜區503的左半部位於第一井區101a 之中，在第二摻雜區503的右半部延伸進入第二井區101b之中。藉此，可減少寄生矽控整流器510的陽極(第一摻雜區102)和陰極(第三摻雜區104)之間的距離511，抵銷因設置環狀第二摻雜區503，而使元件尺寸增加的幅度。

由於靜電放電保護裝置500的NPN雙極電晶體寄生電路509具有位於第二摻雜區503和第二井區101b之間的N+/P-well接面。與靜電放電保護裝置100之NPN雙極電晶體寄生電路109位於第一井區101a和第二井區101b之間的N-well/P-well接面相比，具有較高的載子遷移率，可大幅降低寄生矽控整流器510的崩潰電壓(breakdown voltage)，提高寄生矽控整流器510在靜電放電保護裝置500中的保護效率。

另外，靜電放電保護裝置之寄生矽控整流器110的陽極(第一摻雜區102)和陰極(第三摻雜區104)之間可以包括更多的摻雜區。例如請參照第6A圖和第6B圖，第6A圖係繪示根據本說明書的又一實施例所繪示之靜電放電保護裝置600的結構上視圖。第6B圖係沿著第6A圖之切線A6所繪示的靜電放電保護裝置600的結構剖面圖。靜電放電保護裝置600的結構大至與第1A圖和第1B圖所繪示之靜電放電保護裝置100相似，差別僅在於第二摻雜區103和第三摻雜區104之間還包含一個第五摻雜區601。

在本實施例中，第五摻雜區601位於第二井區101b中，具有P型電性，也具有實值大於第二井區101b的摻雜濃度(也以P+表示之)。第五摻雜區601也和第三摻雜區104及第四摻雜區105一樣接地GND。但在其他實施例中，第五摻雜區601可以是浮置(未繪示)。藉由，第五摻雜區601的設置，可以延長寄生矽控整流器110的陽極(第一摻雜區102)和陰極(第三摻雜區104)之間的距離611，達到提高寄生矽控整流器110的維持電壓，以降低電力過載或形成閂鎖發生機率的目的。

請參照第7A圖和第7B圖，第7A圖係繪示根據本說明書的再一實施例所繪示之靜電放電保護裝置700的結構上視圖。第7B圖係沿著第7A圖之切線A7所繪示的靜電放電保護裝置700的結構剖面圖。靜電放電保護裝置700的結構大至與第6A圖和第6B圖所繪示之靜電放電保護裝置600相似，差別僅在於第五摻雜區701同時延伸進入第一井區101a和第二井區101b之中。如第7A圖和第7B圖所繪示，第五摻雜區701的左半部延伸進入第一井區101a之中，第五摻雜區701的右半部延伸進入第二井區101b之中。藉此，可減少寄生矽控整流器110的陽極(第一摻雜區102)和陰極(第三摻雜區104)之間的距離711，抵銷因設置第五摻雜區701，而使元件尺寸增加的幅度。

由於靜電放電保護裝置700之寄生矽控整流器710中的NPN雙極電晶體寄生電路708具有位於第五摻雜區701和第一井區101a之間的P+/N-well接面，與靜電放電保護裝置100之NPN雙極電晶體寄生電路108位於第一井區101a和第二井區101b之間的N-well/P-well接面相比，具有較高的載子遷移率，可大幅降低寄生矽控整流器710的崩潰電壓，提高寄生矽控整流器710在靜電放電保護裝置700中的保護效率。

根據上述實施例，本發明是在提供一種靜電放電保護裝置及其應用。此靜電放電保護裝置包括至少四個摻雜區，分別設置於兩個電性相反的摻雜井區之中，以分別形成一個PNP雙極電晶體寄生電路和一個NPN雙極電晶體寄生電路，進而構成一個寄生矽控整流器。其中，構成寄生矽控整流器之陽極(陰極)的一摻雜區，被位於相同井區中另一個具有不同電性的環狀摻雜區所包圍。且在一般操作時，施加於環狀摻雜區的電位實值大於等於(小於等於)施加於被包圍之摻雜區的電位。藉此可實值提高寄生矽控整流器的保持電壓，以防止寄生矽控整流器發生電力過載或形成閂鎖的風險。

雖然本說明書已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。