JP2006278911A - 静電保護回路及び該静電保護回路を含む半導体装置 - Google Patents

静電保護回路及び該静電保護回路を含む半導体装置 Download PDF

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Abstract


【課題】外部電源電圧Ｖｃｃの方が、内部電源電圧Ｖｄｄより高くなった場合に、サイリスタ整流回路が誤動作によりオンすることを防止する機能を有する静電保護回路を提供する。
【解決手段】静電保護回路１００は、電流制御回路１９０を含み、第１の容量素子Ｃ５から構成される。外部電源線Ｖｃｃに外部電源電圧Ｖｃｃが印加された場合、内部回路に含まれる昇圧回路により、内部電源線Ｖｄｄの内部電圧Ｖｄｄが昇圧される。昇圧工程の初期段階において、外部電源電圧Ｖｃｃの方が、内部電源電圧Ｖｄｄより高くなる。しかし、この第１の容量素子Ｃ５は、昇圧工程の初期段階において、外部電源電圧Ｖｃｃの方が、内部電圧Ｖｄｄより高くなる場合でも、電流がサイリスタ整流回路１１０の第２の端子Ｇ２から内部電源電圧供給線Ｖｄｄへ流れるのを抑止する。よって、サイリスタ整流回路１１０が誤動作によりオンすることを防止する。
【選択図】図４

Description

本発明は、静電気放電（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ （ＥＳＤ））から内部回路を保護するための静電保護回路に関する。
静電保護回路は、半導体集積回路の外部電源電圧供給線に印加された静電気放電（ＥＳＤ）に起因するサージ電流から、半導体集積回路における内部回路を保護するために、該外部電源電圧供給線と、内部回路との間に配置される。本願において、「内部回路」とは、静電保護回路により静電気放電（ＥＳＤ）から保護される対象となる回路を意味する。
サイリスタで構成される整流器を利用した静電保護回路が知られており、その一例が非特許文献１に開示されている。この静電保護回路は、サイリスタと、基板抵抗とから構成される。該サイリスタは、更に、縦型ＰＮＰバイポーラトランジスタと横型ＮＰＮバイポーラトランジスタとから構成される。静電気放電（ＥＳＤ）が外部電源電圧供給線へ印加されることで、チップキャパシタンスへの電流の注入或いは充電がおきる。この電流をトリガーとして、静電保護回路がＯＮ状態となり、サイリスタ動作に入る。非特許文献１では、この静電保護回路を、「ＥＳＤ−ｏｎ−ＳＣＲ（ＥＳＤ−ｏｎ−Ｓｉｌｉｃｏｎ Ｃｏｎｔｒｏｌｌｅｄ Ｒｅｃｔｉｆｉｅｒ）」と呼んでいるが、本願において、以下、単に「静電保護回路」というときは、このタイプの静電保護回路、即ち、ＳＣＲを意味するものとする。
２００４ ＥＯＳ／ＥＳＤ Ｓｙｍｐｏｓｉｕｍ 「ＥＳＤ Ｐｒｏｔｅｃｔｉｏｎ Ｓｏｌｕｔｉｏｎ ｆｏｒ Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｔｅｃｈｎｏｌｏｇｉｅｓ」（Ｃ．Ｐｒｉｎｃｉｐｌｅ ｏｆ ＥＳＤ−ｏｎ−ＳＣＲ）
外部電源線Ｖｃｃに外部電源電圧Ｖｃｃ、例えば、２．５Ｖが印加された場合、内部回路に含まれる昇圧回路により、内部電源線Ｖｄｄの内部電源電圧Ｖｄｄが２３．５Ｖまで昇圧される場合がある。昇圧工程の初期段階において、外部電源電圧Ｖｃｃの方が、内部電源電圧Ｖｄｄより高くなることがある。この昇圧工程の初期段階では、外部電源電圧Ｖｃｃから内部電源線Ｖｄｄへ電流が流れるため、本来静電保護回路を構成するサイリスタが誤動作によりオンしてしまう問題があった。
そこで、本発明の目的は、前述した問題のない静電保護回路を提供することである。
本発明の更なる目的は、前述した問題のない静電保護回路を有する半導体装置を提供することである。
本発明は、第１の内部回路と、前記内部回路に外部電源電圧を供給する外部電源電圧供給線と、前記内部回路に内部固定電圧を供給する内部固定電圧供給線とに電気的に結合される第１のサイリスタ整流回路と、前記内部回路に内部電源電圧を供給する内部電源電圧供給線と、前記第１のサイリスタ整流回路とに電気的に結合される第１の電流制御回路であって、前記外部電源電圧供給線が前記内部電源電圧供給線より高い電位を有した際に、前記外部電源電圧供給線から前記第１のサイリスタ整流回路を介して前記内部電源電圧供給線へ電流が流れるのを抑止する一方で、前記外部電源電圧供給線に印加されたサージ電流をトリガーとして、前記第１のサイリスタ整流回路をサイリスタ動作させて、前記サージ電流を前記第１のサイリスタ整流回路を介して前記内部固定電圧供給線に流すことで、前記第１の内部回路を前記サージ電流から保護する第１の電流制御回路と、を含む静電保護回路を提供する。

本発明によれば、第１の内部回路をサージ電流から保護するための静電保護回路は、第１のサイリスタ整流回路と、該第１のサイリスタ整流回路と電気的に結合される第１の電流制御回路とを含む。この第１の電流制御回路が、外部電源電圧が内部電源電圧より高くなった際に、外部電源供給線から前記第１のサイリスタ整流回路を介して内部電源供給線へ電流が流れるのを抑止する。これにより、静電保護回路を構成するサイリスタが誤動作によりオンすることを防止することが可能となる。
（１）第１実施形態
図１は、本発明の第１の実施形態における静電保護回路の等価回路図である。静電保護回路１００は、内部電源電圧Ｖｄｄを供給する内部電源電圧供給線Ｖｄｄと、内部固定電圧Ｖｓｓを供給する内部固定電圧供給線Ｖｓｓとに接続される。更に、静電保護回路１００は、サージ電流から保護すべき内部回路と、外部電源電圧Ｖｃｃを供給する外部電源電圧供給線Ｖｃｃとに接続される。
静電保護回路１００は、サイリスタ整流回路１１０と、該サイリスタ整流回路１１０に電気的に接続されると共に機能的に結合される電流制御回路１８０とを含む。サイリスタ整流回路１１０は、電流制御回路１８０と、内部固定電圧供給線Ｖｓｓとの間に接続される。電流制御回路１８０は、サイリスタ整流回路１１０と、内部電源電圧供給線Ｖｄｄとの間に接続される。サイリスタ整流回路１１０と電流制御回路１８０とは互いに電気的に結合される。サイリスタ整流回路１１０は、更に、外部電源電圧供給線Ｖｃｃと、図示しない内部回路との間に接続される。内部回路は、外部電源電圧供給線Ｖｃｃにより供給された外部電源電圧Ｖｃｃに基づき、内部電源電圧供給線Ｖｄｄの内部電源電圧Ｖｄｄを昇圧する昇圧回路を含む。外部電源線Ｖｃｃに外部電源電圧Ｖｃｃ、例えば、２．５Ｖが印加された場合、内部回路に含まれる昇圧回路により、内部電源線Ｖｄｄの内部電源電圧Ｖｄｄが２３．５Ｖまで昇圧される。昇圧工程の初期段階において、外部電源電圧Ｖｃｃの方が、内部電源電圧Ｖｄｄより高くなる。ここで、内部固定電圧供給線Ｖｓｓが供給する内部固定電圧Ｖｓｓは、常に、内部電源電圧供給線Ｖｄｄが供給する内部電源電圧Ｖｄｄより低い。
サイリスタ整流回路１１０は、縦型ＰＮＰバイポーラトランジスタＰＮＰ１と、横型ＮＰＮバイポーラトランジスタＮＰＮ１と、基板抵抗Ｒ１とからなる。縦型ＰＮＰバイポーラトランジスタＰＮＰ１はエミッタを有し、該エミッタは外部電源電圧供給線Ｖｃｃに接続される。縦型ＰＮＰバイポーラトランジスタＰＮＰ１はコレクタを有し、該コレクタは第１の端子Ｇ１に接続されると共に、基板抵抗Ｒ１を介し内部固定電圧供給線Ｖｓｓに接続される。縦型ＰＮＰバイポーラトランジスタＰＮＰ１はベースを有し、該ベースは第２の端子Ｇ２を介し電流制御回路１８０に接続される。横型ＮＰＮバイポーラトランジスタＮＰＮ１はコレクタを有し、該コレクタは第２の端子Ｇ２を介し縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースに接続されると共に、電流制御回路１８０に接続される。横型ＮＰＮバイポーラトランジスタＮＰＮ１はエミッタを有し、該エミッタは内部固定電圧供給線Ｖｓｓに接続される。横型ＮＰＮバイポーラトランジスタＮＰＮ１はベースを有し、該ベースは第１の端子Ｇ１及び基板抵抗Ｒ１を介し内部固定電圧供給線Ｖｓｓに接続されると共に、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタに接続される。
静電保護回路１００は、半導体基板中に形成される。横型ＮＰＮバイポーラトランジスタＮＰＮ１のベース、並びに、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタは、基板抵抗Ｒ１を介し内部固定電圧供給線Ｖｓｓに接続される。よって、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベース、並びに、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタは半導体基板で構成されることを意味する。
電流制御回路１８０は、内部電源電圧供給線Ｖｄｄとサイリスタ整流回路１１０の第２の端子Ｇ２との間に接続された複数のダイオードの直列接続Ｄからなる。複数のダイオードの直列接続Ｄは、第１の電極を有し、該第１の電極は、内部電源電圧供給線Ｖｄｄに接続される。複数のダイオードの直列接続Ｄは、第２の電極を有し、該第２の電極は、サイリスタ整流回路１１０の第２の端子Ｇ２に接続される。この複数のダイオードの直列接続Ｄが提供する順方向降伏電圧ＶＦは、昇圧回路による外部電源電圧Ｖｃｃに基づく内部電源電圧Ｖｄｄの昇圧工程の初期段階において、外部電源電圧Ｖｃｃの方が、内部電源電圧Ｖｄｄより高くなる場合における、外部電源電圧Ｖｃｃと内部電源電圧Ｖｄｄとの差より大きいが、サージ電圧より小さい。よって、複数のダイオードの直列接続Ｄは、昇圧回路による外部電源電圧Ｖｃｃに基づく内部電源電圧Ｖｄｄの昇圧工程の初期段階において、外部電源電圧Ｖｃｃの方が、内部電源電圧Ｖｄｄより高くなった場合、電流がサイリスタ整流回路１１０の第２の端子Ｇ２から内部電源電圧供給線Ｖｄｄへ流れるのを抑止する。よって、サイリスタ整流回路１１０が誤動作によりオンすることを防止する。
更に、静電気放電（ＥＳＤ）が外部電源電圧供給線Ｖｃｃに印加された場合、複数のダイオードの直列接続Ｄは、外部電源電圧供給線Ｖｃｃに印加された静電気放電（ＥＳＤ）に起因するサージ電流が、サイリスタ整流回路１１０の第２の端子Ｇ２から内部電源電圧供給線Ｖｄｄに流れることを許容する。
外部電源電圧供給線Ｖｃｃにサージ電流が印加されると、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタからベースへ電流が流れる。更に、該ベースから第２の端子Ｇ２を介して複数のダイオードの直列接続Ｄへ電流が流れる。前述したように複数のダイオードの直列接続Ｄの順方向降伏電圧ＶＦはサージ電圧より小さいので、複数のダイオードの直列接続Ｄは、サージ電流がサイリスタ整流回路１１０の第２の端子Ｇ２から内部電源電圧供給線Ｖｄｄに流れることを許容する。結果、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースの電位が上昇する。
このベース電位の上昇により、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースエミッタ間の電位差が閾値電圧Ｖｂｅに達すると、縦型ＰＮＰバイポーラトランジスタＰＮＰ１がオンする。これにより、外部電源電圧供給線Ｖｃｃに印加されたサージ電流が縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタからコレクタに流れ、更に基板抵抗Ｒ１を介して内部固定電圧供給線Ｖｓｓへ流れる。即ち、該静電保護回路１００が形成される半導体基板に、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタ電流が流れ込む。このコレクタ電流が半導体基板に流れることで、基板抵抗Ｒ１による電圧降下が起き、半導体基板の電位が上昇する。半導体基板の電位と横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースの電位は同じであるので、コレクタ電流が半導体基板に流れることで、前述の半導体基板の電位が上昇すると共に、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースの電位も上昇する。
一方、横型ＮＰＮバイポーラトランジスタＮＰＮ１のエミッタは、内部固定電圧供給線Ｖｓｓが供給する低電位に固定される。よって、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベース電位の上昇により、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースエミッタ間の電位差が閾値電圧Ｖｂｅに達すると、横型ＮＰＮバイポーラトランジスタＮＰＮ１がオンする。これにより、横型ＮＰＮバイポーラトランジスタＮＰＮ１のコレクタからエミッタへ電流が流れる。即ち、サージ電流がトリガーとなりサイリスタ整流回路１１０がサイリスタ動作に入る。
また、複数のダイオードの直列接続Ｄが提供する順方向降伏電圧ＶＦは、昇圧回路による外部電源電圧Ｖｃｃに基づく内部電源電圧Ｖｄｄの昇圧工程の初期段階において、外部電源電圧Ｖｃｃの方が、内部電源電圧Ｖｄｄより高くなる場合における、外部電源電圧Ｖｃｃと内部電源電圧Ｖｄｄとの差より大きいが、サージ電圧より小さい。よって、複数のダイオードの直列接続Ｄは、昇圧回路による外部電源電圧Ｖｃｃに基づく内部電源電圧Ｖｄｄの昇圧工程の初期段階において、外部電源電圧Ｖｃｃの方が、内部電源電圧Ｖｄｄより高くなった場合、電流がサイリスタ整流回路１１０の第２の端子Ｇ２から内部電源電圧供給線Ｖｄｄへ流れるのを抑止する。よって、サイリスタ整流回路１１０が誤動作によりオンすることを防止する。
前述の等価回路図で示した静電保護回路１００は、半導体基板内に形成される。この静電保護回路１００のレイアウトを以下説明する。図２は、図１の等価回路で示した静電保護回路であって、半導体基板内に形成された静電保護回路の概略レイアウトを示す概略平面図である。図３は、静電保護回路の概略レイアウトを示す図２のＡ−Ａ線に沿った概略部分縦断面図である。
図２に示すように、また、前述したように、静電保護回路１００は、サイリスタ整流回路１１０と電流制御回路１８０とからなる。電流制御回路１８０は、内部電源電圧供給線Ｖｄｄとサイリスタ整流回路１１０との間に配置される。Ｐ型単結晶半導体基板１内に、静電保護回路１００と、該静電保護回路１００によりサージ電流から保護される内部回路とが形成される。静電保護回路１００は、外部電源電圧供給線Ｖｃｃと内部回路と間に形成される。前述したように、静電保護回路１００は、サイリスタ整流回路１１０と、電流制御回路１８０とからなる。電流制御回路１８０は、内部電源電圧供給線Ｖｄｄと、サイリスタ整流回路１１０との間に設けられる。サイリスタ整流回路１１０は、外部電源電圧供給線Ｖｃｃと、内部回路との間に設けられる。
図２及び図３に示すように、Ｐ型単結晶半導体基板１の表面には、素子分離領域を画定するフィールド酸化膜２が設けられる。このフィールド酸化膜２で、Ｐ型単結晶半導体基板１の活性領域が画定される。サイリスタ整流回路１１０は、Ｐ型単結晶半導体基板１中に形成されたＰ＋型ガードリング３で囲まれた領域内の活性領域中に設けられる。一方、電流制御回路１８０は、Ｐ型単結晶半導体基板１中に形成されたＰ＋型ガードリング８２―１、８２−２で囲まれた領域内の活性領域中に設けられる。
Ｐ型単結晶半導体基板１中であって、サイリスタ整流回路１１０を形成する領域には、Ｐ＋型不純物拡散領域４と、該Ｐ＋型不純物拡散領域４からフィールド酸化膜２を介して離間したＮ＋型不純物拡散領域５と、該Ｎ＋型不純物拡散領域５からフィールド酸化膜２を介して離間したＮウェル領域６とが設けられる。更に、Ｎウェル領域６中には、Ｎ＋型不純物拡散領域９と、該Ｎ＋型不純物拡散領域９から離間したＰ−型不純物拡散領域７とが設けられる。更に、Ｐ−型不純物拡散領域７中には、Ｐ＋型不純物拡散領域８が設けられる。
Ｐ−型不純物拡散領域７は、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタに相当する。該エミッタは、Ｐ＋型不純物拡散領域８を介して外部電源電圧供給線Ｖｃｃに接続される。Ｎウェル領域６は、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースに相当する。該ベースは、Ｎ＋型不純物拡散領域９を介して複数のダイオードの直列接続Ｄに接続される。Ｐ型単結晶半導体基板１は、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタに相当する。該コレクタは、Ｐ＋型不純物拡散領域４を介して内部固定電圧供給線Ｖｓｓに接続される。更に、Ｐ型単結晶半導体基板１は、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースに相当する。該ベースは、Ｐ＋型不純物拡散領域４を介して内部固定電圧供給線Ｖｓｓに接続される。Ｎウェル領域６は、横型ＮＰＮバイポーラトランジスタＮＰＮ１のコレクタに相当する。該コレクタは、Ｎ＋型不純物拡散領域９を介して複数のダイオードの直列接続Ｄに接続される。Ｎ＋型不純物拡散領域５は、横型ＮＰＮバイポーラトランジスタＮＰＮ１のエミッタに相当する。該エミッタは、内部固定電圧供給線Ｖｓｓに接続される。尚、Ｐ型単結晶半導体基板１中を流れる電流が受ける抵抗は、基板抵抗Ｒ１に相当する。
一方、Ｐ型単結晶半導体基板１中であって、電流制御回路１８０を形成する領域には、Ｎウェル領域８１−１及びＰウェル領域８１−２がフィールド酸化膜２を介して互いに離間して設けられる。Ｎウェル領域８１−１中には、Ｐ型不純物拡散領域８３−１が設けられる。Ｎウェル領域８１−２中には、Ｐ型不純物拡散領域８３−２が設けられる。Ｐ型不純物拡散領域８３−１中には、Ｐ＋型不純物拡散領域８４−１が設けられる。Ｐ型不純物拡散領域８３−２中には、Ｐ＋型不純物拡散領域８４−２が設けられる。Ｎウェル領域８１−１中には、Ｐ型不純物拡散領域８３−１から離間すると共に、Ｐ型不純物拡散領域８３−１を囲むＮ＋型不純物拡散領域８２−１が設けられる。Ｎウェル領域８１−２中には、Ｐ型不純物拡散領域８３−２から離間すると共に、Ｐ型不純物拡散領域８３−２を囲むＮ＋型不純物拡散領域８２−２が設けられる。Ｐ型不純物拡散領域８３−１とＮウェル領域８１−１とのＰＮ接合は、第１のＰＮ接合ダイオードＤ１に相当する。Ｐ型不純物拡散領域８３−２とＮウェル領域８１−２とのＰＮ接合は、第２のＰＮ接合ダイオードＤ２に相当する。横型ＮＰＮバイポーラトランジスタＮＰＮ１のコレクタを構成するＮウェル領域６は、Ｎ＋型不純物拡散領域９及びＰ＋型不純物拡散領域８４−１を介して、第１のＰＮ接合ダイオードＤ１のＰ型不純物拡散領域８３−１に接続される。第１のＰＮ接合ダイオードＤ１のＮウェル領域８１−１は、Ｎ＋型不純物拡散領域８２−１及びＰ＋型不純物拡散領域８４−２を介して、第２のＰＮ接合ダイオードＤ２のＰ型不純物拡散領域８３−２に接続される。第２のＰＮ接合ダイオードＤ２のＮウェル領域８１−２は、Ｎ＋型不純物拡散領域８２−２を介して内部電源電圧供給線Ｖｄｄに接続される。
外部電源電圧供給線Ｖｃｃにサージ電流が印加されると、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタを構成するＰ−型不純物拡散領域７からベースを構成するＮウェル領域６へ、ＰＮ接合を介し順方向電流が流れる。更に、該ベースを構成するＮウェル領域６から第２の端子Ｇ２を構成するＮ＋型不純物拡散領域９介して第１のダイオードＤ１のＰ型不純物拡散領域８３−１へ電流が流れる。更に、Ｐ型不純物拡散領域８３−１からＮウェル領域８１−１へＰＮ接合を介し順方向電流が流れる。更に、Ｎウェル領域８１−１からＮ＋型不純物拡散領域８２−１及びＰ＋型不純物拡散領域８４−２を介し、第２のダイオードＤ２のＰ型不純物拡散領域８３−２へ電流が流れる。更に、Ｐ型不純物拡散領域８３−２からＮウェル領域８１−２へＰＮ接合を介し順方向電流が流れる。そして、ダイオードＤ２のＮウェル領域８１−２からＮ＋型不純物拡散領域８２−２を介して内部電源電圧供給線Ｖｄｄへ電流が流れる。結果、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースを構成するＮウェル領域６の電位が上昇する。
このベースを構成するＮウェル領域６の電位の上昇により、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースエミッタ間の電位差、即ち、Ｎウェル領域６の電位とＰ−型不純物拡散領域７の電位との差が閾値電圧Ｖｂｅに達すると、縦型ＰＮＰバイポーラトランジスタＰＮＰ１がオンする。これにより、外部電源電圧供給線Ｖｃｃに印加されたサージ電流が縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタを構成するＰ−型不純物拡散領域７からＮウェル領域６を介してコレクタを構成するＰ型単結晶半導体基板１に流れ、更に基板抵抗Ｒ１及びＰ＋型不純物拡散領域４を介して内部固定電圧供給線Ｖｓｓへ流れる。即ち、該静電保護回路１００が形成されるＰ型単結晶半導体基板１に、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタ電流が流れ込む。このコレクタ電流がＰ型単結晶半導体基板１に流れることで、基板抵抗Ｒ１による電圧降下が起き、Ｐ型単結晶半導体基板１の電位が上昇する。Ｐ型単結晶半導体基板１は、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタと、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースとを構成するので、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタと、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースとの電位は同じである。従って、前述のＰ型単結晶半導体基板１の電位の上昇は、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベース電位の上昇を意味する。
一方、横型ＮＰＮバイポーラトランジスタＮＰＮ１のエミッタを構成するＮ＋型不純物拡散領域５は、内部固定電圧供給線Ｖｓｓが供給する低電位に固定される。よって、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースを構成するＰ型単結晶半導体基板１の電位の上昇により、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースエミッタ間の電位差、即ち、Ｐ型単結晶半導体基板１の電位とＮ＋型不純物拡散領域５の電位との差が閾値電圧Ｖｂｅに達すると、横型ＮＰＮバイポーラトランジスタＮＰＮ１がオンする。これにより、横型ＮＰＮバイポーラトランジスタＮＰＮ１のコレクタを構成するＮウェル領域６からＰ型単結晶半導体基板１を介してエミッタを構成するＮ＋型不純物拡散領域５へ電流が流れる。即ち、サージ電流がトリガーとなりサイリスタ整流回路１１０がサイリスタ動作に入る。
また、複数のダイオードの直列接続Ｄが提供する順方向降伏電圧ＶＦは、昇圧回路による外部電源電圧Ｖｃｃに基づく内部電源電圧Ｖｄｄの昇圧工程の初期段階において、外部電源電圧Ｖｃｃの方が、内部電源電圧Ｖｄｄより高くなる場合における、外部電源電圧Ｖｃｃと内部電源電圧Ｖｄｄとの差より大きいが、サージ電圧より小さい。よって、複数のダイオードの直列接続Ｄは、昇圧回路による外部電源電圧Ｖｃｃに基づく内部電源電圧Ｖｄｄの昇圧工程の初期段階において、外部電源電圧Ｖｃｃの方が、内部電源電圧Ｖｄｄより高くなった場合、電流がサイリスタ整流回路１１０の第２の端子Ｇ２から内部電源電圧供給線Ｖｄｄへ流れるのを抑止する。よって、サイリスタ整流回路１１０が誤動作によりオンすることを防止する。
（効果）
前述の静電保護回路１００は、電流制御回路１８０を含む。この電流制御回路１８０は、複数のダイオードの直列接続Ｄから構成される。外部電源線Ｖｃｃに外部電源電圧Ｖｃｃ、例えば、２．５Ｖが印加された場合、内部回路に含まれる昇圧回路により、内部電源線Ｖｄｄの内部電源電圧Ｖｄｄが２３．５Ｖまで昇圧される。昇圧回路による外部電源電圧Ｖｃｃに基づく内部電源電圧Ｖｄｄの昇圧工程の初期段階において、外部電源電圧Ｖｃｃの方が、内部電源電圧Ｖｄｄより高くなる。しかし、この複数のダイオードの直列接続Ｄが提供する順方向降伏電圧ＶＦは、昇圧回路による外部電源電圧Ｖｃｃに基づく内部電源電圧Ｖｄｄの昇圧工程の初期段階において、外部電源電圧Ｖｃｃの方が、内部電源電圧Ｖｄｄより高くなる場合における、外部電源電圧Ｖｃｃと内部電源電圧Ｖｄｄとの差より大きいが、サージ電圧より小さい。よって、複数のダイオードの直列接続Ｄは、昇圧回路による外部電源電圧Ｖｃｃに基づく内部電源電圧Ｖｄｄの昇圧工程の初期段階において、外部電源電圧Ｖｃｃの方が、内部電源電圧Ｖｄｄより高くなった場合、電流がサイリスタ整流回路１１０の第２の端子Ｇ２から内部電源電圧供給線Ｖｄｄへ流れるのを抑止する。よって、サイリスタ整流回路１１０が誤動作によりオンすることを防止する。
一方、静電気放電（ＥＳＤ）が外部電源電圧供給線Ｖｃｃに印加された場合、複数のダイオードの直列接続Ｄは、外部電源電圧供給線Ｖｃｃに印加された静電気放電（ＥＳＤ）に起因するサージ電流が、サイリスタ整流回路１１０の第２の端子Ｇ２から内部電源電圧供給線Ｖｄｄに流れることを許容する。これにより、内部回路をサージ電流から保護することが可能となる。
（２）第２実施形態
図４は、本発明の第２の実施形態における静電保護回路の等価回路図である。静電保護回路１００は、内部電源電圧Ｖｄｄを供給する内部電源電圧供給線Ｖｄｄと、内部固定電圧Ｖｓｓを供給する内部固定電圧供給線Ｖｓｓとに接続される。更に、静電保護回路１００は、サージ電流から保護すべき内部回路と、外部電源電圧Ｖｃｃを供給する外部電源電圧供給線Ｖｃｃとに接続される。
静電保護回路１００は、サイリスタ整流回路１１０と、該サイリスタ整流回路１１０に電気的に接続されると共に機能的に結合される電流制御回路１９０とを含む。サイリスタ整流回路１１０は、電流制御回路１９０と、内部固定電圧供給線Ｖｓｓとの間に接続される。電流制御回路１９０は、サイリスタ整流回路１１０と、内部電源電圧供給線Ｖｄｄとの間に接続される。サイリスタ整流回路１１０と電流制御回路１９０とは互いに電気的に結合される。サイリスタ整流回路１１０は、更に、外部電源電圧供給線Ｖｃｃと、図示しない内部回路との間に接続される。内部回路は、外部電源電圧供給線Ｖｃｃにより供給された外部電源電圧Ｖｃｃに基づき、内部電源電圧供給線Ｖｄｄの内部電源電圧Ｖｄｄを昇圧する昇圧回路を含む。外部電源線Ｖｃｃに外部電源電圧Ｖｃｃ、例えば、２．５Ｖが印加された場合、内部回路に含まれる昇圧回路により、内部電源線Ｖｄｄの内部電源電圧Ｖｄｄが２３．５Ｖまで昇圧される。昇圧工程の初期段階において、外部電源電圧Ｖｃｃの方が、内部電源電圧Ｖｄｄより高くなる。ここで、内部固定電圧供給線Ｖｓｓが供給する内部固定電圧Ｖｓｓは、常に、内部電源電圧供給線Ｖｄｄが供給する内部電源電圧Ｖｄｄより低い。
サイリスタ整流回路１１０は、縦型ＰＮＰバイポーラトランジスタＰＮＰ１と、横型ＮＰＮバイポーラトランジスタＮＰＮ１と、基板抵抗Ｒ１とからなる。縦型ＰＮＰバイポーラトランジスタＰＮＰ１はエミッタを有し、該エミッタは外部電源電圧供給線Ｖｃｃに接続される。縦型ＰＮＰバイポーラトランジスタＰＮＰ１はコレクタを有し、該コレクタは第１の端子Ｇ１に接続されると共に、基板抵抗Ｒ１を介し内部固定電圧供給線Ｖｓｓに接続される。縦型ＰＮＰバイポーラトランジスタＰＮＰ１はベースを有し、該ベースは第２の端子Ｇ２を介し電流制御回路１９０に接続される。横型ＮＰＮバイポーラトランジスタＮＰＮ１はコレクタを有し、該コレクタは第２の端子Ｇ２を介し縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースに接続されると共に、電流制御回路１９０に接続される。横型ＮＰＮバイポーラトランジスタＮＰＮ１はエミッタを有し、該エミッタは内部固定電圧供給線Ｖｓｓに接続される。横型ＮＰＮバイポーラトランジスタＮＰＮ１はベースを有し、該ベースは第１の端子Ｇ１及び基板抵抗Ｒ１を介し内部固定電圧供給線Ｖｓｓに接続されると共に、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタに接続される。
静電保護回路１００は、半導体基板中に形成される。横型ＮＰＮバイポーラトランジスタＮＰＮ１のベース、並びに、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタは、基板抵抗Ｒ１を介し内部固定電圧供給線Ｖｓｓに接続される。よって、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベース、並びに、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタは半導体基板で構成されることを意味する。
電流制御回路１９０は、内部電源電圧供給線Ｖｄｄとサイリスタ整流回路１１０の第２の端子Ｇ２との間に接続された第１の容量素子Ｃ５からなる。第１の容量素子Ｃ５は、第１の電極を有し、該第１の電極は、内部電源電圧供給線Ｖｄｄに接続される。第１の容量素子Ｃ５は、第２の電極を有し、該第２の電極は、サイリスタ整流回路１１０の第２の端子Ｇ２に接続される。この第１の容量素子Ｃ５は、昇圧回路による外部電源電圧Ｖｃｃに基づく内部電源電圧Ｖｄｄの昇圧工程の初期段階において、外部電源電圧Ｖｃｃの方が、内部電源電圧Ｖｄｄより高くなる場合、電流がサイリスタ整流回路１１０の第２の端子Ｇ２から内部電源電圧供給線Ｖｄｄへ流れるのを抑止する。よって、サイリスタ整流回路１１０が誤動作によりオンすることを防止する。
更に、静電気放電（ＥＳＤ）が外部電源電圧供給線Ｖｃｃに印加された場合、第１の容量素子Ｃ５は、外部電源電圧供給線Ｖｃｃに印加された静電気放電（ＥＳＤ）に起因するサージ電流が、サイリスタ整流回路１１０の第２の端子Ｇ２から第１の容量素子Ｃ５に流れ込み、該第１の容量素子Ｃ５が充電されることを許容する。
外部電源電圧供給線Ｖｃｃにサージ電流が印加されると、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタからベースへ電流が流れる。更に、該ベースから第２の端子Ｇ２を介して第１の容量素子Ｃ５へ電流が流れることで、第１の容量素子Ｃ５が充電される。結果、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースの電位が上昇する。
このベース電位の上昇により、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースエミッタ間の電位差が閾値電圧Ｖｂｅに達すると、縦型ＰＮＰバイポーラトランジスタＰＮＰ１がオンする。これにより、外部電源電圧供給線Ｖｃｃに印加されたサージ電流が縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタからコレクタに流れ、更に基板抵抗Ｒ１を介して内部固定電圧供給線Ｖｓｓへ流れる。即ち、該静電保護回路１００が形成される半導体基板に、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタ電流が流れ込む。このコレクタ電流が半導体基板に流れることで、基板抵抗Ｒ１による電圧降下が起き、半導体基板の電位が上昇する。半導体基板の電位と横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースの電位は同じであるので、コレクタ電流が半導体基板に流れることで、前述の半導体基板の電位が上昇すると共に、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースの電位も上昇する。
一方、横型ＮＰＮバイポーラトランジスタＮＰＮ１のエミッタは、内部固定電圧供給線Ｖｓｓが供給する低電位に固定される。よって、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベース電位の上昇により、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースエミッタ間の電位差が閾値電圧Ｖｂｅに達すると、横型ＮＰＮバイポーラトランジスタＮＰＮ１がオンする。これにより、横型ＮＰＮバイポーラトランジスタＮＰＮ１のコレクタからエミッタへ電流が流れる。即ち、サージ電流がトリガーとなりサイリスタ整流回路１１０がサイリスタ動作に入る。
また、内部電源電圧供給線Ｖｄｄとサイリスタ整流回路１１０の第２の端子Ｇ２との間により供給される外部電源電圧Ｖｃｃが内部電源電圧供給線Ｖｄｄにより提供される内部電源電圧Ｖｄｄより高い場合でも、電流がサイリスタ整流回路１１０の第２の端子Ｇ２から内部電源電圧供給線Ｖｄｄへ流れるのを抑止する。よって、第１の容量素子Ｃ５は、昇圧回路による外部電源電圧Ｖｃｃに基づく内部電源電圧Ｖｄｄの昇圧工程の初期段階において、外部電源電圧Ｖｃｃの方が、内部電源電圧Ｖｄｄより高くなった場合、電流がサイリスタ整流回路１１０の第２の端子Ｇ２から内部電源電圧供給線Ｖｄｄへ流れるのを抑止する。よって、サイリスタ整流回路１１０が誤動作によりオンすることを防止する。
前述の等価回路図で示した静電保護回路１００は、半導体基板内に形成される。この静電保護回路１００のレイアウトを以下説明する。図５は、図４の等価回路で示した静電保護回路であって、半導体基板内に形成された静電保護回路の概略レイアウトを示す概略平面図である。図６は、静電保護回路の概略レイアウトを示す図５のＡ−Ａ線に沿った概略部分縦断面図である。
図５に示すように、また、前述したように、静電保護回路１００は、サイリスタ整流回路１１０と電流制御回路１９０とからなる。電流制御回路１９０は、内部電源電圧供給線Ｖｄｄとサイリスタ整流回路１１０との間に配置される。Ｐ型単結晶半導体基板１内に、静電保護回路１００と、該静電保護回路１００によりサージ電流から保護される内部回路とが形成される。静電保護回路１００は、外部電源電圧供給線Ｖｃｃと内部回路と間に形成される。前述したように、静電保護回路１００は、サイリスタ整流回路１１０と、電流制御回路１９０とからなる。電流制御回路１９０は、内部電源電圧供給線Ｖｄｄと、サイリスタ整流回路１１０との間に設けられる。サイリスタ整流回路１１０は、外部電源電圧供給線Ｖｃｃと、内部回路との間に設けられる。
図５及び図６に示すように、Ｐ型単結晶半導体基板１の表面には、素子分離領域を画定するフィールド酸化膜２が設けられる。このフィールド酸化膜２で、Ｐ型単結晶半導体基板１の活性領域が画定される。サイリスタ整流回路１１０は、Ｐ型単結晶半導体基板１中に形成されたＰ＋型ガードリング３で囲まれた領域内の活性領域中に設けられる。一方、電流制御回路１９０は、Ｐ型単結晶半導体基板１中に形成されたＰ＋型ガードリング２１で囲まれた領域内の活性領域中に設けられる。
Ｐ型単結晶半導体基板１中であって、サイリスタ整流回路１１０を形成する領域には、Ｐ＋型不純物拡散領域４と、該Ｐ＋型不純物拡散領域４からフィールド酸化膜２を介して離間したＮ＋型不純物拡散領域５と、該Ｎ＋型不純物拡散領域５からフィールド酸化膜２を介して離間したＮウェル領域６とが設けられる。更に、Ｎウェル領域６中には、Ｎ＋型不純物拡散領域９と、該Ｎ＋型不純物拡散領域９から離間したＰ−型不純物拡散領域７とが設けられる。更に、Ｐ−型不純物拡散領域７中には、Ｐ＋型不純物拡散領域８が設けられる。
Ｐ−型不純物拡散領域７は、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタに相当する。該エミッタは、Ｐ＋型不純物拡散領域８を介して外部電源電圧供給線Ｖｃｃに接続される。Ｎウェル領域６は、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースに相当する。該ベースは、Ｎ＋型不純物拡散領域９を介して第１の容量素子Ｃ５からなる電流制御回路１９０に接続される。Ｐ型単結晶半導体基板１は、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタに相当する。該コレクタは、Ｐ＋型不純物拡散領域４を介して内部固定電圧供給線Ｖｓｓに接続される。更に、Ｐ型単結晶半導体基板１は、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースに相当する。該ベースは、Ｐ＋型不純物拡散領域４を介して内部固定電圧供給線Ｖｓｓに接続される。Ｎウェル領域６は、横型ＮＰＮバイポーラトランジスタＮＰＮ１のコレクタに相当する。該コレクタは、Ｎ＋型不純物拡散領域９を介して第１の容量素子Ｃ５からなる電流制御回路１９０に接続される。Ｎ＋型不純物拡散領域５は、横型ＮＰＮバイポーラトランジスタＮＰＮ１のエミッタに相当する。該エミッタは、内部固定電圧供給線Ｖｓｓに接続される。尚、Ｐ型単結晶半導体基板１中を流れる電流が受ける抵抗は、基板抵抗Ｒ１に相当する。
一方、Ｐ型単結晶半導体基板１中であって、電流制御回路１９０を形成する領域には、Ｐ＋型ガードリング２１からフィールド酸化膜２を介して離間したＰ＋型不純物拡散領域２２と、該Ｐ＋型不純物拡散領域２２上に延在する第１の誘電体膜２３と、該第１の誘電体膜２３上に延在する第１のポリシリコン層２４とが設けられる。Ｐ＋型不純物拡散領域２２と、第１の誘電体膜２３と、第１のポリシリコン層２４とで、第１の容量素子Ｃ５を構成する。即ち、この第１の容量素子Ｃ５は、ＭＯＳキャパシタからなる。第１のポリシリコン層２４は、第１の容量素子Ｃ５の第１の電極に相当し、内部電源電圧供給線Ｖｄｄに接続される。Ｐ＋型不純物拡散領域２２は、第１の容量素子Ｃ１の第２の電極に相当し、Ｐ型単結晶半導体基板１及びＰ＋型ガードリング２１並びにＮ＋型不純物拡散領域９を介してＮウェル領域６に接続される。該Ｎウェル領域６は、横型ＮＰＮバイポーラトランジスタＮＰＮ１のコレクタ及び縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースを構成する。
外部電源電圧供給線Ｖｃｃにサージ電流が印加されると、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタを構成するＰ−型不純物拡散領域７からベースを構成するＮウェル領域６へ、ＰＮ接合を介し順方向電流が流れる。更に、該ベースを構成するＮウェル領域６から第２の端子Ｇ２を構成するＮ＋型不純物拡散領域９並びにＰ＋型ガードリング２１及びＰ型単結晶半導体基板１を介して、第１の容量素子Ｃ５の第２の電極を構成するＰ＋型不純物拡散領域２２へ電流が流れることで、第１の容量素子Ｃ５が充電される。即ち、常に一定の十分な容量が第１の容量素子Ｃ５により提供される。浮遊容量と異なる第１の容量素子Ｃ５の存在は、外部電源電圧供給線Ｖｃｃに印加されたサージ電流が縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタ及びベースを介し第１の容量素子Ｃ５へ流れる。結果、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースを構成するＮウェル領域６の電位が上昇する。
このベースを構成するＮウェル領域６の電位の上昇により、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースエミッタ間の電位差、即ち、Ｎウェル領域６の電位とＰ−型不純物拡散領域７の電位との差が閾値電圧Ｖｂｅに達すると、縦型ＰＮＰバイポーラトランジスタＰＮＰ１がオンする。これにより、外部電源電圧供給線Ｖｃｃに印加されたサージ電流が縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタを構成するＰ−型不純物拡散領域７からＮウェル領域６を介してコレクタを構成するＰ型単結晶半導体基板１に流れ、更に基板抵抗Ｒ１及びＰ＋型不純物拡散領域４を介して内部固定電圧供給線Ｖｓｓへ流れる。即ち、該静電保護回路１００が形成されるＰ型単結晶半導体基板１に、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタ電流が流れ込む。このコレクタ電流がＰ型単結晶半導体基板１に流れることで、基板抵抗Ｒ１による電圧降下が起き、Ｐ型単結晶半導体基板１の電位が上昇する。Ｐ型単結晶半導体基板１は、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタと、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースとを構成するので、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタと、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースとの電位は同じである。従って、前述のＰ型単結晶半導体基板１の電位の上昇は、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベース電位の上昇を意味する。
一方、横型ＮＰＮバイポーラトランジスタＮＰＮ１のエミッタを構成するＮ＋型不純物拡散領域５は、内部固定電圧供給線Ｖｓｓが供給する低電位に固定される。よって、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースを構成するＰ型単結晶半導体基板１の電位の上昇により、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースエミッタ間の電位差、即ち、Ｐ型単結晶半導体基板１の電位とＮ＋型不純物拡散領域５の電位との差が閾値電圧Ｖｂｅに達すると、横型ＮＰＮバイポーラトランジスタＮＰＮ１がオンする。これにより、横型ＮＰＮバイポーラトランジスタＮＰＮ１のコレクタを構成するＮウェル領域６からＰ型単結晶半導体基板１を介してエミッタを構成するＮ＋型不純物拡散領域５へ電流が流れる。即ち、サージ電流がトリガーとなりサイリスタ整流回路１１０がサイリスタ動作に入る。
また、前述したように、内部電源電圧供給線Ｖｄｄとサイリスタ整流回路１１０の第２の端子Ｇ２との間に接続された第１の容量素子Ｃ５からなる電流制御回路１９０は、昇圧回路による外部電源電圧Ｖｃｃに基づく内部電源電圧Ｖｄｄの昇圧工程の初期段階において、外部電源電圧Ｖｃｃの方が、内部電源電圧Ｖｄｄより高くなる場合でも、電流がサイリスタ整流回路１１０の縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースを構成するＮウェル領域６から、Ｎ＋型不純物拡散領域９及びＰ＋型ガードリング２１並びにＰ型単結晶半導体基板１を介し、第１の容量素子Ｃ５の第２電極を構成するＰ＋型不純物拡散領域２２に電流が流れ込むが、該Ｐ＋型不純物拡散領域２２から第１の誘電体膜２３を介し第１の容量素子Ｃ５の第１電極を構成する第１のポリシリコン層２４へ電流は流れない。よって、内部電源電圧供給線Ｖｄｄとサイリスタ整流回路１１０の第２の端子Ｇ２との間に接続された第１の容量素子Ｃ５からなる電流制御回路１９０は、昇圧回路による外部電源電圧Ｖｃｃに基づく内部電源電圧Ｖｄｄの昇圧工程の初期段階において、外部電源電圧Ｖｃｃの方が、内部電源電圧Ｖｄｄより高くなった場合、電流がサイリスタ整流回路１１０の第２の端子Ｇ２から内部電源電圧供給線Ｖｄｄへ流れるのを抑止する。よって、サイリスタ整流回路１１０が誤動作によりオンすることを防止する。
（効果）
前述の静電保護回路１００は、電流制御回路１９０を含む。この電流制御回路１９０は、第１の容量素子Ｃ５から構成される。外部電源線Ｖｃｃに外部電源電圧Ｖｃｃ、例えば、２．５Ｖが印加された場合、内部回路に含まれる昇圧回路により、内部電源線Ｖｄｄの内部電源電圧Ｖｄｄが２３．５Ｖまで昇圧される。昇圧回路による外部電源電圧Ｖｃｃに基づく内部電源電圧Ｖｄｄの昇圧工程の初期段階において、外部電源電圧Ｖｃｃの方が、内部電源電圧Ｖｄｄより高くなる。しかし、この第１の容量素子Ｃ５は、昇圧回路による外部電源電圧Ｖｃｃに基づく内部電源電圧Ｖｄｄの昇圧工程の初期段階において、外部電源電圧Ｖｃｃの方が、内部電源電圧Ｖｄｄより高くなる場合でも、電流がサイリスタ整流回路１１０の第２の端子Ｇ２から内部電源電圧供給線Ｖｄｄへ流れるのを抑止する。よって、サイリスタ整流回路１１０が誤動作によりオンすることを防止する。
一方、静電気放電（ＥＳＤ）が外部電源電圧供給線Ｖｃｃに印加された場合、第１の容量素子Ｃ５は、外部電源電圧供給線Ｖｃｃに印加された静電気放電（ＥＳＤ）に起因するサージ電流が、サイリスタ整流回路１１０の第２の端子Ｇ２から内部電源電圧供給線Ｖｄｄに流れることを許容する。これにより、内部回路をサージ電流から保護することが可能となる。
（３）第３実施形態
図７は、本発明の第３の実施形態における静電保護回路の等価回路図である。静電保護回路１００は、内部電源電圧Ｖｄｄを供給する内部電源電圧供給線Ｖｄｄと、内部固定電圧Ｖｓｓを供給する内部固定電圧供給線Ｖｓｓとに接続される。更に、静電保護回路１００は、サージ電流から保護すべき内部回路と、外部電源電圧Ｖｃｃを供給する外部電源電圧供給線Ｖｃｃとに接続される。
静電保護回路１００は、サイリスタ整流回路１１０と、該サイリスタ整流回路１１０に電気的に接続されると共に機能的に結合される電流制御回路２００とを含む。サイリスタ整流回路１１０は、電流制御回路２００と、内部固定電圧供給線Ｖｓｓとの間に接続される。電流制御回路２００は、サイリスタ整流回路１１０と、内部電源電圧供給線Ｖｄｄとの間に接続される。サイリスタ整流回路１１０と電流制御回路２００とは互いに電気的に結合される。サイリスタ整流回路１１０は、更に、外部電源電圧供給線Ｖｃｃと、図示しない内部回路との間に接続される。内部回路は、外部電源電圧供給線Ｖｃｃにより供給された外部電源電圧Ｖｃｃに基づき、内部電源電圧供給線Ｖｄｄの内部電源電圧Ｖｄｄを昇圧する昇圧回路を含む。外部電源線Ｖｃｃに外部電源電圧Ｖｃｃ、例えば、２．５Ｖが印加された場合、内部回路に含まれる昇圧回路により、内部電源線Ｖｄｄの内部電源電圧Ｖｄｄが２３．５Ｖまで昇圧される。昇圧工程の初期段階において、外部電源電圧Ｖｃｃの方が、内部電源電圧Ｖｄｄより高くなる。ここで、内部固定電圧供給線Ｖｓｓが供給する内部固定電圧Ｖｓｓは、常に、内部電源電圧供給線Ｖｄｄが供給する内部電源電圧Ｖｄｄより低い。
サイリスタ整流回路１１０は、縦型ＰＮＰバイポーラトランジスタＰＮＰ１と、横型ＮＰＮバイポーラトランジスタＮＰＮ１と、基板抵抗Ｒ１とからなる。縦型ＰＮＰバイポーラトランジスタＰＮＰ１はエミッタを有し、該エミッタは外部電源電圧供給線Ｖｃｃに接続される。縦型ＰＮＰバイポーラトランジスタＰＮＰ１はコレクタを有し、該コレクタは第１の端子Ｇ１に接続されると共に、基板抵抗Ｒ１を介し内部固定電圧供給線Ｖｓｓに接続される。縦型ＰＮＰバイポーラトランジスタＰＮＰ１はベースを有し、該ベースは第２の端子Ｇ２を介し電流制御回路２００に接続される。横型ＮＰＮバイポーラトランジスタＮＰＮ１はコレクタを有し、該コレクタは第２の端子Ｇ２を介し縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースに接続されると共に、電流制御回路２００に接続される。横型ＮＰＮバイポーラトランジスタＮＰＮ１はエミッタを有し、該エミッタは内部固定電圧供給線Ｖｓｓに接続される。横型ＮＰＮバイポーラトランジスタＮＰＮ１はベースを有し、該ベースは第１の端子Ｇ１及び基板抵抗Ｒ１を介し内部固定電圧供給線Ｖｓｓに接続されると共に、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタに接続される。
静電保護回路１００は、半導体基板中に形成される。横型ＮＰＮバイポーラトランジスタＮＰＮ１のベース、並びに、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタは、基板抵抗Ｒ１を介し内部固定電圧供給線Ｖｓｓに接続される。よって、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベース、並びに、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタは半導体基板で構成されることを意味する。
電流制御回路２００は、内部電源電圧供給線Ｖｄｄとサイリスタ整流回路１１０の第２の端子Ｇ２との間に接続された第２の容量素子Ｃ６からなる。第２の容量素子Ｃ６は、第１の電極を有し、該第１の電極は、内部電源電圧供給線Ｖｄｄに接続される。第２の容量素子Ｃ６は、第２の電極を有し、該第２の電極は、サイリスタ整流回路１１０の第２の端子Ｇ２に接続される。この第２の容量素子Ｃ６は、昇圧回路による外部電源電圧Ｖｃｃに基づく内部電源電圧Ｖｄｄの昇圧工程の初期段階において、外部電源電圧Ｖｃｃの方が、内部電源電圧Ｖｄｄより高くなる場合、電流がサイリスタ整流回路１１０の第２の端子Ｇ２から内部電源電圧供給線Ｖｄｄへ流れるのを抑止する。よって、サイリスタ整流回路１１０が誤動作によりオンすることを防止する。
更に、静電気放電（ＥＳＤ）が外部電源電圧供給線Ｖｃｃに印加された場合、第２の容量素子Ｃ６は、外部電源電圧供給線Ｖｃｃに印加された静電気放電（ＥＳＤ）に起因するサージ電流が、サイリスタ整流回路１１０の第２の端子Ｇ２から第２の容量素子Ｃ６に流れ込み、該第２の容量素子Ｃ６が充電されることを許容する。
外部電源電圧供給線Ｖｃｃにサージ電流が印加されると、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタからベースへ電流が流れる。更に、該ベースから第２の端子Ｇ２を介して第２の容量素子Ｃ６へ電流が流れることで、第２の容量素子Ｃ６が充電される。結果、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースの電位が上昇する。
このベース電位の上昇により、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースエミッタ間の電位差が閾値電圧Ｖｂｅに達すると、縦型ＰＮＰバイポーラトランジスタＰＮＰ１がオンする。これにより、外部電源電圧供給線Ｖｃｃに印加されたサージ電流が縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタからコレクタに流れ、更に基板抵抗Ｒ１を介して内部固定電圧供給線Ｖｓｓへ流れる。即ち、該静電保護回路１００が形成される半導体基板に、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタ電流が流れ込む。このコレクタ電流が半導体基板に流れることで、基板抵抗Ｒ１による電圧降下が起き、半導体基板の電位が上昇する。半導体基板の電位と横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースの電位は同じであるので、コレクタ電流が半導体基板に流れることで、前述の半導体基板の電位が上昇すると共に、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースの電位も上昇する。
一方、横型ＮＰＮバイポーラトランジスタＮＰＮ１のエミッタは、内部固定電圧供給線Ｖｓｓが供給する低電位に固定される。よって、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベース電位の上昇により、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースエミッタ間の電位差が閾値電圧Ｖｂｅに達すると、横型ＮＰＮバイポーラトランジスタＮＰＮ１がオンする。これにより、横型ＮＰＮバイポーラトランジスタＮＰＮ１のコレクタからエミッタへ電流が流れる。即ち、サージ電流がトリガーとなりサイリスタ整流回路１１０がサイリスタ動作に入る。
また、内部電源電圧供給線Ｖｄｄとサイリスタ整流回路１１０の第２の端子Ｇ２との間により供給される外部電源電圧Ｖｃｃが内部電源電圧供給線Ｖｄｄにより提供される内部電源電圧Ｖｄｄより高い場合でも、電流がサイリスタ整流回路１１０の第２の端子Ｇ２から内部電源電圧供給線Ｖｄｄへ流れるのを抑止する。よって、第２の容量素子Ｃ６は、昇圧回路による外部電源電圧Ｖｃｃに基づく内部電源電圧Ｖｄｄの昇圧工程の初期段階において、外部電源電圧Ｖｃｃの方が、内部電源電圧Ｖｄｄより高くなった場合、電流がサイリスタ整流回路１１０の第２の端子Ｇ２から内部電源電圧供給線Ｖｄｄへ流れるのを抑止する。よって、サイリスタ整流回路１１０が誤動作によりオンすることを防止する。
前述の等価回路図で示した静電保護回路１００は、半導体基板内に形成される。この静電保護回路１００のレイアウトを以下説明する。図８は、図７の等価回路で示した静電保護回路であって、半導体基板内に形成された静電保護回路の概略レイアウトを示す概略平面図である。図９は、静電保護回路の概略レイアウトを示す図８のＡ−Ａ線に沿った概略部分縦断面図である。
図８に示すように、また、前述したように、静電保護回路１００は、サイリスタ整流回路１１０と電流制御回路２００とからなる。電流制御回路２００は、内部電源電圧供給線Ｖｄｄとサイリスタ整流回路１１０との間に配置される。Ｐ型単結晶半導体基板１内に、静電保護回路１００と、該静電保護回路１００によりサージ電流から保護される内部回路とが形成される。静電保護回路１００は、外部電源電圧供給線Ｖｃｃと内部回路と間に形成される。前述したように、静電保護回路１００は、サイリスタ整流回路１１０と、電流制御回路２００とからなる。電流制御回路２００は、内部電源電圧供給線Ｖｄｄと、サイリスタ整流回路１１０との間に設けられる。サイリスタ整流回路１１０は、外部電源電圧供給線Ｖｃｃと、内部回路との間に設けられる。
図８及び図９に示すように、Ｐ型単結晶半導体基板１の表面には、素子分離領域を画定するフィールド酸化膜２が設けられる。このフィールド酸化膜２で、Ｐ型単結晶半導体基板１の活性領域が画定される。サイリスタ整流回路１１０は、Ｐ型単結晶半導体基板１中に形成されたＰ＋型ガードリング３で囲まれた領域内の活性領域中に設けられる。一方、電流制御回路２００は、フィールド酸化膜２上に設けられる。
Ｐ型単結晶半導体基板１中であって、サイリスタ整流回路１１０を形成する領域には、Ｐ＋型不純物拡散領域４と、該Ｐ＋型不純物拡散領域４からフィールド酸化膜２を介して離間したＮ＋型不純物拡散領域５と、該Ｎ＋型不純物拡散領域５からフィールド酸化膜２を介して離間したＮウェル領域６とが設けられる。更に、Ｎウェル領域６中には、Ｎ＋型不純物拡散領域９と、該Ｎ＋型不純物拡散領域９から離間したＰ−型不純物拡散領域７とが設けられる。更に、Ｐ−型不純物拡散領域７中には、Ｐ＋型不純物拡散領域８が設けられる。
Ｐ−型不純物拡散領域７は、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタに相当する。該エミッタは、Ｐ＋型不純物拡散領域８を介して外部電源電圧供給線Ｖｃｃに接続される。Ｎウェル領域６は、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースに相当する。該ベースは、Ｎ＋型不純物拡散領域９を介して第２の容量素子Ｃ６からなる電流制御回路２００に接続される。Ｐ型単結晶半導体基板１は、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタに相当する。該コレクタは、Ｐ＋型不純物拡散領域４を介して内部固定電圧供給線Ｖｓｓに接続される。更に、Ｐ型単結晶半導体基板１は、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースに相当する。該ベースは、Ｐ＋型不純物拡散領域４を介して内部固定電圧供給線Ｖｓｓに接続される。Ｎウェル領域６は、横型ＮＰＮバイポーラトランジスタＮＰＮ１のコレクタに相当する。該コレクタは、Ｎ＋型不純物拡散領域９を介して第２の容量素子Ｃ６からなる電流制御回路２００に接続される。Ｎ＋型不純物拡散領域５は、横型ＮＰＮバイポーラトランジスタＮＰＮ１のエミッタに相当する。該エミッタは、内部固定電圧供給線Ｖｓｓに接続される。尚、Ｐ型単結晶半導体基板１中を流れる電流が受ける抵抗は、基板抵抗Ｒ１に相当する。
一方、電流制御回路２００を形成する領域には、フィールド酸化膜２上に延在する第１のポリシリコン電極４１、該第１のポリシリコン電極４１上及びその一側面に延在する第１の誘電体膜４２と、該第１の誘電体膜４２上及びフィールド酸化膜２上に延在する第２のポリシリコン電極４３とが設けられる。第１のポリシリコン電極４１と、第１の誘電体膜４２と、第２のポリシリコン電極４３とで、第２の容量素子Ｃ６を構成する。即ち、この第２の容量素子Ｃ６は、ポリシリコン電極キャパシタからなる。第２のポリシリコン電極４３は、第２の容量素子Ｃ６の第１の電極に相当し、内部電源電圧供給線Ｖｄｄに接続される。第１のポリシリコン電極４１は、第２の容量素子Ｃ６の第２の電極に相当し、Ｎ＋型不純物拡散領域９を介し、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベース及び横型ＮＰＮバイポーラトランジスタＮＰＮ１のコレクタを構成するＮウェル領域６に接続される。
外部電源電圧供給線Ｖｃｃにサージ電流が印加されると、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタを構成するＰ−型不純物拡散領域７からベースを構成するＮウェル領域６へ、ＰＮ接合を介し順方向電流が流れる。更に、該ベースを構成するＮウェル領域６から第２の端子Ｇ２を構成するＮ＋型不純物拡散領域９並びにＰ＋型ガードリング２１及びＰ型単結晶半導体基板１を介して、第２の容量素子Ｃ６の第２の電極を構成するＰ＋型不純物拡散領域２２へ電流が流れることで、第２の容量素子Ｃ６が充電される。即ち、常に一定の十分な容量が第２の容量素子Ｃ６により提供される。浮遊容量と異なる第２の容量素子Ｃ６の存在は、外部電源電圧供給線Ｖｃｃに印加されたサージ電流が縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタ及びベースを介し第２の容量素子Ｃ６へ流れる。結果、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースを構成するＮウェル領域６の電位が上昇する。
このベースを構成するＮウェル領域６の電位の上昇により、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースエミッタ間の電位差、即ち、Ｎウェル領域６の電位とＰ−型不純物拡散領域７の電位との差が閾値電圧Ｖｂｅに達すると、縦型ＰＮＰバイポーラトランジスタＰＮＰ１がオンする。これにより、外部電源電圧供給線Ｖｃｃに印加されたサージ電流が縦型ＰＮＰバイポーラトランジスタＰＮＰ１のエミッタを構成するＰ−型不純物拡散領域７からＮウェル領域６を介してコレクタを構成するＰ型単結晶半導体基板１に流れ、更に基板抵抗Ｒ１及びＰ＋型不純物拡散領域４を介して内部固定電圧供給線Ｖｓｓへ流れる。即ち、該静電保護回路１００が形成されるＰ型単結晶半導体基板１に、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタ電流が流れ込む。このコレクタ電流がＰ型単結晶半導体基板１に流れることで、基板抵抗Ｒ１による電圧降下が起き、Ｐ型単結晶半導体基板１の電位が上昇する。Ｐ型単結晶半導体基板１は、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタと、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースとを構成するので、縦型ＰＮＰバイポーラトランジスタＰＮＰ１のコレクタと、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースとの電位は同じである。従って、前述のＰ型単結晶半導体基板１の電位の上昇は、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベース電位の上昇を意味する。
一方、横型ＮＰＮバイポーラトランジスタＮＰＮ１のエミッタを構成するＮ＋型不純物拡散領域５は、内部固定電圧供給線Ｖｓｓが供給する低電位に固定される。よって、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースを構成するＰ型単結晶半導体基板１の電位の上昇により、横型ＮＰＮバイポーラトランジスタＮＰＮ１のベースエミッタ間の電位差、即ち、Ｐ型単結晶半導体基板１の電位とＮ＋型不純物拡散領域５の電位との差が閾値電圧Ｖｂｅに達すると、横型ＮＰＮバイポーラトランジスタＮＰＮ１がオンする。これにより、横型ＮＰＮバイポーラトランジスタＮＰＮ１のコレクタを構成するＮウェル領域６からＰ型単結晶半導体基板１を介してエミッタを構成するＮ＋型不純物拡散領域５へ電流が流れる。即ち、サージ電流がトリガーとなりサイリスタ整流回路１１０がサイリスタ動作に入る。
また、前述したように、内部電源電圧供給線Ｖｄｄとサイリスタ整流回路１１０の第２の端子Ｇ２との間に接続された第２の容量素子Ｃ６からなる電流制御回路２００は、昇圧回路による外部電源電圧Ｖｃｃに基づく内部電源電圧Ｖｄｄの昇圧工程の初期段階において、外部電源電圧Ｖｃｃの方が、内部電源電圧Ｖｄｄより高くなる場合でも、電流がサイリスタ整流回路１１０の縦型ＰＮＰバイポーラトランジスタＰＮＰ１のベースを構成するＮウェル領域６から、Ｎ＋型不純物拡散領域９及びＰ＋型ガードリング２１並びにＰ型単結晶半導体基板１を介し、第２の容量素子Ｃ６の第２電極を構成する第１のポリシリコン電極４１に電流が流れ込むが、該第１のポリシリコン電極４１から第１の誘電体膜４２を介し第２の容量素子Ｃ６の第１電極を構成する第２のポリシリコン電極４３へ電流は流れない。よって、内部電源電圧供給線Ｖｄｄとサイリスタ整流回路１１０の第２の端子Ｇ２との間に接続された第２の容量素子Ｃ６からなる電流制御回路２００は、昇圧回路による外部電源電圧Ｖｃｃに基づく内部電源電圧Ｖｄｄの昇圧工程の初期段階において、外部電源電圧Ｖｃｃの方が、内部電源電圧Ｖｄｄより高くなった場合、電流がサイリスタ整流回路１１０の第２の端子Ｇ２から内部電源電圧供給線Ｖｄｄへ流れるのを抑止する。よって、サイリスタ整流回路１１０が誤動作によりオンすることを防止する。
（効果）
前述の静電保護回路１００は、電流制御回路２００を含む。この電流制御回路２００は、第２の容量素子Ｃ６から構成される。外部電源線Ｖｃｃに外部電源電圧Ｖｃｃ、例えば、２．５Ｖが印加された場合、内部回路に含まれる昇圧回路により、内部電源線Ｖｄｄの内部電源電圧Ｖｄｄが２３．５Ｖまで昇圧される。昇圧回路による外部電源電圧Ｖｃｃに基づく内部電源電圧Ｖｄｄの昇圧工程の初期段階において、外部電源電圧Ｖｃｃの方が、内部電源電圧Ｖｄｄより高くなる。しかし、この第２の容量素子Ｃ６は、昇圧回路による外部電源電圧Ｖｃｃに基づく内部電源電圧Ｖｄｄの昇圧工程の初期段階において、外部電源電圧Ｖｃｃの方が、内部電源電圧Ｖｄｄより高くなる場合でも、電流がサイリスタ整流回路１１０の第２の端子Ｇ２から内部電源電圧供給線Ｖｄｄへ流れるのを抑止する。よって、サイリスタ整流回路１１０が誤動作によりオンすることを防止する。
一方、静電気放電（ＥＳＤ）が外部電源電圧供給線Ｖｃｃに印加された場合、第２の容量素子Ｃ６は、外部電源電圧供給線Ｖｃｃに印加された静電気放電（ＥＳＤ）に起因するサージ電流が、サイリスタ整流回路１１０の第２の端子Ｇ２から内部電源電圧供給線Ｖｄｄに流れることを許容する。これにより、内部回路をサージ電流から保護することが可能となる。
本発明の第１の実施形態に係る静電保護回路を示した等価回路図である。 本発明の第１の実施形態に係る図１の等価回路で示した静電保護回路であって、半導体基板内に形成された静電保護回路の概略レイアウトを示す概略平面図である。 本発明の第１の実施形態に係る静電保護回路の概略レイアウトを示す図２のＡ−Ａ線に沿った概略部分縦断面図である。 本発明の第２の実施形態に係る静電保護回路を示した等価回路図である。 図４の等価回路で示した静電保護回路であって、半導体基板内に形成された静電保護回路の概略レイアウトを示す概略平面図である。 静電保護回路の概略レイアウトを示す図５のＡ−Ａ線に沿った概略部分縦断面図である。 本発明の第３の実施形態に係る静電保護回路を示した等価回路図である。 図７の等価回路で示した静電保護回路であって、半導体基板内に形成された静電保護回路の概略レイアウトを示す概略平面図である。 静電保護回路の概略レイアウトを示す図８のＡ−Ａ線に沿った概略部分縦断面図である。
符号の説明
１ Ｐ型単結晶半導体基板
２ フィールド酸化膜
３ Ｐ＋型ガードリング
４ Ｐ＋型不純物拡散領域
５ Ｎ＋型不純物拡散領域
６ Ｎウェル領域
７ Ｐ−型不純物拡散領域
８ Ｐ＋型不純物拡散領域
９ Ｎ＋型不純物拡散領域
２１ Ｐ＋型ガードリング
２２ Ｐ＋型不純物拡散領域
２３ 第１の誘電体膜
２４ 第１のポリシリコン層
４１ 第１のポリシリコン電極
４２ 第１の誘電体膜
４３ 第２のポリシリコン電極
９１−１ Ｎウェル領域
９１−２ Ｐウェル領域
９２−１ ソース領域
９２−２ ソース領域
９３−１ ドレイン領域
９３−２ ドレイン領域
９４−１ ゲート絶縁膜
９４−２ ゲート絶縁膜
９５−１ ゲート電極
９５−２ ゲート電極
１００ 静電保護回路
１１０ サイリスタ整流回路
１８０ 電流制御回路
１９０ 電流制御回路
２００ 電流制御回路
ＰＮＰ１ 縦型ＰＮＰバイポーラトランジスタ
ＮＰＮ１ 横型ＮＰＮバイポーラトランジスタ
ＨＶＰＭＯＳ１ 高耐圧ＰチャネルＭＯＳトランジスタ
ＨＶＮＭＯＳ１ 高耐圧ＮチャネルＭＯＳトランジスタ
Ｄ 複数のダイオードの直列接続
Ｃ５ 第１の容量素子
Ｃ６ 第２の容量素子
Ｒ１ 基板抵抗
Ｇ１ 第１の端子
Ｇ２ 第２の端子
Ｖｄｄ 内部電源電圧
Ｖｄｄ 内部電源電圧供給線
Ｖｃｃ 外部電源電圧
Ｖｃｃ 外部電源電圧供給線
Ｖｓｓ 内部固定電圧
Ｖｓｓ 内部固定電圧供給線

Claims (16)

  1. 第１の内部回路と、前記内部回路に外部電源電圧を供給する外部電源電圧供給線と、前記内部回路に内部固定電圧を供給する内部固定電圧供給線とに電気的に結合される第１のサイリスタ整流回路と、
    前記内部回路に内部電源電圧を供給する内部電源電圧供給線と、前記第１のサイリスタ整流回路とに電気的に結合される第１の電流制御回路であって、前記外部電源電圧供給線が前記内部電源電圧供給線より高い電位を有した際に、前記外部電源電圧供給線から前記第１のサイリスタ整流回路を介して前記内部電源電圧供給線へ電流が流れるのを抑止する一方で、前記外部電源電圧供給線に印加されたサージ電流をトリガーとして、前記第１のサイリスタ整流回路をサイリスタ動作させて、前記サージ電流を前記第１のサイリスタ整流回路を介して前記内部固定電圧供給線に流すことで、前記第１の内部回路を前記サージ電流から保護する第１の電流制御回路と、
    を含む静電保護回路。
  2. 前記第１の電流制御回路は、前記内部電源電圧供給線と、前記第１のサイリスタ整流回路との間に電気的に結合された第１の容量素子を含むことを特徴とする請求項１に記載の静電保護回路。
  3. 前記第１のサイリスタ整流回路と、前記第１の電流制御回路とは、第１導電型の半導体基板中に設けられ、
    前記第１の容量素子は、前記半導体基板中に設けられた第２導電型の第１の不純物拡散領域と、前記第１の不純物拡散領域上に延在する第１の誘電体膜と、前記第１の誘電体膜上に延在する第１の導電性膜とからなることを特徴とする請求項２に記載の静電保護回路。
  4. 前記第１のサイリスタ整流回路と、前記第１の電流制御回路とは、第１の素子分離膜を含む第１導電型の半導体基板中に設けられ、
    前記第１の容量素子は、前記第１の素子分離膜上に延在する第１の導電性膜と、前記第１の導電性膜上に延在する第１の誘電体膜と、前記第１の誘電体膜上に延在する第２の導電性膜とからなることを特徴とする請求項２に記載の静電保護回路。
  5. 前記第１の電流制御回路は、前記高電位供給線と、前記第１のサイリスタ整流回路との間に電気的に結合された少なくとも１つのダイオードを含むことを特徴とする請求項１に記載の静電保護回路。
  6. 前記第１のサイリスタ整流回路と、前記第１の電流制御回路とは、第１導電型の半導体基板中に設けられ、
    前記少なくとも１つのダイオードは、前記半導体基板と、前記半導体基板中に設けられた第２導電型のウェル領域とのＰＮ接合からなることを特徴とする請求項５に記載の静電保護回路。
  7. 前記少なくとも１つのダイオードは、トータルで、前記外部電源電圧供給線が前記内部電源電圧供給線より高い電位有した際の電位差より大きな順方向降伏電圧を有することを特徴とする請求項５又は６に記載の静電保護回路。
  8. 前記第１のサイリスタ整流回路は、
    前記外部電源電圧供給線に電気的に結合された第１のエミッタと、前記内部固定電圧供給線に電気的に結合された第１のコレクタと、前記第１の電流制御回路とに電気的に結合された第１のベースとを含む第１のバイポーラトランジスタと、
    前記内部固定電圧供給線に電気的に結合された第２のエミッタと、前記第１のベースと前記第１の電流制御回路とに電気的に結合された第２のコレクタと、前記第１のコレクタと前記内部固定電圧供給線とに電気的に結合された第２のベースとを含む第２のバイポーラトランジスタと、
    を含むことを特徴とする請求項１乃至７のいずれかに記載の静電保護回路。
  9. 第１の内部回路と、
    前記第１の内部回路に外部電源電圧を供給する外部電源電圧供給線と、
    前記第１の内部回路に内部電源電圧を供給する内部電源電圧供給線と、
    前記第１の内部回路に内部固定電圧を供給する内部固定電圧供給線と、
    少なくとも１つの第１の静電保護回路であって、前記少なくとも１つの第１の静電保護回路の各々は、更に、
    前記第１の内部回路と、前記外部電源電圧供給線と、前記内部固定電圧供給線とに電気的に結合される第１のサイリスタ整流回路と、
    前記内部電源電圧供給線と、前記第１のサイリスタ整流回路とに電気的に結合される第１の電流制御回路であって、前記外部電源電圧供給線が前記内部電源電圧供給線より高い電位を有した際に、前記外部電源電圧供給線から前記第１のサイリスタ整流回路を介して前記内部電源電圧供給線へ電流が流れるのを抑止する一方で、前記外部電源電圧供給線に印加されたサージ電流をトリガーとして、前記第１のサイリスタ整流回路をサイリスタ動作させて、前記サージ電流を前記第１のサイリスタ整流回路を介して前記内部固定電圧供給線に流すことで、前記第１の内部回路を前記サージ電流から保護する第１の電流制御回路と、
    を含む前記少なくとも１つの第１の静電保護回路と、
    を含む半導体装置。
  10. 前記第１の電流制御回路は、前記内部電源電圧供給線と、前記第１のサイリスタ整流回路との間に電気的に結合された第１の容量素子を含むことを特徴とする請求項９に記載の半導体装置。
  11. 前記第１のサイリスタ整流回路と、前記第１の電流制御回路とは、第１導電型の半導体基板中に設けられ、
    前記第１の容量素子は、前記半導体基板中に設けられた第２導電型の第１の不純物拡散領域と、前記第１の不純物拡散領域上に延在する第１の誘電体膜と、前記第１の誘電体膜上に延在する第１の導電性膜とからなることを特徴とする請求項１０に記載の半導体装置。
  12. 前記第１のサイリスタ整流回路と、前記第１の電流制御回路とは、第１の素子分離膜を含む第１導電型の半導体基板中に設けられ、
    前記第１の容量素子は、前記第１の素子分離膜上に延在する第１の導電性膜と、前記第１の導電性膜上に延在する第１の誘電体膜と、前記第１の誘電体膜上に延在する第２の導電性膜とからなることを特徴とする請求項１０に記載の半導体装置。
  13. 前記第１の電流制御回路は、前記高電位供給線と、前記第１のサイリスタ整流回路との間に電気的に結合された少なくとも１つのダイオードを含むことを特徴とする請求項９に記載の半導体装置。
  14. 前記第１のサイリスタ整流回路と、前記第１の電流制御回路とは、第１導電型の半導体基板中に設けられ、
    前記少なくとも１つのダイオードは、前記半導体基板と、前記半導体基板中に設けられた第２導電型のウェル領域とのＰＮ接合からなることを特徴とする請求項１４に記載の半導体装置。
  15. 前記少なくとも１つのダイオードは、トータルで、前記外部電源電圧供給線が前記内部電源電圧供給線より高い電位有した際の電位差より大きな順方向降伏電圧を有することを特徴とする請求項１３又は１４に記載の半導体装置。
  16. 前記第１のサイリスタ整流回路は、
    前記外部電源電圧供給線に電気的に結合された第１のエミッタと、前記内部固定電圧供給線に電気的に結合された第１のコレクタと、前記第１の電流制御回路とに電気的に結合された第１のベースとを含む第１のバイポーラトランジスタと、
    前記内部固定電圧供給線に電気的に結合された第２のエミッタと、前記第１のベースと前記第１の電流制御回路とに電気的に結合された第２のコレクタと、前記第１のコレクタと前記内部固定電圧供給線とに電気的に結合された第２のベースとを含む第２のバイポーラトランジスタと、
    を含むことを特徴とする請求項９乃至１５のいずれかに記載の半導体装置。
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