TWI553820B - 半導體裝置 - Google Patents

Description

半導體裝置

本揭露涉及一種半導體裝置，尤其是一種包括用於靜電放電(electrostatic discharge, ESD)防護之矽控整流器(silicon-controlled rectifier, SCR)結構之半導體裝置。

靜電放電(electrostatic discharge, ESD)是一種日常生活中經常發生的自然現象。ESD可在短時間內產生大量電流。當短時間內由ESD所產生的大量電流流經積體電路，將可能產生超過積體電路所能承受的功率消耗，進而造成積體電路損壞，並可能使電路發生錯誤。實際上，ESD已經成為積體電路在製造及使用時，造成其故障的主要原因之一。

一種減輕或防止ESD造成損害的方法係利用ESD保護裝置或電路以保護積體電路。矽控整流器(silicon-controlled rectifier, SCR)因為具備大電流承受能力以及小佈局面積，故其為適用於ESD保護的其中一種裝置。然而，傳統的SCR具有一需缺點，像是高觸發電壓(Vtr ，高於SCR啟動時之電壓)、低維持電壓(Vh ，低於SCR關閉時之電壓)、以及緩慢的開啟速度。

最近，一種二極體觸發SCR(DTSCR)被發展了出來以作為傳統SCR的替代。相較於傳統SCR，DTSCR可以相對較快的速度開啟。然而，DTSCR可能只使用相對低的操作電壓，例如低於約1.5伏特的操作電壓。

依據本揭露，係提出一種半導體裝置，包括整流器、電晶體增強電流路徑以及開關電路。整流器耦接於電路接地點與端點之間，端點用以耦接至外部電路；電晶體增強電流路徑耦接至整流器；開關電路耦接至電晶體增強電流路徑，並耦接於端點以及電路接地點之間。開關電路用以在正常操作期間關閉電晶體增強電流路徑，並當靜電放電(electrostatic discharge)發生於端點時，開啟電晶體增強電流路徑。

本揭露之特徵及優點部份將陳述於以下之說明，部份則可從本揭露明顯得知，或藉由實施本揭露而習得。此些特徵及優點將藉由附加申請專利範圍中所特別指出的元件及組合而被實現及達成。

可以理解的是，前述之一般性敘述以及底下之細節描述僅是作為例示及說明，並不用以限制本發明。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

100、200、300、400、500‧‧‧半導體裝置

102‧‧‧SCR

104‧‧‧電晶體增強電流路徑

106‧‧‧ESD事件開關

108‧‧‧漏電流控制部

110‧‧‧端點

112‧‧‧電路接地點

114‧‧‧本質PNP BJT

114-1‧‧‧射極

114-2‧‧‧基極

114-3‧‧‧集極

116‧‧‧本質NPN BJT

116-1‧‧‧集極

116-2‧‧‧基極

116-3‧‧‧射極

118‧‧‧N型井寄生電阻

120‧‧‧P型井寄生電阻

122‧‧‧PNP BJT

122-1‧‧‧射極

122-2‧‧‧基極

122-3‧‧‧集極

124‧‧‧N通道FET

124-1‧‧‧汲極

124-2‧‧‧閘極

124-3‧‧‧源極

124-4‧‧‧基極

126‧‧‧電容

128‧‧‧電阻

130‧‧‧電阻

132‧‧‧基板

132-1‧‧‧第一部份

132-2‧‧‧第二部份

132-3‧‧‧第三部份

134‧‧‧N型井

136‧‧‧P型井

138‧‧‧N型重摻雜區域

138’‧‧‧環狀N⁺區域

140‧‧‧P型重摻雜區域

142‧‧‧P⁺區域

144‧‧‧N⁺區域

146‧‧‧N型井

148‧‧‧P型井

150‧‧‧P⁺區域

152、154、156‧‧‧N⁺區域

158‧‧‧重摻雜多晶矽層

160‧‧‧P⁺區域

161‧‧‧N⁺區域

162、164、166‧‧‧電性連接

302‧‧‧P通道FET

302-1‧‧‧汲極

302-2‧‧‧閘極

302-3‧‧‧源極

402‧‧‧環狀N型井

404‧‧‧環狀N⁺區域

406‧‧‧絕緣層

502‧‧‧電晶體增強電流路徑

504、506、508‧‧‧PNP BJT

510‧‧‧漏電流控制部

512、514、516‧‧‧漏電流控制電阻

518、520、522‧‧‧N型井

524、526、528‧‧‧P⁺區域

530、532、534‧‧‧N⁺區域

536、538、540、542‧‧‧電性連接

第1A及1B圖概要地繪示依據一例示實施例之半導體裝置。

第2A及2B圖概要地繪示依據一例示實施例之半導體裝置。

第3A及3B圖概要地繪示依據一例示實施例之半導體裝置。

第4A至第4E圖概要地繪示依據一例示實施例之半導體裝置。

第5A及5B圖概要地繪示依據一例示實施例之半導體裝置。

第6圖分別繪示針對不具電晶體增強電流路徑之半導體裝置以及具有電晶體增強電流路徑之半導體裝置之電流-電壓曲線。

第7圖分別繪示不具漏電流控制之半導體裝置以及具漏電流控制之半導體裝置之漏電流。

本揭露實施例包括一種半導體裝置，其具有用於靜電放電(electrostatic discharge, ESD)防護之矽控整流器(silicon-controlled rectifier, SCR)結構之半導體裝置。

以下，本揭露實施例將輔以圖式作說明。在任何可能的情況下，圖式中相同的元件符號係代表相同或相似的部份。

矽控整流器(silicon-controlled rectifier, SCR)是一種可用於ESD防護的裝置。如此處所採用，SCR具有彼此相鄰的N型井以及P型井。P型重摻雜區域以及N型重摻雜區域分別形成於N型井以及P型井之中。因此，SCR的基本結構包括PNPN結構，當中P⁺ 區域、N型井以及P型井形成本質PNP電晶體，而N型井、P型井以及N⁺ 區域形成本質NPN電晶體。

在操作上，SCR通常與所欲保護的外部電路並聯。依據一種用以連接SCR與所欲保護之外部電路之典型配置，SCR之陽極係連接至外部電路中可能發生ESD之處。SCR之陰極係連接至電路的地端(ground)，其亦可是外部電路的地端。當沒有ESD發生時，SCR處於高電阻狀態，使得SCR無法干涉外部電路的操作。當ESD發生時，ESD在SCR的陽極產生過多的電荷，使得施加於SCR陽極的電壓上升。當施加於SCR的電壓變得高於SCR的觸發電壓Vtr，由N型井與P型井所形成的N-P接面發生雪崩潰崩(avalanche breakdown)。由潰崩所產生的電流會開啟本質PNP電晶體或本質NPN電晶體其中之一。接著本質PNP電晶體與本質NPN電晶體兩者皆會變成飽和狀態。如此一來，SCR會進入低電阻狀態(也就是被開啟)，並開始傳導由ESD所產生的過量電荷的主要部分。因此，被保護的外部電路只需承受一小部分的ESD電荷，因而免於受到損害。在SCR進入低電阻狀態並且傳導ESD電荷之後，施加於SCR上的電壓降低。當施加於SCR上的電壓變得低於SCR的維持電壓Vh ，SCR關閉。

在本揭露實施例之一種用於ESD防護的半導體裝置中，一電晶體增強(transistor-enhanced)電流路徑、一ESD事件開關以及一漏電流控制部係耦接至SCR，以改善ESD防護的效能。電晶體增強電流路徑可幫助降低觸發電壓Vtr ，使得少數的嚴重ESD事件可觸發半導體裝置，進而降低外部電路被ESD損害的風險。當ESD事件發生時，ESD事件開關開啟電晶體增強電流路徑，以避免在正常操作過程中，突然觸發SCR以及電晶體增強電流路徑。此外，漏電流控制部可幫助在正常操作過程中減少漏電流，以減輕對外部電路性能以及功率消耗的衝擊。

第1A及1B圖概要地繪示本揭露實施例之半導體裝置100之一例。第1A圖繪示半導體裝置100之電路圖，而第1B圖繪示半導體裝置100之一部份佈局。

半導體裝置100包括SCR 102、耦接至SCR 102的電晶體增強電流路徑104、耦接至電晶體增強電流路徑104的ESD事件開關(亦稱為開關電路)106以及耦接至電晶體增強電流路徑的漏電流控制部108。

SCR耦接於端點110以及電路接地點112之間。端點110用以耦接至所欲保護的外部電路，並作為SCR 102的陽極。電路接地點112提供參考電位準至半導體裝置100，並且可耦接至所欲保護之外部電路之接地點。在一替代或額外的實施例中，電路接地點112可耦接至地球。電路接地點112可作為SCR 102的陰極。

如底下所詳述，SCR 102係透過在彼此鄰接的N型井及P型井中創造重摻雜區域而形成。重摻雜區域、N型井以及P型井形成本質PNP雙極接面電晶體(BJT)以及本質NPN BJT。此兩種本質BJT係如第1A圖之電路圖當中所繪示的本質PNP BJT 114以及本質NPN BJT 116。如第1A所示，本質PNP BJT 114的射極114-1耦接至端點110。本質PNP BJT 114的基極114-2耦接至本質NPN BJT 116的集極116-1。本質PNP BJT 114的集極114-3耦接至本質NPN BJT 116的基極116-2。本質NPN BJT 116的射極116-3耦接至電路接地點112。

如上所述，SCR 102形成彼此相鄰的N型井以及P型井。因此，N型井中的寄生電阻以及P型井中的寄生電阻亦可能影響SCR 102的特性。是以，SCR 102之電路圖亦包括N型井寄生電阻118以及P型井寄生電阻120，如第1A圖所示。N型井寄生電阻118耦接於端點110以及本質PNP BJT 114的基極114-2與本質NPN BJT 116的集極116-1之間。P型井寄生電阻120耦接於電路接地點112以及本質NPN BJT 116的基極116-2與本質PNP BJT 114的集極114-3之間。

如第1A圖所示，電晶體增強電流路徑104包括PNP BJT 122。PNP BJT 122包括射極122-1、基極122-2以及集極122-3。PNP BJT 122的射極122-1耦接至本質PNP BJT 114的基極114-2以及本質NPN電晶體116的集極116-1，因而通過N型井寄生電阻118而耦接至端點110。在某些實施例中，電晶體增強電流路徑104可形成在與SCR 102相同的基板之中，底下將作進一步的說明。

ESD事件開關106包括N通道場效電晶體(FET)124、電容(亦稱作開關電路電容)126以及電阻(亦稱作開關電路電阻)128。N通道FET 124的汲極124-1耦接至PNP BJT 122的基極122-2。N通道FET 124的閘極124-2通過電容126而耦接至端點110，並通過電阻128而耦接至電路接地點112。N通道FET 124的源極124-3耦接至電路接地點112。在如第1A圖所示的半導體裝置100當中，N通道FET 124的源極124-3亦耦接至N通道FET 124的基極124-4。

如第1A圖所示，漏電流控制部108包括電阻(亦稱作漏電流控制電阻)130。電阻130之一終端耦接至端點110，電阻130之另一終端耦接至PNP BJT 122的基極122-2。

依據本揭露之實施例，當ESD發生時，因ESD而產生的高電壓被施加至N通道FET 124的閘極124-2，並開啟N通道FET 124。因此，PNP BJT 122之基極122-2的電位被拉低至接近電路接地點112的位準。也就是說，高電位差係被施加於PNP BJT 122的射極122-1以及基極122-2之間。因此，電晶體增強電流路徑104(也就是第1A圖所示之PNP BJT 122)被開啟以傳導電流。也就是說，ESD電流自端點110流經N型井寄生電阻118、PNP BJT 122的射極122-1、PNP BJT 122的基極122-2、PNP BJT 122的集極122-3以及N通道FET 124至電路接地點112，以產生一跨壓於N通道寄生電阻118。此電壓亦被施加於本質PNP BJT 114的射極114-1以及基極114-2之間，以幫助順向偏壓本質PNP BJT 114的射極-基極PN接面，因而幫助開啟本質PNP BJT 114。

在正常操作過程中，N通道FET 124為關閉，因此電晶體增強電流路徑104被截斷。又，漏電流控制部108可將PNP BJT 122之基極122-2拉升至接近端點110的位準。如此一來，在正常操作過程中，PNP BJT 122之射極122-1與基極122-2間的電位差約接近零，進而有助於避免突然開啟電晶體增強電流路徑104。

第1B圖繪示半導體裝置100之一部份佈局。如第1B圖所示，半導體裝置100包括基板132，當中SCR 102的一部份、電晶體增強電流路徑104的一部份以及ESD事件開關106的一部份係分別形成於基板132的第一部份132-1、第二部份132-2以及第三部份132-3。在一些實施例中，基板132可例如示矽基板或絕緣層覆矽(silicon-on-insulator, SOI)基板。此外，基板132可以是雜質濃度約1e17cm³ 至1e18cm^-3 的P型基板。基板132中的P型雜質例如包括硼或鋁。

具體地說，SCR 102包括形成於基板132之第一部份132-1的N型井134，其例如藉由將N型雜質摻雜至基板132的一部份而形成。基板132鄰近於N型井134的另一部份係作為SCR 102的P型井136。N型雜質例如包括磷、砷或銻。N型井的雜質濃度可大約是1e17cm³ 至1e18cm^-3 。

如第1B圖所示，N型重摻雜區域(此處稱為N⁺ 區域)138以及P型重摻雜區域(此處稱為P⁺ 區域)140係形成於N型井134之中。類似地，P⁺ 區域142以及N⁺ 區域144係形成於P型井136之中。N⁺ 區域138係作為N型井電位接點(pickup)，而P⁺ 區域142係作為P型井電位接點。重摻雜區域138、140、142以及144中的雜質濃度可各別大約為1e20cm³ 至1e21cm³ 並可彼此相同或相異。

在半導體裝置100當中，P⁺ 區域140、N型井134以及P型井136形成本質PNP BJT 114，其中P⁺ 區域140作為射極114-1、N型井134作為基極114-2、P型井136作為集極114-3。P型井136具有相對低的雜質濃度，故相較於P⁺ 區域140及142具有相對大的電阻係數(resistivity)。P型井136之一部份形成P型井寄生電阻120，其經由P型井電位接點(也就是P⁺ 區域142)而耦接至電路接地點112。

類似地，N⁺ 區域144、P型井136以及N型井134形成本質NPN BJT 116，其中N⁺ 區域144作為射極116-3、P型井136作為基極116-2、N型井134作為集極116-1。N型井134具有相對低的雜質濃度，故相較於N⁺ 區域138及144具有相對大的電阻係數。N型井134之一部份形成N型井寄生電阻118，其經由N型井電位接點(也就是N⁺ 區域138)而耦接至端點110。

如第1B圖所示，電晶體增強電流路徑104之PNP BJT 122亦包括形成於基板132之第二部份132-2中的N型井146。N型井146作為PNP BJT 122之基極122-2，並可透過將雜質濃度約為1e20cm³ 至1e21cm^-3 的N型雜質，像是磷、砷或銻，摻雜至基板132的一部份中而形成。基板132鄰近於N型井146的另一部份係作為P型井148，其作為PNP BJT 122的集極122-3。舉例來說，透過將雜質濃度約為1e20cm³ 至1e21cm^-3 的P型雜質，像是硼或鋁，摻雜至N型井146，可將P⁺ 區域150形成於N型井146當中。P⁺ 區域150作為PNP BJT 122之射極122-1。舉例來說，透過將雜質濃度約為1e20cm³ 至1e21cm^-3 的N型雜質，像是磷、砷或銻，摻雜至N型井146，可將N⁺ 區域152形成於N型井146之中。N⁺ 區域152可作為PNP BJT 122的基極122-2的基極電極。

如第1B圖所示，N通道FET 124包括形成於基板132之第三部份132-3之N⁺ 區域154以及156。N⁺ 區域154以及156分別作為N通道FET 124的汲極124-1以及源極124-3，並可透過將雜質濃度約為1e20cm³ 至1e21cm^-3 的N型雜質，像是磷、砷或銻，摻雜至基板132之對應部份而形成。重摻雜多晶矽層158形成覆蓋於基板132之上，並作為N通道FET 124之閘極124-2。薄介電層(未繪示)，像是二氧化矽層，係形成於重摻雜多晶矽層158以及基板132之間，以作為N通道FET 124的閘極介電層。

在一些實施例中，如第1B圖所示，附加的P⁺ 區域係形成於基板132。P⁺ 區域160耦接至電路接地點並作為基板電位接點。這樣的基板電位接點一方面作為用以將N通道FET 124之基極124-4耦接至電路接地點112以及N通道FET 124之源極124-3的基極電極。另一方面，如熟習本技術領域技藝者所能理解，PNP BJT 122之集極122-3(也就是第1B圖所示之P型井148)可透過基板132之一部份而耦接至P⁺ 區域160。因此，P⁺ 區域160亦可視為PNP BJT 122之集極122-3之集極電極。

如第1B圖所示，附加的N⁺ 區域161可例如透過將雜質濃度約為1e20cm³ 至1e21cm^-3 的N型雜質，像是硼或鋁，摻雜至N型井134中而形成於N型井134。在一些實施例中，如第1B圖所示，附加的N⁺ 區域161形成於P⁺ 區域140附近，並形成在P⁺ 區域140相較於N⁺ 區域138的不同側。附加的N⁺ 區域161可作為N型井134的外加N型井電位接點，且如以下所述，可用以將本質PNP BJT 114之基極114-2以及本質NPN BJT 116之集極116-1(也就是N型井134之一部份)透過電性連接162而耦接至PNP BJT 122的射極122-1(也就是P⁺ 區域150)。此外，N⁺ 區域152及N⁺ 區域154係透過電性連接164而相互耦接。N⁺ 區域156及P⁺ 區域160係透過電性連接166而相互耦接。電性連接162、164及166可例如包括形成於基板132之上的金屬層。

第1B圖並未繪示開關電路電容126、開關電路電阻128以及漏電流控制電阻130。此些元件可形成於基板132之未繪示於第1B圖的另一部份，或者可以是分離的電子元件，並例如透過金屬走線而耦接至形成於基板132上的元件。

第2A圖及第2B圖概要地繪示本揭露實施例之半導體裝置200之一例。第2A圖繪示半導體裝置200之電路圖，而第2B圖繪示半導體裝置200之一部份佈局。

第2A及第2B所示之半導體裝置200與第1A及第1B圖所示之半導體裝置100相似，除了PNP BJT 122之集極122-3並不直接耦接至電路接地點112，但耦接至本質NPN BJT 116之基極116-2。在如第2B圖所示的佈局中，省略了第1B圖中的P⁺ 區域160，且N⁺ 區域156係直接耦接至電路接地點112。N通道FET 124之基極124-4係耦接至本質NPN BJT 116之基極116-2。

在半導體裝置200中，由於基板132中作為PNP BJT 122之集極122-3的部份並未透過基板電位接點而耦接至電路接地點112，通過電晶體增強電流路徑104的電流並不會直接流至電路接地點112，而是進入本質NPN BJT 116的基極116-2。此電流有助於觸發NPN BJT 116，使得NPN BJT 116可更快地被開啟，並因而使SCR 102可更快地被開啟。

第3A圖及第3B圖概要地繪示本揭露實施例之半導體裝置300之一例。第3A圖繪示半導體裝置300之電路圖，而第3B圖繪示半導體裝置300之一部份佈局。

第3圖所示之半導體裝置300與第1圖所示之半導體裝置100相似。然而，在半導體裝置300中，漏電流控制部108進一步包括P通道FET 302。P通道FET 302之汲極302-1耦接至N型井寄生電阻118，P通道FET 302之閘極302-2耦接至N通道FET 124之閘極124-2，而P通道FET 302之源極302-3耦接至端點110。此外，如第3A圖所示，在半導體裝置300中，PNP BJT 122之射極122-1係直接耦接至P通道FET 302之汲極302-1。

類似於半導體裝置100，在半導體裝置300中，當ESD發生時，ESD所造成的高電壓係被施加至N通道FET 124之閘極124-2並開啟N通道FET 124。因此，電晶體增強電流路徑104(也就是第3A圖所示的PNP BJT 122)會被開啟以傳導電流，如此將有助於開啟本質PNP BJT 114。此外，ESD所造成的相同高電壓係被施加至P通道FET 302之閘極302-2並關閉P通道FET 302。如此一來，本質PNP BJT 114之基極114-2可從端點110斷開(類似於將一具有非常大，甚至接近無限大之電阻值之電阻連接於本質PNP BJT 114之基極114-2與端點110之間的情況)。這將有助於增加本質PNP BJT 114之射極114-1與基極114-2之間的PN接面上的電位差，因而降低電壓Vtr，並增加SCR 102的開啟速度。

在正常操作過程中，N通道FET 124關閉，因而使電晶體增強電流路徑104被截斷。此外，P通道FET 302係被開啟，使得本質PNP BJT 114之基極114-2以及本質NPN BJT 116之集極116-1耦接至接點110。因此，電壓Vtr 在正常操作過程中係相對高位準。

半導體裝置300之佈局(如第3B圖所示)與半導體100之佈局相似(如第1B圖所示)。然而，在半導體裝置300中，附加的N⁺ 區域並未形成於N型井134之中。N⁺ 區域138透過電性連接304(像是金屬層)耦接至P⁺ 區域150。P通道FET 302可形成於基板132的另一部份，或是可分開地形成在不同基板上，並例如透過金屬走線耦接至基板132的元件。

第4A至第4E圖概要地繪示本揭露實施例之半導體裝置400之一例。第4A圖繪示半導體裝置400之電路圖，第4B至第4D圖繪示半導體裝置之一部份之不同的佈局，而第4E圖繪示繪示半導體裝置400對應於如第4D圖所示之佈局之一部份之剖面圖。

第4A至第4E圖所示之半導體裝置400相似於第3A及第3B圖所示之半導體裝置300。半導體裝置400與300之電路圖間的差異類似於半導體裝置200與100之電路圖間的差異，故此處不再詳細描述。此外，第4B圖所示之半導體裝置400之佈局與第3B圖所示之半導體裝置300之佈局兩者間的差異係類似於第2B圖所示之半導體裝置200之佈局與第1B圖所示之半導體裝置100之佈局兩者間的差異，故此處不再詳細描述。

第4C及第4D圖繪示半導體裝置400之另一種佈局。第4C圖所示之佈局係相似於第4B所示之佈局，除了以形成於N型井134的環狀N⁺ 區域138’取代條狀N⁺ 區域138。如第4C圖所示，環狀N⁺ 區域138’環繞P⁺ 區域140。因此，在正常操作期間，透過P通道FET 302連接至端點110的環狀N⁺ 區域138’係形成於SCR 102的陽極與陰極之間。如此一來，將變得更加難以對本質PNP BJT 114之射極-基極接面作順向偏壓，使得SCR 102之電壓Vh 在正常操作期間為增加。

第4D圖所示的佈局相似於第4C圖所示之佈局，除了環狀N型井402係形成於基板132，並且環繞第一、第二以及第三部份132-1、132-2、132-3。環狀N⁺ 區域404係形成於環狀N型井402當中，作為環狀N型井的N型井電位接點。環狀N⁺ 區域404耦接至端點110。環狀N型井402在端點110與電路接地點112之間形成寄生二極體，此有助於分流從端點110至電路接地點112的ESD電流。當ESD發生且電晶體增強電流路徑104開啟，基板132中大多數的電流(例如PNP BJT 122的集極電流)係被限制在由環狀N型井402所環繞的區域中，並且流至P⁺ 區域142。因此，基板132會有較高的電壓降，因而施加於NPN BJT 116之基極116-2與射極116-3間的PN接面的電壓係高於沒有環狀N型井402的情況，如此將有助於開啟本質NPN BJT116。環狀N型井402亦可應用在如第1B、第2B以及第3B圖所示的結構當中。

第4E圖係第4D圖沿著線A-A所繪示之剖面圖。如第4E圖所示，半導體裝置400亦包括絕緣層406(第4E圖中具有交叉影線圖樣的區域)，其形成於基板132的表面附近以及重摻雜區域之間。絕緣層406有助於減少漏電流以及潰崩的風險。絕緣層406並未繪示於第4B至第4D圖之中。此外，雖然絕緣層並未繪示於第1B、第2B及第3B圖當中，但可以理解的是，半導體裝置100、200、300之每一者亦可包括形成於基板132的表面附近以及重摻雜區域之間的絕緣層。舉例來說，藉由氧化基板132的對應部份，絕緣層406可例如由二氧化矽所形成。

在第1A至第4E圖所繪示的每一例半導體裝置中，電晶體增強電流路徑104包括一PNP BJT 122，且漏電流控制部108對應地包括一漏電流控制電阻130。然而，如底下所討論，本揭露實施例之半導體裝置中的電晶體增強電流路徑可包括多於一個的PNP BJT。

第5A及5B圖概要地繪示本揭露實施例之半導體裝置500之一例。第5A圖繪示半導體裝置500之電路圖，而第5B圖繪示半導體裝置500之一部份佈局。第5A及第5B圖所示之半導體裝置500相似於第1A及第1B圖所示之半導體裝置100。然而，半導體裝置500中的電晶體增強電流路徑502包括以達林頓結構(Darlington structure)連接的三個PNP BJT 504、506及508。對應地，半導體裝置500之漏電流控制部510包括三個漏電流控制電阻512、514及516，每一個漏電流控制電阻512、514及516係耦接於端點110及PNP BJT 504、506及508之一的基極之間。相較於單一個PNP BJT的結構，具有多個PNP BJT的達林頓結構具有較大的電流增益。因此，相較於半導體裝置100，半導體裝置500可具有較低的電壓Vtr 。

在如第5B圖所示之半導體裝置500之佈局中，三個N型井518、520及522係形成於基板132的第二部份132-2。P⁺ 區域524形成於N型井518中，兩者連同P型井148形成PNP BJT 508。P⁺ 區域526係形成於N型井520中，兩者連同P型井148形成PNP BJT 510。P⁺ 區域528係形成於N型井522中，兩者連同P型井148形成PNP BJT 512。此外，N⁺ 區域530、532及534亦可分別形成於N型井518、520及522中，以作為其對應之N型井之N型井電位接點(也因而作為對應之PNP BJT之基極電極)。

如第5B圖所示，P⁺ 區域524透過電性連接536而耦接至N型井134之N⁺ 區域161。N⁺ 區域530以及P⁺ 區域526透過電性連接538而彼此耦接。N⁺ 區域532以及P⁺ 區域528透過電性連接540而彼此耦接。N⁺ 區域534透過電性連接542耦接至N通道電晶體124之N⁺ 區域154。電性連接536、538、540及542例如可包括形成於基板132之上的金屬層。

依據本揭露之實施例，半導體裝置200、300及400之每一者中的電晶體增強電流路徑104亦可包括類似於半導體裝置500之具有多個PNP BJT的達林頓結構。此種半導體結構的細節在此不贅述。

如以上所討論，本揭露實施例之電晶體增強電流路徑有助於降低具有SCR之半導體裝置之觸發電壓Vtr。第6圖繪示針對具有SCR但不具電晶體增強電流路徑之半導體裝置之電流-電壓曲線(具有圓點之曲線)以及針對本揭露實施例之具有電晶體增強電流路徑之半導體裝置之電流-電壓曲線(具有方形點之曲線)。從第6圖可看出，觸發電壓Vtr 係被降低。

亦如以上所討論，本揭露實施例之漏電流控制部有助於減少漏電流。此效應係繪示於第7圖，圖中具圓點之曲線代表不具漏電流控制之半導體裝置之電流-電壓關係，而具方型點之曲線代表本揭露實施例之具漏電流控制之半導體裝置之電流-電壓關係。從第7圖可看出，在本揭露實施例具有漏電流控制部的情況下，漏電流可被減低數個數量級。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧半導體裝置

102‧‧‧SCR

104‧‧‧電晶體增強電流路徑

106‧‧‧ESD事件開關

108‧‧‧漏電流控制部

110‧‧‧端點

112‧‧‧電路接地點

114‧‧‧本質PNP BJT

114-1‧‧‧射極

114-2‧‧‧基極

114-3‧‧‧集極

116‧‧‧本質NPN BJT

116-1‧‧‧集極

116-2‧‧‧基極

116-3‧‧‧射極

118‧‧‧N型井寄生電阻

120‧‧‧P型井寄生電阻

122‧‧‧PNP BJT

122-1‧‧‧射極

122-2‧‧‧基極

122-3‧‧‧集極

124‧‧‧N通道FET

124-1‧‧‧汲極

124-2‧‧‧閘極

124-3‧‧‧源極

124-4‧‧‧基極

126‧‧‧電容

128‧‧‧電阻

130‧‧‧電阻

Claims (10)

1. 一種半導體裝置，包括： 一整流器，耦接於一電路接地點與一端點之間，該端點用以耦接至一外部電路； 一電晶體增強電流路徑，耦接至該整流器；以及 一開關電路，耦接至該電晶體增強電流路徑，並耦接於該端點以及該電路接地點之間，該開關電路用以： 在正常操作期間關閉該電晶體增強電流路徑；以及 當一靜電放電(electrostatic discharge)發生於該端點時，開啟該電晶體增強電流路徑。
2. 如申請專利範圍第1項所述之半導體裝置，其中該整流器包括： 一本質PNP雙極接面電晶體(bipolar-junction transistor, BJT)，該本質PNP BJT之一射極電性耦接至該端點；以及 一本質NPN BJT，該本質NPN BJT之一集極電性耦接至該本質PNP BJT之一基極以及該端點至少其中之一，該本質NPN BJT之一基極電性耦接至該本質PNP BJT之一集極，且該本質NPN BJT之一射極電性耦接至該電路接地點； 其中該開關電路包括： 一N通道場效電晶體(field-effect transistor, FET)； 一開關電路電阻，該N通道FET之一閘極透過該開關電路電阻耦接至該電路接地點；以及 一開關電路電容，該N通道FET之該閘極透過該開關電路電容耦接至該端點。
3. 如申請專利範圍第2項所述之半導體裝置，其中： 該電晶體增強電流路徑包括一旁通PNP BJT； 該旁通PNP BJT之一射極電性耦接至該本質NPN BJT之該集極； 該旁通PNP BJT之一基極電性耦接至該N通道FET之一汲極；以及 該旁通PNP BJT之一集極電性耦接至該N通道FET之一源極；該旁通PNP BJT之該集極更電性耦接至該電路接地點或該本質NPN BJT之該基極。
4. 如申請專利範圍第3項所述之半導體裝置，更包括： 一漏電流控制部，包括一漏電流控制電阻，該漏電流控制電阻電性耦接於該端點以及該旁通PNP BJT之該基極之間。
5. 如申請專利範圍第4項所述之半導體裝置，其中: 該漏電流控制部更包括一P通道FET； 該P通道FET之一源極電性耦接至該端點； 該P通道FET之一汲極電性耦接至該本質NPN BJT之該集極；以及 該P通道FET之一閘極電性耦接至該N通道FET之該閘極。
6. 如申請專利範圍第2項所述之半導體裝置，其中： 該電晶體增強電流路徑包括一達林頓結構(Darlington structure)，該達林頓結構包括複數級，各該級包括一旁通PNP BJT； 該達林頓結構之一第一級中的該旁通PNP BJT之一射極電性耦接至該本質NPN BJT之該集極； 該達林頓結構之一最後一級中的該旁通PNP BJT之一基極電性耦接至該N通道FET之一汲極；以及 該達林頓結構之該最後一級中的該旁通PNP BJT之一集極電性耦接至該N通道FET之一源極； 其中，該些旁通PNP BJT之集極更電性耦接至該電路接地點或該本質NPN BJT之該基極。
7. 如申請專利範圍第6項所述之半導體裝置，更包括： 一漏電流控制部，包括複數個漏電流控制電阻，各該漏電流控制電阻電性耦接於該端點與該些旁通PNP BJT之一之一基極之間。
8. 如申請專利範圍第2項所述之半導體裝置，其中： 該整流器之至少一部份係形成於一基板之一第一部份； 該電晶體增強電流路徑之至少一部份係形成於該基板之一第二部份； 該開關電路之至少一部份係形成於該基板之一第三部份； 其中： 該第一部份包括一P型井以及一N型井，該P型井作為該本質NPN BJT之該基極以及該本質PNP BJT之該集極，該N型井作為該本質NPN BJT之該集極以及該本質PNP BJT之該基極； 該本質PNP BJT之該射極包括一第一重摻雜P型區域，該第一重摻雜P型區域形成於該N型井中；以及 該本質NPN BJT之該射極包括一第一重摻雜N型區域，該第一重摻雜N型區域形成於該P型井中； 該半導體裝置進一步包括： 一第二重摻雜P型區域，該第二重摻雜P型區域形成於該P型井中，並電性耦接至該電路接地點；以及 一第二重摻雜N型區域，該第二重摻雜N型區域形成於該N型井中，並電性耦接至該端點。
9. 如申請專利範圍第8項所述之半導體裝置，其中該第二重摻雜N型區域係環繞該第一重摻雜P型區域。
10. 如申請專利範圍第8項所述之半導體裝置，更包括： 一環狀N型井，該環狀N型井環繞該第一部份、該第二部份以及第三部份；以及 一環狀重摻雜N型區域，該環狀重摻雜N型區域形成於該環狀N型井之中。