CN107275324B - 静电放电保护装置及方法 - Google Patents

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    • H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices

Abstract

本发明公开了一种静电放电保护装置及方法，静电放电保护装置包括：半导体基材、第一阱区、第二阱区、第一掺杂区、第二掺杂区、第三掺杂区以及第四掺杂区。第一阱区和第二阱区皆位于半导体基材中，分别具有第一电性和第二电性。第一掺杂区具有第二电性，位于第一阱区之中。第二掺杂区具有第一电性，至少一部分位于第一阱区之中，围绕第一掺杂区。第三掺杂区具有第一电性，位于第二阱区之中，邻接第二掺杂区。第四掺杂区具有第二电性，位于第二阱区之中，邻接第三掺杂区。第一掺杂区、第三掺杂区、第一阱区和第二阱区形成二个具有相异的多数载子的双极晶体管寄生电路。

Description

静电放电保护装置及方法
技术领域
本发明是有关于一种半导体集成电路及其应用。特别是有关于一种静电放电(Electrostatic Discharge，ESD)保护装置及方法。
背景技术
静电放电系起因于短时间内(一般在100纳秒nanosecond之内)的高压放电所引进的强大电流脉冲。集成电路及半导体元件对于静电放电相当敏感。尤其是在元件安装时，因为人类或机器碰触接脚，常使强大电流脉冲通过集成电路，而导致元件失效。因此有需要提供集成电路有效的静电放电保护装置。
寄生硅控整流器(Silicon Controlled Rectifier，SCR)是一种芯片式(on-chip)的半导体静电放电保护装置，可在静电放电发生(ESD zapping)时，通过骤回崩溃(snapback)开启，将静电放电电流传导至地面，达到静电放电的保护功能。由于，寄生硅控整流器具有关键尺寸小、电流的汲取/供应能力(current sinking/sourcing capacity)强、低导通阻抗(turn-on impedance)、低消耗功率(power dissipation)以及高散热效率等特性。因此，是目前业界所广为采用的静电放电保护装置之一。
然而，寄生硅控整流器具有相对于启动电压(trigger voltage)显著较低的保持电压(holding voltage)。例如，一般寄生硅控整流器的保持电压低于3.6V。因此，寄生硅控整流器一旦在高压操作(例如，操作电压高于20V)时被启动后，很容易在后续的一般操作中(例如，操作电压约为2V时)发生电力过载(Electrical Overstress，EOS)或形成闩锁(latch up)的风险。而为了防止寄生硅控整流器电力过载或闩锁，一般会通过增加阴极(cathode)和阳极(anode)之间的距离，来增加寄生硅控整流器的保持电压。但此举将使集成电路的整体布局尺寸(lay-out size)无法降低，并不符合集成电路尺寸微缩的设计趋势。
因此，有需要提供一种先进的静电放电保护装置及其应用，以改善已知技术所面临的问题。
发明内容
根据本说明书的一实施例提供一种静电放电保护装置包括：半导体基材、第一阱区、第二阱区、第一掺杂区、第二掺杂区、第三掺杂区以及第四掺杂区。第一阱区和第二阱区皆位于该半导体基材中；且第一阱区具有第一电性，第二阱区具有第二电性。第一掺杂区具有第二电性，且位于第一阱区之中。第二掺杂区具有第一电性，至少一部分位于第一阱区之中，且围绕第一掺杂区。第三掺杂区具有第一电性，位于第二阱区之中，邻接第二掺杂区。第四掺杂区具有第二电性，位于第二阱区之中，且邻接第三掺杂区。其中第一掺杂区、第一阱区和第二阱区形成一个第一双极晶体管寄生(Parasitic Bipolar Junction Transistor，BJT)电路；第三掺杂区、第一阱区和第二阱区形成一个第二双极晶体管寄生电路；且第一双极晶体管寄生电路和第二双极晶体管寄生电路具有相异的多数载子(majority carrier)。
根据本说明书的另一实施例提供一种存储器元件，此存储器元件包含上述静电放电保护装置以及一个存储单元阵列。此存储单元阵列。与静电放电保护装置电性连接。
根据本说明书的又一实施例提供一种静电放电保护方法，包含下述步骤：首先提供一个静电放电保护装置与一内部电路(internal circuit)电性连接。当静电放电应力(ESD stress)施加于内部电路时，利用静电放电保护装置将静电放电电流通过第一双极晶体管寄生电路和第二双极晶体管寄生电路导入地面。
根据上述实施例，本发明是在提供一种静电放电保护装置及其应用。此静电放电保护装置包括至少四个掺杂区，分别设置于两个电性相反的掺杂阱区之中，以分别形成一个PNP双极晶体管寄生电路和一个NPN双极晶体管寄生电路，进而构成一个寄生硅控整流器。其中，构成PNP(或NPN)双极晶体管寄生电路的掺杂区，被位于相同阱区中另一个具有不同电性的环状掺杂区所包围。且在一般操作时，施加于环状掺杂区的电位实质大于等于(小于等于)施加于被包围的掺杂区的电位。藉此可实值提高寄生硅控整流器的保持电压，以防止寄生硅控整流器发生电力过载或形成闩锁的风险。
附图说明
为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，特举数个较佳实施例，并配合所附图式，作详细说明如下：
图1A是根据本发明的一实施例所绘示的静电放电保护装置的结构上视图；
图1B是沿着图1A的切线A1所绘示的静电放电保护装置的结构剖面图；
图2是绘示一种使用图1A和图1B的静电放电保护装置的集成电路的电路布局示意图；
图3是绘示图1A和图1B的静电放电保护装置的电压-电流特性曲线图；
图4是绘示根据本说明书的另一实施例所绘示的静电放电保护装置的结构剖面图；
图5A是绘示根据本说明书的又一实施例所绘示的静电放电保护装置的结构上视图；
图5B是沿着图5A的切线A5所绘示的静电放电保护装置的结构剖面图；
图6A是绘示根据本说明书的又另一实施例所绘示的静电放电保护装置的结构上视图；
图6B是沿着图6A的切线A6所绘示的静电放电保护装置的结构剖面图；
图7A是绘示根据本说明书的再一实施例所绘示的静电放电保护装置的结构上视图；以及
图7B是沿着图7A的切线A7所绘示的静电放电保护装置的结构剖面图。
【符号说明】
20：集成电路 21：内部电路
23：内部电路
100：静电放电保护装置 101：半导体基材
101a：第一阱区 101b：第二阱区
102：第一掺杂区 103：第二掺杂区
104：第三掺杂区 105：第四掺杂区
106：第一电压源 107：第二电压源
108：PNP双极晶体管寄生电路
109：NPN双极晶体管寄生电路
110：寄生硅控整流器
111：距离 112：焊垫
113：焊垫 301：电压-电流特性曲线
302：电压-电流特性曲线 400：静电放电保护装置
401：半导体基材 401a：第一阱区
401b：第二阱区 402：第一掺杂区
403：第二掺杂区 404：第三掺杂区
405：第四掺杂区 406：第一电压源
407：第二电压源
408：PNP双极晶体管寄生电路
409：NPN双极晶体管寄生电路
410：寄生硅控整流器
412：焊垫 413：焊垫
500：静电放电保护装置 503：第二掺杂区
508：PNP双极晶体管寄生电路
509：NPN双极晶体管寄生电路 510：寄生硅控整流器
511：距离 600：静电放电保护装置
601：第五掺杂区 611：距离
700：静电放电保护装置 701：第五掺杂区
708：PNP双极晶体管寄生电路
709：NPN双极晶体管寄生电路 710：寄生硅控整流器
611：距离 A1：切线
R_P-Well：电阻 R_N-Well：电阻
GND：接地(面) A5、A6、A7：切线
P-sub：P型基材
具体实施方式
本发明提供一种静电放电保护装置及其应用，可解决已知静电放电保护装置中寄生硅控整流器易发生电力过载或形成闩锁的问题。为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，下文特举数静电放电保护装置及其应用方法与元件作为较佳实施例，并配合所附图式作详细说明。
但必须注意的是，这些特定的实施案例与方法，并非用以限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。较佳实施例的提出，仅系用以例示本发明的技术特征，并非用以限定本发明的权利要求范围。该技术领域中具有通常知识者，将可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施例与图式之中，相同的元件，将以相同的元件符号加以表示。
请参照图1A和图1B，图1A是根据本发明的一实施例所绘示的静电放电保护装置100的结构上视图。图1B是沿着图1A的切线A1所绘示的静电放电保护装置100的结构剖面图。静电放电保护装置100包括：半导体基材101、第一阱区101a、第二阱区101b、第一掺杂区102、第二掺杂区103、第三掺杂区104以及第四掺杂区105。
在本说明书的一些实施例之中，半导体基材101可以由任何适合的基础半导体，例如结晶态的硅或锗；化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化碘、砷化碘和/或锑化碘，或上述的组合所构成。在本实施例之中，半导体基材101较佳是一种多晶硅晶圆。半导体基材101中包括一个具有N型电性的第一阱区101a(也以N-well表示的)以及一个具有P型电性的第二阱区101b(也以P-well表示的)。
第一掺杂区102具有P型电性，位于第一阱区101a之中，具有实质大于第一阱区101a的掺杂浓度(也以P+表示的)。第二掺杂区103具有N型电性，位于第一阱区101a之中；也具有实质大于第一阱区101a的掺杂浓度(也以N+表示的)。另外在本实施例中，第二掺杂区103是一围绕第一掺杂区102的环状掺杂区。第一掺杂区102通过一个焊垫112连接至第一电压源106；第二掺杂区103通过一个焊垫113连接至第二电压源107；且在一般操作时(例如，操作电压约为2V时)，第二电压源107施加给第二掺杂区103的电压值大于或等于第一电压源106施加给第一掺杂区102的电压值。在本说明书的一些实施例中，施加给第二掺杂区103的电压值实质等于第一电压源106施加给第一掺杂区102的电压值。
第三掺杂区104具有N型电性，位于第二阱区101b之中，邻接第二掺杂区103；且具有实质大于第二阱区101b的掺杂浓度(也以N+表示的)。第四掺杂区105具有P型电性，位于第二阱区101b之中，邻接第三掺杂区104；且具有实质大于第二阱区101b的掺杂浓度(也以P+表示的)。其中，第三掺杂区104和第四掺杂区105都接地GND。
其中，第一掺杂区102、第一阱区101a和第二阱区101b形成一个具有P型多数载子(maiority carrier)的PNP双极晶体管寄生(Parasitic Bipolar Junction Transistor，BJT)电路108；第三掺杂区104、第一阱区101a和第二阱区101b形成一个具有N型多数载子的NPN双极晶体管寄生电路109。PNP双极晶体管寄生电路108的集极(collector)和NPN双极晶体管寄生电路109的基极(base)以及第四掺杂区105连接；且PNP双极晶体管寄生电路108的基极和NPN双极晶体管寄生电路109的集极以及第二阱区103连接，进而在半导体基材101中构成一个寄生硅控整流器110。
第一掺杂区102为寄生硅控整流器110的阳极(anode)；第三掺杂区104为寄生硅控整流器110的阴极(cathode)。在本说明书的一些实施例之中，寄生硅控整流器110的阳极(第一掺杂区102)和阴极(第三掺杂区104)之间的距离111实质介于3微米(μm)至7微米之间。在本实施例之中，寄生硅控整流器110的阳极(第一掺杂区102)和阴极(第三掺杂区104)之间的距离111实质上为5.5微米。
由于，形成于第一阱区101a中的寄生硅控整流器110的阳极(具有P型电性的第一掺杂区102)被形成于第一阱区101a中具有不同电性的掺杂区(具有N型电性的第二掺杂区103)所围绕，可以明显降低具有N型电性的第一阱区101a的整体电阻值R_N-Well，使形成于第一阱区101a中的PNP双极晶体管寄生电路108在一般操作时，不易被操作电压所导通。故而可大幅提高寄生硅控整流器110的维持电压，降低电力过载或形成闩锁发生的机会。
例如在一些实施例中，本实施例所提供的静电放电保护装置100的维持电压可以约5V到6V。与传统具有相似结构，但阳极未受到不同电性掺杂区围绕的静电放电保护装置(未绘示)的维持电压(约2V)相比，本实施例所提供的静电放电保护装置100的维持电压明显提高许多。
在本说明书的一些实施例中，静电放电保护装置100系用来保护集成电路20中的内部电路21免于遭受静电放电的损害。请参照图2，图2是绘示一种使用图1A和图1B的静电放电保护装置100的集成电路20的电路布局示意图。在本实施例中，集成电路20可以是一种存储元件，其内部电路21可以是一种存储单元阵列。其中，内部电路21与静电放电保护装置100中寄生硅控整流器110的焊垫112电性接触。
当静电放电应力(ESD stress)施加于受静电放电保护装置100保护的内部电路21时，静电放电电流会由焊垫112经过第一掺杂区101流入静电放电保护装置100，并通过PNP双极晶体管寄生电路108、NPN双极晶体管寄生电路109、第三掺杂区104和第四掺杂区105导入地面GND。在本发明的一些实施例之中，在静电放电操作中，连接第二掺杂区103的第二电压源107可以保持浮置(floating)来，降低寄生硅控整流器110的启动电压，增进静电放电保护装置100的静电保护效能。
例如请参照图3，图3是绘示图1A和图1B的静电放电保护装置100的电压-电流特性曲线图。其中，曲线301代表静电放电操作中，连接第二掺杂区103的第二电压源保持浮置时静电放电保护装置100的电压-电流特性曲线；曲线302代表静电放电操作中，连接第二掺杂区103的第二电压源未保持浮置时静电放电保护装置100的电压-电流特性曲线。由图3可以看出，在静电放电操作中，将连接第二掺杂区103的第二电压源保持浮置，会使静电放电保护装置100的高寄生硅控整流器110的启动电压由大于20V大幅降低至小于5V。
请参照图4，图4是绘示根据本说明书的另一实施例所绘示的静电放电保护装置400的结构剖面图。静电放电保护装置400的结构大至与图1A和图1B所绘示的静电放电保护装置100相似，差别仅在于静电放电保护装置400的半导体基材401、第一阱区401a、第二阱区401b、第一掺杂区402、第二掺杂区403、第三掺杂区404以及第四掺杂区405的电性，恰好与静电放电保护装置100的半导体基材101、第一阱区101a、第二阱区101b、第一掺杂区102、第二掺杂区103、第三掺杂区104以及第四掺杂区105的电性相反。
其中，第一阱区401a和第二阱区401b位于P型基材P-sub之中；第一掺杂区402、第一阱区401a和第二阱区401b形成一个具有N型多数载子的NPN双极晶体管寄生电路409；第三掺杂区404、第一阱区401a和第二阱区401b形成一个具有P型多数载子的PNP双极晶体管寄生电路408。NPN双极晶体管寄生电路409的基极和PNP双极晶体管寄生电路408的集极以及第二掺杂区403连接；NPN双极晶体管寄生电路409的集极和PNP双极晶体管寄生电路408的基极以及第四掺杂区405连接，进而在半导体基材401中构成一个寄生硅控整流器410。
第三掺杂区404为寄生硅控整流器410的阳极；第一掺杂区402为寄生硅控整流器410的阴极。第一掺杂区402连接至第一电压源406；第二掺杂区403通过一个焊垫413连接至第二电压源407。第三掺杂区404和第四掺杂区405与一个焊垫412连接。在一般操作时，第二电压源407的电压值小于等于第一电压源406的电压值。在本实施例中，第一电压源406系接地GND。
由于，形成于第一阱区401a中的寄生硅控整流器410的阴极(具有N型电性的第一掺杂区402)被形成于第一阱区401a中具有不同电性的掺杂区(具有P型电性的第二掺杂区403)所围绕，可以明显减少具有P型电性的第一阱区401a的整体电阻R_P-Well，使NPN双极晶体管寄生电路409在一般操作时，不易被操作电压所导通，可大幅提高寄生硅控整流器410的维持电压，降低电力过载或形成闩锁发生的机会。
当静电放电应力施加于受静电放电保护装置400保护的内部电路(未绘示)时，静电放电电流会由焊垫412经过第三掺杂区404和第四掺杂区405流入静电放电保护装置400，并通过PNP双极晶体管寄生电路408、NPN双极晶体管寄生电路409和第一掺杂区402导入地面GND。在本发明的一些实施例之中，在静电放电操作中，可使第一掺杂区402和第二掺杂区403同时接地GND。
请参照图5A和图5B，图5A是绘示根据本说明书的又一实施例所绘示的静电放电保护装置500的结构上视图。图5B是沿着图5A的切线A5所绘示的静电放电保护装置500的结构剖面图。静电放电保护装置500的结构大至与图1A和图1B所绘示的静电放电保护装置100相似，差别仅在于有一部分的第二掺杂区503位于第二阱区101b之中。如图5A和图5B所绘示，第二掺杂区503的左半部位于第一阱区101a之中，在第二掺杂区503的右半部延伸进入第二阱区101b之中。藉此，可减少寄生硅控整流器510的阳极(第一掺杂区102)和阴极(第三掺杂区104)之间的距离511，抵销因设置环状第二掺杂区503，而使元件尺寸增加的幅度。
由于静电放电保护装置500的NPN双极晶体管寄生电路509具有位于第二掺杂区503和第二阱区101b之间的N+/P-well接面。与静电放电保护装置100的NPN双极晶体管寄生电路109位于第一阱区101a和第二阱区101b之间的N-well/P-well接面相比，具有较高的载子迁移率，可大幅降低寄生硅控整流器510的崩溃电压(breakdown voltage)，提高寄生硅控整流器510在静电放电保护装置500中的保护效率。
另外，静电放电保护装置的寄生硅控整流器110的阳极(第一掺杂区102)和阴极(第三掺杂区104)之间可以包括更多的掺杂区。例如请参照图6A和图6B，图6A是绘示根据本说明书的又一实施例所绘示的静电放电保护装置600的结构上视图。图6B是沿着图6A的切线A6所绘示的静电放电保护装置600的结构剖面图。静电放电保护装置600的结构大至与图1A和图1B所绘示的静电放电保护装置100相似，差别仅在于第二掺杂区103和第三掺杂区104之间还包含一个第五掺杂区601。
在本实施例中，第五掺杂区601位于第二阱区101b中，具有P型电性，也具有实质大于第二阱区101b的掺杂浓度(也以P+表示的)。第五掺杂区601也和第三掺杂区104及第四掺杂区105一样接地GND。但在其他实施例中，第五掺杂区601可以是浮置(未绘示)。通过，第五掺杂区601的设置，可以延长寄生硅控整流器110的阳极(第一掺杂区102)和阴极(第三掺杂区104)之间的距离611，达到提高寄生硅控整流器110的维持电压，以降低电力过载或形成闩锁发生机率的目的。
请参照图7A和图7B，图7A是绘示根据本说明书的再一实施例所绘示的静电放电保护装置700的结构上视图。图7B是沿着图7A的切线A7所绘示的静电放电保护装置700的结构剖面图。静电放电保护装置700的结构大至与图6A和图6B所绘示的静电放电保护装置600相似，差别仅在于第五掺杂区701同时延伸进入第一阱区101a和第二阱区101b之中。如图7A和图7B所绘示，第五掺杂区701的左半部延伸进入第一阱区101a之中，第五掺杂区701的右半部延伸进入第二阱区101b之中。藉此，可减少寄生硅控整流器110的阳极(第一掺杂区102)和阴极(第三掺杂区104)之间的距离711，抵销因设置第五掺杂区701，而使元件尺寸增加的幅度。
由于静电放电保护装置700的寄生硅控整流器710中的NPN双极晶体管寄生电路708具有位于第五掺杂区701和第一阱区101a之间的P+/N-well接面，与静电放电保护装置100的NPN双极晶体管寄生电路108位于第一阱区101a和第二阱区101b之间的N-well/P-well接面相比，具有较高的载子迁移率，可大幅降低寄生硅控整流器710的崩溃电压，提高寄生硅控整流器710在静电放电保护装置700中的保护效率。
根据上述实施例，本发明是在提供一种静电放电保护装置及其应用。此静电放电保护装置包括至少四个掺杂区，分别设置于两个电性相反的掺杂阱区之中，以分别形成一个PNP双极晶体管寄生电路和一个NPN双极晶体管寄生电路，进而构成一个寄生硅控整流器。其中，构成寄生硅控整流器的阳极(阴极)的一掺杂区，被位于相同阱区中另一个具有不同电性的环状掺杂区所包围。且在一般操作时，施加于环状掺杂区的电位实质大于等于(小于等于)施加于被包围的掺杂区的电位。藉此可实值提高寄生硅控整流器的保持电压，以防止寄生硅控整流器发生电力过载或形成闩锁的风险。
虽然本说明书已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (9)

1.一种静电放电保护装置，包括：
一半导体基材；
一第一阱区，具有一第一电性，且位于该半导体基材中；
一第二阱区，具有一第二电性，且位于该半导体基材中；
一第一掺杂区，具有该第二电性，且位于该第一阱区之中；
一第二掺杂区，具有该第一电性，至少一部分位于该第一阱区之中，且围绕该第一掺杂区；
一第三掺杂区，具有该第一电性，位于该第二阱区之中，且邻接该第二掺杂区；以及
一第四掺杂区，具有该第二电性，位于该第二阱区之中，且邻接该第三掺杂区；
其中该第一掺杂区、该第一阱区和该第二阱区形成一第一双极晶体管寄生电路；该第三掺杂区、该第一阱区和该第二阱区形成一第二双极晶体管寄生电路；且该第一双极晶体管寄生电路和该第二双极晶体管寄生电路具有相异的多数载子；
该第一电性为N型电性，该第二电性为P型电性，该第一掺杂区连接至一第一电压源；该第二掺杂区连接至一第二电压源；该第三掺杂区和第四掺杂区接地；且该第二电压源具有大于等于该第一电压源的一电压。
2.根据权利要求1所述的静电放电保护装置，更包括一第五掺杂区，具有该第二电性，位于该第二掺杂区和该第三掺杂区之间；且该第五掺杂区接地。
3.根据权利要求2所述的静电放电保护装置，其中一部分该第五掺杂区位于该第一阱区之中，另一部分该第五掺杂区位于该第二阱区之中。
4.根据权利要求1所述的静电放电保护装置，其中一部分该第二掺杂区位于该第一阱区之中，另一部分该第二掺杂区位于该第二阱区之中。
5.一种静电放电保护装置，包括：
一半导体基材；
一第一阱区，具有一第一电性，且位于该半导体基材中；
一第二阱区，具有一第二电性，且位于该半导体基材中；
一第一掺杂区，具有该第二电性，且位于该第一阱区之中；
一第二掺杂区，具有该第一电性，至少一部分位于该第一阱区之中，且围绕该第一掺杂区；
一第三掺杂区，具有该第一电性，位于该第二阱区之中，且邻接该第二掺杂区；以及
一第四掺杂区，具有该第二电性，位于该第二阱区之中，且邻接该第三掺杂区；
其中该第一掺杂区、该第一阱区和该第二阱区形成一第一双极晶体管寄生电路；该第三掺杂区、该第一阱区和该第二阱区形成一第二双极晶体管寄生电路；且该第一双极晶体管寄生电路和该第二双极晶体管寄生电路具有相异的多数载子；
该第一电性为P型电性，该第二电性为N型电性；第一掺杂区连接至接地的一第一电压源；该第二掺杂区连接至一第二电压源；且该第二电压源具有小于等于该第一电压源的一电压。
6.一种静电放电保护方法，包括：
提供如权利要求1至5中任一所述的静电放电保护装置与一内部电路电性连接；
当一静电放电应力施加于该内部电路时，利用该静电放电保护装置将静电放电电流通过该第一双极晶体管寄生电路和该第二双极晶体管寄生电路导入地面。
7.根据权利要求6所述的静电放电保护方法，其中该第一电性为N型电性，该第二电性为P型电性，该静电放电电流由该第一掺杂区流入该静电放电保护装置，且通过该第三掺杂区和该第四掺杂区导入地面。
8.根据权利要求6所述的静电放电保护方法，当该静电放电应力施加于该内部电路时，更包括将该第二电压源保持浮置。
9.根据权利要求6所述的静电放电保护方法，其中该第一电性为P型电性，该第二电性为N型电性，该静电放电电流由该第三掺杂区和该第四掺杂区流入该静电放电保护装置，且通过该第一掺杂区和该第二掺杂区导入地面。
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